KR101359765B1 - 메모리 소거 방법들과 디바이스들 - Google Patents

Abstract

메모리 디바이스들과 그 메모리들의 소거 방법들, 예를 들면 방전 동안에 턴온 상태로 스트링 선택 게이트 트랜지스터들을 유지함으로써 저 전압 스트링 선택 게이트 트랜지스터들을 보호하면서 메모리 블럭으로부터 소거 전압을 방전시키도록 구성된 것들이 기재된다.

Description

메모리 소거 방법들과 디바이스들{MEMORY ERASE METHODS AND DEVICES}

본 발명은 통상 메모리 디바이스들에 관한 것으로, 구체적으로 말하면 메모리 디바이스들과 메모리들을 소거하는 방법들에 관한 것이다.

메모리 디바이스들은 통상적으로 컴퓨터 내에 내부 기억 영역들로서 제공된다. 용어 메모리는 집적 회로 칩들의 형태인 데이터 스토리지를 나타낸다. 현대 전자 장치들에 사용되는 메모리의 형태들에는 여러 가지가 있으며, 보통의 한 형태는 RAM(임의 액세스 메모리)이다. RAM은 특성상 컴퓨터 환경에서 주요 메모리로서 사용중된다. 대부분의 RAM은 휘발성이며, 그것의 콘텐츠들을 유지하는 데에는 지속적인 전류의 흐름을 필요로 한다는 것을 의미한다. 전력이 턴오프되자 마자, RAM에 있는 모든 데이터는 손실된다.

컴퓨터들은 컴퓨터를 개시하는 인스트럭션들을 홀딩하는 소량의 판독 전용 메모리(ROM)를 거의 항상 포함하고 있다. 전력이 제거되었을 때에 메모리 셀들의 데이터 콘텐트를 손실하지 않는 메모리 디바이스들은 통상 비휘발성 메모리들이라고 칭해진다. EEPROM(전기적으로 소거 가능한 기입 가능한 판독 전용 메모리)은 그것을 전하에 노출함으로써 소거될 수 있는 특수 형태의 비휘발성 ROM이다. EEPROM은 예를 들면, 부동 게이트들 또는 전하 트랩들과 같은 전하 저장 노드들을 가지는 대다수의 메모리 셀들을 포함한다. 데이터는 전하 저장 노드에 전하의 형태로 부동 게이트 전계 효과 트랜지스터(FET) 메모리 셀들에 저장된다. 전하 저장 노드의 한 형태, 부동 게이트는 통상적으로 채널 영역 상에 노출되어 도핑된 폴리실리콘으로 만들어졌으며, 절연 물질, 보통 산화물에 의해 다른 셀 엘리먼트들과 전기적으로 격리된다. 전하는 디바이스들의 임계 전압을 각각 변경시키는 특화된 기입과 소거 동작들에 의해 그 부동 게이트 또는 트랩층에 이송되거나 그로부터 제거된다.

또 다른 형태의 비휘발성 메모리에는 플래시 메모리가 있다. 통상적인 플래시 메모리는 메모리 어레이를 포함하며, 전하 저장 노드에 기초한 메모리 셀들을 대다수 포함한다. 셀들은 보통 "소거 블럭들"로 칭해지는 섹션들로 그룹화된다. 소거 블럭 내의 셀들 각각은 그것의 각각의 전하 저장 노드로 전하들을 관통시킴으로써 전기적으로 기입될 수 있다. 그러나, 기입 동작들과는 달리, 플래시 메모리들 내에서의 소거 동작들은 벌크 소거 동작들로 메모리 셀들을 통상 소거하며, 선택된 소거 블럭 내의 모든 메모리 셀들은 단일 동작으로 소거된다. 최근 비휘발성 메모리 디바이스들에서 다수 비트들이 메모리 셀 FET의 소스들/드레인들 각각에 인접하게 전하에 트랩핑(trapping)된 데이터를 저장하는 데에 다수 임계 레벨들 또는 비전도성 전하 트래핑 레이어를 이용함으로써 단일 셀에 저장된다는 것에 주목한다.

EEPROM 또는 플래시의 NAND 구조 어레이는 또한 종례의 NOR 어레이와 같이 행들과 열들의 메트릭스로 비휘발성 메모리 셀들의 어레이를 구성하여, 그 어레이의 각각의 비휘발성 메모리 셀의 게이트들은 열들 대 워드 라인(WL)들로 결합된다. 그러나, NOR과는 달리, 각각의 메모리 셀은 소스 라인과 행 비트 라인으로 직접적으로 결합되지 않는다. 대신에, 어레이의 메모리 셀들은 각각 8, 16, 32 정도의 스트링들로 함께 배열되며, 그 스트링 내의 메모리 셀들은 공통 소스 라인과 행 비트 라인 사이에서 소스 투 드레인(source to drain)으로 함께 일련 결합된다. 다른 비휘발성 메모리 어레이 구조가 AND 어레이들, OR 어레인들, 가상 접지 어레이들을 포함하지만, 이에 한정되지 않는다는 것에 주의한다.

현대 NAND 플래시 메모리들에서, NAND 어레이 밀도가 증가하고 있다. 어레이 피치-패턴은 각각의 새로운 새대의 조립 과정 발전들로 점점 더 작아지고 있다. 어레이 밀도의 증가로 인해, 어레이-관련 영역은 상당량의 다이 공간을 다 써버리고, 잠재적으로 박막 소형 온라인 패키지(TSOP) 메모리 하우징과 같은 다이 패키지 이상일 수 있다.

처리 과정 기술들이 발전함으로써, 어레이 관련 영역들의 결함률은 매우 빽빽한 데이터 라인(예를 들면, 그것의 데이터 라인들은 통상 비트 라인들로 칭해짐) 대 데이터 라인 피치로 인해 증가할 것 같다. 예를 들면, 증가되는-밀도 어레이들에서의 비트 라인 디코딩은 통상 높은 결함률을 가지게 된다.

보다 새로운 형태의 NAND 플래시는 비트 라인 그룹들을 디코딩하기 위해 최저 전압 트랜지스터로 비트 라인 디코딩용 고 전압 트랜지스터를 대체함으로써 이러한 문제점들을 보상한다. 저 전압 트랜지스터들(예를 들면 NMOS 또는 PMOS 형태들)로 종종 칭해지는 이러한 최저 전압 트랜지스터들은 대형 최고 전압 트랜지스터들 보다 물리적인 크기에서 더 작으며, 최저 전압들에서 동작한다. 비트 라인들은 소거 동작 동안에 거의 20볼트에서 통상 충전된다. 이러한 소거 동작들에서, 저 전압 트랜지스터, 통상 선택-게이트 n-형 금속 산화물 반도체는 또한 최고 전압에서 충전되어 차단(break down)되지 않는다. 이러한 저 전압 트랜지스터의 차단은 비트 라인들에서의 고 전압을 트랩핑할 수 있다.

전술된 이유와, 본 명세서를 판독하고 이해하는 당업자에게 자명한 후술된 다른 이유로, 저 전압 트랜지스터 차단없이 메모리 블럭들을 소거하는 기술이 필요하다.

도 1은 본 발명의 실시예에 따른 일부 메모리 구조에 관한 도면이다.
도 2는 본 발명의 또 다른 실시예에 따른 메모리의 부분 회로도이다.
도 3은 본 발명의 또 다른 실시예에 따른 방법에 관한 흐름도이다.
도 4는 본 발명의 또 다른 실시예에 따른 방법에 관한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 시스템의 기능 블럭도이다.
도 6은 본 발명의 또 다른 실시예에 따른 소거 제어 회로에 관한 기능 블럭도이다.

실시예들에 관한 이하의 상세한 설명에서, 그것의 일부를 형성하는 첨부 도면들이 참조된다. 도면들에서, 동일 번호들은 몇몇 도면들을 통해 대체로 동일한 구성 소자들을 설명한다. 이러한 실시예들은 당업자들이 본 발명을 실행할 수 있게끔 하기 위하여 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 구조적, 논리적 그리고 전기적 변화들은 본 발명의 범위를 이탈하지 않는 범위 내에서 있을 수 있다.

그러므로, 다음의 상세한 설명은 한정하는 의미로 간주되지 않아야 하며 본 개시의 범위는 첨부된 청구항들에게 권리가 부여되는 등가물들의 전 범위와 함께 오직 첨부된 청구항들에 의하여만 규정된다.

NAND 어레이(100)의 일부가 도 1에 도시된다. NAND 어레이(100)는 일 실시예에서 반도체 물질로 형성된 터브(tub)(예, 웰)(102), 예를 들면 기판(101)을 포함한다. 소스 라인(104)은 도시된 바와 같이 소스 커넥션들을 통해 터브에 접속된다. 소스측 선택 게이트(105)와 드레인측 선택 게이트(107)는 그 메모리에서 NAND 스트링들에 관한 액세스를 제어한다. 스트링 선택 게이트 트랜지스터들(106, 108)은 일 실시예에서 저 전압 NMOS 트랜지스터들(예를 들면, 트랜지스터들(105, 107)과 동일한 형태 구성의 저 전압 트랜지스터)이고, 메모리(100)에서 소거 동작들을 제어하는데 사용된다. 데이터 라인들(예를 들면, 통상적으로 비트 라인들로 칭해짐)(110)은 어레이(100)의 메모리 셀들(112)에 저장된 정보를 감지하여 어레이(112)에 그 정보를 기입하는데 사용된다. 셀들(112)은 논리적 열들과 행들에 배열된다.

어레이(100)의 상기 일부가 도 2에 회로도 형태로 도시된 것을 알 수 있다. 셀들(112)은 NAND 스트링들, 예를 들면, 짝수 스트링들(202)과 홀수 스트링들(204)로 배열되며, 짝수 스트링들(202)은 짝수 스트링 선택 게이트 트랜지스터들(106)을 턴온함으로써 액세스되고, 홀수 스트링들(204)은 신호들 AWMUX_EVEN, AWMUX_ODD 각각을 사용하여 홀수 스트링 선택 게이트 트랜지스터들(108)을 턴온함으로써 액세스된다. 소스측 선택 게이트 트랜지스터들(105)과 드레인측 선택 게이트 트랜지스터들(107)은 신호들 SGS, SGD 각각에 의해 제어된다.

NAND 메모리에서, 전하 스토리지 노드들에서 그 전하를 제거하기 위해서, 메모리 셀들의 블럭은, 그 블럭의 워드 라인들 모드를 접지시키고 메모리 셀들이 형성되는 반도체 물질(예, 반도체 물질로 형성된 터브)에 소거 전압(erase voltage)을 인가하여, 메모리 셀들의 채널들에 인가함으로써 통상적으로 소거된다. 보다 구체적으로는, 그 전하는 전자들의 파울러-노뎀(Fowler-nordheim) 터널링을 통해 전하 스토리지 노드로부터 채널로 보통 제거된다.

저 전압 스트링 선택 게이트 트랜지스터들을 이용한 NAND 메모리의 통상적인 소거 동작은 스트링 선택 게이트 트랜지스터들의 터브, 소스 및 게이트들을 소거 전압으로 충전한다. 비트 라인들은 터브를 통해 PN 접합의 순방향 바이어스에 의해 충전된다. 소거 동작의 소거 부분이 완료되면, 통상적으로 터브와 소스는 기준 전압 Vss(예, 기판 전압, 예를 들면 접지)으로 방전된다. 스트링 선택 게이트 트랜지스터들의 게이트들은 터브를 통해 Vss로 다운 결합된다. 비트 라인들은 PN 접합의 차단을 통해 방전된다. 통상적인 비트 라인 방전에 대하여, PN 접합은 약 8볼트에서 차단되는데, 이것은 통상은 차단없이 이러한 고 전압 압박을 견딜 수 없는 저 전압 스트링 선택 게이트 트랜지스터들을 압박하여 신뢰성을 감소시킬 수 있다. PN 접합 차단 전압과 같이 높은 전압은 장기간 동안 비트 라인들에서 트랩핑될 수 있으며, 게다가 저 전압 선택 게이트 트랜지스터들의 비신뢰성을 초래하게 된다.

동작 시에, 본 발명의 실시예에 따른 소거 동작은 도 3에 흐름도로 도시된다. 블럭(302)에서, 소거될 블럭들의 터브 및 소스 라인들은 소거 전압(일실시예에서 약 20볼트)으로 충전된다. 스트링 선택 게이트 트랜지스터들의 게이트들은 또한 소거 전압으로 충전된다. 비트 라인들은 일 실시예에서 터브 전압을 통한 PN 게이트 순방향 바이어싱에 의해 소거 전압으로 충전된다. 소거 전압은 소거될 블럭의 메모리 셀들을 소건한다. 소거 부분이 완료되면, 소거 동작은 블럭(304)의 스트링 선택 게이트 트랜지스터들뿐만 아니라 터브 및 소스 라인들을 방전시키는 것을 계속한다. 이러한 방전은 소거 전압 이하의 중간 전압(일 실시예에서, 그 소거 전압보다 스트링 선택 게이트 트랜지스터들의 최소한의 턴온 전압만큼 낮은 약 16볼트)까지 한다. 블럭(306)에서, 터브 전압 및/또는 소스 라인의 방전의 레벨에 관하여 결정된다. 예를 들면, 터브 전압이 중간 전압에 도달하지 못한 경우엔, 방전은 블럭(307)에서 계속되고, 터브 전압은 블럭(306)에서 모니터링된다. 터브 전압이 중간 전압에 도달하면, 예를 들면 소스 라인 및/또는 터브를 부동(floating)시킴으로써, 블럭(308)에서 방전은 멈춰진다. 스트링 선택 게이트 트랜지스터들의 게이트들은 블럭(310)의 터브 및 소스 라인들로부터 접속 해제되고, 그것들의 게이트들은 블럭(312)에서 소거 전압으로 재충전된다. 이 동작은 스트링 선택 게이트 트랜지스터들을 턴온시킨다.

일단 스트링 선택 게이트 트랜지스터들이 턴온되면, 비트 라인들(110)은 터브/소스 전압으로 방전되고, 그 터브 및 소스 라인의 방전은 블럭(314)에서 예를 들면, Vss(예, 접지)와 같은 기준 전압에 터브 및 소스 라인을 접속시킴으로써 재개시된다. 스트링 선택 게이트 트랜지스터들의 게이트들은 좌측 부동하고, 터브와 소스 라인에 효과들을 결합으로써 방전된다. 비트 라인들(110)은 비트 라인들과 터브 사이에서 PN 접합의 차단을 통해 방전된다. 스트링 선택 게이트 트랜지스터들은 대략 소거 전압과 중간 전압(일 실시예에서 약 4볼트)간의 차보다 더 낮지 않은 전압을 유지하기 때문에, 소거 동작의 방전 부분을 통해 유지한다. 따라서, 어떠한 높은 전압도 비트 라인들에서 좌측에 있으며, 스트링 게이트 트랜지스터들은 차단으로부터 보호된다.

일 실시예에서, 터브 및/또는 소스 전압은 중간 전압과 비교기에서 비교된다. 비교기 신호는 터브 및또는 소스 전압이 중간 전압에 도달한 경우에 변화하고, 그 방전을 정지시킨다. 중간 전압으로 터브 및/소스의 방전을 정지시키는 데에는 수 많은 방법들과 회로들이 있으며, 당 기술의 당업자들의 기술 내에 있는 수 많은 방법들 및 회로들은 본 발명의 다양한 실시예들에 사용하도록 수정 가능하고 그 실시예의 범위 내에서 있다는 것을 이해하게 된다.

소거 동작에 관한 타이밍도는 도 1 및 도 2의 도면들에 대응하는 참조 번호와 함께 도 4에 도시된다. 터브/소스(102/104), 스트링 선택 게이트 트랜지스터(106/108)의 게이트들, 비트 라인들(110) 그리고 소스(105) 및 드레인(107)의 전압들은 도 4에서 소거 동작을 통해 도시되는 게이트 신호들을 선택한다. 시간 t0, 소거 동작의 개시에서, 비트 라인들(110)뿐만 아니라 터브(102) 및 소스(104)는 기준 전압(Vss)에 있다. 저 전압 스트링 선택 게이트 트랜지스터(106, 108)의 게이트들은 공급 전압(Vcc)에 있다. 시간 t1에서, 트랜지스터(106, 108)의 게이트들은 VssFH 방전된다. 시간 t2에서, 트랜지스터들(106, 108)은 터브/소스(102/104)에 접속되고, 터브/소스(102/104)는 소거 전압으로 충전되어, 최대 소거 전압으로 트랜지스터들(106, 108)을 결합한다. 터브/소스(102/104) 각각과, 소스(105) 및 드레인(107)의 게이트들은 게이트들은 선택하고, 스트링 선택 게이트 트랜지스터(106, 108)의 게이트들은 소거 전압으로 충전한다. 비트 라인들은 비트 라인(110)과 터브(102) 사이의 PN 접한의 순방향 바이어스를 통해 최대 소거 전압까지 결합된다.

시간 t3에서, 터브/소스(102/104)는 소거 전압으로부터 접속 해제되고 Vss에 접속된다. 터브/소스(102/104), 드레인(105) 및 소스(107)의 게이트들은 게이트들을 선택하고, 트랜지스터들(106,108)의 게이트들은 Vssr로 방전되기 시작한다. 시간 t4에서, 터브/소스(102/104)의 전압들, 드레인(105)과 소스(107)의 게이트들은 게이트들을 선택하고, 트랜지스터들(106,108)의 게이트들은 중간 전압에 도달하고, 소스/터브(102/104)는 Vss로부터 접속 해제된다. 트랜지스터들(106,108)의 게이트들은 터브/소스(102/104)로부터 접속 해제되고, 소거 전압으로 충전된다. 그것들은 다시 시간 t5까지 소거 전압으로 다시 충전하고, 트랜지스터들(106, 108)이 턴온하면, 그 비트 라인들(110)을 시간 t6까지 중간 전압으로 방전한다.

시간 t6에서, 트랜지스터들(106, 108)이 턴온하면, 소거 전압으로부터 접속 해제되어 부동할 수 있게 된다. 또한, 터브/소스(102/104)는 Vss에 접속되고, 비트 라인들(110), 소스(105) 및 드레인(107)의 게이트들은 게이트들을 선택하고, 터브/소스(102/104)는 중간 전압으로부터 Vss로 방전되기 시작한다. 트랜지스터들(106, 108)의 게이트들은 터브/소스(102/104)와 다운 결합함으로써 동일 속도로 방전되기 시작한다. 트랜지스터들(106, 108)은 그것들과 터브/소스(102/104) 간의 전압 차에 대하여 온을 유지한다. 시간 t7에서, 터브/소스(102/104), 드레인(105) 및 소스(107)의 게이트들은 게이트들은 선택하고, 비트 라인들(110)은 Vss로 방전되며, 트랜지스터들(106, 108)의 게이트들은 소거 전압과 중간 전압(일 실시예에서 약 4볼트)간의 차로 다운 결합함으로써 방전된다.

중간 전압과 소거 전압 간의 차는, 트랜지스터들(106, 108)이 예를 들면, 고 전압 스트레스로 인한 차단을 피하기 위하여 소거 동작의 전체 방전 부분에 대하여 확실하게 온을 유지하도록 일 실시예에서 선택된다. 비트 라인들(110)은 트랜지스터들(106, 108) 차단 없이 Vss로 적절하게 방전된다. 시간 t8에서, 다운 결합이 완료되면, 트랜지스터들(106, 108)의 게이트들은 Vcc로 충전된다. 이 실시예에서, 선택 게이트들은 소거 동작의 Vss 부분에 대한 방전에 대하여 온을 유지하고, 온을 유지함으로써 차단으로부터 보호될 수 있다. 또한, 차단이 없기 때문에, 스트링 선택 게이트 트랜지스터들(106, 108)이 온을 유지하고, 어떠한 전압도 비트 라인들(110)에서 트랩핑되지 않으며, 적절하게 전적으로 방전된다.

도 5는 비휘발성 메모리 디바이스(500)를 포함하는 메모리 시스템(520)의 기능 블럭도를 도시하고 있다. 메모리 디바이스(500)는 본 발명의 기입 실시예들을 이해하는데 있어서 도움이 되는 메모리의 특징에 촛점을 맞추도록 간소화되었다. 메모리 디바이스(500)는 외부 제어기(510)에 결합된다. 제어기(510)는 제어 회로의 마이크로프로세서 또는 어떤 다른 형태일 수 있다.

메모리 디바이스(500)는 이전에 논의된 도 1에 기술된 것들과 같은 비휘발성 메모리 셀들의 어레이(530)를 포함한다. 메모리 어레이(530)는 워드 라인 열들과 같은 액세스 라인들과 비트 라인 행들과 같은 데이터 라인들의 뱅크들로 배열된다. 일 실시예에서, 메모리 어레이(530)의 행들은 메모리 셀들의 일련의 스트링들로 구성된다. 잘 알려진 바와 같이, 비트 라인들에의 셀들의 접속들은 어레이가 NAND 구조, AND 구조 인지 또는 NOR 구조인 지를 결정한다.

어드레스 버퍼 회로(540)는 I/O 회로(560)를 통해 제공되는 어드레스 신호들을 래치하는데 제공된다. 어드레스 신호들은 메모리 어레이(530)에 액세스하기 위하여 열 디코더(544)와 행 디코더(546)에 의해 수신되어 디코딩된다. 어드레스 입력 접속들의 개수가 메모리 어레이(530)의 밀도 및 구조에 따라 상이하다는 것은 당업자에게 본 서술에 관한 이점으로 이해될 것이다. 즉, 어드레스들의 개수는 증가된 메모리 셀 카운트들과 증가된 뱅크 및 뱅크 카운트들에 따라 증가한다.

메모리 디바이스(500)는 감지 증폭기/데이터 캐시 회로(550)를 이용하여 메모리 어레이에서의 전압 또는 전류 변동들을 감지함으로써 메모리 어레이(530)의 데이터를 판독한다. 감지 증폭기/데이터 캐시 회로(550)는 일 실시예에서 메모리 어레이(530)로부터 데이터 열을 판독하고 래치하도록 결합된다. 데이터 입력 및 출력 버퍼 회로(560)는 다수의 데이터 커넥션들(562)을 통한 제어기(510)와의 어드레스 통신뿐만 아니라 양방향 데이터 통신을 위해서 포함된다. 기록 회로(555)는 메모리 어레이에 데이터를 기록하는데 제공된다.

메모리 제어 회로(570)는 어드레스 회로, 프로세서(510)로부터 제어 커넥션들(572)에 제공되는 신호들을 디코딩하기 위한 회로를 포함한다. 이러한 신호들은 데이터 판독, 데이터 기록(기입), 및 소거 동작들을 포함한 메모리 어레이(530) 상에서의 동작들을 제어하는데 사용된다. 메모리 제어 회로(570)는 메모리 제어 신호들을 생성하기 위한 상태 머신, 시퀀서, 또는 임의 다른 형태의 제어기일 수 있다. 일 실시예에서, 메모리 제어 회로(570)는 이전에 논의된 기입 실시예들의 비트 라인 충전을 제어하도록 구성된다.

메모리 제어 회로(570)는 또한 시스템(520)의 소거 동작을 제어하는 소거 제어 회로(571)(도 6에서 더욱 상세하게 도시됨)를 포함한다. 소거 제어 회로는 본 명세서에 기술되는 소거 동작들을 실행하도록 구성되며, 어레이와 그것의 구성 소자들에 적절한 전압들, 예를 들면 홀수 및 짝수 페이지 동작들을 위한 스트링 선택 게이트 트랜지스터들(106, 108)을 제어하도록, 그리고 최소한 도 3 및 도 4에 관하여 본 명세서에서 서술되는 다양한 방법들 중 하나 또는 그 이상에 따른 소거 동작들의 제어를 위해서, 선택 디코딩 회로(548)에 인가되는 전압들을 제공하는 것을 포함한다.

많은 회로들이 이러한 제어를 실행하도록 수정 가능할 수 있고 그러한 회로들의 선택 및 구성이 본 발명의 범위 내에 있을 수 있다는 것을 이해하게 된다.

도 6의 블럭도에 도시되는 한 일례의 실시예에서, 소거 제어 회로, 예를 들면 회로(571)는 소거 전압을 펌핑(pumping)할 수 있는 전하 펌프(602)를 포함하며, 스트링 선택 제어(604), 터브 제어(606), 그리고 소스 제어(608)에 선택적으로 접속된다. 터브 제어(606) 및 소스 제어(608)는 또한 동일하게 방전되도록 Vss에 선택적으로 접속된다. 터브 및/또는 소스에 선택적으로 접속되는 것에 덧붙여, 스트링 선택 제어는 Vcc 및 Vss에 선택적으로 접속되어 Vcc로 충전하게 되고 Vss로 방전된다. 소거 검출기(610)는 전술된 바와 같이 언제 터브 및/소스의 방전이 중간 전압에 도달하는 지를 판정한다. 스트링 선택 게이트 제어(612)는 스트링 선택 게이트들의 게이트들에의 터브 및/또는 소스 접속을 제어한다. 이러한 회로의 설계 및 실행이 당업자들에게 이미 알려져 있고, 그것의 동작이 본 명세서에서 기술된 다양한 방법들에 관하여 상술되고, 추가로 논의되지 않을 것임을 이해하게 된다.

결론

예를 들면 트랜지스터들의 차단과 비트 라인들의 전압 트랩핑을 방지하기 위해, 메모리 소거에 수반되는 방전 동안에 턴온 상태로 저 전압 트랜지스터들을 유지하는 단계를 포함하는 소거 방법들과 이러한 소거 방법들을 이용한 메모리들이 보여진다.

특정 실시예들이 본 명세서에서 도시되고 기술되지만, 동일 목적을 달성하도록 계산된 임의 구성이 도시된 특정 실시예로 대체될 수 있다는 것을 당업자라면 이해할 것이다. 이러한 응용은 본 발명의 적응성들과 다양성들을 커버하도록 의도된다. 따라서, 청구항들과 그것과 동등한 것들에 의해서만 본 발명은 한정될 수 있다는 것이 분명히 의도된다.

Claims (18)

1. 삭제
2. 메모리에서의 소거 방법에 있어서,
   소거 전압을 이용하여 메모리의 블럭을 소거하는 단계와;
   스트링 선택 게이트 트랜지스터들에 결합된 데이터 라인들을 상기 소거 전압으로부터 방전시키면서 상기 스트링 선택 게이트 트랜지스터들을 차단(break down)으로부터 보호하는 단계
   를 포함하는 것을 특징으로 하는 방법으로서,
   상기 소거하는 단계는 소거 전압으로 상기 스트링 선택 게이트 트랜지스터들의 터브, 소스 및 게이트들을 충전하는 단계를 더 포함하고, 상기 스트링 선택 게이트 트랜지스터들을 보호하는 단계는:
   중간 전압으로 상기 터브 및 상기 소스를 방전시키는 단계와;
   상기 메모리의 데이터 라인들을 방전시키기 위하여 상기 스트링 선택 게이트 트랜지스터들을 턴온하는 단계와;
   상기 터브와 상기 소스를 기준 전압으로 방전시키는 단계를 더 포함하는 것인 방법.
3. 청구항 2에 있어서, 상기 메모리의 상기 데이터 라인들은 각각의 데이터 라인과 상기 터브 간의 PN 접합의 차단에 의해 방전되는 것인 방법.
4. 청구항 2에 있어서, 상기 스트링 선택 게이트 트랜지스터들은 상기 터브 및 상기 소스를 상기 기준 전압까지 방전시킴으로써 턴온되는 것인 방법.
5. 청구항 2에 있어서, 상기 터브 및 상기 소스를 중간 전압으로 방전시키는 단계는:
   상기 기준 전압에 상기 터브 및 상기 소스를 접속하는 단계와;
   상기 중간 전압과 상기 터브 전압 및/또는 상기 소스 전압을 비교하는 단계와;
   상기 터브 전압 및/또는 소스 전압이 상기 중간 전압과 동일할 때 상기 기준 전압으로부터 상기 터브와 상기 소스를 접속 해제하는 단계를 더 포함하는 것인 방법.
6. 메모리에서의 소거 방법에 있어서,
   소거 전압을 이용하여 메모리의 블럭을 소거하는 단계와;
   스트링 선택 게이트 트랜지스터들에 결합된 데이터 라인들을 상기 소거 전압으로부터 방전시키면서 상기 스트링 선택 게이트 트랜지스터들을 차단(break down)으로부터 보호하는 단계
   를 포함하는 것을 특징으로 하는 방법으로서, 상기 보호하는 단계는:
   상기 소거 전압의 일부 방전 이후에 상기 스트링 선택 게이트 트랜지스터들을 턴온시키는 단계를 더 포함하며, 상기 스트링 선택 게이트 트랜지스터들은 상기 소거 전압의 방전을 통해서 턴온된 상태로 동작되는 것인 방법.
7. 청구항 2에 있어서, 상기 스트링 선택 게이트 트랜지스터들의 상기 게이트들은 결합 효과를 통해 상기 소거 전압에서 상기 터브 및/또는 소스로 방전되는 것인 방법.
8. 청구항 6에 있어서, 상기 소거 전압의 부분 방전 이후 상기 스트링 선택 게이트 트랜지스터들을 턴온시키는 단계는:
   상기 스트링 선택 게이트 트랜지스터들의 터브, 소스, 게이트들을 상기 소거 전압 이하로 방전시키는 단계와;
   상기 소거 전압으로 상기 스트링 선택 게이트 트랜지스터들의 상기 게이트들을 재충전하는 단계를 더 포함하며, 상기 스트링 선택 게이트 트랜지스터들의 게이트들은 상기 터브가 방전되는 동안에 상기 터브와의 결합 효과를 통해 방전되는 것인 방법.
9. 메모리에서의 소거 방법에 있어서,
   소거 전압을 이용하여 메모리의 블럭을 소거하는 단계와;
   스트링 선택 게이트 트랜지스터들에 결합된 데이터 라인들을 상기 소거 전압으로부터 방전시키면서 상기 스트링 선택 게이트 트랜지스터들을 차단(break down)으로부터 보호하는 단계
   를 포함하는 것을 특징으로 하는 방법으로서, 상기 소거 전압의 방전 동안 상기 메모리의 스트링 선택 게이트 트랜지스터들을 보호하는 단계는;
   상기 스트링 선택 게이트 트랜지스터들의 상기 전압과 데이터 라인 전압간의 차가 상기 스트링 선택 게이트 트랜지스터들의 차단 전압에 도달하기 전에, 상기 스트링 선택 게이트 트랜지스터들을 턴온시키는 단계를 더 포함하며, 상기 메모리의 터브와 소스가 기준 전압으로 방전되는 동안에 상기 스트링 게이트 트랜지스터들이 도통 모드의 동작으로 유지되는 것인 방법.
10. 메모리 디바이스에 있어서,
    메모리 셀들의 어레이와;
    상기 메모리 셀들의 어레이를 제어하기 위한 회로를 포함하며, 상기 제어 회로는, 소거 동작의 방전 부분을 위해, 스트링 게이트 트랜지스터들의 게이트들을 터브 전압과 소스 전압 이상으로 전압을 유지하도록 구성되는 것을 특징으로 하는 메모리 디바이스.
11. 청구항 10에 있어서, 상기 제어 회로는:
    상기 터브 및 소스를, 소거 전압에서 상기 소거 전압 보다 낮은 상기 스트링 선택 게이트 트랜지스터들의 최소 턴온 전압인 중간 전압으로 방전시키고;
    상기 소거 전압으로 상기 스트링 선택 게이트 트랜지스터들의 게이트들을 재충전하고;
    상기 중간 전압에서 기준 전압으로 상기 터브 및 소스를 방전시키도록 추가 구성되는 것인 메모리 디바이스.
12. 청구항 10에 있어서, 상기 제어 회로는:
    소거 전압 이하의 전압으로 터브와 소스를 방전시키고;
    상기 스트링 선택 게이트 트랜지스터들을 턴온시키고;
    상기 터브 및 소스를 방전시키도록 추가 구성되는 것인 메모리 디바이스.
13. 청구항 11에 있어서, 상기 제어 회로는:
    소거될 상기 어레이의 섹션에서 다수의 스트링 선택 게이트 트랜지스터들의 터브, 소스, 및 게이트들을 제 1 전압으로 충전하고;
    상기 스트링 선택 게이트 트랜지스터들에 대하여 최소한 턴온 전압만큼 높은 양만큼 상기 제 1 전압이하의 제 2 전압으로 상기 터브 및 상기 소스를 방전시키고;
    상기 다수의 스트링 선택 게이트 트랜지스터들을 턴온시키고;
    상기 터브 및 상기 소스를 기준 전압에 접속하도록 추가 구성되는 것인 메모리 디바이스.
14. 청구항 13에 있어서, 상기 제어 회로는:
    상기 터브 전압 및/또는 상기 소스 전압을 모니터링하고, 상기 터브 전압이 상기 중간 전압에 도달할 때 상기 다수의 스트링 선택 게이트 트랜지스터들과 상기 기준 전압으로부터 상기 터브와 소스를 접속 해제하고, 상기 다수의 스트링 선택 게이트 트랜지스터들의 상기 게이트들을 재충전하고, 상기 다수의 스트링 선택 게이트 트랜지스터들의 게이트 전압들이 부동되는 것을 허용하고, 그리고 상기 다수의 스트링 선택 게이트 트랜지스터들의 게이트들이 재충전될 때 상기 기준 전압에 상기 터브와 상기 소스를 재접속하는 소거 제어 회로를 더 포함하는 것인 메모리 디바이스.
15. 청구항 13에 있어서, 상기 다수의 스트링 선택 게이트 트랜지스터들은 상기 터브와 상기 소스가 상기 중간 전압에서 상기 기준 전압으로 방전되는 동안에 도통 상태의 동작으로 유지되는 것인 메모리 디바이스.
16. 청구항 13에 있어서, 상기 다수의 스트링 선택 게이트 트랜지스터들의 상기 게이트들은 상기 터브와 소스가 상기 중간 전압에서 상기 기준 전압으로 방전되는 동안에 상기 터브와 소스 전압간의 전압 차로 유지되는 것인 메모리 디바이스.
17. 청구항 13에 있어서, 상기 메모리의 데이터 라인들은 각각의 데이터 라인과 상기 터브 간의 PN 접합의 차단에 의해 방전되도록 구성되는 것인 메모리 디바이스.
18. 청구항 13에 있어서, 상기 다수의 스트링 선택 게이트 트랜지스터들은 상기 제1 전압으로 상기 다수의 스트링 선택 게이트 트랜지스터들을 재충전함으로써 턴온되는 것인 메모리 디바이스.
    

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