CN102449704A - 存储器擦除方法及装置 - Google Patents

Abstract

本发明揭示存储器装置及存储器擦除方法，例如适于从存储器块放电擦除电压同时通过在放电期间使低电压串选择栅极晶体管维持在接通状态中而保护所述串选择栅极晶体管的那些存储器装置及存储器擦除方法。

Description

存储器擦除方法及装置

技术领域

本发明一般来说涉及存储器装置，且特定来说本发明涉及存储器装置及擦除存储器的方法。

背景技术

存储器装置通常提供作为计算机中的内部存储区域。术语存储器识别以集成电路芯片的形式出现的数据存储装置。在现代电子装置中使用数种不同类型的存储器，一种常见类型是RAM(随机存取存储器)。在特性上发现RAM用作计算机环境中的主存储器。多数RAM为易失性的，此意味着其需要稳定电流来维持其内容。一关断电力，RAM中的任何数据均丢失。

计算机几乎始终含有保持用于启动计算机的指令的少量只读存储器(ROM)。当移除电力时不丢失其存储器单元的数据内容的存储器装置一般称作非易失性存储器。EEPROM(电可擦除可编程只读存储器)是可通过将其暴露于电荷而被擦除的特殊类型的非易失性ROM。EEPROM包含具有电荷存储节点(例如(举例来说)浮动栅极或电荷陷阱)的大量存储器单元。数据以电荷存储节点上的电荷的形式存储于浮动栅极场效应晶体管(FET)存储器单元中。一种类型的电荷存储节点(浮动栅极)通常由经掺杂的多晶硅(其安置于沟道区上方且通过电介质材料(通常为氧化物)与其它单元元件电隔离)制成。分别通过专门的编程及擦除操作将电荷运输到浮动栅极或陷获层或者从所述浮动栅极或陷获层移除电荷以更改装置的阈值电压。

又一类型的非易失性存储器是快闪存储器。典型快闪存储器包含存储器阵列，所述存储器阵列包括大量基于电荷存储节点的存储器单元。所述单元通常分组成叫作“擦除块”的区段。可通过使电荷隧穿到其个别电荷存储节点来电编程擦除块内的单元中的每一者。然而，与编程操作不同，快闪存储器中的擦除操作通常以大量擦除操作来擦除存储器单元，其中以单个操作擦除选定擦除块中的所有存储器单元。应注意，在近来的非易失性存储器装置中，已通过利用多个阈值电平或非导电电荷陷获层以及将所陷获的数据存储于存储器单元FET的源极/漏极中的每一者附近的电荷中而将多个位存储于单个单元中。

如常规NOR阵列那样，EEPROM或快闪的NAND架构阵列以行及列的矩阵布置其非易失性存储器单元阵列，使得所述阵列中的每一非易失性存储器单元的栅极按行耦合到字线(WL)。然而，与NOR不同，每一存储器单元不直接耦合到源极线及列位线。相反，所述阵列中的存储器单元一起布置成若干串(通常为每串8个、16个、32个或32个以上)，其中所述串中的存储器单元源极到漏极地一起串联耦合在共用源极线与列位线之间。注意，存在其它非易失性存储器阵列架构，包括(但不限于)AND阵列、OR阵列及虚拟接地阵列。

在现代NAND快闪存储器中，NAND阵列密度正在增加。随着每一代新制作工艺的进步，阵列间距图案正变得越来越小。由于阵列密度的增加，阵列相关的区域耗用大量裸片空间，且可潜在地多于裸片封装，比如薄型小轮廓封装(TSOP)存储器外壳。

作为进步的工艺技术的结果，阵列相关区域中的缺陷率因为数据线(例如通常称作位线的那些数据线)到数据线的极紧密间距而有可能增加。举例来说，密度增加的阵列中的位线解码通常具有高缺陷率。

较新形式的NAND快闪存储器通过用较低电压晶体管替换位线解码的高电压晶体管以解码位线群组(例如偶数页及奇数页)来补偿这些困难。此些较低电压晶体管(通常称作低电压晶体管(举例来说，NMOS或PMOS型))在物理大小上比较大较高功率晶体管小，且以比较大较高功率晶体管低的电压操作。在擦除操作期间位线通常充电到接近20伏特。在此些擦除操作中，低电压晶体管(通常为选择栅极n型金属氧化物半导体)也充电到较高电压使得其不会击穿。此低电压晶体管的击穿可在位线上陷获高电压。

出于上述原因，且出于所属领域的技术人员在阅读及理解本说明书之后将明了的下述其它原因，此项技术中需要在低电压晶体管不击穿的情况下擦除存储器块。

发明内容

附图说明

图1是根据本发明的实施例的部分存储器结构的图示；

图2是根据本发明的另一实施例的存储器的部分电路图；

图3是根据本发明的另一实施例的方法的流程图；

图4是根据本发明的另一实施例的方法的时序图；

图5是根据本发明的实施例的系统的功能框图；且

图6是根据本发明的另一实施例的擦除控制电路的功能框图。

具体实施方式

在以下对实施例的详细说明中，参考形成其一部分的随附图式。在所述图式中，在所有数个视图中相似编号描述实质上类似的组件。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明。在不背离本发明的范围的情况下，可利用其它实施例且可做出结构、逻辑及电改变。

因此，以下详细说明不应视为具有限定意义，且本发明的范围仅由所附权利要求书以及此权利要求书被授权的等效内容的全部范围界定。

图1中展示NAND阵列100的一部分。在一个实施例中，NAND阵列100包含形成于半导体材料(例如衬底101)中的槽区(tub)(例如，阱)102。如图所示源极线104经由源极连接而连接到所述槽区。源极侧选择栅极105及漏极侧选择栅极107控制对存储器中的NAND串的存取。在一个实施例中，串选择栅极晶体管106及108为低电压NMOS晶体管(举例来说，与晶体管105及107相同类型的构造的低电压晶体管)，且用于控制存储器100中的擦除操作。数据线(例如通常称作位线的那些数据线)110用于感测存储于阵列100的存储器单元112中的信息且将信息编程到阵列112中。单元112布置成若干逻辑行及列。

可在图2中的电路图形式中参看阵列100的所述部分。单元112布置成若干NAND串(例如偶数串202及奇数串204)，分别通过使用信号AWMUX_EVEN及AWMUX_ODD接通偶数串选择栅极晶体管106来存取偶数串202及接通奇数串选择栅极晶体管108来存取奇数串204。源极侧选择栅极晶体管105及漏极侧选择栅极晶体管107分别由信号SGS及SGD控制。

在NAND存储器中，存储器单元块通常是通过将所述块中的所有字线接地且将擦除电压施加到其上形成存储器单元的半导体材料(例如，半导体材料中的槽区)且因此施加到所述存储器单元的沟道以从电荷存储节点移除电荷来擦除。更具体来说，通常经由电子从电荷存储节点到沟道的傅勒-诺得翰(Fowler-Nordheim)隧穿来移除电荷。

针对使用低电压串选择栅极晶体管的NAND存储器的典型擦除操作将槽区、源极及串选择栅极晶体管的栅极充电到擦除电压。通过经由槽区对PN结的正向偏压来将位线充电。当完成擦除操作的擦除部分时，通常将槽区及源极放电到参考电压Vss(例如，衬底电压，举例来说接地)。串选择栅极晶体管的栅极通过槽区向下耦合到Vss。经由PN结的击穿而将位线放电。对于典型位线放电来说，PN结在约8伏特下击穿，此可对低电压串选择栅极晶体管施加应力，所述晶体管一般不能够在不击穿的情况下耐受此高电压应力，因此降低其可靠性。与PN结击穿电压一样高的电压可陷获在位线上达长时间周期，从而导致低电压串选择栅极晶体管的进一步不可靠性。

在操作中，在图3中以流程图形式展示根据本发明的实施例的擦除操作。在框302中，将待擦除的块的槽区及源极线充电到擦除电压(在一个实施例中为大约20伏特)。也将串选择栅极晶体管的栅极充电到擦除电压。在一个实施例中，通过经由槽区电压进行的PN栅极正向偏置而将位线充电到擦除电压。所述擦除电压擦除待擦除的块中的存储器单元。当擦除部分完成时，擦除操作在框304中继续将槽区及源极线以及串选择栅极晶体管的栅极放电。此放电是到低于擦除电压的中间电压(在一个实施例中为大约16伏特，比擦除电压低至少串选择栅极晶体管的接通电压)。在框306中，做出关于槽区电压及/或源极线的放电的电平的确定。举例来说，如果槽区电压尚未达到中间电压，那么在框307处继续放电，且在框306处监视槽区电压。当槽区电压达到中间电压时，在框308处停止放电，例如通过使源极线及/或槽区浮动。在框310中使串选择栅极晶体管的栅极与槽区及源极线断开，且在框312中将其栅极再充电到擦除电压。此动作使串选择栅极晶体管接通。

一旦所述串选择栅极晶体管接通，位线110即放电到槽区/源极电压，且在框314中(例如)通过将槽区及源极线连接到参考电压(例如Vss(例如，接地))来重新开始槽区及源极线的放电。使串选择栅极晶体管的栅极浮动，且通过到槽区及源极线的耦合效应而将所述栅极放电。经由位线110与槽区之间的PN结的击穿而将所述位线放电。串选择栅极晶体管在擦除操作的整个放电部分期间保持接通，因为其保持在不低于大约擦除电压与中间电压之间的差的电压(在一个实施例中为约4伏特)下。因此，无高电压留在位线上，且保护串选择栅极晶体管免于击穿。

在一个实施例中，在比较器中将槽区及/或源极电压与中间电压进行比较。比较器信号在槽区及/或源极电压达到中间电压时改变且停止放电。应理解，存在用以在中间电压下停止槽区及/或源极的放电的众多方法及电路，且在所属领域的技术人员的技能范围内的那些众多方法及电路适于与本发明的各种实施例一起使用且在本发明的各种实施例的范围中。

在图4中展示擦除操作的时序图，其中参考编号对应于图1及图2的图示。图4中展示在整个擦除操作期间的槽区/源极102/104、串选择栅极晶体管106/108的栅极、位线110以及源极选择栅极105及漏极选择栅极107信号中的每一者的电压。在擦除操作开始的时间t0处，槽区102及源极104以及位线110处于参考电压(Vss)。低电压串选择栅极晶体管106及108的栅极处于一电源电压(Vcc)。在时间t1处，晶体管106及108的栅极放电到Vss。在时间t2处，晶体管106及108连接到槽区/源极102/104，且将槽区/源极102/104充电到擦除电压，借此将晶体管106及108向上耦合到擦除电压。槽区/源极102/104、源极选择栅极105及漏极选择栅极107的栅极以及串选择栅极晶体管106及108的栅极中的每一者充电到擦除电压。位线经由位线110与槽区102之间的PN结的正向偏置而向上耦合到擦除电压。

在时间t3处，槽区/源极102/104与擦除电压断开且连接到Vss。槽区/源极102/104、漏极选择栅极105及源极选择栅极107的栅极以及晶体管106及108的栅极开始朝向Vss放电。在时间t4处，槽区/源极102/104、漏极选择栅极105及源极选择栅极107的栅极以及晶体管106及108的栅极的电压达到中间电压，且源极/槽区102/104与Vss断开。晶体管106及108的栅极与槽区/源极102/104断开，且充电到擦除电压。到时间t5其充电回到擦除电压，从而当晶体管106及108接通时，到时间t6将位线110放电到中间电压。

在时间t6处，随着晶体管106及108接通，其与擦除电压断开且被允许浮动。并且，槽区/源极102/104连接到Vss，且位线110、源极选择栅极105及漏极选择栅极107的栅极以及槽区/源极102/104开始从中间电压放电到Vss。晶体管106及108的栅极开始通过与槽区/源极102/104的向下耦合而以相同的速率放电。晶体管106及108在其与槽区/源极102/104之间的电压差下保持接通。在时间t7处，槽区/源极102/104、漏极选择栅极105及源极选择栅极107的栅极以及位线110放电到Vss，且晶体管106及108的栅极已经由向下耦合放电到擦除电压与中间电压之间的差(在一个实施例中为大约4伏特)。

在一个实施例中选取中间电压与擦除电压之间的差以确保晶体管106及108在擦除操作的整个放电部分内保持接通，以便避免由于高电压应力所致的击穿。在晶体管106及108不击穿的情况下位线110适当地放电到Vss。在时间t8处，当完成向下耦合时，晶体管106及108的栅极充电到Vcc。在此实施例中，选择栅极在擦除操作的放电到Vss部分内保持接通，且通过保持接通而保护所述选择栅极免于击穿。此外，由于不存在击穿，且串选择栅极晶体管106及108保持接通，因此在适当地且完全地放电的位线110上不陷获任何电压。

图5图解说明包括非易失性存储器装置500的存储器系统520的功能框图。已简化存储器装置500以集中于存储器的有助于理解本发明编程实施例的特征。存储器装置500耦合到外部控制器510。控制器510可为微处理器或某一其它类型的控制电路。

存储器装置500包括非易失性存储器单元阵列530，例如先前所论述的图1中所图解说明的非易失性存储器单元阵列。存储器阵列530布置成例如字线行的存取线及例如位线列的数据线的若干个库。在一个实施例中，存储器阵列530的列由存储器单元的串联串组成。如此项技术中众所周知，单元到位线的连接确定所述阵列是NAND架构、AND架构还是NOR架构。

提供地址缓冲器电路540以锁存经由I/O电路560提供的地址信号。地址信号由行解码器544及列解码器546接收及解码以存取存储器阵列530。所属领域的技术人员受益于本说明将了解，地址输入连接的数目取决于存储器阵列530的密度及构架。也就是说，地址的数目随存储器单元计数的增加以及库及块计数的增加两者而增加。

存储器装置500通过使用感测放大器/数据高速缓存电路550感测存储器阵列列中的电压或电流改变来读取存储器阵列530中的数据。在一个实施例中，感测放大器/数据高速缓存电路550经耦合以读取及锁存来自存储器阵列530的一行数据。包括数据输入及输出缓冲器电路560以用于经由多个数据连接562与控制器510进行双向数据通信以及地址通信。提供写入电路555以将数据写入到存储器阵列。

存储器控制电路570提供地址电路及用以解码在控制连接572上从处理器510提供的信号的电路。这些信号用于控制对存储器阵列530的操作，包括数据读取、数据写入(编程)及擦除操作。存储器控制电路570可为产生存储器控制信号的状态机、定序器或某一其它类型的控制器。在一个实施例中，存储器控制电路570经配置以控制先前所论述的编程实施例的位线充电。

在一个实施例中，存储器控制电路570还包括控制系统520的擦除操作的擦除控制电路571(在图6中更详细地展示)。所述擦除控制电路经配置以执行本文中所描述的擦除操作，包括将适当的电压提供到阵列及其组件，例如施加到选择解码电路548以控制用于奇数及偶数页操作的串选择栅极晶体管106及108且用于控制根据本文中关于至少图3及图4所描述的各种方法中的一者或一者以上的擦除操作的电压。

应理解，许多电路适于执行此控制，且那些电路的选取及配置在本发明的范围内。

在图6中的框图中所示的一个实例性实施例中，例如电路571的擦除控制电路包括电荷泵602，其可泵升到擦除电压，且其选择性地连接到串选择控制件604、槽区控制件606及源极控制件608。槽区控制件606及源极控制件608各自还选择性地连接到Vss以允许放电相同量。除选择性地连接到槽区及/或源极以外，串选择控制件选择性地连接到Vcc及Vss以允许充电到Vcc且放电到Vss。擦除检测器610确定槽区及/或源极的放电何时达到如上论述的中间电压。串选择栅极控制件612控制槽区及/或源极到串选择栅极的栅极的连接。应理解，此电路的设计及实施方案完全在所属领域的技术人员的技能范围内，且关于本文中所描述的各种方法详述其操作，且因此将不进一步对其进行论述。

总结

已展示擦除方法及使用那些擦除方法的存储器，其包括在存储器擦除之后的放电期间使低电压晶体管维持在接通状态中，以便防止晶体管击穿及位线上的电压陷获。

尽管本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解旨在实现相同目的的任一布置均可替代所述所示特定实施例。此申请案打算涵盖本发明的任何修改或变化形式。因此，本发明显然意在仅由权利要求书及其等效内容限制。

Claims (18)

1.一种在存储器中进行擦除的方法，其包含：

用擦除电压擦除存储器块；及

在所述擦除电压的放电期间保护所述存储器的串选择栅极晶体管。

2.根据权利要求1所述的方法，其中保护串选择栅极晶体管进一步包含：

将槽区、源极及所述串选择栅极晶体管的栅极充电到擦除电压；

将所述槽区及所述源极放电到中间电压；

接通所述串选择栅极晶体管以将所述存储器的数据线放电；及

将所述槽区及所述源极放电到参考电压。

3.根据权利要求2所述的方法，其中通过每一数据线与所述槽区之间的PN结的击穿来将所述存储器的所述数据线放电。

4.根据权利要求2所述的方法，其中所述串选择栅极晶体管经由将所述槽区及所述源极放电到所述参考电压而保持接通。

5.根据权利要求2所述的方法，其中将所述槽区及所述源极放电到中间电压进一步包含：

将所述槽区及所述源极连接到所述参考电压；

将槽区电压及/或源极电压与所述中间电压进行比较；及

当所述槽区电压及/或所述源极电压等于所述中间电压时，将所述槽区及所述源极与所述参考电压断开。

6.根据权利要求1所述的方法，其中保护进一步包含：

在所述擦除电压的部分放电之后接通所述串选择栅极晶体管，其中在所述擦除电压的整个放电期间使所述串选择栅极晶体管在接通状态中操作。

7.根据权利要求2所述的方法，其中经由到所述槽区及/或源极的耦合效应而将所述串选择栅极晶体管的所述栅极从所述擦除电压放电。

8.根据权利要求6所述的方法，其中在所述擦除电压的部分放电之后接通所述串选择栅极晶体管进一步包含：

将所述槽区、源极及所述串选择栅极晶体管的栅极放电到低于所述擦除电压；及

将所述串选择栅极晶体管的所述栅极再充电到所述擦除电压，其中在所述槽区被放电时经由与所述槽区的耦合效应而将所述串选择栅极晶体管的所述栅极放电。

9.根据权利要求1所述的擦除方法，其中在所述擦除电压的放电期间保护所述存储器的串选择栅极晶体管进一步包含：

在所述串选择栅极晶体管的所述电压与数据线电压之间的差达到所述串选择栅极晶体管的击穿电压之前接通所述串选择栅极晶体管，其中在所述存储器的槽区及源极放电到参考电压时使所述串选择栅极晶体管维持在导通操作模式中。

10.一种存储器装置，其包含：

存储器单元阵列；及

用于控制及/或存取所述存储器单元阵列的电路，所述控制电路经配置以执行一方法，所述方法包含：

在擦除操作的放电部分内使串选择栅极晶体管的栅极维持在高于槽区电压及

源极电压的电压下。

11.根据权利要求10所述的装置，其中所述控制电路进一步经配置以：

将所述槽区及所述源极从擦除电压放电到比所述擦除电压低至少所述串选择栅极晶体管的接通电压的中间电压；

将所述串选择栅极晶体管的栅极再充电到所述擦除电压；及

将所述槽区及源极从所述中间电压放电到参考电压。

12.根据权利要求10所述的装置，其中控制电路进一步经配置以：

将槽区及源极放电到低于擦除电压的电压；

接通所述串选择栅极晶体管；及

将所述槽区及源极放电。

13.根据权利要求10所述的存储器装置，其中所述控制电路进一步经配置以：

将所述阵列的待擦除的区段中的槽区、源极及多个串选择栅极晶体管的栅极充电到第一电压；

将所述槽区及所述源极放电到低于所述第一电压至少与用于所述串选择栅极晶体管的接通电压一样高的量的第二电压；

接通所述多个串选择栅极晶体管；及

将所述槽区及所述源极连接到参考电压。

14.根据权利要求13所述的存储器装置，其中所述控制电路进一步包含用于以下操作的擦除控制电路：监视所述槽区电压及/或所述源极电压；当所述槽区电压达到所述中间电压时，将所述槽区及源极与所述多个串选择栅极晶体管的所述栅极及所述参考电压断开；将所述多个串选择栅极晶体管的所述栅极再充电；允许所述多个串选择栅极晶体管的所述栅极电压浮动；及当所述多个串选择栅极晶体管的所述栅极被再充电时，将所述槽区及所述源极重新连接到所述参考电压。

15.根据权利要求13所述的存储器装置，其中在所述槽区及所述源极从所述中间电压被放电到所述参考电压时，所述多个串选择栅极晶体管维持在导通操作状态中。

16.根据权利要求13所述的存储器装置，其中在所述槽区及源极从所述中间电压被放电到所述参考电压时，所述多个串选择栅极晶体管的所述栅极维持在高于所述槽区及源极电压的电压差下。

17.根据权利要求13所述的存储器装置，其中所述存储器的数据线经配置以通过每一数据线与所述槽区之间的PN结的击穿而放电。

18.根据权利要求13所述的存储器装置，其中所述多个串选择栅极晶体管是通过将所述多个串选择栅极晶体管再充电到所述第一电压而接通的。

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