JP2003249074A - 強誘電体メモリ装置をテストする回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体メモリセルの劣化をテストする改良
した回路及び方法を提供する。 【解決手段】 強誘電体メモリセルからなるアレイを具
備する強誘電体メモリ装置のメモリセルをテストする回
路及び方法が提供される。該テスト回路はビット線へ結
合されており、測定した電流レベルに基づいてビット線
上に表われる電圧レベルを選択的に決定し且つ検知した
電圧レベルを表わす電気信号を外部的に強誘電体メモリ
装置へ供給する。このように、劣化した性能を示す強誘
電体メモリセルを識別することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ装
置のテストに関するものであって、更に詳細には、強誘
電体メモリセルの劣化効果をテストするテスト回路及び
方法に関するものである。

【０００２】

【従来の技術】強誘電は、強誘電物質と呼ばれる比較的
小さな種類の誘電体において観察することが可能な現象
である。通常の誘電体においては、電界を印加すると、
正及び負の電荷がそれらの元の位置から変位され、即ち
双極モーメント即ち分極によって特性づけられる概念が
発生する。然しながら、この分極即ち変位は、電界がゼ
ロに復帰すると消失する。一方、強誘電物質の場合に
は、自発分極が存在しており、即ち、それは強誘電物質
の結晶構造に固有の変位であり電界が存在しない場合に
消失するものではない。更に、この分極方向は適宜の電
界を印加することによって逆方向にさせたり再指向させ
ることが可能である。

【０００３】これらの特性の結果、平行な導通プレート
間に配設した強誘電膜又は物質から形成した強誘電コン
デンサは、分極方向が第一方向である第一分極状態に対
応する第一電荷、及び分極方向が第一方向と反対の第二
方向である第二分極状態に対応する第二電荷を非揮発性
の態様で格納することが可能である。強誘電体コンデン
サは、ダイナミックランダムアクセスメモリ (ＤＲＡ
Ｍ)装置のメモリセルアレイアーキテクチャと同様のメ
モリセルアレイアーキテクチャを具備する非揮発性ラン
ダムアクセスメモリ装置において使用される。

【０００４】一般的には、２つのタイプの強誘電体メモ
リセルが存在している。図１Ａを参照すると、１トラン
ジスタ１コンデンサ (１Ｔ１Ｃ)メモリセルはビット／
カラム線ＢＬと強誘電体コンデンサＣの第一プレートと
の間に接続されているパスゲートトランジスタＴを使用
する。強誘電体コンデンサＣの第二プレートはプレート
線Ｐへ接続している。パスゲートトランジスタＴのゲー
ト端子はワード／行線Ｗへ接続している。１Ｔ１Ｃメモ
リセルを使用するメモリ装置は、１Ｔ１Ｃメモリセルが
アクセスされるのと同時にアクセスされる基準メモリセ
ルを使用し、１Ｔ１Ｃセルと基準セルとに結合している
一対のビット線を横断して表われる電荷差を与える。１
Ｔ１Ｃ強誘電体メモリセルを使用することは従来公知で
ある。

【０００５】図１Ｂを参照すると、２トランジスタ２コ
ンデンサ (２Ｔ２Ｃ)メモリセルは２個の強誘電体コン
デンサＣ１Ｃ２を有している。第一パスゲートトランジ
スタＴ１を強誘電体コンデンサＣ１の第一プレートとビ
ット線対の第一ビット線ＢＬとの間に接続することが可
能である。第二パスゲートトランジスタＴ２は強誘電体
コンデンサＣ２の第一プレートとカラム線対の第二ビッ
ト線ＢＬ′との間に接続することが可能である。強誘電
体コンデンサＣ１及びＣ２の第二プレートはプレート線
Ｐへ接続させることが可能である。パスゲートトランジ
スタＴ１及びＴ２のゲート端子はワード線Ｗへ接続する
ことが可能である。各コンデンサＣ１及びＣ２はその分
極状態を表わす電荷を格納し、その電荷は他方のコンデ
ンサの電荷と結合して、２Ｔ２Ｃメモリセルがアクセス
される場合にビット線ＢＬ及びＢＬ′を横断して表われ
る電荷差となる。その電荷差の極性は２Ｔ２Ｃメモリセ
ルによって格納される二進値を表わす。２Ｔ２Ｃ強誘電
体メモリセルの使用は従来公知である。図２を参照する
と、強誘電体メモリセルの動作に対するタイミング線図
が示されている。理解されるように、メモリセルの値の
読取は破壊的であり且つデータ値は読取動作の後にセル
内に回復されねばならない。ビット線がプレチャージさ
れた低状態にある間にプレートが高論理値へ上昇される
と、ビット線は高論理値から低論理値へ移動する間に、
セルのスイッチング電荷によって充電される。ビット線
電荷差は、上述したように検知動作のために使用するこ
とが可能である。メモリセルの回復は、プレートが低論
理値へ移行する場合に行われ、且つメモリセルが高論理
値へ駆動され、次いで、最終的に、ビット線が低論理値
へ駆動される場合に、その初期的な位置へ戻る。

【０００６】強誘電体メモリ装置における問題は、イン
プリントとして知られる現象が存在していることであ
る。インプリントは、別の分極状態と比較して一方の分
極状態を強誘電体膜／コンデンサが好む傾向のことを意
味する強誘電体膜の特性である。インプリントは、長期
間にわたって強誘電体コンデンサが単一の分極状態に維
持される場合に発生することが知られている。インプリ
ントは分極状態の間でスイッチする強誘電体コンデンサ
の能力に悪影響を与える。従って、インプリントの存在
は強誘電体メモリ装置の性能に直接的に影響を与える場
合がある。

【０００７】強誘電体メモリセルの性能は、多数のその
他の減少にも起因して時間と共に劣化することが認めら
れている。例えば、強誘電体メモリセルは、疲労、耐久
性、長時間にわたってのデータの維持等によって影響を
受ける場合がある。例えばバーンイン期間中の加速した
条件下等の長期間にわたってデータを保持する場合に、
強誘電体メモリセルは数時間又は数日で劣化が認められ
る場合がある。図３は、どのように強誘電体メモリセル
が劣化される場合があるかを示しており、連続した１組
の線で正常な強誘電体メモリセルに対する分極特性が示
されており且つ劣化した強誘電体メモリセルに対する分
極特性は点線で示してある。ある点において、劣化した
性能を示すメモリセルは、センスアンプによって正確に
検知することが不可能な電荷を強誘電体コンデンサ内に
格納している場合があり、その場合には、そのメモリセ
ルがデータ値を格納することを不可能なものとさせる。

【０００８】長期間の信頼性の危険性がメモリセルに存
在するか否かを決定するために、従来のメモリ読取動作
を使用して強誘電体メモリセルが電圧レベルを保持する
能力を正確にテストすることは不便である。そのことの
理由の一部は、従来のメモリ読取動作は、そのメモリセ
ルが動作可能であるか否かをテストするに過ぎず、その
メモリセルの劣化の量即ち範囲の表示を提供するもので
はないからである。前述したことに基づいて、強誘電体
メモリ装置の信頼性の危険性を決定するために強誘電体
メモリの健全性をより容易にテストすることが可能であ
ることの必要性が存在している。

【０００９】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、強誘電体メモリ装置をテストするための改
良した回路及び方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、強誘電体ラン
ダムアクセスメモリ装置等のランダムアクセスメモリ装
置を使用する場合の信頼性の危険性を決定し且つ健全性
をテストするための方法及び装置を提供している。ラン
ダムアクセスメモリ装置は、夫々、ワード線及びビット
線と関連している行及び列の形態に配列されているメモ
リセルからなるアレイと、ランダムアクセスメモリ装置
のテスト期間中に選択的にディスエーブルされるセンス
アンプ回路と、該アレイ内のメモリセルからなる行を選
択するためのアドレスデコード回路と、選択したビット
線に接続しているメモリセルの強誘電体コンデンサを横
断して表われる電圧レベルに対応する電流レベルを供給
するためのテスト回路とを有している。各ビット線はテ
スト回路の個別のトランジスタへ接続させ且つその動作
特性を制御することが可能であり、各トランジスタは、
選択された場合に、外部的にアクセスすることが可能で
ある。ランダムアクセスメモリ装置のテストは、アドレ
スされた行内のメモリセルをアレイのビット線へ接続さ
せることによって実施することが可能である。ランダム
アクセスメモリ装置がテスト中である場合にはセンスア
ンプはディスエーブルされる。ビット線が逐次的に選択
され且つ電流が選択されたビット線の電圧に比例するレ
ベルを持っているテストパッドへ供給される。選択され
たビット線の電圧はそれに接続されているメモリセルの
コンデンサを横断しての電圧に比例するので、テストパ
ッドへ供給される電流レベルはメモリセルによって維持
される電圧を表わす。

【００１１】選択されたメモリセルによって維持される
電圧レベルを決定する場合に、テストパッドにおいて測
定される電流レベルと、選択されたビット線の電圧レベ
ルとの間のマッピングがキャリブレーション回路によっ
て実施させることが可能である。キャリブレーション回
路の動作特性は、実質的に、テスト回路の動作特性と同
一である。このマッピングは測定された電流とキャリブ
レーション回路へ印加された電圧との間の関係を与え、
それはテストパッドにおいて測定された電流と選択され
たビット線に表われる電圧との間の関係と実質的に同じ
である。ビット線における電圧はテストパッドにおける
測定された電流及びキャリブレーション回路の動作特性
からより正確に決定することが可能である。

【００１２】

【発明の実施の形態】本発明を、本発明の例示的実施例
が示されている添付の図面を参照してより完全に説明す
る。然しながら、本発明は、多数の異なる形態で実現す
ることが可能なものであり、本明細書に記載した実施例
にのみ制限されるものとして解釈されるべきではない。
これらの実施例は、本明細書の開示が完全なものであり
且つ当業者が本発明を容易に実施することができるため
に提供されているものである。

【００１３】図４を参照すると、本発明の１実施例に基
づくメモリ装置１が示されている。メモリ装置１は例え
ば強誘電体ランダムアクセスメモリ装置等の非揮発性メ
モリ装置とすることが可能である。然しながら、メモリ
装置１はその他のメモリ装置とすることも可能であるこ
とを理解すべきである。例えば、メモリ装置１は時間と
共に劣化された性能を与える場合のある非揮発性メモリ
セルを有することが可能である。メモリ装置１はダイナ
ミックランダムアクセスメモリ (ＤＲＡＭ)、フラッシ
ュメモリ、電気的に消去可能プログラム可能リードオン
リメモリ (ＥＥＰＲＯＭ)、又は消去可能プログラム可
能リードオンリメモリ (ＥＰＲＯＭ)とすることが可能
である。

【００１４】更に、メモリ装置１は、それ自身が集積回
路チップを形成するか、又は集積回路チップ内のその他
の回路内に埋め込まれているメモリ装置とすることが可
能である。

【００１５】メモリ装置１はメモリセル３からなるメモ
リセルアレイ２を有している。メモリセル３は１個又は
それ以上の強誘電体コンデンサ要素を有する強誘電体メ
モリセルとすることが可能である。メモリセル３は１ト
ランジスタ１コンデンサ (１Ｔ１Ｃ)メモリセル (図１
Ａ)として実現することが可能である。一方、メモリセ
ル３は２トランジスタ２コンデンサ (２Ｔ２Ｃ)メモリ
セル (図１Ｂ)として実現することが可能である。

【００１６】理解されるように、各メモリセル３は、１
個又はそれ以上の強誘電体コンデンサ要素又は同様の要
素を使用してその他の態様で実現することが可能であ
る。更に理解すべきことであるが、メモリセル３はＤＲ
ＡＭメモリセル、フラッシュメモリセル、又は劣化され
た性能を示す可能性のある任意のその他のタイプのメモ
リセルとすることが可能である。

【００１７】メモリセルアレイ２はメモリセル３からな
る行及び列の形態に配列させることが可能である。メモ
リセル３からなる１つの行におけるメモリセル３は個別
のワード線７及び個別のプレート線８へ接続させること
が可能である。メモリセル３からなる１つのカラム
(列)内のメモリセル３は個別のカラム (ビット線６)又
は一対５の個別のカラム／ビット線へ接続させることが
可能である。

【００１８】図４はワード線７と平行なプレート線８を
示している。この形態においては、プレート線８はメモ
リセル３からなる１つを超える行へ結合させることが可
能である。一方、プレート線８はワード線７に対して垂
直なものとさせることが可能であることを理解すべきで
ある。この形態においては、アクセスされていない行内
のメモリセル３における強誘電体コンデンサを横断して
表われる電圧は、このようなメモリセル３へ接続してい
るプレート線８がアサート即ち活性化される場合に、変
化することはない。その理由は、アクセスされていない
メモリセル３におけるトランジスタはターンオフされて
おり、従ってそのトランジスタへ接続されているプレー
ト線８は単純に活性化されたプレート線８へ接続されて
いるコンデンサプレート上に表われる電圧変化に追従す
るからである。水平の形態か又は垂直の形態かに拘わら
ずに、プレート線８はより小さなセグメントに区画化さ
せることが可能であり、従ってプレート線８をより容易
に駆動させることが可能である。

【００１９】メモリ装置１は、更に、例えば行デコーダ
ー回路９ａ等のアドレス論理９を有することが可能であ
り、それはアドレス値を受取り且つそのアドレス値に対
応するワード線７とプレート線８の対をアサート即ち活
性化し、且つカラムデコーダー回路９Ｂはそのアドレス
値を受取り且つデータ入力／出力ブロック１１を介して
１個又はそれ以上のビット線６をデータ入力／出力バス
１２へ接続させる。行アドレスデコード回路９Ａはワー
ド線７を電圧レベルへ駆動してビット線６を選択された
行内のメモリセル３からなる容量性要素ヘ接続させる。
このことは、選択された行内の各メモリセル３内に表わ
れる電荷を対応するビット線６上に表われる電荷 (例え
ばゼロ電荷)と共用させ、それにより対応するビット線
６上に表われる電圧を変化させる。

【００２０】センスアンプ１０がビット線６へ結合され
ており且つ各々は一対のビット線６を横断して表われる
電荷差を検知し且つその電荷差の極性に基づいてビット
線６を高基準電圧Ｖｄｄ及び低基準電圧Ｖｓｓへ駆動さ
せるべく制御することが可能である。データ入力／出力
(Ｉ／Ｏ)ブロック１１はビット線６と外部 (Ｉ／Ｏ)デ
ータバス１２との間のインターフェースとして作用し、
アドレスされたビット線６はそれへ結合される。制御回
路１３が必要なタイミング及び制御信号をメモリセルア
レイ２、アドレス論理９、センスアンプ１０、データ入
力／出力ブロック１１へ供給し、メモリ装置１が通常動
作モードにある場合に読取及び書込メモリアクセス動作
を実施し、且つメモリ装置１がテスト動作モードにある
場合にはメモリセル３のテスト動作を制御する。制御回
路１３について以下に詳細に説明する。

【００２１】メモリ装置１を双方向外部データＩ／Ｏバ
ス１２を有するものとして図４に示してある。理解され
るように、メモリ装置１は、その代わりに、別個の単一
方向データ入力及びデータ出力バスを有することが可能
である。

【００２２】上述したように、強誘電体メモリセル３の
性能は時間と共に劣化することが判明している。メモリ
セル交換又は製造処理分析の目的のために強誘電体メモ
リセル３の性能劣化の範囲を綿密に測定するために、メ
モリ装置１はテスト回路を包含している。

【００２３】該テスト回路は、強誘電体メモリセル３の
コンデンサ要素を横断して表われる電圧レベルを検知し
且つ検知した電圧レベルを表わす電気信号をメモリ装置
１へ外部的に供給すべく適合されているテスト回路２０
を包含することが可能である。テスト回路２０は、例え
ばウエハソート期間中等のメモリ装置１のテスト及び／
又は特性付け期間中に動作することが可能である。然し
ながら、理解すべきことであるが、テスト回路３０はウ
エハソート以外のときにおいてメモリ装置１を解析する
ために使用することが可能である。

【００２４】例えばメモリ読取動作等のメモリアクセス
動作期間中に、アドレス／選択された強誘電体メモリセ
ル３におけるコンデンサ要素を横断して格納されている
電荷が対応するビット線６上に初期的に表われる電荷と
共有される。テスト回路２０は、選択された強誘電体メ
モリセル３がそれに接続された後に、ビット線６上に表
われる電圧を表わす電流を発生する。ビット線６上の電
圧は強誘電体コンデンサ上の電荷及びその上の電圧を表
わすので、テスト回路２０によって与えられる電流レベ
ルはテスト中のメモリセル３によって維持されている電
荷／電圧に比例する。

【００２５】制御回路１３は、入力として、テスト入力
信号を受取ることが可能であり、それは、その値に基づ
いて、メモリ装置１をテスト動作モードの形態とさせ
る。テストモードにある場合には、センスアンプ１０は
制御回路１３によってディスエーブルされるか又はその
他の態様でビット線６から切断され、その上に表われる
電圧レベルを検知することが不可能となる。その結果、
メモリ装置１はメモリセル３をテストするために修正さ
れているメモリ読取動作を実施することが可能となる。
上述したように、制御回路１３はメモリ装置１の動作に
対する制御を与える。プレチャージ／平衡化回路 (不図
示)は、ビット線６を例えば接地等の所定の電圧レベル
へプレチャージさせるために制御回路１３によって制御
させることが可能である。

【００２６】図５は図４のメモリ装置１に対するテスト
回路２０の例示的実施例を示している。各ビット線６は
複数個のビット線 (ＢＬ)接続トランジスタ２２Ａ−２
２Ｎのうちの１つの制御端子へ接続させることが可能で
あり、各ＢＬ接続トランジスタは個別のビット線に対応
している。複数個のＢＬ接続トランジスタ２２Ａ−２２
Ｎの各々の第一端子 (ソース端子)は外部パッド (Ｏｕ
ｔｐａｄ)１５へ接続させることが可能である。Ｏｕｔ
ｐａｄ１５はテスタープローブ (ウエハレベルテストの
場合)又はパッケージピン (パッケージング後のテスト
の場合)へ接続させることが可能なパッドである。Ｏｕ
ｔｐａｄ１５は、以下に詳細に説明するように、複数個
のＢＬ接続トランジスタ２２Ａ−２２Ｎへ電圧を供給し
且つ同時的に選択されたＢＬ接続トランジスタ２２Ａ−
２２Ｎを介して通過する電流のレベルを測定するために
使用される。複数個のＢＬ接続トランジスタ２２Ａ−２
２Ｎの各々の第二端子 (ドレイン端子)は複数個の選択
トランジスタ２４Ａ−２４Ｎのうちの１つの第一端子
(ドレイン端子)ヘ接続させることが可能である。複数個
の選択トランジスタ２４Ａ−２４Ｎはそれらの第二端子
(ソース端子)を介して接地へ接続させることが可能で
ある。複数個の選択トランジスタ２４Ａ−２４Ｎの制御
端子は制御回路１３へ接続させることが可能であり、制
御回路１３は複数個の選択トランジスタ２４Ａ−２４Ｎ
を逐次的にイネーブルさせる。

【００２７】制御回路１３はデコード回路２６とカウン
タ２８とを包含することが可能である。カウンタ２８
は、入力として、カウンタ２８を既知の状態へリセット
させるために使用されるリセット信号及びカウンタ２８
をインクリメント／デクリメントさせるために使用され
るテストクロック (ｔｅｓｔｃｌｋ)信号を受取る。本
発明の例示的実施例においては、カウンタ２８はメモリ
装置１におけるビット線６の数に等しい状態の数を介し
て自動的にインクリメント／デクリメントを行う。デコ
ード回路２６はカウンタ２８の出力をデコードし且つ選
択トランジスタ２４Ａ−２４Ｎのうちの１つへ信号を送
ってその選択トランジスタをイネーブルさせると共にそ
の他の選択トランジスタをディスエーブルさせることが
可能である。１個の選択トランジスタ２４Ａ−２４Ｎが
イネーブルされると、そのイネーブルされた選択トラン
ジスタと関連するビット線上に表われる電圧を以下に説
明すように測定することが可能である。別の実施例にお
いて、デコード回路２６及びカウンタ２８はテスト回路
２０内に包含させることが可能である。

【００２８】図５に示したように、ＢＬ接続トランジス
タ２２及び選択トランジスタ２４は、夫々、Ｐチャンネ
ル及びＮチャンネルＭＯＳトランジスタによって実現さ
れている。理解すべきことであるが、例えばＪＦＥＴ及
びＭＥＳＦＥＴ等のその他のタイプの電界効果トランジ
スタを使用することも可能である。更に理解すべきこと
であるが、ＢＬ接続トランジスタ２２はＮチャンネルト
ランジスタとして実現し且つ選択トランジスタをＰチャ
ンネルトランジスタとして実現することが可能である。
然しながら、上述したのと同一の機能性を達成するため
に異なる形態を使用することが可能である。図６は図５
におけるテスト回路２０のＢＬ接続トランジスタ２２及
び選択トランジスタ２４に対する別の具体例を示してい
る。この場合には、ビット線６をＢＬ接続トランジスタ
２５の制御端子へ接続させることが可能であり且つデコ
ード回路２６の出力を選択トランジスタ２３の制御端子
へ接続させることが可能である。選択トランジスタ２３
のソース端子はＶｄｄへ接続させることが可能であり、
一方ドレイン端子をＢＬ接続トランジスタ２５のドレイ
ン端子へ接続させることが可能である。ＢＬ接続トラン
ジスタ２５のソースをＯｕｔｐａｄ１５へ接続させるこ
とが可能であり、その場合に、電流が測定されている間
に電圧を印加させることが可能である。

【００２９】ビット線上でメモリセル３によって維持さ
れる電圧値を正確に決定するために、キャリブレーショ
ンを実施することが必要な場合がある。キャリブレーシ
ョンはＯｕｔｐａｄ１５における測定された電流レベル
とＢＬ接続トランジスタ２２Ａ−２２Ｎの制御端子に表
われるビット線電圧レベルとの間のマッチング／マッピ
ング関係を形成する。理解すべきことであるが、このキ
ャリブレーションはＯｕｔｐａｄ１５上の電流レベルを
測定するのに関連して任意の時間に実施することが可能
である。

【００３０】次に、図７を参照すると、ビット線６にお
いて表われる電圧値でＯｕｔｐａｄ１５において測定し
た電流値をマッピングするために使用するキャリブレー
ションテスト回路３０が例示されている。キャリブレー
ション接続トランジスタ３２及び選択トランジスタ３４
は、夫々、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
トランジスタとすることが可能である。選択トランジス
タ３４の制御端子は、それをターンオンさせるために、
Ｖｄｄへ接続させることが可能である。選択トランジス
タ３４のソース端子は接地へ接続させることが可能であ
り、且つ選択トランジスタ３４のドレイン端子はキャリ
ブレーション接続トランジスタ３２のドレイン端子へ接
続させることが可能である。キャリブレーション接続ト
ランジスタ３２の制御端子はキャリブレーションパッド
１７へ接続させることが可能であり、且つそのソース端
子はテストパッド１６へ接続させることが可能である。
好適には、キャリブレーションテスト回路３０はテスト
回路２０と同一のメモリチップ上に製造することが可能
であり、従ってキャリブレーションテスト回路３０のト
ランジスタはテスト回路２０のトランジスタと同一の処
理に関連した特性を有することとなる。更に、トランジ
スタ３２及び３４は、夫々、トランジスタ２２Ａ−２２
Ｎ及び２４Ａ−２４Ｎと実質的に同一の寸法を有するこ
とが可能である。このように、キャリブレーションテス
ト回路３０の動作特性は各対のＢＬ接続トランジスタ２
２及び選択トランジスタ２４の動作特性と実質的に一致
する。

【００３１】次に、図８を参照すると、キャリブレーシ
ョンテスト回路３０の動作のフローチャートが示されて
いる。テストパッド１６において測定可能な量の電流を
測定することが可能であるようなレベルを有する電圧が
テストパッド１６に印加される (ステップ５２)。一
方、電圧がキャリブレーションパッド１７へ印加され
(ステップ５４)且つテストパッド１６において電流が測
定される (ステップ５６)。テストパッド１６において
測定された電流はキャリブレーションパッド１７におい
て印加された電圧に対応している。本発明の例示的実施
例においては、テストパッド１６に印加された電圧は、
丁度電流を測定することが可能であるようなバイアス点
におけるものとすることが可能である (即ち、トランジ
スタ３２が導通のオンセットにある)。キャリブレーシ
ョンパッド１７へ印加される電圧は変化され (即ち、減
少され)且つテストパッド１６上の電流がキャリブレー
ションパッド１７へ印加された複数個の電圧レベルの各
々に対して測定される。キャリブレーションパッド電圧
が低下するに従い、テストパッド１６において測定され
る電流レベルが増加する。キャリブレーションパッド１
７における印加電圧とテストパッド１６において測定さ
れた電流との間の直接的な関係をテーブルに記録するこ
とが可能である (ステップ５８)。キャリブレーション
パッド１７に印加された電圧レベルとテストパッド１６
において測定された電流との間の関係は、ＢＬ接続トラ
ンジスタ２２の制御端子上のビット線電圧とＯｕｔｐａ
ｄ１５において測定した電流との間の関係と実質的に同
一である。そのテーブルは、選択されたビット線６上に
表われる電圧レベルを決定するために使用することが可
能であり、それ自身選択されたメモリセル３によって維
持される電圧に比例する。このキャリブレーションのテ
ストはメモリセルアレイ２のテストを実施する前又は後
に実施することが可能である。

【００３２】強誘電体メモリ装置１の動作を図９を参照
して説明する。初期的に、１つ又はそれ以上の入力テス
ト信号を第一値に設定することによってメモリ装置１を
通常動作モードの形態にさせることが可能である (ステ
ップ１０２)。次に、各メモリセル３がデータ値を格納
するように複数個の書込動作を実行することが可能であ
る (ステップ１０４)。次いで、１つ又はそれ以上の入
力テスト信号を第二値へ設定することによってメモリ装
置１をテストモードの形態にさせることが可能である
(ステップ１０６)。メモリ装置１がテストモードにある
場合にセンスアンプ１０が制御回路１３によってディス
エーブルされる。次いで、ビット線６が平衡化され且つ
所定の電圧レベルへプレチャージされる (ステップ１０
８)。例示的実施例において、ビット線６が接地へプレ
チャージされる。ビット線６のプレチャージ／平衡化を
実施するために、プレチャージ／平衡化回路 (不図示)
を制御回路１３によって制御することが可能である。

【００３３】行デコード回路９Ａの入力へのアドレス入
力の印加に応答して選択されたワード線をＶｄｄ電圧レ
ベルへ駆動することによって行デコード回路９Ａを使用
してメモリセル３からなる１つの行が選択される (ステ
ップ１１０)。その結果、各ビット線６はビット線６へ
接続されているメモリセル３によって維持される電荷に
対応する電荷を保持する。制御回路１３内のカウンタ２
８がＲＥＳＥＴテスト信号を使用してリセットされ、カ
ウンタの値を既知の状態とさせる。次いで、ｔｅｓｔｃ
ｌｋを操作することによりビット線６が選択され、従っ
てカウンタ２８及びデコード回路２６が選択トランジス
タ２４のうちの１つを活性化させる (ステップ１１
２)。電圧がＯｕｔｐａｄ１５へ印加され (ステップ１
１４)且つＯｕｔｐａｄ１５において同時的に電流が測
定される (ステップ１１６)。Ｏｕｔｐａｄ１５におけ
る印加電圧は丁度電流の流れを許容するバイアスレベル
にある (即ち、選択されたＢＬ接続トランジスタ２２は
導通のオンセットにある)。この印加電圧は図７及び８
を参照して上述したように、キャリブレーションテスト
回路３０の動作期間中にテストパッド１６に印加される
電圧と実質的に同一である。Ｏｕｔｐａｄ１５における
測定電流は選択されたビット線６上に表われる電圧に比
例し、それは、それ自身、選択されたビット線６へ接続
されているメモリセル３によって維持される電圧／電荷
に比例する。キャリブレーションテスト回路３０の電流
−電圧関係はテスト回路２０の電流−電圧関係と実質的
に同一であるので、メモリセル３によって維持される電
圧レベルは図８のステップ５８において記録されたテー
ブルを使用して決定することが可能である（ステップ１
２４）。

【００３４】次に、選択されたビット線６へ接続されて
いるメモリセル３によって維持される電圧レベルを所定
のスレッシュホールド電圧レベルと比較して (ステップ
１２６)、メモリセル３が長期間にわたって充分に使用
可能であるか否かを決定する。選択されたメモリセル３
が論理１データ値を格納しており且つ電圧レベルがスレ
ッシュホールド電圧レベルよりも大きい場合には、テス
トされたメモリセル３は許容可能なレベルで動作してい
るものと考えることが可能である。選択されたメモリセ
ル３が論理０データ値を格納しており且つその電圧レベ
ルがスレッシュホールド電圧レベルよりも低い場合に
は、テストされたメモリセル３は許容可能なレベルで動
作しているものと考えることが可能である。然しなが
ら、電圧レベルが論理１データ値に対する所定のスレッ
シュホールド電圧レベルより低いか又は論理０データ値
に対する所定のスレッシュホールド電圧レベルより高い
場合には、メモリセル３は欠陥性のものとしてマーク付
けすることが可能である (ステップ１３０)。

【００３５】理解すべきことであるが、上述したステッ
プは異なる順番で実施することが可能である。例えば、
Ｏｕｔｐａｄ１５に電圧を印加するステップ (ステップ
１１４)は電流を測定するステップ (ステップ１１６)期
間中の任意の時間に実施することが可能である。例え
ば、ステップ１１４はビット線の平衡化の前に実施する
ことが可能であり (ステップ１０８)且つ電流が測定さ
れる時間にわたって維持することが可能である。

【００３６】メモリセル３をテストした後に、テスト信
号ｔｅｓｔｃｌｋをトグル動作させることによりカウン
タ２８をインクリメント／デクリメントさせることによ
りメモリセルからなる同一の行上で別のビット線を選択
することが可能である。カウンタ２８の出力はデコード
回路２６を介して通過させることが可能であり、そのこ
とは、別の選択トランジスタ２４を活性化させるに過ぎ
ない。次いで、新たな選択したビット線６に対応するメ
モリセル３をテストするためにステップ１１４−１１８
を繰返す。選択された行内のメモリセル３の全てをテス
トすると (ステップ１１８)、メモリセル３からなる別
の行を選択しその中のメモリセル３をテストする。この
処理は、アレイ２内の全てのメモリセル３がテストされ
るまで繰返される。テスト動作を完了すると、許容不可
能なものとしてマーク付けされたメモリセル３を冗長回
路 (不図示)によって交換即ち置換させることが可能で
ある。一方、メモリ装置１をスクラップさせることが可
能である。

【００３７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 (Ａ)及び（Ｂ）は、夫々、従来の１Ｔ１Ｃ
及び２Ｔ２Ｃ強誘電体メモリセルの概略回路図。

【図２】 強誘電体メモリセルの読取及び回復動作に対
する従来のタイミング線図。

【図３】 正常な条件下及び劣化した条件下で動作して
いる強誘電体メモリセルの分極特性を示したグラフ図。

【図４】 本発明の１実施例に基づくメモリ装置を示し
た概略ブロック図。

【図５】 図４のメモリ装置に対するテスト回路を示し
た概略図。

【図６】 図４のメモリ装置に対するテスト回路の一部
の別の実施例を示した概略図。

【図７】 図５のテスト回路に対するキャリブレーショ
ンテスト回路を示した概略図。

【図８】 図７のキャリブレーションテスト回路の動作
を示したフローチャート。

【図９】 図４のメモリ装置のテスト動作を示したフロ
ーチャート。

【符号の説明】

１ メモリ装置 ２ メモリセルアレイ ３ メモリセル ６ ビット線 ７ ワード線 ８ プレート線 ９ アドレス論理 １０ センスアンプ １１ データ入力／出力ブロック １２ 入力／出力バス １３ 制御回路 ２０ テスト回路 ２２ ビット線接続トランジスタ ２４ 選択トランジスタ ２６ デコード回路 ２８ カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド シー． マククルーア アメリカ合衆国， テキサス 75007， カーロルトン， エリザベス ドライブ 3701 Ｆターム(参考） 5L106 AA01 DD33 EE05 GG05

Claims (39)

【特許請求の範囲】
1. 【請求項１】 集積回路チップにおけるランダムアクセ
   スメモリ装置において、 行及び列の形態に配列されているメモリセルからなるメ
   モリアレイであって，複数個のワード線及びビット線を
   有しており、メモリセルからなる各行がワード線へ結合
   されており且つメモリセルからなる各列がビット線へ結
   合されているメモリアレイ、 前記ビット線へ結合されており且つ選択的にディスエー
   ブルされるセンスアンプ回路、 アドレス値を受取り且つそれと関連する行線を活性化さ
   せるアドレスデコード回路、 少なくとも１つのビット線へ結合されており、前記セン
   スアンプ回路を同時的にディスエーブルさせている間
   に、前記集積回路チップの外部パッド上に前記少なくと
   も１つのビット線上に表われる電圧レベルに対応する電
   流レベルを印加するテスト回路、を有していることを特
   徴とするランダムアクセスメモリ装置。
2. 【請求項２】 請求項１において、本ランダムアクセス
   メモリ装置が強誘電体メモリ装置を有していることを特
   徴とするランダムアクセスメモリ装置。
3. 【請求項３】 請求項１において、本ランダムアクセス
   メモリ装置が非揮発性メモリ装置を有していることを特
   徴とするランダムアクセスメモリ装置。
4. 【請求項４】 請求項１において、前記センスアンプ
   が、通常メモリアクセス動作期間中に、前記ビット線を
   高及び低基準電圧レベルに向かって選択的に駆動し、本
   ランダムアクセスメモリ装置が前記テスト回路によって
   選択的にテスト動作モードの形態とされ、且つ本ランダ
   ムアクセスメモリ装置がテスト動作モードにある場合に
   前記センスアンプ回路が前記テスト回路によって前記ビ
   ット線を駆動することがディスエーブルされることを特
   徴とするランダムアクセスメモリ装置。
5. 【請求項５】 請求項４において、本ランダムアクセス
   メモリ装置がテスト入力信号を有しており且つ前記テス
   ト入力信号の値に基づいて選択的にテスト動作モードの
   形態とされることを特徴とするランダムアクセスメモリ
   装置。
6. 【請求項６】 請求項１において、前記外部パッドがテ
   スタープローブと接触し且つ電気的に接続する寸法とさ
   れており、且つ前記テスト回路が前記外部パッドと基準
   電圧レベルとの間に結合されている一対の直列接続した
   トランジスタを有しており、前記一対の直列接続したト
   ランジスタが前記少なくとも１つのビット線へ結合して
   いる制御端子を具備している第一トランジスタを有して
   いることを特徴とするランダムアクセスメモリ装置。
7. 【請求項７】 請求項６において、前記一対の直列接続
   したトランジスタが、更に、それを選択的に活性化させ
   る制御信号へ接続している制御端子を具備している第二
   トランジスタを有していることを特徴とするランダムア
   クセスメモリ装置。
8. 【請求項８】 請求項１において、前記外部パッドがテ
   スタープローブと接触し且つ電気的に接続する寸法とさ
   れており、且つ前記テスト回路が前記パッドと基準電圧
   レベルとの間に結合されている複数対の直列接続したト
   ランジスタを有しており、各対の直列接続したトランジ
   スタが個別のビット線へ結合している制御端子を具備し
   ている第一トランジスタを有していることを特徴とする
   ランダムアクセスメモリ装置。
9. 【請求項９】 請求項８において、各対の直列接続した
   トランジスタが、それを選択的に活性化させる制御信号
   へ接続している制御端子を具備している第二トランジス
   タを有していることを特徴とするランダムアクセスメモ
   リ装置。
10. 【請求項１０】 請求項９において、更に、逐次的な態
    様で前記複数対の直列接続したトランジスタの前記第二
    トランジスタを選択的に活性化させる選択回路を有して
    いることを特徴とするランダムアクセスメモリ装置。
11. 【請求項１１】 請求項１０において、前記選択回路が
    カウンタ回路を有すると共に各出力信号が個別の第二ト
    ランジスタの制御端子へ接続されるように複数個の出力
    信号を具備しているデコード回路を有していることを特
    徴とするランダムアクセスメモリ装置。
12. 【請求項１２】 請求項１において、前記テスト回路
    が、前記集積回路チップの外部パッドと基準電圧レベル
    との間に接続されている第一対の直列接続したトランジ
    スタであって、前記第一対の直列接続したトランジスタ
    の第一トランジスタが前記少なくとも１つのビット線へ
    接続している制御端子を具備している第一対の直列接続
    したトランジスタ、 前記集積回路チップの第二パッドと前記基準電圧レベル
    との間に接続されている第二対の直列接続したトランジ
    スタであって、前記第二対の直列接続したトランジスタ
    の第一トランジスタが前記集積回路チップの第三パッド
    へ接続している制御端子を具備しており且つ前記第二対
    の直列接続したトランジスタの第二トランジスタが活性
    化される第二対の直列接続したトランジスタ、を有して
    いることを特徴とするランダムアクセスメモリ装置。
13. 【請求項１３】 請求項１において、更に、前記外部パ
    ッド上に与えられる電流レベルと前記少なくとも１つの
    ビット線に表われる電圧レベルとの間の関係を与えるキ
    ャリブレーションテスト回路を有していることを特徴と
    するランダムアクセスメモリ装置。
14. 【請求項１４】 請求項１３において、前記キャリブレ
    ーションテスト回路が実質的に前記テスト回路の一部と
    同一の構成を有していることを特徴とするランダムアク
    セスメモリ装置。
15. 【請求項１５】 請求項１３において、前記キャリブレ
    ーションテスト回路が、 前記キャリブレーション回路の動作特性を外部的に制御
    するために第二外部パッドへ接続している入力、 前記キャリブレーションテスト回路を介して流れる電流
    を外部的に測定するために第三外部パッドへ接続してい
    る出力、を有していることを特徴とするランダムアクセ
    スメモリ装置。
16. 【請求項１６】 メモリセルからなるアレイ及び前記ア
    レイのビット線へ結合しているセンスアンプ回路を具備
    しており集積回路チップ内に設けられている半導体メモ
    リ装置をテストする方法において、 前記メモリセルの１つの行におけるメモリセルを前記ア
    レイのビット線へ接続させ、 前記センスアンプ回路が前記ビット線を駆動することを
    ディスエーブルさせ、 １本のビット線を選択し、 前記選択したビット線上に表われる電圧レベルに対応し
    て前記集積回路チップにおけるパッドへ電流レベルを供
    給する、ことを特徴とする方法。
17. 【請求項１７】 請求項１６において、前記半導体メモ
    リ装置が強誘電体メモリ装置を有していることを特徴と
    する方法。
18. 【請求項１８】 請求項１６において、更に、前記パッ
    ドへ供給される電流レベルを測定することを特徴とする
    方法。
19. 【請求項１９】 請求項１６において、更に、前記選択
    するステップ及び供給するステップを繰返し行い、各選
    択するステップが前記アレイ内の異なるビット線を選択
    することを包含していることを特徴とする方法。
20. 【請求項２０】 請求項１６において、更に、 前記パッドへ供給される電流レベルと前記選択したビッ
    ト線上に表われる電圧レベルとの間の関係を決定し、 前記選択したビット線へ接続しているメモリセルを横断
    して表われる電圧レベルへ供給される電流レベルをマッ
    ピングする、ことを特徴とする方法。
21. 【請求項２１】 請求項１６において、更に、 前記メモリセルからなる行を前記ビット線から切断し、 メモリセルからなる別の行を前記ビット線へ接続させ、 前記メモリセルからなる別の行に対して前記選択するス
    テップ及び供給するステップを繰返し行う、ことを特徴
    とする方法。
22. 【請求項２２】 装置において、 ランダムアクセスメモリ装置が設けられており、前記ラ
    ンダムアクセスメモリ装置が、 行及び列の形態に配列されているメモリセルからなるメ
    モリアレイであって、複数個のワード線とビット線とを
    有しており、メモリセルの各行が１本のワード線へ結合
    しており且つメモリセルの各列が１本のビット線へ結合
    しているメモリアレイ、 アドレス値を受取り且つそれに関連する行線を活性化さ
    せるアドレスデコード回路、 少なくとも１つのビット線へ結合されており、前記少な
    くとも１つのビット線上に表われる電圧レベルに対応す
    る電流レベルを外部パッド上に印加させるためのテスト
    回路、を有していることを特徴とする装置。
23. 【請求項２３】 請求項２２において、前記ランダムア
    クセスメモリ装置が強誘電体メモリ装置を有しているこ
    とを特徴とする装置。
24. 【請求項２４】 請求項２２において、前記ランダムア
    クセスメモリ装置が非揮発性メモリ装置を有しているこ
    とを特徴とする装置。
25. 【請求項２５】 請求項２２において、前記ランダムア
    クセスメモリ装置が通常メモリアクセス動作期間中に前
    記ビット線を高及び低基準電圧レベルへ向かって選択的
    に駆動させるセンスアンプ回路を有しており、前記ラン
    ダムアクセスメモリ装置は前記テスト回路によって選択
    的にテスト動作モードの形態とされ、且つ前記ランダム
    アクセスメモリ装置がテスト動作モードにある場合に前
    記センスアンプ回路が前記テスト回路により前記ビット
    線を駆動することからディスエーブルされることを特徴
    とする装置。
26. 【請求項２６】 請求項２２において、更に、前記ラン
    ダムアクセスメモリ装置のアドレス入力ポートへ接続し
    ているアドレスポート及び前記ランダムアクセスメモリ
    装置のデータポートへ接続しているデータポートを具備
    している処理ユニットを有していることを特徴とする装
    置。
27. 【請求項２７】 請求項２２において、前記外部パッド
    はテスタープローブを受取る寸法とされており、且つ前
    記テスト回路が前記外部パッドと基準電圧との間に結合
    されている一対の直列接続したトランジスタを有してお
    り、前記一対の直列接続したトランジスタが前記少なく
    とも１つのビット線へ結合している制御端子を具備して
    いる第一トランジスタを包含していることを特徴とする
    装置。
28. 【請求項２８】 請求項２７において、前記一対の直列
    接続したトランジスタが、更に、選択的にそれを活性化
    させる制御信号へ接続している制御端子を具備している
    第二トランジスタを有していることを特徴とする装置。
29. 【請求項２９】 請求項２２において、前記外部パッド
    がテスタープローブを受取る寸法とされており、且つ前
    記テスト回路は前記外部パッドと基準電圧レベルとの間
    に結合されている複数対の直列接続したトランジスタを
    有しており、各対の直列接続したトランジスタは個別の
    ビット線へ結合している制御端子を具備している第一ト
    ランジスタを包含していることを特徴とする装置。
30. 【請求項３０】 請求項２９において、各対の直列接続
    したトランジスタは、選択的にそれを活性化させる制御
    信号へ接続されている制御端子を具備している第二トラ
    ンジスタを有していることを特徴とする装置。
31. 【請求項３１】 請求項３０において、前記テスト回路
    が、逐次的な態様で前記複数対の直列接続したトランジ
    スタの前記第二トランジスタを選択的に活性化させる選
    択回路を有していることを特徴とする回路。
32. 【請求項３２】 請求項３１において、前記選択回路が
    カウンタ回路を有すると共に、前記第二トランジスタの
    各々の制御端子へ接続している個別の出力信号を具備し
    ているデコード回路を有していることを特徴とする装
    置。
33. 【請求項３３】 請求項２２において、前記テスト回路
    が、 前記装置の前記外部パッドと基準電圧レベルとの間に接
    続している第一対の直列接続したトランジスタであっ
    て、前記第一対の直列接続したトランジスタの第一トラ
    ンジスタが前記少なくとも１つのビット線へ接続してい
    る制御端子を具備している第一対の直列接続したトラン
    ジスタ、 前記装置の第二パッドと前記基準電圧レベルとの間に接
    続している第二対の直列接続したトランジスタであっ
    て、前記第二対の直列接続したトランジスタの第一トラ
    ンジスタが前記装置の第三パッドへ接続している制御端
    子を具備しており且つ前記第二対の直列接続したトラン
    ジスタの第二トランジスタが活性化される第二対の直列
    接続したトランジスタ、を有していることを特徴とする
    装置。
34. 【請求項３４】 請求項２２において、前記ランダムア
    クセスメモリ装置が、更に、前記電流レベルと前記少な
    くとも１つのビット線に表われる電圧レベルとの間の関
    係を供給するキャリブレーションテスト回路を有してい
    ることを特徴とする装置。
35. 【請求項３５】 請求項３４において、前記キャリブレ
    ーションテスト回路が、実質的に、前記テスト回路の一
    部と同一の構成を有していることを特徴とする装置。
36. 【請求項３６】 請求項３４において、前記キャリブレ
    ーションテスト回路が、 前記キャリブレーションテスト回路の動作特性を外部的
    に制御するために第二外部パッドへ接続している入力、 前記キャリブレーションテスト回路を介して流れる電流
    を外部的に測定するために第三外部端子へ接続している
    出力、を有していることを特徴とする装置。
37. 【請求項３７】 装置において、 強誘電体コンデンサ、 前記強誘電体コンデンサを横断して表われる電圧レベル
    に対応する電流レベルを本装置の外部パッド上に印加す
    る手段、を有していることを特徴とする装置。
38. 【請求項３８】 請求項３７において、前記印加する手
    段が、前記強誘電体コンデンサの一方のプレートへ接続
    している制御端子と、前記外部パッドへ結合している第
    一導通端子と、基準電圧へ結合している第二導通端子と
    を具備している第一トランジスタを有していることを特
    徴とする装置。
39. 【請求項３９】 請求項３８において、前記印加する手
    段が、更に、前記外部パッドと前記基準電圧との間に接
    続されている一対の直列接続したトランジスタを形成す
    るために前記第一トランジスタへ直接接続している第二
    トランジスタ、及び前記第二トランジスタを選択的に活
    性化させる手段を有していることを特徴とする装置。