KR20050052394A - 기억 소자 및 기억 장치 - Google Patents

기억 소자 및 기억 장치 Download PDF

Info

Publication number
KR20050052394A
KR20050052394A KR1020040098062A KR20040098062A KR20050052394A KR 20050052394 A KR20050052394 A KR 20050052394A KR 1020040098062 A KR1020040098062 A KR 1020040098062A KR 20040098062 A KR20040098062 A KR 20040098062A KR 20050052394 A KR20050052394 A KR 20050052394A
Authority
KR
South Korea
Prior art keywords
thin film
memory
electrode
film
rare earth
Prior art date
Application number
KR1020040098062A
Other languages
English (en)
Other versions
KR101078541B1 (ko
Inventor
아라따니가쯔히사
마에사까아끼히로
고우찌야마아끼라
쯔시마도모히또
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20050052394A publication Critical patent/KR20050052394A/ko
Application granted granted Critical
Publication of KR101078541B1 publication Critical patent/KR101078541B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of the switching material, e.g. post-treatment, doping
    • H10N70/046—Modification of the switching material, e.g. post-treatment, doping by diffusion, e.g. photo-dissolution
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/33—Material including silicon
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Abstract

정보의 기록 및 판독을 용이하게 안정적으로 행할 수 있고, 비교적 간단한 제조 방법으로 용이하게 제조할 수 있는 기억 소자를 제공한다. 제1 전극(2)과 제2 전극(6)의 사이에 기억용 박막(4)이 삽입되어 구성되고, 기억용 박막(4)에 적어도 희토류 원소가 함유되어 있고, 기억용 박막 내 혹은 기억용 박막(4)과 접하고 있는 층(3)에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막(4)과 접하고 있는 층(3)에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 기억 소자(10)를 구성한다.

Description

기억 소자 및 기억 장치{MEMORY ELEMENT AND MEMORY DEVICE}
본 발명은 정보를 기록 할 수 있는 기억 소자, 및 기억 소자를 이용한 기억 장치에 관한 것이다.
컴퓨터 등의 정보 기기에 있어서는, 랜덤 액세스 메모리로서, 동작이 고속이고, 고 밀도의 DRAM이 널리 사용되고 있다.
그러나, DRAM은 전자 기기에 이용되는 일반적인 논리 회로 LSI나 신호 처리와 비교하여 제조 프로세스가 복잡하기 때문에, 제조 비용이 높게 되어 있다.
또한, DRAM은 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이고, 빈번히 리프레시 동작, 즉 기입한 정보(데이터)를 판독하고, 다시 증폭하고, 재차 다시 기입하는 동작을 행할 필요가 있다.
그래서, 전원을 끄더라도 정보가 사라지지 않는 불휘발성의 메모리로서, 예를 들면 FeRAM(강유전체 메모리)이나 MRAM(자기 기억 소자) 등이 제안되어 있다.
이들 메모리의 경우, 전원을 공급하지 않더라도 기입한 정보를 장시간 계속 유지하는 것이 가능하게 된다.
또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리플레시 동작을 불필요하게 하여, 그 만큼 소비 전력을 저감할 수 있다고 생각된다.
그러나, 상술한 불휘발성의 메모리는, 각 메모리 셀을 구성하는 메모리 소자의 축소화에 수반하여, 기억 소자로서의 특성을 확보하는 것이 곤란해진다.
이 때문에, 디자인 룰의 한계나 제조 프로세스 상의 한계까지 소자를 축소화하는 것은 어렵다.
그래서, 축소화에 적합한 구성의 메모리로서, 새로운 타입의 기억 소자가 제안되어 있다.
이 기억 소자는, 2개의 전극 사이에, 어떤 금속을 포함하는 이온 도전체를 삽입한 구조이다.
그리고, 2개의 전극 중 어느 한쪽에 이온 도전체 중에 포함되는 금속을 포함하게 함으로써, 2개의 전극 사이에 전압을 인가한 경우에, 전극 중에 포함되는 금속이 이온 도전체 중에 이온으로서 확산되기 때문에, 이에 의해 이온 도전체의 저항치 혹은 캐퍼시턴스 등의 전기 특성이 변화한다.
이 특성을 이용하여, 메모리 디바이스를 구성하는 것이 가능하다(예를 들면 특허 문헌1, 비 특허 문헌1 참조).
구체적으로는, 이온 도전체는 칼코게나이드와 금속의 고용체로 이루어지고, 더욱 구체적으로는, AsS, GeS, GeSe에 Ag, Cu, Zn이 고용된 재료로 이루어지고, 2개의 전극 중 어느 한쪽의 전극에는, Ag, Cu, Zn을 포함하고 있다(상기 특허 문헌1 참조).
또한, 결정 산화물 재료를 이용한 각종 불휘발 메모리도 제안되어 있고, 예를 들면, Cr이 도핑된 SrZrO3 결정 재료를, SrRuO3 혹은 Pt에 의한 하부 전극과, Au 혹은 Pt에 의한 상부 전극에 의해 삽입한 구조의 디바이스에 있어서, 극성이 서로 다른 전압의 인가에 의해 가역적으로 저항이 변화하는 것에 의한 메모리가 보고되어 있다(비 특허 문헌2 참조). 단, 그 원리 등의 상세는 불명확하다.
<특허 문헌1> 특표 2002-536840호 공보
<비 특허 문헌1> 일경 일렉트로닉스 2003년 1월 20일호(제104 페이지)
<비 특허 문헌2> A.Beck et al., Appl.Phys.Lett., 77,(2000년), p.139
그러나, 상술한, 상부 전극 혹은 하부 전극 중 어느 하나에 Ag, Cu, Zn을 포함하고, 이들 전극에 GeS 혹은 GeSe 비정질 칼코게나이드 재료가 삽입된 구조의 기억 소자에서는, 저항 변화를 발생하는 상술한 이온 도전체가, 제조 프로세스 중에서의 온도 상승, 기록 전류의 쥴 열에 의한 온도 상승, 데이터의 장기 보존 시의 장기간에 의한 열 부하 등에 의해, 결정화가 촉진되어, 전면적 또는 부분적인 결정화가 발생함으로써, 기억 소자의 저항치의 변화나, 기록·소거 동작 전압의 변화 등, 본래의 전기적 특성이 변화한다고 하는 문제를 갖고 있었다.
그리고, 예를 들면, 상부 전극과 하부 전극의 사이의 기록 재료에 결정 재료를 이용한 경우에는, 비정질 재료를 이용한 경우에 비교하면 문제가 많아, 저 가격으로 양산을 행하는 것이 어렵다.
또한, 양질의 결정성을 얻기 위해서, 예를 들면 700℃라고 하는 고온 처리를 행할 필요가 있고, 미리 형성되어 있는 MOS 트랜지스터의 특성을, 열에 의해 열화시키는 문제가 발생한다.
또한, 결정 성장을 행하기 위해서, 기초 재료가 한정되어, 예를 들면, 단결정 재료를 이용할 필요가 발생한다.
상술한 문제의 해결을 위해서, 본 발명에서는 정보의 기록 및 판독을 용이하게 안정적으로 행할 수 있고, 비교적 간단한 제조 방법으로 용이하게 제조할 수 있는 구성의 기억 소자 및 이것을 이용한 기억 장치를 제공하는 것이다.
본 발명의 기억 소자는, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 기억용 박막에 적어도 희토류 원소가 함유되어 있고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 것이다.
즉, Cu, Ag, Zn 중에서 선택되는 원소와, Te, S, Se 중에서 선택되는 원소의 2 종류의 원소군이, 2 종류 모두 기억용 박막에 포함되어 있는 구성, 2 종류 모두 기억용 박막과 접하고 있는 층에 포함되어 있는 구성, 기억용 박막 및 기억용 박막에 접하고 있는 층에 각각 적어도 1 종류씩 포함되어 있는 구성을 들 수 있다.
상술한 본 발명의 기억 소자의 구성에 따르면, 제1 전극과 제2 전극의 사이에 기억용 박막이 삽입되어 구성되고, 기억용 박막에 적어도 희토류 원소가 함유되어 있고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있기 때문에, 기억용 박막의 저항 상태가 변화하는 것을 이용하여, 정보를 기록하는 것이 가능하게 된다.
구체적으로는, 예를 들면, 한쪽의 전극측에 정전위를 인가하여 기억 소자에 전압을 가하면, Cu, Ag, Zn이 이온화하여 기억용 박막 내로 확산되고, 다른 쪽의 전극측의 부분에서 전자와 결합하여 석출함으로써, 혹은 기억용 박막 중에 머물러 절연막의 불순물 준위를 형성함으로써, 기억용 박막의 저항치가 낮아지고, 이에 의해 정보의 기록을 행하는 것이 가능하게 된다.
또한, 이 상태로부터, 한쪽의 전극측에 부전위를 인가하여 기억 소자에 부전압을 가하면, 다른 쪽의 전극측에 석출하고 있던 Cu, Ag, Zn이 다시 이온화하여, 원래의 상태로 되돌아감으로써 기억용 박막의 저항치가 원래의 높은 상태로 되돌아가, 기억 소자의 저항치도 높아지므로, 이에 의해 기록한 정보의 소거를 행하는 것이 가능하게 된다.
그리고, 기억용 박막에 희토류 원소가 함유되어 있음으로써, 기억용 박막의 결정화 온도를 높게 하거나, 혹은 기억용 박막의 융점을 높게 할 수 있어, 온도 상승에 대한 기억용 박막의 미세 구조의 안정화를 도모할 수 있다. 이에 의해, 기억용 박막의 내열성을 향상할 수 있기 때문에, 기억 소자의 고온 프로세스 하에서의 제조 수율을 향상시킬 수 있고, 또한 기록 등의 기억 소자의 동작 시의 국소적인 온도 상승에 대한 안정성을 개선하여, 예를 들면 반복 재기입 가능 횟수를 늘릴 수 있고, 나아가서는 고온 환경하 등에서의 장기 데이터 보존 시에 있어서도, 안정적으로 고 저항 상태를 유지할 수 있다.
상기 본 발명의 기억 소자에 있어서, 한번만 기록이 가능한 구성으로 하는 것도 가능하다. 이와 같이 구성했을 때에는, 제1 전극 및 제2 전극에 전압을 인가하면, 이 전압이 절연 내압 이상인 경우에는, 기억용 박막 내에서 절연 파괴가 발생하고, 기억용 박막의 저항 상태를 변화시켜 정보의 기록을 행할 수 있다. 특히, 기억용 박막에 희토류 원소가 함유되어 있기 때문에, 열적으로 안정되고, 매우 미소한 전류로 정보의 기록을 행하는 것이 가능함과 함께, 스위치 오프 현상을 발생하는 일없이 기록 후의 저항 상태를 안정적으로 유지할 수 있다. 이에 의해, 정보의 기록을 충분히 안정적으로 행하는 것이 가능하게 된다.
본 발명의 기억 장치는, 제1 전극 및 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 기억용 박막에 적어도 희토류 원소가 함유되어 있고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것이다.
상술한 본 발명의 기억 장치의 구성에 따르면, 상술한 본 발명에 따른 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것에 의해, 기억 소자에 배선으로부터 전류를 흘려, 정보의 기록이나 정보의 소거를 행할 수 있다.
본 발명의 기억 소자는, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 도전성 또는 반 도전성의 박막이 형성되고, 이 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있는 것이다.
상술한 본 발명의 기억 소자의 구성에 따르면, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 도전성 또는 반 도전성의 박막이 형성되고, 이 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있기 때문에, 기억용 박막의 저항 상태가 변화하는 것을 이용하여, 정보를 기록하는 것이 가능하게 된다.
또한, 기억용 박막이 절연 재료로 이루어지는 것에 의해, 고 저항 상태의 저항치를 비교적 높게 할 수 있다.
그리고, 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있음으로써, 이 도전성 또는 반 도전성의 박막의 결정화 온도가 상승하여, 고온 환경하에서의 결정화를 억제할 수 있다. 이에 의해, 도전성 또는 반 도전성의 박막을 균일하게 형성할 수 있고, 도전성 또는 반 도전성의 박막의 표면의 거칠기도 억제할 수 있기 때문에, 기억용 박막도 균일하게 형성하는 것이 가능하게 된다. 또한, 보존 시나 사용 시의 열 이력에 의해 기억 소자의 특성이 열화하는 것을 억제할 수 있다.
상기 본 발명의 기억 소자에 있어서, 도전성 또는 반 도전성의 박막이, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와 Te를 함유하여 이루어지는 구성으로 하는 것도 가능하다.
이와 같이 구성했을 때에는, Te가 S나 Se보다도 전기 전도도가 매우 높기 때문에, 도전성 또는 반 도전성의 박막의 저항치를 저감할 수 있다. 이 때문에, 정보의 기록·소거에 의한 저항 변화를, 주로 저항치가 높은 기억용 박막에 있어서 발생하도록 할 수 있다. 이에 의해, 가령 도전성 또는 반 도전성의 박막의 일부가 결정화하여 저항치가 변화한 경우에 있어서도, 메모리 동작에 큰 영향을 주지 않는다.
본 발명의 기억 장치는, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 도전성 또는 반 도전성의 박막이 형성되고, 이 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있는 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것이다.
상술한 본 발명의 기억 장치의 구성에 따르면, 상술한 본 발명에 따른 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것에 의해, 기억 소자에 배선으로부터 전류를 흘려, 정보의 기록이나 정보의 소거를 행할 수 있다.
본 발명의 기억 소자는, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, CuTe가 포함되어 있는 박막이 형성되어 있는 것이다.
상술한 본 발명의 기억 소자의 구성에 따르면, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, CuTe가 포함되어 있는 박막이 형성되어 있기 때문에, 기억용 박막의 저항 상태가 변화하는 것을 이용하여, 정보를 기록하는 것이 가능하게 된다.
또한, 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에 CuTe가 포함되어 있는 박막이 형성되어 있음으로써, CuTe가 포함되어 있는 박막은 Cu 및 Te의 도전성이 높기 때문에 저항치가 낮아지고, 한편 기억용 박막은 절연 재료 또는 반도체 재료로 이루어지기 때문에 저항치가 상대적으로 높아진다. 이 때문에, 정보의 기록·소거에 의한 저항 변화를, 주로 저항치가 높은 기억용 박막에 있어서 발생하도록 할 수 있다.
이에 의해, 가령 Cu 및 Te가 포함되어 있는 박막이 온도 상승에 의해 일부 결정화하여 저항치가 변화한 경우에 있어서도, 기억 소자의 저항치의 변화에 거의 영향을 미치는 일이 없어지기 때문에, 메모리 동작에 큰 영향을 주지 않는다.
따라서, 제조 시나 사용 시, 고온 환경하의 보존 시에 있어서, 열 이력에 의해 기억 소자의 특성이 열화하는 것을 억제할 수 있다.
본 발명의 기억 장치는, 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고, 기억용 박막과 제1 전극 혹은 제2 전극의 사이에, CuTe가 포함되어 있는 박막이 형성되어 있는 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것이다.
상술한 본 발명의 기억 장치의 구성에 따르면, 상술한 본 발명에 따른 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것에 의해, 기억 소자에 배선으로부터 전류를 흘려, 정보의 기록이나 정보의 소거를 행할 수 있다.
본 발명의 기억 소자는, 제1 전극과 제2 전극의 사이에 기억용 박막이 삽입되어 구성되고, 이 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막의 기초 재료가 비정질 구조를 갖는 것이다.
상술한 본 발명의 기억 소자에 따르면, 제1 전극과 제2 전극의 사이에 기억용 박막이 삽입되어 구성되고, 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소(금속 원소)가 포함되고, 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소(칼코겐 원소)가 포함되어 있음으로써, 기억용 박막의 저항 상태를 변화시켜, 정보를 기록하는 것이 가능하게 된다.
또한, 기억용 박막의 기초 재료가 비정질 구조를 갖는 것에 의해, 그 위에 형성되어 있는 기억용 박막을 균일하게 비정질 구조로 할 수 있고, 이에 의해 기억용 박막과 그 위의 전극과의 계면을 평탄하게 형성할 수 있다. 이와 같이, 기억용 박막과 그 위의 전극과의 계면이 평탄하게 됨으로써, 기억용 박막 내의 전계 분포가 균일해지고, 고 저항 상태로부터 저 저항 상태로 스위칭할 때의 스위칭 전압을, 변동이 적고, 반복 기록·소거에 대하여도 균일한 값으로 할 수 있다.
상기 본 발명의 기억 소자에 있어서, 기억용 박막 내에, 또한 적어도 Y, La, Nd, Sm, Gd, Tb, Dy 중에서 선택된 1 종류 이상의 희토류 원소를 함유하는 구성으로 하는 것도 가능하다.
이러한 구성으로 했을 때에는, 희토류 원소가 열적으로 안정되기 때문에, 매우 미소한 전류로, 정보의 기록을 안정적으로 행할 수 있다.
본 발명의 기억 장치는, 제1 전극 및 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 이 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막 내 혹은 기억용 박막에 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되고, 기억용 박막의 기초 재료가 비정질 구조를 갖는 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것이다.
상술한 본 발명의 기억 장치에 따르면, 상술한 본 발명에 따른 기억 소자와, 제1 전극측에 접속된 배선과, 제2 전극측에 접속된 배선을 구비하고, 기억 소자가 다수 배치되어 이루어지는 것에 의해, 기억 소자에 배선으로부터 전류를 흘려, 정보의 기록이나 정보의 소거를 행할 수 있다.
또한, 기억 소자의 스위칭 전압의 변동을 적게 할 수 있기 때문에, 기억 장치를 안정적으로 동작시키는 것이 가능하게 된다.
본 발명의 일 실시 형태로서, 기억 소자의 개략 구성도(단면도)를 도 1에 도시한다.
이 기억 소자(10)는, 고 전기 전도도의 기판(1), 예를 들면 P형의 고 농도의 불순물이 도핑된 (P++의)실리콘 기판(1) 상에 하부 전극(2)이 형성되고, 이 하부 전극(2) 상에 Cu, Ag, Zn을 포함하는 층(3)이 형성되고, 그 위에 기억용 박막(4)이 형성되고, 이 기억용 박막(4) 상의 절연층(5)에 형성된 개구를 통하여 기억용 박막(4)에 접속하도록 상부 전극(6)이 형성되어 구성되어 있다.
하부 전극(2)에는, 반도체 프로세스에 이용되는 배선 재료, 예를 들면, TiW, Ti, W, WN, Cu, Al, Mo, Ta, 실리사이드 등을 이용할 수 있다.
이 하부 전극(2)에, 예를 들면 TiW막을 이용한 경우에는, 막 두께를 예를 들면 10㎚∼100㎚의 범위로 하면 된다.
또한, 하부 전극(2) 상의 층(3)에는, Cu, Ag, Zn 중 적어도 어느 하나, 즉 후술하는 이온원으로 되는 금속 원소를 포함하여 구성한다. 이하, 층(3)을 이온원층(3)이라고 부르기로 한다.
이온원층(3)은 예를 들면, Te, Se, S의 칼코게나이드 원소를 함유하는, GeSbTe, GeTe, GeSe, GeS, SiGeTe, SiGeSbTe 등에, Cu, Ag, Zn을 가한 조성의 막, Ag막, Ag 합금막, Cu막, Cu 합금막, Zn막, Zn 합금막 등을 이용하여 구성할 수 있다.
이 이온원층(3)에, 예를 들면, GeSbTeCu막을 이용한 경우에는, 막 두께를 예를 들면 5㎚∼50㎚로 하면 된다. 또한, 예를 들면, Cu, Ag, Zn을 이용한 경우에는, 막 두께를 예를 들면 2㎚∼30㎚로 하면 된다.
기억용 박막(4)은, 그 전체 혹은 막 두께 방향의 일부분에, 희토류 원소 중, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Y 중에서 선택되는, 1 종류, 혹은 복수 종류의 희토류 원소의 산화물로 이루어지는 막(희토류 산화물 박막)이 형성된 구성이다.
이 기억용 박막(4)은, 0.5㎚ 이상, 10㎚ 이하의 막 두께로 형성한다. 이러한 막 두께로 기억용 박막(4)을 형성함으로써, 비정질 상태를 고온에서 안정적으로 형성할 수 있어, 저항치를 높게 하여 안정시킬 수 있다. 이에 의해, 후술하는 실험 7에 나타낸 바와 같이, 안정된 기록 동작이 가능하게 된다.
그리고, 통상 희토류 산화물은 절연막이기 때문에, 이와 같이 기억용 박막(4)의 막 두께를 얇게 함으로써, 기억용 박막(4)의 전류를 흘리는 것이 가능하게 된다.
또한, 이 기억용 박막(4)에 있어서의 산소의 조성은, 통상은 희토류 원소(RE)에 대하여 RE2O3라는 조성을 형성하지만, 여기서는, 비정질막이어도, 반도체 영역의 도전율 이하의 전기적 성질을 갖고 있으면 충분하기 때문에, 반드시 이러한 조성에 한정되지는 않고, 예를 들면, REOx(0.5<x≤1.5)라도 상관없다.
또한, 이 기억용 박막(4)에는, 예를 들면, Ge, Si, Sb, Ti, W, Cu, Ag, Zn, Fe, Co, P, N, H, Te, S, Se 등의, 희토류 원소 이외의 원소가 미리 함유되어 있더라도 상관없다.
상술한 재료로 이루어지는 기억용 박막(4)은, 전압 펄스 혹은 전류 펄스가 인가됨으로써, 임피던스(저항치)가 변화하는 특성을 갖는다.
그리고, 이 기억용 박막(4)은, 다른 층보다도 저항치의 변화가 충분히 크다. 그 때문에, 기억 소자(10) 전체의 저항치의 변화는 주로 기억용 박막(4)에 의해 영향을 받는다.
따라서, 기억용 박막(4)의 저항치의 변화를 이용하여, 기억 소자(10)에 정보의 기록을 행할 수 있다.
절연층(5)에는, 예를 들면 하드큐어 처리된 포토레지스트, 반도체 장치에 일반적으로 이용되는 SiO2, Si3N4, 그 밖의 재료, 예를 들면 SiON, SiOF, Al2O3, Ta2O5, HfO2, ZrO2 등의 무기 재료, 불소계 유기 재료, 방향족계 유기 재료 등을 이용할 수 있다.
상부 전극(6)에는 하부 전극(2)과 마찬가지로 통상의 반도체 배선 재료가 이용된다.
본 실시 형태의 기억 소자(10)는, 다음과 같이 동작시켜 정보의 기억을 행할 수 있다.
우선, Cu, Ag, Zn이 포함된 이온원층(3)에, 예를 들면 정전위(+ 전위)를 인가하여, 상부 전극(6) 측이 마이너스로 되도록, 기억 소자(10)에 대하여 정전압을 인가한다. 이에 의해, 이온원층(3)으로부터 Cu, Ag, Zn이 이온화하여, 기억용 박막(4) 내를 확산해 가서, 상부 전극(6) 측에서 전자와 결합하여 석출하거나, 혹은 기억용 박막(4) 내부에 확산된 상태에서 머무른다.
그렇게 하면, 기억용 박막(4) 내부에 Cu, Ag, Zn을 다량으로 포함하는 전류 패스가 형성되거나, 혹은 기억용 박막(4) 내부에 Cu, Ag, Zn에 의한 결함이 다수 형성됨으로써, 기억용 박막(4)의 저항치가 낮아진다. 기억용 박막(4) 이외의 각 층은, 기억용 박막(4)의 기록 전의 저항치에 비교하여, 원래 저항치가 낮기 때문에, 기억용 박막(4)의 저항치를 낮게 함으로써, 기억 소자(10) 전체의 저항치도 낮게 할 수 있다.
그 후, 정전압을 제거하여, 기억 소자(10)에 걸리는 전압을 없애면, 저항치가 낮아진 상태로 유지된다. 이에 의해, 정보를 기록하는 것이 가능해진다. 한번만 기록이 가능한 기억 장치, 소위, PROM에 이용하는 경우에는, 상기의 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 소위 RAM 혹은 EEPROM 등에의 응용에는, 소거 과정이 필요하지만, 소거 과정에서는, Cu, Ag, Zn이 포함된 이온원층(3)에, 예를 들면 부전위(- 전위)를 인가하여, 상부 전극(6) 측이 플러스로 되도록, 기억 소자(10)에 대하여 부전압을 인가한다. 이에 의해, 기억용 박막(4) 내에 형성되어 있던 전류 패스 혹은 불순물 준위를 구성하는 Cu, Ag, Zn이 이온화하여, 기억용 박막(4) 내를 이동하여 이온원층(3) 측으로 되돌아간다.
그렇게 하면, 기억용 박막(4) 내에서 Cu, Ag, Zn에 의한 전류 패스, 혹은 결함이 소멸하여, 기억용 박막(4)의 저항치가 높아진다. 기억용 박막(4) 이외의 각 층은 원래 저항치가 낮기 때문에, 기억용 박막(4)의 저항치를 높게 함으로써, 기억 소자(10) 전체의 저항치도 높게 할 수 있다.
그 후, 부전압을 제거하여, 기억 소자(10)에 걸리는 전압을 없애면, 저항치가 높아진 상태로 유지된다. 이에 의해, 기록된 정보를 소거하는 것이 가능하게 된다.
이러한 과정을 반복함으로써, 기억 소자(10)에 정보의 기록(기입)과 기록된 정보의 소거를 반복하여 행할 수 있다.
그리고, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바꾸고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」로부터 「0」으로 바꿀 수 있다.
또한, 기억용 박막(4)은, 기록 전의 초기 상태는 고 저항인 것이 일반적이지만, 프로세스 공정에서의 플라즈마 처리, 어닐링 처리 등에 의해서, 초기에 기록 상태인 저 저항을 나타내고 있더라도 상관없다.
기록 후의 저항치는, 기억 소자(10)의 셀 사이즈 및 기억용 박막(4)의 재료 조성보다도, 기록 시에 인가되는 전압 펄스 혹은 전류 펄스의 폭이나 전류량 등의 기록 조건에 의존하여, 초기 저항치가 100kΩ 이상인 경우에는, 대략 50Ω∼50kΩ의 범위로 된다.
기록 데이터를 복조하기 위해서는, 초기의 저항치와 기록 후의 저항치의 비가, 대략 2배 이상이면 충분하기 때문에, 기록 전의 저항치가 100Ω이고, 기록 후의 저항치가 50Ω, 혹은 기록 전의 저항치가 100kΩ, 기록 후의 저항치가 50kΩ라고 하는 상황이면 충분하고, 기억용 박막(4)의 초기 저항치는 그와 같은 조건을 만족하도록 설정된다. 기억용 박막(4)의 저항치는, 예를 들면, 산소 농도, 막 두께, 면적, 나아가서는, 불순물 재료의 첨가에 의해서 조정하는 것이 가능하다.
도 1의 기억 소자(10)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
우선, 전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 하부 전극(2), 예를 들면 TiW막을 퇴적한다.
다음에, 이온원층(3), 예를 들면 Cu막을 형성하고, 그 후에 기억용 박막(4), 예를 들면 Gd2O3막을 형성한다.
그 후에, 기억용 박막(4)을 피복하도록 절연층(5)을 형성하지만, 포토리소그래피에 의해서, 절연층(5)의 일부를 제거하고, 기억용 박막(4)에의 컨택트부를 형성한다.
계속해서, 예를 들면 마그네트론 스퍼터링 장치에 의해서, 상부 전극(6)으로서, 예를 들면 TiW막을 성막한다.
그 후, TiW막을, 예를 들면 플라즈마 에칭 등에 의해 패터닝한다. 플라즈마 에칭 외에는, 이온 밀링, RIE(반응성 이온 에칭) 등의 에칭 방법을 이용하여 패터닝을 행할 수 있다.
이와 같이 해서, 도 1에 도시한 기억 소자(10)를 제조할 수 있다.
상술한 실시 형태의 기억 소자(10)의 구성에 따르면, 하부 전극(2)과 상부 전극(6)의 사이에, Cu, Ag, Zn을 포함하는 이온원층(3)과, 산소와 희토류 원소로 이루어지는 기억용 박막(4)이 삽입된 구성으로 함으로써, 예를 들면, Cu, Ag, Zn을 포함하는 이온원층(3) 측에 정전압(+ 전위)을 인가하여, 상부 전극(6) 측이 마이너스로 되도록 한 경우에, 기억용 박막(4) 내에, Cu, Ag, Zn을 다량으로 포함하는 전류 패스가 형성되거나, 혹은 기억용 박막(4) 내에, Cu, Ag, Zn에 의한 결함이 다수 형성됨으로써, 기억용 박막(4)의 저항치가 낮아져, 기억 소자(10) 전체의 저항치가 낮아진다. 그리고, 정전압의 인가를 정지하여, 기억 소자(10)에 전압이 인가되지 않도록 함으로써, 저항치가 낮아진 상태가 유지되어, 정보를 기록하는 것이 가능하게 된다. 이러한 구성은, 예를 들면 PROM 등의 한번만 기록이 가능한 기억 장치에 이용할 수 있다.
그리고, 기억 소자(10)의 저항치의 변화, 특히 기억용 박막(4)의 저항치의 변화를 이용하여 정보의 기억을 행하고 있기 때문에, 기억 소자(10)를 미세화해 간 경우에도, 정보의 기록이나 기록한 정보의 보존이 용이해진다.
또한, 예를 들면, RAM이나 EEPROM 등의 기록 외에 소거가 가능한 기억 장치에 이용하는 경우에는, 상술한 기록 후의 상태의 기억 소자(10)에 대하여, 예를 들면, Cu, Ag, Zn을 포함하는 이온원층(3)에 부전압(- 전위)을 인가하여, 상부 전극(6) 측이 플러스로 되도록 한다. 이에 의해, 기억용 박막(4) 내에 형성되어 있던, Cu, Ag, Zn에 의한 전류 패스, 혹은 결함이 소멸하여, 기억용 박막(4)의 저항치가 높아져, 기억 소자(10) 전체의 저항치가 높아진다. 그리고, 부전압의 인가를 정지하여, 기억 소자(10)에 전압이 인가되지 않도록 함으로써, 저항치가 높아진 상태가 유지되고, 기록되어 있던 정보를 소거하는 것이 가능하게 된다.
또한, 본 실시 형태의 기억 소자(10)에 따르면, 기억용 박막(4)이 그 전체 혹은 막 두께 방향의 일부분에, 희토류 산화물 박막이 형성되어 있는 구성이기 때문에, 희토류 산화물의 작용에 의해, 기억용 박막(4)의 결정화 온도가 상승하여, 고온 환경하에서의 결정화를 억제할 수 있다. 이것은 희토류 산화물 박막이 비정질(비정질)이고, 희토류 산화물의 융점이 2400℃ 정도로 매우 높기 때문에, 기록이나 소거 시의 쥴 열에 의해 가열되었다고 하여도, 박막의 미세 구조에 변화를 발생하는 일이 없어, 안정되기 때문이다.
이에 의해, 기억 소자(10)의 고온 환경하에서의 사용 시나 장기 데이터 보존 시에 있어서도, 안정되어 고 저항 상태를 유지할 수 있다.
따라서, 기억용 박막(4)에 기록된 정보를 안정적으로 유지할 수 있기 때문에, 기억 소자(10)의 신뢰성을 높이는 것이 가능하게 된다.
또한, 기억용 박막(4)이 희토류 산화물 박막으로 이루어지는 것에 의해, 이온원으로 되는 원소(Cu, Ag, Zn) 및 칼코게나이드 원소(S, Se, Te)를 함유하는 이온원층(3)의 재료의 선택 폭을 넓히는 것이 가능하게 된다.
종래 제안되어 있는 저항 변화형 기억 소자에서는, 이온원으로 되는 원소 및 칼코게나이드 원소를 함유하는 기록층을 구성하고 있었기 때문에, 이온원이 적을 때에는 고 저항 상태로 되는 재료, 예를 들면 GeS, GeSe를 베이스로 이온원으로 되는 원소를 함유하는 재료가, 선택되어 있었다. 그러나, GeS 및 GeSe는 S 및 Se의 융점이 낮다는 점에서 스퍼터링에 의해 안정적으로 성막하는 것이 곤란하다. 또한, 칼코게나이드 원소로서 Te를 이용하여 기록층을 구성한 경우, 예를 들면 GeSbTe, GeTe 등을 이용한 경우에는, 스퍼터링법에 의해 안정된 성막이 가능하게 되지만, Te가 S 및 Se와 비교하여 전기 전도도가 매우 높다는 점에서, 이온원으로 되는 원소(Cu, Ag, Zn)를 함유시키면 저항이 지나치게 낮아져, 기억 소자로서 필요한 고 저항 상태로 하는 것이 곤란해진다.
이에 대하여, 본 실시 형태의 기억 소자(10)와 같이, 기억용 박막(4)이 희토류 산화물 박막으로 이루어지고, 기억용 박막(4)과는 별도로 이온원층(3)을 마련한 경우에는, 저항 변화가 주로 희토류 산화물 박막으로 이루어지는 기억용 박막(4)에서 일어나기 때문에, 이온원층(3)의 전기 저항의 특성은 그다지 문제로 되지 않는다. 이 때문에, 이온원층(3)에 Te계의 재료를 사용하는 것이 가능하게 된다.
오히려, 기억 소자의 메모리 동작의 안정성을 높이기 위해서는, 이온원층(3)에 있어서의 저항 변화를 될 수 있는 한 작게 하는 것이 바람직하기 때문에, 이온원층(3)의 저항치는 항상 낮은 상태인 것이 바람직하다. 이와 같이 이온원층(3)의 저항치가 항상 낮은 상태인 것에 의해, 이온원층(3)이 결정화를 발생하더라도 저항 변화가 거의 없어, 적어도 전기적으로는 아무런 문제를 발생하지 않는다고 하는 부대 효과도 발생한다.
또한, 본 실시 형태의 기억 소자(10)에 따르면, 하부 전극(2), 이온원층(3), 기억용 박막(4), 상부 전극(6)을, 어느 것이나 스퍼터링이 가능한 재료로 구성하는 것이 가능하다. 예를 들면, 각 층의 재료에 적응한 조성으로 이루어지는 타깃을 이용하여, 스퍼터링을 행하면 된다.
또한, 동일한 스퍼터링 장치 내에서, 타깃을 교환함으로써, 연속하여 성막하는 것도 가능하다.
또한, 상술한 실시 형태의 기억 소자(10)에 있어서, 기억용 박막(4)으로서, 그 일부분에 희토류 원소의 산화물로 이루어지는 막(희토류 산화물 박막)이 형성된 구성으로 하는 경우, 이 산화물 박막은, 산화물의 스퍼터링 타깃을 이용하는 방법이나, 금속 타깃을 이용하여, 스퍼터링 중에 도입 가스로서 아르곤 등의 불활성 가스와 함께 산소를 도입하는 방법, 소위 반응성 스퍼터링 등의 방법을 이용함으로써 형성하는 것이 가능하다.
또한, 스퍼터링 외에, CVD법, 혹은 증착법 등의 방법에 의해서도 산화물 박막을 형성하는 것이 가능한 것 외에, 성막 시에는 금속 상태이더라도, 그 후에, 열 산화 혹은 약품 처리 등의 방법에 의해서 산화물 박막을 형성하는 것도 가능하다.
또한, 상술한 실시 형태의 기억 소자(10)에서는, 기억용 박막(4)에 접하고 있는 이온원층(3)에 Cu, Ag, Zn을 포함한 구성을 나타내었지만, 이 밖에도, 예를 들면, 기억용 박막(4) 내에 이온원의 Cu, Ag, Zn을 포함하는 구성, 하부 전극(2)에 이온원의 Cu, Ag, Zn을 포함하는 구성이나, 하부 전극(2) 및 상부 전극(6)에 이온원의 Cu, Ag, Zn을 포함하는 구성으로 하여도 된다. 또한, 하부 전극(2)으로서, 이온원층(3)을 그대로 이용하는 것도 가능하다.
또한, 상술한 실시 형태의 기억 소자(10)에서는, 기억용 박막(4)에 접하고 있는 이온원층(3)에 Te, S, Se를 포함한 구성을 나타내었지만, 이 밖에도, 예를 들면, 기억용 박막(4) 내에 Te, S, Se를 포함하는 구성, 하부 전극(2)에 Te, S, Se를 포함하는 구성이나, 하부 전극(2) 및 상부 전극(6)에 Te, S, Se를 포함하는 구성으로 하여도 된다.
또한, 상술한 실시 형태의 기억 소자(10)에서는, 기억용 박막(4)으로서, 희토류 원소의 산화물로 이루어지는 박막을 이용한 경우를 설명했지만, 후술하는 실험 3에 도시한 바와 같이, 희토류 원소와 산소의 함유 조성비가, 막 두께 방향으로 조성 구배를 갖는 구성의 기억용 박막을 이용할 수도 있다.
이러한 구성의 기억용 박막(4)의 경우에는, 후술하는 실험 3에 도시한 바와 같이, 계면 상태에 둔감한 막을 형성하는 것이 가능하기 때문에, 예를 들면, 비연속적으로 조성비가 변화하는 계면 상태의 막의 경우와 비교하여, 계면 현상을 억제할 수 있고, 예를 들면, 양산 시에, 프로세스에 변동이 있더라도, 그 영향이 작아, 양산 시의 프로세스를 용이하게 할 수 있다고 하는 이점을 갖는다.
또한, 상술한 실시 형태의 기억 소자(10)에서는, 기억용 박막(4)이 희토류 산화물 박막으로 이루어지는 경우였지만, 기억용 박막(4)이 희토류 원소를 함유하지만, 산소는 함유하지 않는 구성으로 하는 것도 가능하다. 이 경우에도, 희토류 원소를 함유하는 것에 의해, 기억용 박막(4)의 결정화 온도가 상승하기 때문에, 기억 소자의 고온 환경하에서의 사용, 혹은 장기 데이터 보존 시에 있어서도, 안정적으로 고 저항 상태를 유지할 수 있어, 기억용 박막에 기록된 정보를 안정적으로 유지할 수 있다.
상술한 실시 형태의 기억 소자(10)를, 다수 매트릭스 형상으로 배치하는 것에 의해, 기억 장치를 구성할 수 있다.
각 기억 소자(10)에 대하여, 그 하부 전극(2) 측에 접속된 배선과, 그 상부 전극(6) 측에 접속된 배선을 마련하고, 예를 들면 이들 배선의 교차점 부근에 각 기억 소자(10)가 배치되도록 하면 된다.
구체적으로는, 예를 들면 하부 전극(2)을 행 방향의 메모리 셀에 공통하여 형성하고, 상부 전극(6)에 접속된 배선을 열 방향의 메모리 셀에 공통하여 형성하고, 전위를 인가하여 전류를 흘리는 하부 전극(2)과 배선을 선택함으로써, 기록을 행할 메모리 셀을 선택하고, 이 메모리 셀의 기억 소자(10)에 전류를 흘려, 정보의 기록이나 기록한 정보의 소거를 행할 수 있다.
그리고, 상술한 실시 형태의 기억 소자(10)는, 용이하게 정보의 기록 및 정보의 판독을 행할 수 있어, 특히, 고온 환경하 및 장기의 데이터 유지 안정성에 우수한 특성을 갖는다.
또한, 상술한 실시 형태의 기억 소자(10)는, 미세화되어 있는 경우에 있어서도, 정보의 기록이나 기록한 정보의 유지가 용이하게 된다.
따라서, 상술한 실시 형태의 기억 소자(10)를 이용하여 기억 장치를 구성함으로써, 기억 장치의 집적화(고 밀도화)나 소형화를 도모할 수 있다.
(실시예)
다음에, 상술한 실시 형태의 기억 소자(10)를 실제로 제작하여, 특성을 조사한다.
<실험 1>
우선, 전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 스퍼터링에 의해, 하부 전극(2)으로서 TiW막을 50㎚의 막 두께로 퇴적했다. 계속해서, 마그네트론 스퍼터링 장치를 이용하여, 이온원층(3)으로서 Cu막을 10nm의 막 두께로 형성하고, 계속해서, 산소 가스 도입에 의한 반응성 스퍼터링법에 의해, 기억용 박막(4)으로서 비정질 가돌리늄 산화막(비정질 Gd 산화막)을 5㎚ 형성했다.
다음에, 비정질 가돌리늄 산화막을 피복하여 포토레지스트를 성막하고, 그 후, 포토리소그래피 기술에 의해, 노광과 현상을 행하여 비정질 가돌리늄 산화막(4) 상의 포토레지스트에 개구(관통 홀)를 형성했다. 개구의 크기는 세로 2㎛, 가로 2㎛로 했다.
그 후, 진공중 270℃에 있어서 어닐링 처리를 행하고, 포토레지스트를 변질시켜, 온도나 에칭 등에 대하여 안정된 하드큐어 레지스트로서 절연층(5)을 형성했다. 또한, 절연층(5)에 하드큐어 레지스트를 이용한 것은, 실험상 간편하게 형성할 수 있기 때문이고, 제품을 제조하는 경우에 있어서는, 다른 재료(예를 들면 실리콘 산화막 등)를 절연층(5)에 이용하는 것이 좋다.
계속해서, 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 성막했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 이용하여, 하드큐어 레지스트로 이루어지는 절연층(5) 상에 퇴적한 상부 전극(6)을 50㎛×50㎛의 크기로 패터닝했다.
이러한 구조의 기억 소자를 제작하여, 시료 1의 기억 소자로 했다.
이 시료 1의 기억 소자에 대하여, 하부 전극(2)과 도통하고 있는 저 저항 실리콘 기판(1)의 이면을 접지 전위(그라운드 전위)에 접속하여, 상부 전극(6)에 부전위(- 전위)를 인가했다.
그리고, 상부 전극(6)에 인가하는 부전위를 0V로부터 감소시켜, 전류의 변화를 측정했다. 단, 전류가 0.03㎃에 달한 곳에서 전류 리미터가 동작하도록 설정해 놓고, 그 이상은 상부 전극(6)에 인가하는 부전위, 즉 기억 소자에 가해지는 전압이 증가하지 않도록 설정했다.
또한, 전류가 0.03㎃에 달하여 전류 리미터가 동작한 상태로부터, 상부 전극(6)에 인가하는 부전위를 0V까지 감소시켜 가, 전류의 변화를 측정했다. 계속해서, 이번에는 반대로 상부 전극(6)에 정전위를 인가하고, 전류가 감소하고, 전류가 흐르지 않게 되는 전압까지 정전압의 인가를 증가시킨 후에, 재차 0 전위로 복귀하는 조작을 행하였다.
이와 같이 하여 얻어진 시료 1의 I-V 특성의 측정 결과를 도 2에 도시한다.
도 2로부터, 초기는 저항치가 높고, 기억 소자가 OFF 상태이고, 전압이 마이너스 방향으로 증가함으로써, 어떤 임계치 전압(Vth) 이상의 부분에서 급격히 전류가 증가한다. 즉, 저항치가 낮아져 기억 소자가 ON 상태로 천이하는 것을 알 수 있다. 이에 의해, 정보가 기록되는 것을 알 수 있다.
한편, 그 후, 전압을 감소시키더라도, 일정한 저항치를 유지한 그대로이다. 즉, 기억 소자가 ON 상태로 유지되고, 기록된 정보가 유지되는 것을 알 수 있다.
이 시료 1의 경우, 전압 V=0.1V의 개소에서의 OFF 상태의 저항치는 약 2MΩ, ON 상태에서의 저항치는 약 100kΩ이었다.
또한, 동도에 도시된 바와 같이, 상술과는 역 극성의 전압 V, 즉 기판(1)의 이면측을 접지 전위(그라운드 전위)에 접속하고, 상부 전극(6)에 V=0.3V 이상의 정전위(+ 전위)를 인가하여, 그 후 다시 0V로 복귀함으로써, 기억 소자의 저항치가 초기의 OFF 상태의 고 저항 상태로 되돌아가는 것이 확인되었다. 즉 기억 소자에 기록한 정보를, 부전압의 인가에 의해 소거할 수 있는 것을 알 수 있다.
<실험 2>
다음에, 이온원층(3)으로서, 두께 13㎚의 GeSbTeCu막을 이용하고, 기억용 박막(4)으로서, Gd2O3에 GeSbTe가 첨가된, 두께 8㎚의 막을 이용한 경우의 특성을 조사했다.
또한, 이 이외의 각 막의 재료는, 모두 실험 1에 도시하는 경우와 마찬가지이기 때문에, 중복 설명은 생략한다. 또한, 측정 방법에 대해서는, 전류 리미터의 값을 1㎃로 변경한 점만이, 실험 1에 나타내는 경우와는 다르다.
이온원층(3)의 GeSbTeCu막의 조성은 (Ge2Sb2Te5)2Cu이고, 기억용 박막(4)의 조성은 (Gd2O3)2(Ge2Sb2Te5)이다.
이러한 구조의 기억 소자를 제작하여 시료 2의 기억 소자로 하였다. 이 시료 2의 I-V 특성의 측정 결과를 도 3에 도시한다.
도 3으로부터, 기억 소자의 저항치는, 초기의 OFF 상태에서는 약 10MΩ인데 대하여, 임계치 전압(-0.7V)을 넘은 마이너스의 전압을 인가하여 기록을 행한 후에는 300Ω으로 되는 것을 알 수 있다. 또한, 플러스 방향의 전압을 인가하여, 기억 소자의 저항치를 OFF 상태로 변화시킨 후, 즉 소거를 행한 후에는 약 1MΩ으로 되었다.
<실험 3>
전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 스퍼터링에 의해, 하부 전극(2)으로서 TiW막을 50㎚의 막 두께로 퇴적했다. 계속해서, 마그네트론 스퍼터링 장치를 이용하여, Cu막을 3㎚∼20㎚의 막 두께로 형성하고, 계속해서, (Ge2Sb2Te5)1-xGdx 막을 Ar 가스 도입에 의한 스퍼터링에 의해 5㎚∼50㎚의 막 두께로 형성했다.
다음에, 포토레지스트를 형성하고, 그 후 포토리소그래피 기술에 의해 노광과 현상을 행하여, 포토레지스트에 개구(관통 홀)를 형성했다. 개구의 크기는 세로 2㎛, 가로 2㎛로 했다.
그 후, 280℃의 진공중에 있어서 어닐링 처리를 행하고, 포토레지스트를 변질시켜, 온도나 에칭 등에 대하여 안정된 하드큐어 레지스트로서, 절연층(5)을 형성했다.
여기서, 이 어닐링 처리 시에, 예를 들면, 챔버 내에 미소하게 잔존하는 산소, 또는 포토레지스트를 기원으로 하는 산소에 의해, Ge2Sb2Te5Gd막의 표면에 산화물 박막이 형성된다.
또한, 절연층(5)에 하드큐어 레지스트를 이용한 것은, 실험 1 및 실험 2에 나타내는 경우와 마찬가지로, 실험상 편의로 형성할 수 있기 때문이고, 제품을 제조하는 경우에 있어서는, 다른 재료(실리콘 산화막 등)를 절연층(5)에 이용하는 것이 좋다.
이어서, 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 성막했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 이용하여, 하드큐어 레지스트로 이루어지는 절연층(5) 상에 퇴적한 TiW막(6)을, 50㎛×50㎛의 크기로 패터닝했다.
이러한 구조의 기억 소자를 시료 3의 기억 소자로 했다.
이 시료 3의 기억 소자에 대하여, 하부 전극(2)과 도통하고 있는 저 저항 실리콘 기판(1)의 이면을 "접지 전위"(그라운드 전위)에 접속하여, 상부 전극(6)에 마이너스의 전위를 가하였다.
그리고, 상부 전극(6)에 인가하는 부전위를 0V로부터 감소시켜, 전류의 변화를 측정했다. 단, 전류가 1㎃에 달한 곳에서 전류 리미터가 동작하도록 설정하여 놓고, 그 이상은 상부 전극(6)에 인가하는 부전위, 즉 기억 소자에 가해지는 전압이 증가하지 않도록 설정했다.
또한, 전류가 1㎃에 달하여 전류 리미터가 동작한 상태로부터, 상부 전극(6)에 인가하는 부전위를 0V까지 감소시켜 가, 전류의 변화를 측정했다. 계속해서, 이번에는, 반대로 상부 전극(6)에 정전위를 인가하고, 전류가 감소하고, 거의 전류가 흐르지 않게 되는 전압까지 증가시킨 후, 다시 0 전위로 복귀하는 조작을 행하였다.
여기서, 시료 3에 있어서, Cu막의 막 두께를 6㎚로 하고, Ge2Sb2Te5Gd막의 막 두께를 25㎚으로 한 경우의 I-V 특성의 측정 결과를 도 4에 도시한다. 또한, 도 4는, 첫회의 기록, 소거, 재기록을 반복하여 행한 경우의 I-V 특성을 도시하고 있다. 또한, 이러한 구성의 기억 소자의 단면을 TEM(투과 전자 현미경)으로 관찰한 상을, 도 5에 도시한다.
또한, Ge2Sb2Te5Gd막의 조성은, (Ge2Sb2Te5 )89Gd11이다.
시료 3의 기억 소자는, 도 5에 도시한 바와 같이, TiW막에 의한 상하의 전극(2, 6)과의 사이에, 기억용 박막(4)과 이온원층(3)을 갖는 구조로 되어 있다.
구체적으로는, 상부 전극(6)의 바로 아래에, 산화물이 충분히 형성되어 있는 희토류 산화물층(도면 중 화살표 A로 나타내는 가장 희게 보이는 부분)이 있고, 이 희토류 산화물층 A의 아래에, 희토류(Gd)가 많고, 상술한 층 A에 비교하여 산소 농도가 낮은 희토류 산화물층(도면 중 화살표 B로 나타내는 약간 검게 보이는 부분)이 있고, 그 더 아래에, 주로 Cu, Te로 이루어지고 이온원층(3)에 상당하는 층(도면 중 화살표 C, D 및 E로 나타내는 부분)이 있다.
희토류 산화물이 주(主)인 층(층 A 및 층 B)은, 기록 시 이외에서는, 저항치가 매우 높아 절연성을 나타내고, 이온원층(C, D, E)(3)은 저항치가 낮아 도전성을 나타낸다. 이 2개의 중간에 위치하는 층은 반도체적인 행동을 보인다.
화살표 A로 나타내는 희토류 산화물이 주인 층은 산소 농도가 높기 때문에, 기억용 박막(4)의 표면에서는 조성이 대략 Gd2O3의 산화물 박막이 형성되어 있게 되고, 막 두께 방향 하부를 향하여 산소 농도가 감소하고 있다.
여기서, 도 5에 도시한 시료 3의 기억 소자의, 각 개소 A∼E에서의 산소 이외의 원소(Gd, Te, Cu, Ge)의 조성을 도 6에 도시한다.
도 6으로부터, 산소 이외의 원소(Gd, Te, Cu, Ge)에 있어서도, 막 두께 방향의 하방을 향하여 조성 구배를 갖고 있는 것을 알 수 있다. 또한, Sb는 조성 분석의 대상으로는 안 되기 때문에 동도에는 포함되어 있지 않다.
이와 같이, 막 두께 방향으로 재료 조성의 구배가 발생하는 이유는, 성막 후의 희토류 원소(희토류 금속 원소)가, 화학적으로 매우 활성이고, 막 중을 확산하여 산소 농도가 높은 표면측으로 이동하여 산화물 박막(산화물층)을 형성하는 것, 또한 Cu, Ag, Zn이, 칼코게나이드 원소(Te, S, Se)와 용이하게 결합하여 화합물을 형성하는 것 등이 있다.
이와 같이 조성 구배를 갖는 막은, 예를 들면, 계면 상태로 둔감한 막을 형성하는 것이 가능하기 때문에, 예를 들면, 비연속적으로 조성비가 변화하는 계면 상태의 막인 경우와 비교하여, 계면 현상을 억제할 수 있어, 양산 시의 프로세스 가 용이하게 된다고 하는 이점을 갖는다.
또한, Cu의 함유 농도를 높게 한 시료의, 막 두께 방향의 조성 분포의 해석 결과를 도 7에 도시한다.
도 7에 도시한 바와 같이, Cu의 함유 농도가 높은 기억 소자의 경우, 화살표 A에 나타내는 희토류 산화물이 주인 층에도 Cu가 함유되어 있기 때문에, 전기적으로는 절연성으로부터 반도체의 영역에 들어가 있고, 초기 및 소거 후의 저항치는, 도 6에 도시하는 기억 소자인 경우와 비교하여 낮아지지만, 마찬가지의 메모리 동작이 가능하다.
또한, 이 도 7에 도시하는 시료 3의 기억 소자에서는, GeSbTeGd막의 성막 시에 GeSbTeGd막에 대하여, 20%의 Cu를 첨가했지만, 이러한 방법에 한하지 않고, 열 확산 등의 프로세스에 의해서, Cu를 기억용 박막(4)에 확산시킴으로써, 마찬가지 구성의 소자를 제작하는 것이 가능하다.
<실험 4>
다음에, 기억용 박막(4) 중에 포함되는 희토류 원소로서, Gd(가돌리늄)을 이용하여, 이 Gd의 첨가 비율을 각각 변화시킨 경우의 특성을 조사했다.
그리고, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Cu막을 12㎚의 막 두께로 형성하고, 그 위에 GeTe막 또는 GeTeGd막을 16㎚의 막 두께로 형성하고, 또한 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성하였다.
이하, GeTe에 대한 Gd의 구체적인 첨가 비율을 나타낸다.
<첨가 비율(원자%)>
시료 번호 Ge2Te8 Gd
시료 4 100 0
시료 5 93 7
시료 6 86 14
시료 7 82 18
시료 8 78 22
이들, 시료 4 내지 시료 8의 각 기억 소자의 I-V 특성을 측정했다. 시료 4의 측정 결과를 도 8에 도시하고, 시료 5의 측정 결과를 도 9에 도시하고, 시료 6의 측정 결과를 도 10에 도시하고, 시료 7의 측정 결과를 도 11에 도시하고, 시료 8의 측정 결과를 도 12에 도시한다.
도 8에 도시하는, Gd를 첨가하지 않은 시료 4의 기억 소자인 경우에서는, I-V 특성에 히스테리시스, 즉 메모리 동작은 확인되지 않고, 오믹 특성으로 약 150Ω의 저항체로 되어 있다. 이것은 GeTe막에 희토류 원소를 포함하고 있지 않기 때문, GeTe막이 갖는 저 저항 상태가 그대로 나타났거나, 혹은 비정질 GeTe의 결정화 온도(예를 들면 200℃) 이상으로, 프로세스 중에서 가열되었기 때문에, GeTe막이 결정화를 발생하여 저 저항화된 것이라고 생각된다.
이에 대하여, 도 9 내지 도 12에 도시하는 시료 5 내지 시료 8의 각 기억 소자의 경우에서는, 어느 것이나 히스테리시스를 나타내고, 메모리 동작이 확인되었다. 이것은, GeTe막에 희토류 원소가 첨가됨으로써, 프로세스 중에, 희토류 원소가 표면측으로 확산하고, 산화물 박막을 형성함으로써, 초기의 저항치가 높은 상태를 만들어내는 것이 가능하고, 이 상태로 된 경우에, 메모리 동작하는 것이 가능하게 된다.
여기서, TiW막/Gd2O3막/TiW막의 적층 구조에 있어서, Gd2O3막의 절연 내압을 측정한 결과, 절연 내압은, 대략 10MV/㎝였다. 또한, Ti막/Cu막/Gd2O3막/TiW막의 적층 구조에서는, 대략 4 MV/㎝였다. 여기서, 메모리로서 동작하는 데에 필요한 최소 전압이, 대략 0.2V이기 때문에, 기억용 박막(4)의 막 두께는, 대략 0.5㎚이상이면 충분한 것을 알 수 있다.
또한, 기억용 박막(4)의 막 두께가 두꺼운 경우, 예를 들면 5㎚ 이상인 경우에는, 첫회의 기록에 필요한 전압은 2회째 이후에 비교하여 높기 때문에, 초기에 비교적 높은 전압 펄스의 인가 등의, 소위, 초기화에 의한 동작 전압의 안정화가 필요하다. 이들 수치는 어디까지나 기준으로서 성막 방법, 성막 조건, 혹은 가공 시의 프로세스 방법에 의해서 변한다.
<실험 5>
다음에, Cu막 대신에 Ag막 혹은 Zn막을 이용한 경우의 특성을 조사했다.
그리고, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Ag막 혹은 Zn막을 6㎚의 막 두께로 형성하고, 그 위에 Ge2Sb2Te5Gd막을 16㎚의 막 두께로 형성하고, 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성했다. 또한, 기억용 박막(4)의 조성은, (Ge2Sb2Te5)88Gd12이다.
그리고, Ag막을 이용한 경우를 시료 9의 기억 소자로 하고, Zn막을 이용한 경우를 시료 10의 기억 소자로 하고, 이들 시료 9 및 시료 10의 각 기억 소자의 I-V 특성을 측정했다. 시료 9의 측정 결과를 도 13에 도시하고, 시료 10의 측정 결과를 도 14에 도시한다.
도 13 및 도 14로부터, Ag막 혹은 Zn막을 이용함으로써, Cu막을 이용한 경우(도 8 내지 도 12 참조)와 마찬가지로, 시료 9 및 시료 10의 기억 소자에 있어서도 메모리 동작을 하는 것을 알 수 있다.
<실험 6>
다음에, 기억용 박막(4) 중에 포함되는 희토류 원소로서, Gd 대신에 다른 원소를 이용한 경우의 특성을 조사했다.
그리고, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Cu막을 12㎚의 막 두께로 형성하고, 그 위에 GeSbTe와 희토류 원소로 이루어지는 막을 형성하고, 또한 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성했다.
이하, 구체적인 희토류 원소(종류, 첨가 비율), 막 두께 등을 나타낸다.
<첨가 비율(원자%)>
시료 번호 희토류 원소 Ge2Sb2Te8 막 두께
시료 11 Y, 13 87 20㎚
시료 12 Tb, 13 87 18㎚
시료 13 Tb, 20 80 18㎚
이들 시료 11 내지 시료 13의 각 기억 소자의 I-V 특성을 측정했다. 시료 11의 측정 결과를 도 15에 도시하고, 시료 12의 측정 결과를 도 16에 도시하고, 시료 13의 측정 결과를 도 17에 도시한다.
도 15 내지 도 17로부터, 희토류 원소로서 Gd를 이용한 경우(도 8 내지 도 12 참조)와 마찬가지로, 시료 11 내지 시료 13 중 어느 하나의 기억 소자에 있어서도 메모리 동작이 확인되었다. 이것은 기억용 박막(4)이 형성되고, 거기에, Cu, Ag, Zn 등이 확산하고, 전압 펄스의 인가에 의해서, 이들의 이동, 혹은 희토류 원소의 산화 및 환원이 발생하는 것에 의해서 메모리 동작을 발생한다고 하는 모델이 생각되지만, 이 경우, 희토류 원소의 역할은, 박막으로 절연성을 나타내고, 반복 기록, 소거의 시에 이온 전도, 혹은 산화 환원에 대하여 안정적으로 동작이 행해진다고 하는 것이고, 희토류 원소 중의 최외곽 전자의 기여가 크다.
희토류 원소의 최외피 전자 구조는 유사하고, 이들 산화물은 어느 것이나 절연성인 점, 또한 산화 및 환원 등에 대한 화학적 성질도 원소에 상관없이 마찬가지의 특성을 나타내는 점에서, 희토류 원소이면, 어느 원소라도 마찬가지로 기능한다고 생각된다.
또한, 기억용 박막(4)이 비정질의 경우, 고온에서의 프로세스에 있어서 결정화를 발생하게 하지 않는다고 하는 점에서는, 희토류 원소의 융점 및 원자 사이즈가 문제로 되지만, 이들 점에서도 희토류 원소 사이에서의 차는 작다.
따라서, Gd, Y, Tb 외에, La, Nd, Sm, Eu, Dy, Ho, Er 등의 원소를 이용하는 것도 가능하다.
<실험 7>
기억용 박막(4)의 두께로서 중요한 파라미터는, 산화물 박막의 막 두께이고, 산화물 박막으로 되어 있지 않은 부분, 혹은 산소 농도가 낮은 부분의 막 두께는 문제로 되지 않는다.
그러나, 막 두께가 너무나 얇은 경우에는, 표면에 형성되는 산화물 박막의 막 두께, 혹은 산소 농도 등을 안정적으로 제어하는 것이 어려워져, 개별 기억 소자 사이의 변동을 발생하여 버린다.
그래서, 기억용 박막(4)으로서, 미리 Cu가 함유된 GeSbTeGdCu막을 5㎚의 얇은 막 두께로 형성하고, 제조 프로세스 중에서 산화물 박막을 형성하여 기억 소자를 제작하고, 이것을 시료 14의 기억 소자로 했다. 이 시료 14의 기억 소자는, 이온원층(3)을 마련하지 않고서, 기억용 박막(4)에 Cu를 함유시키고 있다. 또한, 기억용 박막(4)의 조성은 (Ge2Sb2Te5)50Gd25Cu25 로 했다.
또한, Cu막을 6㎚의 막 두께로 형성하고, 그 위에 GeSbTeGd막을 50㎚의 두꺼운 막 두께로 형성하여 기억 소자를 제작하고, 이것을 시료 15의 기억 소자로 했다. 또한, GeSbTeGd막의 조성은 (Ge2Sb2Te8)89Gd11로 했다.
또한, 시료 14 및 시료 15에 있어서, 그 이외의 각 막의 재료는 각각, 하부 전극(2)으로서 TiW막을 20㎚로 형성하고, 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성했다.
그리고, 이 시료 14 및 시료 15의 기억 소자의 I-V 특성을 각각 측정했다. 시료 14의 측정 결과를 도 18에 도시하고, 시료 15의 측정 결과를 도 19에 도시한다.
도 18로부터, 기억용 박막(4)의 막 두께가 얇은 시료 14의 기억 소자의 경우에도, 안정된 메모리 동작이 얻어지고, 소자 사이의 변동도 매우 작다는 것을 알 수 있었다. 기억용 박막(4)의 막 두께 5㎚ 중, Gd 원소의 막 두께 비율은, 대략 30% 강으로서, 이들이 모두 산화된다고 하면, 1.5㎚ 이상의 산화물 박막을 형성하는 것이 가능하다. 실제로는 산화에 의해서 막 두께가 증대하기 때문에, 2㎚ 이상의 두께의 산화물 박막을 형성하는 것이 가능하다.
이와 같이, 막의 내부 혹은 표면에 형성되는 희토류 원소의 비율이, 0.5㎚ 이상의 막 두께의 산화물 박막을 형성하기에 충분한 경우에는, 안정된 메모리 동작을 행할 수 있다고 생각된다.
또한, 도 19로부터, 기억용 박막(4)의 막 두께가 두꺼운 시료 15의 기억 소자인 경우라도 특히 큰 차는 보이지 않고, 예를 들면, 기억용 박막(4)의 두께가 10㎚ 정도의 기억 소자인 경우와 마찬가지의 결과로 된다. 이것은 표면에 형성되는 산화물 박막의 막 두께 등이, 기억용 박막(4)의 두께에 그다지 의존하지 않기 때문으로 생각된다. 산화물 박막이 형성되어 있지 않은 부분은, 저 저항 상태로 되어 있기 때문에, 그 막 두께에 의한 전기 특성의 영향은, 산화물 박막의 영향에 비하면 무시할 수 있는 오더이다.
이와 같이, 시료 14 및 시료 15의 측정 결과로부터, 기억용 박막(4)의 막 두께가 0.5㎚ 이상, 10nm 이하이면, 안정된 메모리 동작이 얻어진다는 것을 알 수 있다.
또한, Cu, Ag, Zn 등의 원소는, 이와 같이, 미리 기억용 박막(4) 중에 함유되어 있더라도 하등 문제가 없다. 이 경우, 성막 공정의 단축화를 도모하는 것이 가능하게 된다.
<실험 8>
다음에, 기억용 박막(4)에 있어서, Ge(게르마늄)이 다량으로 함유된 경우의 특성을 조사했다.
하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Cu막을 12㎚의 막 두께로 형성하고, 그 위에 GeTeGd막을 20㎚의 막 두께로 형성하고, 또한 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성했다.
이하, Ge의 첨가 비율(조성)의 구체적인 구성을 나타낸다.
<첨가 비율(원자%)>
시료 번호 GeXTeYGdz
시료 16 57, 34, 9
시료 17 65, 28, 7
이들 시료 16 및 시료 17의 각 기억 소자의 I-V 특성을 측정했다. 시료 16의 측정 결과를 도 20에 도시하고, 시료 17의 측정 결과를 도 21에 도시한다.
Ge는 희토류 원소와 마찬가지로, 기억용 박막(4)을 비정질로 유지한다고 하는 효과가 있으며, Ge 단체의 경우에 있어서도, 스퍼터법에 의해 형성된 기억용 박막(4)은 비정질화하고, 고온 프로세스에 대하여도 안정적으로 그 상태를 유지할 수 있다.
도 20에 도시한 바와 같이, 기억용 박막(4) 중에 Ge가 57(원자%) 함유된 기억 소자인 경우라도, 안정된 메모리 동작이 얻어지는 것을 알 수 있다. 이 때, 칼코게나이드 원소인 Te의 함유량은 34(원자%), 희토류 원소인 Gd의 함유량은 9(원자%)이다.
또한, 도 21에 도시한 바와 같이, 기억용 박막(4) 중에 Ge가 65(원자%) 함유된 기억 소자인 경우라도, 안정된 메모리 동작이 얻어지는 것을 알 수 있다. 이 때, 칼코게나이드 원소인 Te의 함유량은 28(원자%), 희토류 원소인 Gd의 함유량은 7(원자%)이다.
<실험 9>
다음에, 시료 18로서, 기억용 박막(4)에 이용되는 칼코게나이드 원소로서 Te(텔륨)를 이용한 경우(시료 16 및 시료 17 참조)와는 달리, Se(셀레늄)를 이용한 경우의 기억 소자를 제작하여, 이 시료 18의 기억 소자의 특성을 조사했다. 이 시료 18의 기억 소자의 I-V 특성의 측정 결과를 도 22에 도시한다.
그리고, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Cu막을 6㎚의 막 두께로 형성하고, 그 위에 GeSeGd막을 20㎚의 막 두께로 형성하고, 또한 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 형성하여 기억 소자를 제작했다.
또한, GeSeGd막의 조성은 Ge35Se55Gd10으로 했다.
도 22에 도시한 바와 같이, 기억용 박막(4)에 이용되는 칼코게나이드 원소로서, Se를 이용한 경우의 기억 소자에 있어서도, Te를 이용한 경우의 기억 소자와 마찬가지의 동작을 하지만, 성막 방법으로서 스퍼터링법을 이용한 경우, Se의 융점이 Te에 비교하여 낮기 때문에, GeSe라고 하는 화합물 타깃을 이용하여도, 스퍼터링 레이트를 안정시키는 것이, Te를 이용한 경우와 비교하여 어렵다고 하는 결점을 갖고 있다.
<실험 10>
다음에, 상부 전극(6)의 재료로서, TiW막 대신에 다른 금속막을 이용한 경우의 특성을 조사했다.
또한, 그 이외의 각 막의 재료는, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 형성하고, 그 위에 Cu막을 6㎚의 막 두께로 형성하고, 그 위에 Ge30Te56Gd14 막을 20㎚의 막 두께로 형성했다.
이하, 상부 전극 재료 및 막 두께의 구체적인 구성을 나타낸다.
시료 번호 상부 전극 재료 막 두께
시료 19 W(텅스텐) 100㎚
시료 20 Pt(백금) 100㎚
이 시료 19 및 시료 20의 기억 소자의 I-V 특성의 측정 결과를, 도 23 및 도 24에 각각 나타낸다.
도 23 및 도 24에 도시한 바와 같이, 상부 전극(6)으로서, W막 혹은 Pt막을 이용한 경우의 기억 소자에 있어서도, TiW막을 이용한 기억 소자인 경우와 마찬가지의 메모리 동작을 발생하는 것을 알 수 있다. 단, W막의 경우, 기억용 박막(4)과의 밀착력이 약하기 때문인지, 동작 전압이 높아지는 경향이 보였다. 상부 전극(6)으로서는, 이 외에, Al, Au, Ni, Mo, Ta 등의 금속, 혹은 실리사이드 및 각종 금속 합금 등, 여러 가지의 재료를 이용하는 것이 가능하다.
또한, 하부 전극(2)에 있어서도, 상부 전극(6)의 경우와 마찬가지로 형성할 수 있다.
<실험 11>
다음에, 이온원층(3)에 Cu 및 Te를 포함하는 CuTe(Ge, Si) Gd를 이용하여, Cu와 Te의 조성비를 변화시킨 경우의 특성을 조사했다.
또한, 이온원층(3)의 막 두께는 30㎚로 했다.
또한, 그 이외의 각 막의 재료는, 하부 전극(2)으로서 질화 텅스텐 WN막을 20㎚의 막 두께로 형성하고, 기억용 박막(4)으로서 산화 가돌리늄막을 4.0㎚의 막 두께로 형성하고, 상부 전극으로서 TiW막을 100㎚의 막 두께로 형성했다.
이하, 구체적인 이온원층(3)의 조성을 나타낸다.
시료 21: (Cu40Te60)67Ge26Gd7
시료 22: (Cu58Te42)76Ge18Gd6
시료 23: (Cu68Te32)79Ge16Gd5
시료 24: (Cu80Te20)81Ge14Gd5
시료 25: (Cu75Te25)60Si37Gd3
시료 26: (Cu35Te65)61Si33Gd6
이들, 시료 21 내지 시료 26의 각 기억 소자의 I-V 특성을 측정했다. 측정 결과를 각각 도 25 내지 도 31에 도시한다.
도 25 내지 도 31에 도시한 바와 같이, 어느 시료도 히스테리시스를 나타내고, 메모리 동작이 확인되었다.
따라서, 이온원층(3)의 Cu/Te의 조성비의 35/65 내지 80/20의 넓은 범위에 대하여 메모리 동작이 가능하고, 즉 기록 및 소거에 대응한 극성에 전압을 인가함으로써, 기록 및 소거를 행하는 것이 가능하다는 것을 알 수 있다.
<실험 12>
이온원층(3)을 실험 11과 마찬가지의 재료로서, 하부 전극(2)을 Cu막 대신에 기억 소자를 제작하고, 시료 27의 기억 소자로 했다.
하부 전극(2)의 Cu막의 막 두께는 20㎚로 했다.
또한, 이온원층(3)은 조성을 (Cu53Te47)74Ge20Gd6으로서, 막 두께를 20㎚로 했다.
그 밖의 각 막의 재료 및 막 두께는 실험 11과 마찬가지로 했다.
그리고, 시료 27의 기억 소자의 I-V 특성을 측정했다. 측정 결과를 도 31에 도시한다.
도 31로부터, 하부 전극(2)을 Cu막으로 바꾼 경우에도, 마찬가지로 메모리 동작할 수 있다.
또한, 이 경우, 하부 전극(2)과 이온원층(3)의 쌍방에 구리 Cu가 함유되어 있기 때문에, 강철은 막 두께 방향으로 조성 구배를 갖게 된다.
또한, 상술한 실시 형태의 각 기억 소자에서는, 기판(1)에 도전율이 높은 고불순물 농도의 실리콘 기판을 이용하여, 기판(1)의 이면측에 접지 전위(그라운드 전위)를 인가했지만, 하부 전극(2) 측에 전압을 인가하기 위한 구성은, 그 밖의 구성도 가능하다.
예를 들면, 실리콘 기판(1) 표면에 형성되고, 또한 실리콘 기판(1)은 전기적으로 절연된 전극을 이용하여도 된다.
또한, 기판(1)으로서, 실리콘 이외의 반도체 기판, 혹은 절연 기판 예를 들면 유리나 수지로 이루어지는 기판을 이용하여도 된다.
또한, 상술한 실험 1 내지 실험 10에서 이용한 희토류 원소의 산화물인 기억용 박막(4)의 융점은, 2000℃ 이상(결정 상태에서의 문헌치, 이하 마찬가지)이기 때문에, 열적으로 충분히 안정된 재료이고, 결정화 온도도 높다.
상술한 실시 형태에서는, 기억용 박막(4)이 희토류 원소의 산화물을 포함하는 구성이지만, 그 밖의 절연 재료(예를 들면, 산화물이나 질화물)를 이용하여 기억용 박막(4)을 구성하는 것도 가능하다.
산화물로서는, 희토류 원소의 산화물 이외에도, 예를 들면, SiO2나 천이 금속 산화물 등을 들 수 있다.
또한, 질화물로서는, 예를 들면, 질화 규소 SiN이나 희토류 원소의 질화물 등을 들 수 있다.
이러한 기억용 박막(4)에 절연 재료를 이용한 구성으로 하는 경우에는, 이온원층(3)에, 칼코게나이드 원소(S, Se, Te) 및 이온원으로 되는 원소(Ag, Cu, Zn)를 함유시킨다.
특히, 이온원층(3)에, CuTe막 등, Cu 및 Te를 포함하는 박막을 이용하면, 상술한 바와 같이 Te가 다른 칼코게나이드 원소보다도 전기 전도도가 높고, 이온원층(3)의 저항을 낮게 하여 이온원층(3)의 저항 변화를 기억용 박막(4)의 저항 변화와 비교해서 충분히 작게 할 수 있기 때문에, 메모리 동작의 안정성을 향상할 수 있다고 하는 점에서, 적합하다.
그리고, 기억용 박막(4)에, 희토류 산화물이나 상술한 그 밖의 절연 재료를 이용하여, 또한 이온원층(3)에 희토류 원소를 함유시킨 구성으로 하는 것도 가능하다.
이 구성으로 한 경우에도, 이온원층(3)에 희토류 원소를 함유시킴으로써, 이온원층(3)의 결정화 온도를 높게 하여, 이온원층(3)의 결정화를 억제할 수 있다. 이에 의해, 이온원층(3)을 균일하게 형성할 수 있고, 이온원층(3)의 표면의 거칠기도 억제할 수 있기 때문에, 기억용 박막(4)도 균일하게 형성하는 것이 가능하게 된다. 또한, 보존 시나 사용 시의 열 이력에 의해 기억 소자의 특성이 열화하는 것을 억제할 수 있다.
이와 같이 기억용 박막(4)에 그 밖의 절연 재료를 이용한 구성으로 한 경우라도, 기억용 박막(4)을 희토류 산화물로 한 경우와 마찬가지로, 기억용 박막(4)의 저항치를 변화시켜, 메모리 동작을 행할 수 있다.
(실시예)
다음에, 이온원층(3)에 희토류 원소를 함유시킴과 함께, 상술한 절연 재료를 기억용 박막(4)에 이용하여, 도 1에 도시한 구조의 기억 소자(10)를 제작하여, 특성을 조사했다.
<실험 13>
하부 전극(2)으로서, 막 두께 20㎚의 질화 텅스텐 WN막, 이온원층(3)으로서, 막 두께 30㎚의 CuTeGeGd막, 기억용 박막(4)으로서 막 두께 2㎚의 질화 규소 SiN막(절연 재료), 상부 전극(6)으로서 막 두께 100㎚의 금 Au를 각각 이용한 경우의 특성을 조사했다.
기판(1)과 절연층(5)의 재료는, 상술한 실험 1 내지 실험 12와 마찬가지이다. 전류 리미터의 값은 실험 2와 마찬가지로 1㎃로 했다.
이온원층(3)의 CuTeGeGd막의 조성은 (Cu55Te45)80Ge10Gd10 이다.
이러한 구조의 기억 소자를 제작하여 시료 28의 기억 소자로 했다. 이 시료 28의 I-V 특성의 측정 결과를 도 32에 도시한다.
도 32로부터, 기억용 박막(4)에 절연 재료의 질화 텅스텐을 이용한 시료 28에서도, 마찬가지로 메모리 동작을 하는 것을 알 수 있다.
<실험 14>
기억용 박막(4)으로서 막 두께 20㎚의 질화 가돌리늄 GdN막을 이용하여, 상부 전극(6)으로서 막 두께 100nm의 텅스텐 W를 각각 이용한 경우의 특성을 조사했다.
그 밖의 재료 및 전류 리미터의 값은, 실험 13과 마찬가지로 했다.
또한, 이온원층(3)의 CuTeGeGd막의 조성은 (Cu55Te45)82Ge10Gd 8로 했다.
이러한 구조의 기억 소자를 제작하여 시료 29의 기억 소자로 했다. 이 시료 29의 I-V 특성의 측정 결과를 도 33에 도시한다.
도 33으로부터, 기억용 박막(4)에 질화물의 질화 가돌리늄을 이용한 시료 29에서도, 마찬가지로 메모리 동작을 하는 것을 알 수 있다.
그런데, 상술한 실시 형태에서는, 이온원층(3)의 위에 기억용 박막(4)이 형성된 구성이었지만, 이들 2층의 상하의 적층 관계를 반대로 하고, 도 34에 단면도를 도시한 바와 같이, 기억용 박막(4)의 위에 이온원층(3)을 형성한 형태의 기억 소자(20)로 하는 것도 가능하다.
도 34에 도시하는 기억 소자(20)는, 하부 전극(2)의 위에 기억용 박막(4)이 형성되고, 기억용 박막(4) 상의 절연층(5)의 개구를 통하여, 기억용 박막(4)에 접속하도록 이온원층(3)이 형성되고, 이온원층(3)의 위에 상부 전극(6)이 형성된 구성이다.
다음에, 도 34에 도시한 구조의 기억 소자(20)를 실제로 제작하여, 특성을 조사했다.
<실험 15>
기억용 박막(4)에 절연 재료를 이용하여, 도 34에 도시한 구조의 기억 소자(20)를 다음과 같이 하여 제작했다.
우선, 예를 들면 고 농도의 P형의 불순물이 도핑된 (P++의) 실리콘 기판(1) 상에, 하부 전극(2)으로서 WN막을 20㎚의 막 두께로 성막하고, 계속해서 기억용 박막(4)을 성막했다. 계속해서, 리소그래피 및 280℃의 어닐링 처리를 실시한 하드큐어 레지스트에 의해, 컨택트 홀을 갖는 절연층(5)을 형성했다.
계속해서, 이온원층(3)으로서 (Cu55Te45)73Ge7Si11Gd 9막을 20㎚의 막 두께로, 상부 전극(6)으로서 텅스텐 W막을 100㎚의 막 두께로, 순차 성막을 행하였다. 그 후, 포토리소그래피 기술에 의해, 리액티브 이온 에칭 장치에 있어서 아르곤 Ar 가스를 이용하여 에칭하여, 이들 이온원층(3) 및 상부 전극(6)을 패터닝하여 기억 소자(20)를 제작했다.
그리고, 기억용 박막(4)으로서, 막 두께 2.5㎚의 질화 규소 SiN막을 이용한 경우를 시료 30의 기억 소자로 하고, 막 두께 2.8㎚의 질화 가돌리늄 GdN막을 이용한 경우를 시료 31의 기억 소자로 했다.
그리고, 시료 30의 기억 소자 및 시료 31의 기억 소자에 대하여, I-V 특성을 측정했다. 시료 30의 측정 결과를 도 35에 도시하고, 시료 31의 측정 결과를 도 36에 도시한다.
또한, 도 35 및 도 36의 I-V 특성도에 있어서, 전위 V의 극성은, 상술한 각 실시예와 마찬가지로, 하부 전극(2)을 기준으로 한 경우의 상부 전극(6)의 전위가 횡축에 기술되어 있다. 이 때문에, 기록(고 저항→저 저항) 및 소거(저 저항→고 저항) 동작의 극성이, 상술한 각 실시예와는 반대로 되어 있다. 즉, 기록은 - 전위측에서, 소거는 + 전위측에서 행해지고 있다.
도 35 및 도 36으로부터, 기억용 박막(4) 및 이온원층(3)의 적층 순서를 상술한 시료와는 반대로 했다, 이들 시료에서도 마찬가지로 메모리 동작하는 것을 알 수 있다.
또한, 이온원층(3) 및 기억용 박막(4)중 어디에도 희토류 원소를 함유시키지 않고 기억 소자를 구성하는 것도 가능하다.
이 경우, 이온원층(3)이 희토류 원소를 함유하지 않기 때문에, 이온원층(3)의 저항치를 비교적 낮게 할 수 있다.
그리고, 특히 CuTe를 포함하는 박막을 이온원층(3)에 이용하면, 저항치가 낮은 이온원층(3)으로 할 수 있기 때문에, 기억용 박막(4)에 상술한 절연 재료뿐만 아니라 반도체 재료(예를 들면 실리콘이나 화합물 반도체 등)를 이용하는 것도 가능해진다. 이것은, 이온원층(3)의 저항치가 낮아지기 때문에, 기억용 박막(4)에 반도체 재료를 이용하여도 기억 소자(10)의 저항치의 변화가 거의 기억용 박막(4)의 저항치의 변화에 의해 영향을 받기 때문이다.
<실험 16>
이온원층(3)에 CUTe를 포함하는 박막을 이용하고, 기억용 박막(4)에 절연 재료를 이용하고, 이온원층(3) 및 기억용 박막(4)에 희토류 원소를 함유시키지 않고서, 도 1에 도시한 구조의 기억 소자(10)를 다음과 같이 해서 제작했다.
하부 전극(2)으로서, 막 두께 50㎚의 질화 텅스텐 WN막, 이온원층(3)으로서, 막 두께 25㎚의 CuTeSiGe막, 기억용 박막(4)으로서 막 두께 5㎚의 산화 규소 SiO2막(절연 재료), 상부 전극(6)으로서 막 두께 100㎚의 WN막을 각각 이용한 경우의 특성을 조사했다.
기판(1)과 절연층(5)의 재료는, 상술한 실험 1 내지 실험 12와 마찬가지이다. 전류 리미터의 값은 실험 2와 마찬가지로 1㎃로 했다.
이온원층(3)의 CuTeSiGe막의 조성은, Cu48Te30Si15Ge7이다.
이러한 구조의 기억 소자를 제작하여 시료 32의 기억 소자로 했다. 이 시료 32의 I-V 특성의 측정 결과를 도 37에 도시한다.
도 37로부터, 이온원층(3) 및 기억용 박막(4)에 희토류 원소를 함유시키고 있지 않은 시료 32에 있어서도, 마찬가지로 메모리 동작하는 것을 알 수 있다.
<실험 17>
이온원층(3)에 CuTe를 포함하는 박막을 이용하고, 기억용 박막(4)에 반도체 재료를 이용하고, 이온원층(3) 및 기억용 박막(4)에 희토류 원소를 함유시키지 않고서, 도 1에 도시한 구조의 기억 소자(10)를 다음과 같이 제작했다.
하부 전극(2)으로서, 막 두께 50㎚의 질화 텅스텐 WN막, 이온원층(3)으로서, 막 두께 25㎚의 CuTeSiGe막, 기억용 박막(4)으로서 막 두께 7㎚의 실리콘 Si막(반도체 재료), 상부 전극(6)으로서 막 두께 100㎚의 WN막을 각각 이용한 경우의 특성을 조사했다.
기판(1)과 절연층(5)의 재료는, 상술한 실험 1 내지 실험12와 마찬가지이다. 전류 리미터의 값은 실험 2와 같이 1㎃로 했다.
이온원층(3)의 CuTeSiGe막의 조성은, Cu42Te25Si27Ge6이다. 이러한 구조의 기억 소자를 제작하여 시료 33의 기억 소자로 했다. 이 시료 33의 I-V 특성의 측정 결과를 도 38에 도시한다.
도 38로부터, 기억용 박막에 반도체 재료를 이용하여, 이온원층(3) 및 기억용 박막(4)에 희토류 원소를 함유시키고 있지 않은 시료 33에 있어서도, 마찬가지로 메모리 동작하는 것을 알 수 있다.
다음에, 본 발명의 다른 실시 형태로서, 기억 소자의 개략 구성도(단면도)를, 도 39에 도시한다.
이 기억 소자(30)는, 고 전기 전도도의 기판(1), 예를 들면 P형의 고 농도의 불순물이 도핑된(P++의) 실리콘 기판(1) 상에 하부 전극(2)이 형성되고, 이 하부 전극(2) 상에 기억용 박막(4)이 형성되고, 이 기억용 박막(4) 상의 절연층(5)에 형성된 개구를 통하여 기억용 박막(4)에 접속하도록 상부 전극(6)이 형성되어 구성되어 있다.
즉, 이 기억 소자(30)는, 도 1의 기억 소자(10)의 이온원층(3)이 없고, 하부 전극(2) 상에 기억용 박막(4)이 직접 형성된 구성으로 되어 있다. 그리고, 도 1의 기억 소자(10)의 이온원층(3) 대신에, 기억용 박막(4)이 이온원으로 되는 금속 원소를 함유하고 있다.
기억용 박막(4)은 적어도 Te, S, Se 중에서 선택되는 어느 하나의 원소(칼코겐 원소)와, Cu, Ag, Zn 중에서 선택되는 어느 하나의 금속 원소(상술한 이온원)를 포함하는 구성으로 한다.
기억용 박막(4) 내의 이들 금속 원소(Cu, Ag, Zn)와 칼코겐 원소(Te, S, Se)가 결합하고, 기억용 박막(4)의 예를 들면 하부에 금속 칼코게나이드층을 형성한다. 이 금속 칼코게나이드층은 주로 비정질 구조를 갖고 있고, 이온 도체로서의 역할을 완수한다.
보다 바람직하게는, 기억용 박막(4)을, 또한 희토류 원소 중, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Y 중에서 선택되는, 1 종류 혹은 복수 종류의 희토류 원소와 산소를 포함하는 구성으로 한다.
또한, 이 기억용 박막(4)에 있어서의 산소의 조성은, 통상은 희토류 원소(RE)에 대하여 RE2O3라고 하는 조성을 형성하지만, 여기서는, 비정질막이고, 반도체 영역의 도전율 이하의 전기적 성질을 갖고 있으면 충분하기 때문에, 반드시 이러한 조성에 한정되지는 않고, 예를 들면, REOx(0.5<x≤1.5)여도 상관없다.
또한, 이 기억용 박막(4)에는, 예를 들면, Ge, Si, Te, S, Se, Sb, Ti, W, Cu, Ag, Zn, Fe, Co, P, N, H 등의, 희토류 원소 이외의 원소가 미리 함유되어 있더라도 상관없다.
또한, 기억용 박막(4)에 있어서, 희토류 원소와 산소의 조성비, 희토류 원소와 Cu, Ag, Zn 중에서 선택되는 원소(금속 원소)의 조성비, 희토류 원소와 Te, S, Se 중에서 선택되는 원소(칼코겐 원소)의 조성비 중, 적어도 어느 하나의 조성비가, 막 두께 방향으로 조성 구배를 갖고 있도록 한 경우에는, 비연속적으로 조성이 변화하는 계면을 갖는 경우와 비교하여, 계면 상태에 둔감한 막을 형성하는 것이 가능하게 되어, 양산 시의 프로세스가 용이해진다고 하는 이점을 갖는다.
상술한 재료로 이루어지는 기억용 박막(4)은, 전압 펄스 혹은 전류 펄스가 인가됨으로써, 임피던스(저항치)가 변화하는 특성을 갖는다.
절연층(5)에는, 예를 들면 하드큐어 처리된 포토레지스트, 반도체 장치에 일반적으로 이용되는 SiO2, Si3N4, 그 밖의 재료, 예를 들면 SiON, SiOF, Al2O3, Ta2O5, HfO2, ZrO2 등의 무기 재료, 불소계 유기 재료, 방향족계 유기 재료 등을 이용할 수 있다.
본 실시 형태의 기억 소자(30)에서는, 특히, 기억용 박막(4)의 기초로 되는 하부 전극(2)을 비정질 재료로 이루어지는 구성으로 한다.
이 하부 전극(2)에 이용하는 비정질 재료로서는, 예를 들면, 비정질의 WN(질화 텅스텐) 등의 비정질 금속 질화물을 이용할 수 있다.
이와 같이, 기억용 박막(4)의 기초로 되는 하부 전극(2)을 비정질 재료로 이루어지는 구성으로 함으로써, 상세를 후술하는 바와 같이, 기록 전압의 변동을 작게 하여, 안정적으로 정보의 기록이나 소거를 행할 수 있는 이점을 갖는다.
또한, 상부 전극(6)에는, 통상 하부 전극(2)과 마찬가지의 배선 재료(본 실시 형태에서는 비정질 재료)를 이용하지만, 하부 전극(2)과는 다른 배선 재료를 사용하는 것도 가능하다.
즉, 상부 전극(6)에는, 반도체 프로세스에 이용되는 배선 재료, 예를 들면 TiW, Ti, W, Cu, Al, Mo, Ta, 실리사이드 등을 이용할 수 있고, 결정질의 배선 재료를 이용하는 것도 가능하다.
도 39에 도시하는 본 실시 형태의 기억 소자(30)는, 다음과 같이 동작시켜 정보의 기억을 행할 수 있다.
우선, 전술한 금속 칼코게나이드층에 접하는 하부 전극(2) 측에, 예를 들면 정전위(+ 전위)를 인가하여, 상부 전극(6) 측이 마이너스로 되도록, 기억 소자(30)에 대하여 정전압을 인가한다. 이에 의해, 기억용 박막(4)의 하부 전극(2) 측의 금속 칼코게나이드층에 포함되는 금속 원소(Cu, Ag, Zn)가 이온화하여 기억용 박막(4) 내를 확산해 가, 상부 전극(6) 측에서 전자와 결합하여 석출하거나, 혹은 기억용 박막(4) 내부에 확산된 상태에서 머무른다.
그렇게 하면, 기억용 박막(4) 내부에 Cu, Ag, Zn을 다량으로 포함하는 전류 패스가 형성되거나, 혹은, 기억용 박막(4) 내부에 Cu, Ag, Zn에 의한 결함이 다수 형성됨으로써, 기억용 박막(4)의 저항치가 낮아진다. 기억용 박막(4) 이외의 각 층은, 기억용 박막(4)의 기록 전의 저항치에 비교하여, 원래 저항치가 낮기 때문에, 기억용 박막(4)의 저항치를 낮게 함으로써, 기억 소자(30) 전체의 저항치도 낮게 할 수 있다.
그 후, 정전압을 제거하여, 기억 소자(30)에 걸리는 전압을 없애면, 저항치가 낮아진 상태로 유지된다. 이에 의해, 정보를 기록하는 것이 가능하게 된다. 한번만 기록이 가능한 기억 장치, 소위, PROM에 이용하는 경우에는, 상기의 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 소위, RAM 혹은 EEPROM 등에의 응용에는, 소거 과정이 필요하지만, 소거 과정에서는, 하부 전극(2)에, 예를 들면 부전위(- 전위)를 인가하여, 상부 전극(6) 측이 플러스로 되도록, 기억 소자(30)에 대하여 부전압을 인가한다. 이에 의해, 기억용 박막(4) 내에 형성되어 있던 전류 패스 혹은 불순물 준위를 구성하는 Cu, Ag, Zn이 다시 이온화하여, 기억용 박막(4) 내를 이동해서 하부 전극(2) 측의 금속 칼코게나이드층으로 되돌아간다.
그렇게 하면, 기억용 박막(4) 내로부터 Cu, Ag, Zn에 의한 전류 패스, 혹은 결함이 소멸하여, 기억용 박막(4)의 저항치가 높아진다. 기억용 박막(4) 이외의 각 층은 원래 저항치가 낮기 때문에, 기억용 박막(4)의 저항치를 높게 함으로써, 기억 소자(30) 전체의 저항치도 높게 할 수 있다.
그 후, 부전압을 제거하여, 기억 소자(30)에 걸리는 전압을 없애면, 저항치가 높아진 상태로 유지된다. 이에 의해, 기록된 정보를 소거하는 것이 가능하게 된다.
이러한 과정을 반복함으로써, 기억 소자(30)에 정보의 기록(기입)과 기록된 정보의 소거를 반복하여 행할 수 있다.
그리고, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바꾸고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」로부터 「0」으로 바꿀 수 있다.
또한, 기억용 박막(4)은, 기록 전의 초기 상태는 고 저항인 것이 일반적이지만, 프로세스 공정에서의 플라즈마 처리, 어닐링 처리 등에 의해서, 초기에 기록 상태인 저 저항을 나타내고 있더라도 상관없다.
기록 후의 저항치는, 기억 소자(30)의 셀 사이즈 및 기억용 박막(4)의 재료 조성보다도, 기록 시에 인가되는 전압 펄스 혹은 전류 펄스의 폭이나 전류량 등의 기록 조건에 의존하여, 초기 저항치가 100kΩ 이상인 경우에는, 대략 50Ω∼50kΩ의 범위로 된다.
기록 데이터를 복조하기 위해서는, 초기의 저항치와 기록 후의 저항치의 비가, 대략 2배 이상이면 충분하기 때문에, 기록 전의 저항치가 100Ω이고, 기록 후의 저항치가 50Ω, 혹은 기록 전의 저항치가 100kΩ, 기록 후의 저항치가 50kΩ라고 하는 상황이면 충분하고, 기억용 박막(4)의 초기의 저항치는 그와 같은 조건을 충족시키도록 설정된다. 기억용 박막(4)의 저항치는 예를 들면, 산소 농도, 막 두께, 면적, 나아가서는 불순물 재료의 첨가에 의해서 조정하는 것이 가능하다.
도 39의 기억 소자(30)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
우선, 전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 하부 전극(2), 예를 들면 비정질의 WN막을 퇴적한다.
다음에, 하부 전극(2) 상에, 스퍼터링법에 의해, 기억용 박막(4)으로서, 예를 들면 Cu막과 CTeTeCTd막의 적층막을 형성한다.
다음에, 기억용 박막(4)을 피복하도록 절연층(5)을 형성한다.
또한, 포토리소그래피에 의해 절연층(5)의 일부를 제거하고, 기억용 박막(4)에의 컨택트부를 형성한다.
계속해서, 필요에 따라서 열 처리를 행한다. 이 열 처리에 의해, 기억용 박막(4) 내에서 Te, Cu 등 원소를 확산시킴과 함께, 기억용 박막(4) 내에 산소를 도입하여 Gd 등의 희토류 원소를 산화시킬 수 있다.
다음에, 상부 전극(6)으로서, 예를 들면 WN막을 성막한 후, 이 WN막을 패터닝한다.
이와 같이 하여, 도 39에 도시한 기억 소자(30)를 제조할 수 있다.
상술한 실시 형태의 기억 소자(30)의 구성에 따르면, 하부 전극(2)과 상부 전극(6)의 사이에, Cu, Ag, Zn을 포함하는 기억용 박막(4)이 삽입된 구성으로 함으로써, 예를 들면, 하부 전극(2) 측에 정전압(+ 전위)을 인가하여, 상부 전극(6) 측이 마이너스로 되도록 한 경우에, 기억용 박막(4) 내에, Cu, Ag, Zn을 다량으로 포함하는 전류 패스가 형성되어, 혹은 기억용 박막(4) 내에, Cu, Ag, Zn에 의한 결함이 다수 형성됨으로써, 기억용 박막(4)의 저항치가 낮아져, 기억 소자(30) 전체의 저항치가 낮아진다. 그리고, 정전압의 인가를 정지하여, 기억 소자(30)에 전압이 인가되지 않도록 함으로써, 저항치가 낮아진 상태가 유지되어, 정보를 기록하는 것이 가능해진다. 이와 같은 구성은 예를 들면 PROM 등의 한번만 기록이 가능한 기억 장치에 이용할 수 있다.
그리고, 기억 소자(30)의 저항치의 변화, 특히 기억용 박막(4)의 저항치의 변화를 이용하여 정보의 기억을 행하고 있기 때문에, 기억 소자(30)를 미세화하여 간 경우에도, 정보의 기록이나 기록한 정보의 보존이 용이하게 된다.
또한, 예를 들면, RAM이나 EEPROM 등의 기록 외에 소거가 가능한 기억 장치에 이용하는 경우에는, 상술한 기록 후의 상태의 기억 소자(30)에 대하여, 예를 들면, 하부 전극(2)에 부전압(- 전위)을 인가하여, 상부 전극(6) 측이 플러스로 되도록 한다. 이에 의해, 기억용 박막(4) 내에 형성되어 있던, Cu, Ag, Zn에 의한 전류 패스, 혹은 결함이 소멸하여, 기억용 박막(4)의 저항치가 높아져, 기억 소자(30) 전체의 저항치가 높아진다. 그리고, 부전압의 인가를 정지하여, 기억 소자(30)에 전압이 인가되지 않도록 함으로써, 저항치가 높아진 상태가 유지되어, 기록되어 있던 정보를 소거하는 것이 가능해진다.
또한, 본 실시 형태의 기억 소자(30)에 의하면, 하부 전극(2), 기억용 박막(4), 상부 전극(6)을, 어느 것이나 스퍼터링이 가능한 재료로 구성하는 것이 가능하다. 예를 들면, 각 층의 재료에 적응한 조성으로 이루어지는 타깃을 이용하여, 스퍼터링을 행하면 된다.
또한, 동일한 스퍼터링 장치 내에서, 타깃을 교환함으로써, 연속하여 성막하는 것도 가능하다.
또한, 본 실시 형태의 기억 소자(30)의 구성에 따르면, 특히, 기억용 박막(4)의 기초로 되는 하부 전극(2)을, 비정질 재료로 이루어지는 구성으로 하고 있음으로써, 그 위에 형성되어 있는 기억용 박막(4)을, (결정질이 되는 부분이 없고) 균일하게 비정질 구조로 할 수 있어, 이에 의해 기억용 박막(4)과 그 위의 상부 전극(6)의 계면을 평탄하게 형성할 수 있다.
이와 같이, 기억용 박막(4)과 그 위의 상부 전극(6)의 계면이 평탄하게 됨으로써, 기억용 박막(4) 내의 전계 분포가 균일해져, 고 저항 상태로부터 저 저항 상태로 스위칭할 때의 스위칭 전압을, 변동이 적고, 반복 기록·소거에 대해서도 균일한 값으로 할 수 있다.
따라서, 스위칭 전압의 변동이 적고, 안정되게 동작하는 기억 소자를 실현할 수 있다.
또한, 기억용 박막(4)을, 희토류 원소 중, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Y 중에서 선택되는, 1 종류 혹은 복수 종류의 희토류 원소와 산소를 포함하는 구성으로 한 경우에는, 희토류 산화물이 형성되어 있고, 기억용 박막(4)이 열적으로 안정되게 되기 때문에, 매우 미소한 전류로, 정보의 기록을 안정적으로 행할 수 있다.
또한, 희토류 원소의 동작에 의해, Te, S, Se(칼코겐 원소)의 결정화 온도가 상승하여, 고온 환경하에서의 결정화를 억제할 수 있다.
따라서, 고온 환경하나 장기 보존 시에 있어서도, 기록된 내용을 안정되게 유지할 수 있다.
또한, 스위칭 전압의 변동 등의 불안정성의 요인은, 결정질 재료로 이루어지는 기초 상의 CuTe 등에 있어서의, (Cu, Ag, Zn)+(Te, S, Se) 재료의 이상 성장이기 때문에, 기억용 박막(4)이 희토류 원소를 함유하지 않는 경우에도, 마찬가지의 문제가 발생하는 것이다.
즉, 기억용 박막(4)이 희토류 원소를 함유하지 않는 경우에 있어서도, 기초 재료를 비정질 구조로 함으로써, 스위칭 전압의 변동 등을 억제하여, 기억 소자(30)의 안정성을 향상할 수 있다.
또한, 상술한 기억용 박막(4)이 절연 재료(예를 들면, 산화막이나 질화막 등)로 이루어지고 기억용 박막(4)과는 별도로 이온원층(3)이 마련된 구성의 기억 소자에 있어서도, 마찬가지로, 기초 재료를 비정질 구조로 함으로써, 이온원층(3)의 결정화를 억제할 수 있고, 이에 의해 스위칭 전압 등의 소자 특성의 변동 저감에 효과가 있는 것이다.
그리고, 상술한 각종 구성(기억용 박막(4)의 재료, 이온원층(3)의 유무, 이온원층(3)의 재료 등)의 기억 소자에 있어서, 기억용 박막(4)의 기초 재료를 비정질 구조로 함으로써, 기억 소자의 안정성을 향상할 수 있다.
상술한 실시 형태의 기억 소자(30)를, 다수 매트릭스 형상으로 배치함으로써, 기억 장치를 구성할 수 있다.
각 기억 소자(30)에 대하여, 그 하부 전극(2) 측에 접속된 배선과, 그 상부 전극(6) 측에 접속된 배선을 마련하고, 예를 들면 이들 배선의 교차점 부근에 각 기억 소자(30)가 배치되도록 하면 된다.
구체적으로는, 예를 들면 하부 전극(2)을 행 방향의 메모리 셀에 공통하여 형성하고, 상부 전극(6)에 접속된 배선을 열 방향의 메모리 셀에 공통하여 형성하고, 전위를 인가하여 전류를 흘리는 하부 전극(2)과 배선을 선택함으로써, 기록을 행해야 할 메모리 셀을 선택하고, 이 메모리 셀의 기억 소자(30)에 전류를 흘려, 정보의 기록이나 기록한 정보의 소거를 행할 수 있다.
그리고, 상술한 실시 형태의 기억 소자(30)는, 용이하게 정보의 기록 및 정보의 판독을 행할 수 있고, 특히, 고온 환경하 및 장기의 데이터 유지 안정성에 우수한 특성을 갖는다.
또한, 상술한 실시 형태의 기억 소자(30)는, 미세화해 간 경우에 있어서도, 정보의 기록이나 기록한 정보의 유지가 용이하게 된다.
따라서, 상술한 실시 형태의 기억 소자(30)를 이용하여 기억 장치를 구성함으로써, 기억 장치의 집적화(고 밀도화)나 소형화를 도모할 수 있다.
또한, 기억용 박막(4)의 기초 재료에 결정질 재료를 이용한 경우라도, 이온원층(3) 및 기억용 박막(4)의 조성이나 성막 조건을 제어함으로써, 결정 입경을 작게 하여, 상술한 이상 성장을 억제하는 것이 가능하다.
이 때문에, 기억용 박막(4)의 기초 재료에 결정질 재료를 사용했다고 해서, 반드시 문제를 발생하는 것은 아니다.
한편, 상술된 바와 같이 기억용 박막(4)의 기초 재료에 비정질 재료를 사용하면, 용이하게 기억 소자의 안정성을 향상할 수 있고, 조성이나 성막 조건의 제약도 적다고 하는 이점이 있다.
(실시예)
다음에, 상술한 실시 형태의 기억 소자(30)와, 기초 재료에 결정질 재료를 이용한 기억 소자를, 각각 제작하여, 특성을 조사했다.
<실험 18>
우선, 기억용 박막(4)의 기초로 되는 하부 전극(2)에, 체심 입방 격자의 결정 구조를 갖는 TiW를 이용하여, 도 39에 도시한 구조의 기억 소자(30)와 마찬가지의 기억 소자를 제작했다.
실리콘 기판 상에, 스퍼터링에 의해, 기억용 박막(4)의 기초로 되는 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 퇴적했다.
계속해서, 마그네트론 스퍼터링 장치를 이용하여, Cu막을 8㎚의 막 두께로 형성하고, 계속해서, Ar 가스 도입에 의한 스퍼터링 방법에 의해, GeTeGd막을 20㎚의 막 두께로 형성하고, 기억용 박막(4)으로 되는 적층막을 형성했다.
다음에, 적층막을 피복하여 포토레지스트를 형성하고, 그 후, 포토리소그래피 기술에 의해, 노광과 현상을 행하여 적층막 상의 포토레지스트에 개구(관통 홀)를 형성했다. 개구(관통 홀)의 크기는 세로 2㎛, 가로 22㎛로 했다.
그 후, 진공중 280℃에 있어서 열처리를 행하고, 포토레지스트를 변질시켜, 온도나 에칭 등에 대하여 안정된 하드큐어 레지스트로서, 절연층(5)을 형성했다. 이 열 처리는 포토레지스트를 경화시키는 효과 외에, 기억용 박막(4) 내의 구조를 열 평형 상태로 하여 안정된 층 구조를 형성하는 효과와, 기억용 박막(4) 내에 산소 원소를 도입하여 희토류 산화층을 형성하는 효과를 갖는다. 또한, 절연층(5)에 하드큐어 레지스트를 이용한 것은, 실험상 간편하게 형성할 수 있기 때문이고, 제품을 제조하는 경우에는, 다른 재료(실리콘 산화막 등)를 절연층(5)에 이용하는 것이 좋다.
다음에, 상부 전극(6)으로서 TiW막을 10㎚의 막 두께로 성막했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 이용하여, 하드큐어 레지스트로 이루어지는 절연층(5) 상에 퇴적한 상부 전극(6)을, 50㎛×50㎛의 크기로 패터닝했다.
이러한 구조의 기억 소자를 제작하여, 시료 34의 기억 소자로 했다.
다음에, 기억용 박막(4)의 기초로 되는 하부 전극(2)에, 비정질 구조를 갖는 WN을 이용하여, 도 39에 도시한 구조의 기억 소자(30)를 제작했다.
실리콘 기판 상에, 스퍼터링에 의해, 기억용 박막(4)의 기초로 되는 하부 전극(2)으로서 WN막을 25㎚의 막 두께로 퇴적했다. 이 때, 스퍼터링의 조건을 제어함으로써, 비정질의 WN막을 형성할 수 있다.
계속해서, 마그네트론 스퍼터링 장치를 이용하여, Cu막을 8㎚의 막 두께로 형성하고, 계속해서, Ar 가스 도입에 의한 스퍼터링 방법에 의해, GeTeGd를 20㎚의 막 두께로 형성하여, 기억용 박막(4)으로 되는 적층막을 형성했다.
다음에, 적층막을 피복하여 포토레지스트를 형성하고, 그 후, 포토리소그래피 기술에 의해, 노광과 현상을 행하여 적층막 상의 포토레지스트에 개구(관통 홀)를 형성했다. 개구(관통 홀)의 크기는 세로 2㎛, 가로 2㎛로 했다.
그 후, 진공중 270℃에 있어서 열처리를 행하고, 포토레지스트를 변질시켜, 온도나 에칭 등에 대하여 안정된 하드큐어 레지스트로서, 절연층(5)막을 형성했다. 이 열 처리에 의해, 포토레지스트를 경화시키는 효과 외에, 기억용 박막(4) 내의 구조를 열 평형 상태로 하여 안정된 층 구조를 형성하는 효과와, 기억용 박막(4) 내에 산소 원소를 도입하여 희토류 산화층을 형성하는 효과를 갖는다. 또한, 절연층(5)에 하드큐어 레지스트를 이용한 것은, 실험상 간편하게 형성할 수 있기 때문이고, 제품을 제조하는 경우에는, 다른 재료(실리콘 산화막 등)를 절연층(5)에 이용하는 것이 좋다.
다음에, 상부 전극(6)으로서 WN막을 15㎚의 막 두께로 성막했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 이용하여, 하드큐어 레지스트로 이루어지는 절연층(5) 상에 퇴적한 상부 전극(6)을, 50㎛×50㎛의 크기로 패터닝했다.
이러한 구조의 기억 소자(30)를 제작하여, 시료 35의 기억 소자(30)로 했다.
여기서, 시료 35의 기억 소자(30)를, 오제 전자 분광(AES)법을 이용하여, 깊이 방향으로 조성 분석했다. 깊이 방향의 조성 분석은 기억 소자(30)의 상부 전극(6) 측으로부터 Ar 이온을 조사하여, 스퍼터링의 효과로 표면을 깎으면서, 최외측 표면의 조성 분석을 AES법에 의해 행하였다.
얻어진 분석 결과를, 도 40A 내지 도 40C에 도시한다. 횡축은 Ar 스퍼터링 시간(분)을 나타내고 있고, 기억 소자(30)의 깊이에 대응하고 있다. 종축은 각 원소의 조성 분포(%)를 나타내고 있다. 도 40A는 W와 N의 분포를 도시하고, 도 40B는 Gd와 O의 분포를 도시하고, 도 40C는 Cu와 Te와 Ge의 분포를 도시하고 있다. 이들 도면은 동시에 얻어진 조성 분석 결과를, 몇 개의 원소마다 나누어 표시한 것이다.
도 40A 내지 도 40C에 도시하는 깊이 방향의 조성 분석 결과로부터, 기억 소자(30)의 기억용 박막(4)이, 하부 전극(2) 측의 Cu-Te-Ge를 주성분으로 하는 층(금속 칼코게나이드층)(4A)과, 상부 전극(6) 측의 Gd-O를 주성분으로 하는 층(희토류 산화층)(4B)으로 구성되고, 또한 기억용 박막(4) 내에 조성 구배를 갖고 있는 것이 관찰된다.
이와 같이, 막 두께 방향으로 재료 조성의 구배가 생기는 이유는, 성막 후의 Gd(희토류 금속 원소)가 매우 화학적으로 활성이고, 기억용 박막(4) 중을 확산하여 산소 농도가 높은 표면측으로 이동하여, 산화물층을 형성하는 점과, CU(금속 원소)는 칼코게나이드 원소(Te, S, Se)와 용이하게 결합하여 화합물을 형성하는 점 때문이다.
이와 같이 조성 구배를 갖는 경우에는, 비연속적으로 조성이 변화하는 계면을 갖는 경우와 비교하여, 계면 상태에 둔감한 막을 형성하는 것이 가능하고, 양산 시의 프로세스가 용이해진다고 하는 이점을 갖는다. 우선, 열 평형 상태의 구조를 이용하기 위해서, 제조 프로세스의 변동에 대하여 영향을 받기 어렵다고 하는 이점을 갖는다.
또한, 도 40B의 희토류 원소인 Gd의 조성 분포에 주목하면, 금속 칼코게나이드층(4A) 내에서는, 막 두께 방향에 대하여 조성 구배를 갖고 있는 것을 알 수 있다. 이 금속 칼코게나이드층(4A)에 존재하는 희토류 원소의 작용에 의해서, 칼코게나이드의 결정화 온도가 상승하고, 고온 환경하에서의 결정화를 억제할 수 있다.
그 결과, 기억 소자(30)는, 고온 환경하에 있어서, 나아가서는 장기 보존 시에 있어서도, 기록된 내용을 안정적으로 유지할 수 있다.
다음에, 시료 34의 기억 소자 및 시료 35의 기억 소자(30)에 대하여, I-V 특성의 측정을 행하였다.
또한, 각각의 기억 소자에 대하여, 하부 전극(2)을 접지 전위(그라운드 전위)에 접속하여, 상부 전극(6)에 마이너스의 전위를 가했다.
그리고, 상부 전극(6)에 인가하는 부전위를 0V로부터 감소시켜, 전류의 변화를 측정했다. 단, 전류가 1㎃에 달한 곳에서 전류 리미터가 동작하도록 설정해 놓고, 그 이상은 상부 전극에 인가하는 부전위, 즉 기억 소자에 가해지는 전압이 증가하지 않도록 설정했다.
또한, 전류가 1㎃에 달하여 전류 리미터가 동작한 상태로부터, 상부 전극(6)에 인가하는 부전위를 0V까지 감소시켜 가, 전류의 변화를 측정했다. 계속해서, 이번에는 반대로 상부 전극(6)에 정전위를 인가하고, 전류가 감소하고, 전류가 거의 흐르지 않게 되는 전압까지 정전위를 증가시킨 후에, 다시 0 전위로 복귀하는 조작을 행하였다. 그리고, 이 조작을 8회 반복했다.
시료 34의 I-V 특성의 측정 결과를 도 41에 도시하고, 시료 35의 I-V 특성의 측정 결과를 도 42에 도시한다.
도 41 및 도 42로부터, 어느 기억 소자라도, 초기는 저항치가 높고, 기억 소자가 OFF 상태에 있고, 전압이 마이너스 방향으로 증가함으로써, 어떤 임계치 전압(스위칭 전압) 이상의 부분에서 급격히 전류가 증가한다. 즉 기억 소자의 저항치가 낮아져, ON 상태로 천이하는 것을 알 수 있다. 이에 의해, 정보가 기록되는 것을 알 수 있다.
한편, 그 후, 전압을 감소시키더라도, 일정 저항치를 유지한 그대로이고, 즉, 기억 소자의 ON 상태가 유지되고, 기록된 정보가 유지되는 것을 알 수 있다.
그리고, 어느 시료도, 전압 V=0.1V의 개소에서의 OFF 상태의 저항치는 약 2MΩ, ON 상태의 저항치는 약 100kΩ였다.
또한, 도 41 및 도 42에 도시된 바와 같이, 역 극성의 전압 V, 즉 상부 전극에 정전위(+ 전위)를 인가하고, 기판(1)의 이면측을 접지 전위(그라운드 전위)에 접속하여, V=0.3V 이상의 정전위를 인가한 후에, 다시 0V로 함으로써, 저항치가 초기의 OFF 상태의 고 저항의 상태로 되돌아가는 것이 확인되었다. 즉 기억 소자에 기록한 정보를, 부전압의 인가에 의해 소거할 수 있는 것을 알 수 있다.
그러나, 도 41의 시료 34의 I-V 특성으로부터는, 8회 반복하여 기억·소거를 행했을 때의 각 회의 스위칭 전압에 변동이 관찰된다.
그래서, 계속해서, 이 시료 34의 기억 소자의 단면 구조를, 투과 전자 현미경(TEM)에 의해 해석했다. 사용한 TEM은 전계 방출형의 전자총을 구비하고, 관찰 샘플 상에서 전자선을 1㎚∼5㎚ 직경 정도의 크기까지 수속할 수 있는 구성이다.
시료 34의 기억 소자의 단면 TEM 상(像)을 도 43A에 도시하고, 이 TEM 상의 구조를 설명하는 개략 구성도를 도 43B에 도시한다. 기억용 박막(4)은 기초의 하부 전극(2) 측의 Cu-Te를 주성분으로 하는 층(4A)과, 상부 전극(6) 측의 Gd-O를 주성분으로 하는 층(4B)으로 나뉘어져 있다.
그리고, 도 43A 중의 X점(하부 전극(2))에 전자선을 5㎚ 직경으로 수속시켜 얻어진 전자 회절 도형(나노 에리어 디프랙션)을 도 44C에 도시한다. 또한, 도 43A 중의 Y점(기억용 박막(4)의 Cu-Te를 주성분으로 하는 층(4A))에 전자선을 5㎚ 직경으로 수속시켜 얻어진 전자 회절 도형(나노 에리어 디프랙션)을 도 44D에 도시한다.
도 43A 및 도 43B로부터, 기초의 하부 전극(2)과 기억용 박막(4)의 계면은 평탄한 데 대하여, 기억용 박막(4)과 상부 전극(6)의 계면에서는 거칠기가 현저하다는 것을 알 수 있다. 기초의 하부 전극(2) 및 기억용 박막(4)의 구조는, 각각의 전자 회절 도형으로부터 판단할 수 있다.
도 44C에 도시하는 기초의 하부 전극(2)의 전자 회절 도형에서는, 스폿 형상의 회절 피크가 얻어지고, 이 기초의 하부 전극(2)이 결정질의 구조를 갖고 있는 것을 알 수 있다.
또한, 도 44D에 도시하는 기억용 박막(4)의 하부의 층(금속 칼코게나이드층)(4A)의 전자 회절 도형에서도, 스폿 형상의 회절 피크가 얻어지고, 이 층이 결정질의 구조를 갖고 있는 것을 알 수 있다.
따라서, 시료 34의 기억 소자와 같이, 기초의 하부 전극(2)이, 규칙 바르게 원자가 배열한 결정질의 구조를 갖는 경우에는, 기억 소자를 제조할 때에, 이하의 현상이 발생한다고 생각된다.
우선, 기초 표면의 원자 단계를 핵으로 하여, 기억용 박막(4) 내의 금속 칼코게나이드층(4A)이, 부분적으로 결정화된다.
이에 의해, 칼코게나이드층(4A)에서는, 비정질 구조를 갖는 영역과 결정질 구조를 갖는 영역이 혼재한다. 칼코게나이드층(4A) 내의 결정학적인 구조의 불균일한 분포는, 기억용 박막(4)의 거칠기를 증대시켜, 기억용 박막(4)과 상부 전극(6)의 계면에서의 전계 분포를 불균일하게 한다.
그 결과, 희토류 산화막 중에의 금속 원소의 확산이 시작되는 스위칭 전압이 불안정하여진다. 혹은, 금속 칼코게나이드의 이온 전도체로서의 성질(예를 들면 금속 원소의 이동도)에 불균일한 분포를 발생하기 때문에, 전압을 인가했을 때에, 희토류 산화막 중에 금속 원소의 확산 진행 정도에 변동을 발생한다.
결과적으로, 반복하여 기억·소거 시의 스위칭 전압의 변동을 발생하여 버린다.
또한, 시료 34에서는, 기초의 하부 전극(2)의 재료로서, 체심 입법 격자의 결정 구조를 갖는 TiW를 이용했지만, 다른 결정질 구조를 갖는 재료를 하부 전극(2)에 이용한 경우에도, 마찬가지의 결과로 된다.
한편, 도 42에 도시하는 시료 35의 I-V 특성에 있어서, 고 저항 상태로부터 저 저항 상태로 스위칭할 때에 필요한 스위칭 전압에 주목하면, 도 41에 도시한 시료 34의 I-V 특성과 비교하여, 반복하여 기억·소거를 행했을 때의 스위칭 전압의 변동이 개선되어 있는 것을 알 수 있다.
계속해서, 이 시료 35의 기억 소자(30)의 단면 구조를, TEM에 의해 해석했다. 사용한 TEM은, 전계 방출형의 전자총을 구비하고, 관찰 샘플 상에서 전자선을 1nm∼5㎚ 직경 정도의 크기까지 수속할 수 있는 구성이다.
시료 35의 기억 소자의 단면 TEM 상을 도 45A에 도시하고, 이 TEM 상의 구조를 설명하는 개략 구성도를 도 45B에 도시한다. 기억용 박막(4)은, 기초의 하부 전극(2) 측의 Cu-Te를 주성분으로 하는 층(4A)과, 상부 전극(6) 측의 Gd-O를 주성분으로 하는 층(4B)으로 나뉘어져 있다.
그리고, 도 45A 중의 W점(하부 전극(2))에 전자선을 5㎚ 직경으로 수속시켜 얻어진 전자 회절 도형(나노 에리어 디프랙션)을 도 46C에 도시한다. 또한, 도 45A 중의 Z점(기억용 박막(4)의 Cu-Te를 주성분으로 하는 층(4A))에 전자선을 5㎚ 직경으로 수속시켜 얻어진 전자 회절 도형(나노 에리어 디프랙션)을 도 46D에 도시한다.
도 45A 및 도 45B로부터, 시료 34와 비교하여, 기억용 박막(4)과 상부 전극(6)의 계면의 거칠기가 현저히 개선되어 있는 것을 알 수 있다. 기초의 하부 전극(2) 및 기억용 박막(4)의 구조는, 각각의 전자 회절 도형으로부터 판단할 수 있다.
도 46C에 도시하는 기초의 하부 전극(2)의 전자 회절 도형에서는, 회절상의 위치가 명확하지 않고, 폭넓은 분포를 갖는 광륜 형상의 패턴(이하, 헤일로 패턴이라고 함)이 얻어져, 기초의 하부 전극(2)이 비정질 구조를 갖고 있는 것을 알 수 있다.
또한, 도 46D에 도시하는 기억용 박막(4)의 하부의 층(금속 칼코게나이드층)(4A)의 전자 회절 도형에서도, 헤일로 패턴이 얻어지고, 이 층이 비정질 구조를 갖고 있는 것을 알 수 있다.
따라서, 시료 35의 기억 소자(30)와 같이, 기초의 하부 전극(2)이, 비정질의 구조를 갖는 경우에는, 기억 소자를 제조할 때에, 이하의 현상이 발생한다고 생각된다.
우선, 기초 재료 상에 결정 성장의 핵으로 되는 부분이 없기 때문에, 기억용 박막(4) 내의 금속 칼코게나이드층(4A)에서는, 부분적인 결정화가 발생하는 일이 없고, 본래 안정된 구조인 비정질 구조를 갖는다.
이에 의해, 칼코게나이드층(4A) 및 상부의 희토류 산화층(4B)이, 균일하고 평탄한 구조를 갖게 된다.
그 결과, 기억용 박막(4)과 상부 전극(6)의 계면이 평탄하게 되기 때문에, 기억용 박막(4) 내의 전계 분포가 균일해지고, 희토류 산화막 중에의 금속 원소의 확산이 시작되는 스위칭 전압이 안정된 값을 갖게 된다. 혹은, 금속 칼코게나이드의 이온 전도체로서의 성질(예를 들면 금속 원소의 전도율)에 균일한 분포로 되기 때문에, 전압을 인가했을 때에, 희토류 산화막 중에 금속 원소의 확산의 진행 정도가 같아진다.
결과적으로, 반복하여 기억·소거 시의 스위칭 전압이 균일해진다.
또한, 시료 35에서는, 기초의 하부 전극(2)의 재료로서, 비정질 구조를 갖는 WN을 이용했지만, 다른 비정질 구조를 갖는 재료를 하부 전극(2)에 이용한 경우에도 마찬가지의 효과가 보인다.
즉, 반복하여 기억·소거 시의 스위칭 전압을 균일하게 하는 효과는, 재료에 의존하는 것이 아니라, 기초 재료의 결정학적인 구조에만 의존하는 것이다.
또한, 상술한 시료 34에 도시한 바와 같이, 결정질 구조의 기초상에 제작한 금속 칼코게나이드층의 결정학적 구조의 불균일은, 금속 칼코게나이드층의 거칠기 증대, 및 금속 칼코게나이드층의 이온 전도체로서의 성질(예를 들면, 금속 원소의 이동도)의 불균일을 생기게 하고, 그 결과로서, 스위칭 전압의 변동을 증대시킨다.
따라서, 금속 칼코게나이드층의 결정학적인 구조의 불균일을 현저히 개선하는, 비정질 구조의 기초 재료를 채용함으로서, 금속 칼코게나이드층을 기억용 박막 내에 포함하는 모든 기억 소자에 있어서, 예를 들면, 희토류 산화층을 포함하지 않는 경우에 있어서도, 스위칭 전압 등의 소자 특성의 변동 저감에 효과가 있는 것이다.
그런데, 컴퓨터 등의 정보 기기에 있어서는, 재생용의 기억 소자로서, 단기간에 납품이 가능하다고 하는 특징을 갖는 소위 ROM이 이용되고 있다.
또한, 재기입이 불필요한 정보를 기록할 때에 이용하는 한번만 기록이 가능한 기억 소자로서, 소위 PROM(Progmmable ROM)이 이용되고 있다.
이 PROM으로서는 다양한 종류가 알려져 있는데, 전형적인 소자로서는 안티퓨즈 ROM이 알려져 있다. 이 안티퓨즈 ROM은, 전극 사이에, 비정질 Si(Zhang, G 외, "On-state reliability of amorphous Silicon antifuses", Electron Devices Meeting, 1995., International, 10-13 Dec.1995.p 10-13 참조), 또는, AlN이나 SiN 등의 질화물(W.T.Li 외, "A comparative study of the on-off switching behavior of metal-insulalor-metal antifuses", IEEE Electron Device Letters, vol.21, 2000, p 295 참조), 혹은 SiO2 등의 산화물로 이루어지는 막이 삽입된 구성으로 되어 있고, 저항치가 고 저항인 초기의 절연 상태에 전압을 인가함으로써, 전극 사이에 삽입된 막 내에 절연 파괴를 생기게 하여, 저항치를 저 저항으로 천이시켜 기록을 행하는 것이다.
이와 같은 기억 소자는, 기억 소자를 전기적으로 분리하기 위해서, 소위 액세스 트랜지스터라고 불리는 MOS형의 트랜지스터와 접속된 형태로 기억 셀이 형성되어 있다. 그리고, 이 기억 셀이 복수 배치된 기억 셀 어레이에 의해, 기억 장치가 구성되어 있다.
상술한 안티퓨즈 ROM에서는, 절연 파괴 전압으로서 수 V의 전압이 필요하고, 또한 ㎃ 오더의 전류를 흘리지 않으면, 기록 후의 저 저항 상태가 경시 변화에 의해 기록 전의 고 저항 상태로 되돌아가 버린다고 하는, 소위 스위치 오프 현상이 발생한다. 이 때문에, 안정된 기록을 행하기 위해서는, ㎃ 오더의 전류가 필요하게 되어 있다.
즉, 전극 사이에 삽입된, 비정질 실리콘, AlN이나 SiN 등의 질화물, SiO2 등의 산화물로 이루어지는 막은, 막 두께가 십 수 ㎚ 내지 수 십 ㎚로 두껍기 때문에, 스위치 현상을 발생하기 쉽고, 저항치를 안정적으로 유지할 수 없다.
이들 막을 얇게 하는 경우도 생각되지만, 예를 들면 SiO2막을 얇게 한 경우에는, 막 두께의 변동이나 누설 전류가 커져, 특성이 안정된 박막을 얻을 수는 없다.
또한, MOS형의 트랜지스터는, 반도체 미세 가공 기술의 진전과 함께 트랜지스터 사이즈가 작게 되어 오고 있고, 이에 의해서, 트랜지스터를 흐르는 전류도 작게 되어 오고 있기 때문에, 예를 들면, 게이트 폭이 0.1㎛의 MOS형의 트랜지스터에서는, 대략 0.1㎃ 정도의 전류밖에 흘릴 수 없어, 충분히 안정된 기록을 행할 수 없다.
또한, 안티퓨즈 ROM에서는, 절연 파괴를 원리로서 정보의 기록을 행하고 있고, 이 절연 파괴는 국소적으로 발생하는 현상이기 때문에, 기억 소자의 사이즈가 작아지더라도 대폭적인 기록 전류의 저감은 기대할 수 없다.
이에 대하여, 선택 소자로서, MOS형의 트랜지스터가 아니라, 예를 들면, 비정질 실리콘에 의한 pn 다이오드를 이용하는 구성도 알려져 있다. 이러한 구성은 MOS형의 트랜지스터를 이용하지 않기 때문에, 동일 기판 상에 기억 셀 어레이를 적층하는 것이 용이하고, 기억 용량을 늘리는 것이 가능하다.
그러나, pn 다이오드를 이용하고 있기 때문에, 다이오드로서 기능시키기 위해서는, 기억 소자 사이즈로서 공핍층을 형성하기 위한 막 두께(대략 100nm) 이상의 두께가 필요하고, 기록 소자 사이즈를 예를 들면 50㎚ 이하로 하는 경우에 가공이 곤란해진다.
또한, 판독 시에 pn 다이오드를 ON시킬 필요가 있고, 적어도, pn 다이오드의 임계치 전압(대략 0.7V) 이상의 전압을 필요로 하기 때문에, 판독 시의 소비 전력을 억제하는 것이 어렵다.
선택 소자로서 이용하는 다이오드로서는, 이 밖에도 쇼트 키 다이오드나 칼코게나이드 반도체를 이용한 다이오드 등을 들 수 있다.
그러나, 쇼트 키 다이오드를 이용한 경우에는, pn 다이오드를 이용한 경우와 마찬가지로 막 두께의 문제나 전류 전압 특성의 온도 변화가 현저하다고 하는 문제가 있다. 또한, 칼코게나이드 반도체를 이용한 경우에는, 비정질 칼코게나이드의 결정화 온도가 대략 200℃∼300℃이고, 통상의 반도체 프로세스에 대하여 충분한 열 내성을 얻는 것이 엄격하다.
상술한 점을 감안하여, PROM 등의 한번만 기록이 가능한 기억 장치에 있어서, 정보의 기록을 충분히 안정적으로 행하는 것을 가능하게 하는 구성의 기억 소자의 실시 형태를 다음에 나타낸다.
다음에, 본 발명의 또 다른 실시 형태로서, 기억 소자의 개략 구성도(단면도)를, 도 47에 도시한다.
본 실시 형태는 본 발명의 기억 소자를, 한번만 기록이 가능한 기억 소자에 적용한 것이다.
이 기억 소자(40)는 고 전기 전도도의 기판(1), 예를 들면 P형의 고 농도의 불순물이 도핑된 (P++의) 실리콘 기판(1) 상에 하부 전극(2)이 형성되고, 이 하부 전극(2) 상에 기억용 박막(4)이 형성되고, 이 기억용 박막(4) 상의 절연층(5)에 형성된 개구를 통하여 기억용 박막(4)에 접속하도록 상부 전극(6)이 형성되어 구성되어 있다.
즉, 이 기억 소자(40)는 도 1의 기억 소자(10)의 이온원층(3)이 없고, 하부 전극(2) 상에 기억용 박막(4)이 직접 형성된 구성으로 되어 있다.
하부 전극(2)에는 반도체 프로세스에 이용되는 배선 재료, 예를 들면 TiW, Ti, W, WN, Cu, Al, Mo, Ta, 실리사이드 등을 이용할 수 있다.
이 하부 전극(2)에, 예를 들면 TiW막을 이용한 경우에는, 막 두께를 예를 들면 10㎚∼100㎚의 범위로 하면 된다.
기억용 박막(4)은 희토류 원소 중, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Y 중에서 선택되는, 1 종류 혹은 복수 종류의 희토류 원소의 산화물로 이루어지는 박막(희토류 산화물 박막)을 이용한다.
이 기억용 박막(4)은, 통상 절연 재료이기 때문에, 예를 들면 막 두께 0.5㎚∼5.0㎚으로 얇게 하여, 전류를 흘리는 것에 의해 절연 파괴시킬 수 있도록 한다. 또한, 막 두께의 상한을 5.0㎚로 했지만, 이 막 두께의 상한은, 절연 파괴 전압(기록 전압)의 크기(예를 들면 4V∼6V) 등을 고려해도, 대략 10㎚ 이하이면 문제없는 것으로 추측된다.
또한, 이 기억용 박막(4)에 있어서의 산소의 조성은, 통상은 희토류 원소(RE)에 대하여 RE2O3이라고 하는 조성을 형성하지만, 여기서는, 비정질막이고, 반도체 영역의 도전율 이하의 전기적 성질을 갖고 있으면 충분하기 때문에, 반드시 이러한 조성에 한정되지는 않고, 예를 들면, REOx(0.5<x≤1.5)여도 상관없다.
또한, 이 기억용 박막(4)에는 예를 들면, Ge, Si, Te, S, Se, Sb, Ti, W, Cu, Ag, Zn, Fe, Co, P, N, H 등의, 희토류 원소 이외의 원소가 미리 함유되어 있더라도 상관없다.
상술한 재료로 이루어지는 기억용 박막(4)은, 전압 펄스 혹은 전류 펄스가 인가됨으로써, 임피던스(저항치)가 변화하는 특성을 갖는다.
절연층(5)에는 예를 들면 하드큐어 처리된 포토레지스트, 반도체 장치에 일반적으로 이용되는 SiO2나 Si3N4, 그 밖의 재료, 예를 들면 SiON, SiOF, Al2O3, Ta2O5, HfO2, ZrO2 등의 무기 재료, 불소계 유기 재료, 방향족 유기 재료 등을 이용할 수 있다.
상부 전극(6)에는 하부 전극(2)과 마찬가지로, 통상의 반도체 배선 재료가 이용된다.
도 47에 도시하는 본 실시 형태의 기억 소자(40)에서는, 다음과 같이 동작시켜, 정보의 기록을 행할 수 있다.
우선, 희토류 산화물 박막(4)의 상하에 마련된 하부 전극(2) 및 상부 전극(6)의 2개의 전극에 전압을 인가한다. 이에 의해, 인가된 전압이 절연 내압 이상의 경우에는, 희토류 산화물 박막(4) 내에서 절연 파괴가 발생하고, 희토류 산화물 박막(4) 내를 전류가 흐름으로써 희토류 산화물 박막(4)의 저항치가 낮아진다. 희토류 산화물 박막(4) 이외의 각 층은, 희토류 산화물 박막(4)의 기록 전의 저항치에 비교하여, 원래 저항치가 낮기 때문에, 희토류 산화물 박막(4)의 저항치를 낮게 함으로써, 기억 소자(40) 전체의 전압치도 낮게 할 수 있다.
그 후, 하부 전극(2) 및 상부 전극(6)에의 전압을 제거하여, 기억 소자(40)에 걸리는 전압을 없애면, 저항치가 낮아진 상태로 유지된다. 이에 의해, 정보를 기록하는 것이 가능해진다. 이 때, 매우 미소한 전류로 기록을 행하는 것이 가능하게 된다.
그리고, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바꿀 수 있다.
여기서, 상술한 바와 같이, 희토류 산화물 박막(4)을 삽입한 경우에, 대단히 미소한 전류로 안정된 기록을 행할 수 있는 것은, 희토류 산화물 박막(4)의 절연 내압이 매우 높고, 0.5nm∼5.0nm으로 매우 얇은 막 두께로 충분히 높은 저항 상태를 안정적으로 유지하는 것이 가능한 점, 또한, 희상류 산화물 박막(4)의 막 두께가 매우 얇고, 절연 파괴에 의한 희토류 산화물 박막(4) 내부에의 전극 재료의 확산이 발생한 경우에, 극히 미량의 확산에 의해서도 충분히 저항치를 낮게 하는 것이 가능한 점, 등이 생각된다.
또한, 이에 덧붙여서, 희토류 산화물 박막(4)의 융점이 2000℃ 이상이고 열적으로 안정되고, 온도 부하 시, 산소 원자의 확산 등에 의한 절연 파괴 후의 절연 특성의 수복이 용이하게 행해지지 않기 때문에(즉, 절연 파괴가 원래대로 돌아가기 어렵기 때문에), 상술한 바와 같이, 전압의 인가에 의한 정보의 기록 과정에서, 예를 들면 「0」으로부터 「1」로 바꾸는 만큼의, 소위 한번만 정보의 기록이 가능한 구성을 얻을 수 있다.
여기서, 도 47에 도시한 구성의 기억 소자(40)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
우선, 전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 하부 전극(2), 예를 들면 TiW막을 퇴적한다.
다음에, 희토류 산화물 박막(4), 예를 들면 Gd2O3막을 형성한다.
다음에, 희토류 산화물 박막(4)을 피복하여 절연층(5)을 형성한 후에, 포토리소그래피에 의해 절연층(5)의 일부를 제거하여, 희토류 산화물 박막(4)에의 컨택트부를 형성한다.
계속해서, 예를 들면 마그네트론 스퍼터링 장치에 의해서, 상부 전극(6)으로서, 예를 들면 TiW막을 성막한다.
그 후, TiW막을, 예를 들면 플라즈마 에칭 등에 의해 패터닝한다. 플라즈마 에칭 외에는, 이온밀링, RIE(반응성 이온 에칭) 등의 에칭 방법을 이용하여 패터닝을 행할 수 있다.
이와 같이 해서, 도 47에 도시한 기억 소자(40)를 제조할 수 있다.
상술한 실시 형태의 기억 소자(40)의 구성에 따르면, 하부 전극(2)과 상부 전극(6)의 사이에 희토류 산화물 박막(4)을 삽입하여 구성함으로써, 열적으로 안정되고, 대단히 미소한 전류를 흘림으로써 정보의 기록을 행할 수 있기 때문에, 종래와 같이, 기록 후의 저항치가 기록 전의 저항치로 되돌아가 버린다고 하는 스위치 오프 현상을 방지할 수 있고, 기록 후의 저항치를 일정하게 유지할 수 있다.
따라서, 예를 들면, 하부 전극과 상부 전극의 사이에, 비정질 Si, AlN이나 SiN 등의 질화물, 혹은 SiO2막의 산화물로 이루어지는 막을 삽입한 구성의 종래의 기억 소자인 경우에 비하여, 정보의 기록을 안정적으로 행하는 것이 가능하게 된다.
또한, 기억 소자(40)의 저항치의 변화, 특히 희토류 산화물 박막(4)의 저항치의 변화를 이용하여 정보의 기억을 행하고 있기 때문에, 기억 소자(40)를 미세화해 간 경우에도, 정보의 기록이나 기록한 정보의 보존이 용이하게 된다.
또한, 본 실시 형태의 기억 소자(40)에 따르면, 하부 전극(2), 희토류 산화물 박막(4), 상부 전극(6)을, 어느 것이나 스퍼터링이 가능한 재료로 구성하는 것이 가능하다. 예를 들면, 각 층의 재료에 적응한 조성으로 이루어지는 타깃을 이용하여, 스퍼터링을 행하면 된다. 또한, 동일한 스퍼터링 장치 내에서, 타깃을 교환함으로써, 연속하여 성막하는 것도 가능하다.
상술한 실시 형태의 기억 소자(40)를, 다수 매트릭스 형상으로 배치함으로서, 기억 장치를 구성할 수 있다.
각 기억 소자(40)에 대하여, 그 하부 전극(2) 측에 접속된 배선과, 그 상부 전극(6) 측에 접속된 배선을 마련하고, 예를 들면 이들 배선의 교차점 부근에 기억 소자(40)가 배치되도록 하면 된다.
또한, 도시하지 않지만, 예를 들면 하부 전극(2)을 행 방향의 메모리 셀에 공통하여 형성하고, 상부 전극(6)에 접속된 배선을 열 방향의 메모리 셀에 공통하여 형성하고, 전위를 인가하여 전류를 흘리는 하부 전극(2)과 상부 전극(6)에 접속된 배선을 선택함으로써, 기록을 행해야 할 기억 셀을 선택하고, 이 기억 셀의 기억 소자(40)에 전류를 흘려, 정보의 기록을 행하도록 하는 것도 가능하다.
상술한 실시 형태의 기억 소자(40)는 열적으로 안정되고, 매우 미소한 전류로 정보의 기록을 행할 수 있고, 안정적으로 정보의 기록을 행하는 것이 가능하게 되기 때문에, 이러한 기억 소자(40)를 이용하여 기억 장치를 구성함으로써, 소비 전력이 적은 구성의 기억 장치를 얻을 수 있다.
다음에, 본 발명의 기억 소자의 또 다른 실시 형태를 설명한다.
상술한 실시 형태의 기억 소자(40)에서는, 도 47에 도시한 바와 같이, 하부 전극(2)과 상부 전극(6)의 사이에, 희토류 산화물을 포함하는 기억용 박막(4)(희토류 산화물 박막)만을 삽입한 구성으로 했지만, 본 실시 형태의 기억 소자(101)에서는, 도 48에 도시한 바와 같이, 하부 전극(2)과 상부 전극(6)의 사이에, 희상류 산화물 박막(4) 외에, 적어도, 칼코게나이드 원소(Te, Se, S)를 포함하는 박막(7)을 삽입하여 구성한다. 도 48에 도시하는 경우에서는, 하부 전극(2)과 기억용 박막(4)의 사이에 칼코게나이드 원소를 함유하는 박막(7)이 삽입된 구성이다.
또한, 그 밖의 구성은 도 47에 도시한 기억 소자(40)와 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙여 중복 설명을 생략한다.
본 실시 형태의 기억 소자(101)에서는 다음과 같이 동작시켜, 정보의 기록을 행할 수 있다.
본 실시 형태의 기억 소자(101)의 경우, 칼코게나이드 원소를 함유하는 박막(7)과 접하고 있는 전극(2) 측이 플러스, 희토류 산화물 박막(4)과 접하고 있는 전극(6) 측이 마이너스로 되도록 전압을 인가한다.
이와 같이 전압을 인가함으로써, 인가 전압이 절연 내압 이상인 경우에는, 희토류 산화물 박막(4)과 칼코게나이드 원소를 함유하는 박막(7)으로 이루어지는 적층막(8) 내에서 절연 파괴가 발생하고, 이 적층막(8) 내를 전류가 흐름으로써 적층막(8)의 저항치가 낮아진다. 적층막(8) 이외의 각 층은, 적층막(8)의 기록 전의 저항치에 비하여, 원래 저항치가 낮기 때문에, 적층막(8)의 저항치를 낮게 함으로써, 기억 소자(101) 전체의 저항치도 낮게 할 수 있다.
그 후, 하부 전극(2) 및 상부 전극(6)에의 전압을 제거하여, 기억 소자(101)에 걸리는 전압을 없애면, 저항치가 낮아진 상태로 유지된다. 이에 의해, 정보를 기록하는 것이 가능하게 된다. 이 때, 본 실시 형태의 기억 소자(101)에서는, 후술하는 실험 20으로 나타낸 바와 같이, 기록 후의 저항치가 저항성이 아니라, 전압에 의존한 비선형성을 나타내어, 소위 다이오드 특성을 얻을 수 있다.
그리고, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 대응시키면, 전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바꿀 수 있다.
이와 같이, 매우 미소한 전류로 기록을 행하는 것이 가능해지는 것이나, 한번만 정보의 기록이 가능한 구성으로 할 수 있는 것은, 상술한 실시 형태의 기억 소자(40)와 마찬가지이다.
또한, 도 48에 도시하는 본 실시 형태의 기억 소자(101)를 제조하는 경우에는, 상술한, 기억 소자(40)를 제조하는 공정에 대하여, 희토류 산화물 박막(4)을 형성하기 전에, 칼코게나이드 원소를 함유하는 박막(7)을 하부 전극(2) 상에 형성한다. 그리고, 그 이후는 기억 소자(40)의 경우와 마찬가지로, 박막(7) 상에, 희토류 산화물 박막(4), 절연층(5), 상부 전극(6) 등을 순으로 형성한다.
본 실시 형태에 있어서도, 기억 소자(101)를 다수 매트릭스 형상으로 배치함으로써, 기억 장치를 구성 할 수 있다. 이러한 구성의 등가 회로도를 도 49에 도시한다.
이 기억 장치(11)에서는, 각 기억 소자(101)에 대하여, 하부 전극(2) 및 상부 전극(6) 측에 각각 배선(워드선 W, 비트선 B)이 접속되고, 이들 배선의 교차점 부근에 기억 소자(101)가 배치된 구성으로 되어 있다.
예를 들면, 하부 전극(2)에 접속된 워드선 W가 행 방향의 기억 셀(12)에 공통하여 형성되고, 상부 전극(5)에 접속된 비트선 B가 열 방향의 기억 셀(12)에 공통하여 형성되어 있다. 그리고, 전위를 인가하여 전류를 흘리는 하부 전극(2)과 배선(비트선 또는 워드선)을 선택함으로써, 그 교점에 위치하는 기록을 행해야 할 기억 셀(2)을 선택하고, 이 기억 셀(12)의 기억 소자(101)에 전류를 흘려, 정보의 기록을 행하는 구성으로 되어 있다.
여기서, 본 실시 형태의 기억 소자(101)의 경우, 상술한 바와 같이, 정보의 기록을 행할 때에, 칼코게나이드 원소를 함유하는 박막(7)과 접하고 있는 하부 전극(2) 측이 플러스, 희토류 산화물 박막(4)과 접하고 있는 상부 전극(6) 측이 마이너스로 되도록 전압이 인가됨으로써, 다이오드 특성을 얻을 수 있기 때문에, 예를 들면 MOS형의 트랜지스터를 각 기억 셀(12) 내에 마련하지 않더라도, 각 기록 셀(12)을 전기적으로 분리할 수 있다.
따라서, 본 실시 형태의 기억 소자(101)를 이용하여 기억 장치(11)를 구성한 경우, 도 49에 도시한 바와 같이, 기억 소자(101)와 다이오드(13)가 직렬로 접속된 형태로 기억 셀(12)을 구성할 수 있다.
본 실시 형태의 기억 소자(101)의 구성에 따르면, 하부 전극(2)과 상부 전극(6)의 사이에, 희토류 산화물을 포함하는 기억용 박막(4)과, 적어도 칼코게나이드를 포함하는 박막(7)으로 이루어지는 적층막(8)을 삽입하고 있음으로써, 상술한 실시 형태의 경우와 마찬가지로, 열적으로 안정되고, 대단히 미소한 전류로 정보의 기록을 행할 수 있다.
이에 의해, 전극 사이에, 비정질 Si, AlN이나 SiN 등의 질화물, 혹은 Si02 등의 산화물로 이루어지는 막을 삽입한 종래의 기억 소자의 구성에 비하여 정보의 기록을 안정적으로 행하는 것이 가능하게 된다.
또한, 이러한 구성의 기억 소자(101)에 대하여, 정보의 기록을 행할 때에, 칼코게나이드 원소를 함유하는 박막(7)에 접하는 하부 전극(2) 측이 플러스, 희토류 산화물 박막(4)에 접하는 상부 전극(6) 측이 마이너스로 되도록 전압을 인가하도록 한 경우에는, 상술한 바와 같이, 기록 후의 저항치가 다이오드 특성을 나타내는 구성의 기억 소자를 얻을 수 있다.
따라서, 이러한 기억 소자(101)를 이용하여 기억 셀(12)을 구성하고, 이 기억 셀(12)을 복수 이용하여 도 49에 도시한 바와 같은 기억 장치(11)를 구성한 경우에는, 상술한 다이오드 특성에 의해, 각 기억 셀(12)을 전기적으로 분리할 수 있기 때문에, 선택하지 않은 기억 셀(12)을 흐르는 전류에 의한 판독 시의 노이즈, 소위 크로스토크를 저감하는 것이 가능하게 된다. 이에 의해, 예를 들면 MOS형의 트랜지스터를 이용하지 않고서 기억 셀을 구성하는 것이 가능하게 된다.
이와 같이, MOS형의 트랜지스터가 없는 분만큼, 각 기억 셀(12)의 구성을 간략화할 수 있기 때문에, MOS형의 트랜지스터를 이용한 경우에 비교하여 기억 장치를 소형화할 수 있다. 또한, 크로스 포인트형 기억 셀 어레이를 구성하는 것이 가능하게 되기 때문에, 기록 밀도의 향상을 도모할 수 있는 것 외에, 기판(1) 상에 복수의 기억 셀(12)을 적층하는 것이 가능하고, 높이 방향으로 기억 용량을 향상시키는 것이 가능하게 된다.
또한, 본 실시 형태와는 다른 극성의 전압을 인가한 경우, 즉, 칼코게나이드 원소를 함유하는 박막(7)에 접하는 하부 전극(2) 측이 마이너스, 희토류 산화물 박막(4)에 접하는 상부 전극(6) 측이 플러스로 되도록 전압을 인가한 경우에는, 매우 미소한 전류로 정보의 기록을 행할 수 있지만, 기록 후의 저항치는 다이오드 특성이 아니라 오믹 특성을 나타낸다.
상술한 실시 형태의 기억 소자(101)에서는, 칼코게나이드 원소를 함유하는 박막(7)을 희토류 산화물 박막(4)과 하부 전극(2)의 사이에 배치했지만, 칼코게나이드 원소를 함유하는 박막을 희토류 산화물 박막(4)과 상부 전극(6)의 사이에 배치해도 된다.
이와 같이, 본 발명에서는, 희토류 산화물 박막과, 상부 전극 혹은 하부 전극 중 어느 한쪽의 전극과의 사이에 칼코게나이드 원소를 함유하는 박막을 형성하여 기억 소자를 구성할 수 있다.
또한, 앞의 실시 형태의 기억 소자(30)의 구성(기억용 박막(4)의 기초의 하부 전극(2)을 비정질 재료로 하는 구성)과, 상술한 각 실시 형태의 기억 소자(40, 101)의 구성을 조합하여, 한번만 기록이 가능한 기억 소자를 구성하는 것도 가능하다.
(실시예)
다음에, 상술한 각 실시 형태의 기억 소자(40, 101)를 실제로 각각 제작하여, 특성을 조사했다.
<실험 19>
우선, 전기 전도도가 높은 기판(1), 예를 들면 고 농도의 P형의 불순물이 도핑된 실리콘 기판 상에, 스퍼터링에 의해, 하부 전극(2)으로서 TiW막을 20㎚의 막 두께로 퇴적했다. 이어서, 기억용 박막(4)으로서 비정질 가돌리늄 산화막(비정질 Gd 산화막)을 3.5㎚의 막 두께로 형성했다.
다음에, 비정질 가돌리늄 산화막을 피복하여 포토레지스트를 성막하고, 그 후, 포토리소그래피 기술에 의해, 노광과 현상을 행하여 비정질 가돌리늄 산화막(4) 상의 포토레지스트에 개구(관통 홀)를 형성했다. 개구의 크기는 세로 2㎛, 가로 2㎛로 했다.
그 후, 280℃의 진공중에 있어서 어닐링 처리를 행하고, 포토레지스트를 변질시켜, 온도나 에칭 등에 대하여 안정된 하드큐어 레지스트로서 절연층(5)을 형성했다. 또한, 절연층(5)에 하드큐어 레지스트를 이용한 것은, 실험상 간편하게 형성할 수 있기 때문이고, 제품을 제조하는 경우에 있어서는, 다른 재료(예를 들면 실리콘 산화막 등)를 절연층(5)에 이용하는 것이 좋다.
이어서, 상부 전극(6)으로서 TiW막을 100㎚의 막 두께로 성막했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 이용하여, 하드큐어 레지스트로 이루어지는 절연층(5) 상에 퇴적한 상부 전극(6)을 50㎛×50㎛의 크기로 패터닝했다.
이와 같이 해서 도 48에 도시한 기억 소자(40)를 제작하여, 시료 36의 기억 소자로 했다.
여기서, 시료 36의 기억 소자에 대하여, 하부 전극(2)과 도통하고 있는 저 저항 실리콘 기판(1)의 이면을 접지 전위(그라운드 전위)에 접속하고, 상부 전극(6)에 마이너스의 전위를 가하였다. 그리고, 상부 전극(6)에 인가하는 부전위를 0V로부터 감소시켜, 전류의 변화를 측정했다.
이 경우, 전류가 1㎃에 달한 곳에서 전류 리미터가 동작하도록 설정해 놓고, 그 이상은 상부 전극(6)에 인가하는 부전위, 즉 기억 소자에 가해지는 전압이 증가하지 않도록 설정했다. 그리고, 전류 리미터가 동작한 상태에서, 상부 전극(6)에 인가하는 부전압을 0V까지 변화시켜, 전류의 변화를 측정했다. 계속해서, 이번에는 반대로 상부 전극(6)에 정전위를 인가하고, 상부 전극(6)에 인가하는 정전위를 증가시켜, 전류의 변화를 측정했다. 이 정전위 측에서도 마찬가지로 전류가 1㎃에 달한 곳에서 전류 리미터가 동작하도록 설정했다.
이 경우에 있어서의 시료 36의 I-V 특성의 측정 결과를, 도 50A에 도시한다.
또한, 전류가 5㎂에 달한 곳에서 전류 리미터가 동작하도록 설정하고, 마찬가지로 상부 전극(5)에 걸리는 전압을 변화시켜 전류의 변화를 측정했다.
이 경우에서의 시료 36의 I-V 특성의 측정 결과를, 도 50B에 도시한다.
도 50A 및 도 50B로부터, 임계치 전압 이상에서 급격히 전류가 흘러 기록이 행하여지는 것을 알 수 있다. 또한, 기록 전(초기)의 저항치는, 어느 것이나 1MΩ 이상이었다. 또한, 기록 후의 저항치는, 도 50A에 도시하는 경우에서는 대략 100Ω이고, 도 50B에 도시하는 경우에서는 대략 1kΩ 이하였다. 특히, 도 50B에 도시하는 경우에서는, 5㎂라고 하는 대단히 미소한 전류로 정보의 기록이 행하여지고, 그 후, 저 저항 상태가 안정적으로 유지되었다.
또한, 시료 36의 기억 소자의 경우, 안정된 기록에 필요한 최소 전류는 2㎂였다.
<실험 20>
다음에, 도 48에 도시한 바와 같이, 희토류 산화물 박막(4)과, 하부 전극(2) 혹은 상부 전극(6)의 사이에 칼코게나이드 원소를 함유하는 박막(7)을 삽입한 기억 소자(101)의 특성을 조사했다.
하부 전극(2) 상에, 칼코게나이드 원소를 함유하는 박막(7)으로서, GeTeGd막(조성비 Ge4Te5Gd)을 15㎚의 막 두께로 형성하고, 그 위에 희토류 산화물 박막(4)의 비정질 가돌리늄 산화막을 5㎚의 막 두께로 형성했다.
GeTeGd막(7)은, 비정질막이고, 전기적으로는 도체와 반도체의 중간 저항율을 나타내지만, 이 실험에 있어서는, 희토류 산화물 박막(4)의 형성 공정과, 희토류 산화물 박막(4) 형성 후의 처리에 의해서, GeTeGd막(7)의 표면에 얇은 산화물 박막이 형성되기 때문에, 이 산화물 박막이 형성된 표면에서는 반도체의 저항율을 나타내고 있다.
또한, 그 이외의 각 막의 재료, 막 두께, 크기 등은, 실험 19에 나타낸 경우 와 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
이러한 구성의 기억 소자를 제작하여 시료 37로 했다. 이 시료 37의 기억 소자의 I-V 특성을 측정했다. 이 측정에서는 전류가 0.4㎃에 달한 시점에서 전류 리미터가 동작하도록 한 점이 실험 19와는 서로 다르고, 정보의 기록 시의 전압의 인가 방법 등은 실험 19와 마찬가지이다. 이 시료 37의 I-V 특성의 측정 결과를 도 51에 도시한다.
기억 소자의 초기의 저항치는 1MΩ 이상이고, 도 51로부터, 하부 전극(2)에 대하여, 상부 전극(6)이 부전위로 되도록 전압을 인가하여 가면, 기록 시의 임계치 전압 │Vthw│에서 급격하게 전류가 흘러, 저항치가 저하한다.
그리고, 전압을 0V로 복귀하여 가면, 기록 후의 저항치는, 예를 들면, 도 47에 도시한, GeTeGd막(7)을 삽입하지 않는 구성의 기억 소자(40)의 경우에 비하여, 오믹 특성이 아니라, 전압에 의존한 비선형 특성을 나타냈다. 즉, 이것은 소위 다이오드 특성을 갖고 있는 것을 나타내고 있다.
또한, 다이오드 특성의 임계치 전압 │Vthr│ 이하, 도 51에서는 대략 0.8V에 상당하는 전압에 대해서는, 전류는 급격히 감소하고 있다.
여기서, 이와 같이 해서 기록이 행하여진 기억 소자의 정보를 판독하는 경우에는, Vthw와 Vthr의 중간의 전압을 기억 소자에 인가함으로써, 정보의 판독을 행할 수 있다. 이러한 전압을 기억 소자에 인가하는 것에 의해, 기록이 행하여진 경우에는 큰 전류가 흐르고, 기록이 행하여지고 있지 않은 경우에는 작은 전류가 흐름으로써, 정보의 판독이 행해진다.
<실험 21>
다음에, 도 52에 도시한 바와 같이, 희토류 산화물 박막(4)과 하부 전극(2)의 사이에, 이온원층(3)으로서 Cu막을 형성한 경우의 특성을 조사했다. 즉 실험 20의 칼코게나이드 원소를 함유하는 박막(7) 대신에 Cu막(3)을 형성했다.
Cu막(3)은 6㎚의 막 두께로 형성했다. 또한, 이 Cu막(3) 이외의 기억용 박막(4), 하부 전극(2), 상부 전극(6)의 재료, 막 두께 등은, 실험 19와 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략하고 있다.
그리고, 이러한 구성의 기억 소자를 시료 38로 하고, 이 시료 38의 기억 소자의 I-V 특성을 측정했다. 이 측정에서는, 전류가 0.1mA에 달한 시점에서 전류 리미터를 동작시키도록 한 점이, 실험 19와는 다르고, 정보의 기록 시의 전압의 인 방법 등은 실험 19와 마찬가지이다. 시료 38의 I-V 특성의 측정 결과를 도 53에 도시한다.
도 53으로부터, Cu막(3)이 희토류 산화물 박막(4)에 접하고 있는 경우에는, 기록의 임계치 전압이 내려가고, 기록에 필요한 최소 전류는 대략 10㎂로 되었다. 그러나, 기록 후의 저항치의 안정성은, 실험 19의 Cu막(3)을 형성하지 않는 구성의 기억 소자(40)인 경우와 마찬가지였다.
또한, Cu막(3)을 형성한 경우에는, 다이오드 특성이 얻어지지 않았다.
상술한 각 실시 형태에 도시한 것 같은 본 발명의 기억 소자를 이용하여, 기억 소자를 다수, 예를 들면 열형이나 매트릭스 형상으로 배열함으로써, 기억 장치(메모리 장치)를 구성할 수 있다.
이 때, 각 기억 소자에, 필요에 따라서, 소자의 선택용의 MOS 트랜지스터, 혹은 다이오드를 접속하여 메모리 셀을 구성한다.
또한, 필요에 따라서, 기억 소자를, 배선을 개재하여, 센스앰프, 어드레스 레코더, 기록·소거·판독 회로 등에 접속한다.
본 발명의 기억 소자는, 각종의 메모리 장치에 적용 할 수 있다. 예를 들면, 한번만 기입이 가능한, 소위 PROM(프로그래머블 ROM), 전기적으로 소거가 가능한 EEPROM(Electrically Erasable ROM), 혹은 고속으로 기록·소거·재생이 가능한, 소위 RAM(랜덤 액세스 메모리) 등, 어느 메모리 형태라도 적용하는 것이 가능하다.
본 발명은 상술한 각 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위에서 기타 다양한 구성을 취할 수 있다.
본 발명의 기억 소자에 따르면, 기억 소자에의 기록에 요하는 전류를 저감함과 함께, 기록의 전후에 있어서의 소자의 저항 변화를 충분히 확보하는 것이 가능하게 된다.
이에 의해, 소자에 정보를 기록할 때의 소비 전력을 저감할 수 있음과 함께, 정보의 판독을 용이하게 행할 수 있다.
또한, 기록에 요하는 시간도 짧게 할 수 있다.
또한, 기억 소자의 저항치의 변화, 특히 기억용 박막의 저항치의 변화를 이용하여 정보의 기록을 행하고 있기 때문에, 기억 소자를 미세화하여 간 경우에도, 정보의 기록이나 기록한 정보의 유지가 용이하게 되는 이점을 갖고 있다.
따라서, 본 발명에 의해, 정보의 기록 및 정보의 판독을 용이하게 행할 수 있고, 소비 전력이 저감되어, 고속으로 동작함과 함께, 높은 신뢰성을 갖는 기억 장치를 구성할 수 있다.
또한, 기억 장치의 고 집적화(고 밀도화)나 소형화를 도모할 수 있다.
또한, 본 발명의 기억 소자는, 통상의 MOS 논리 회로의 제조 프로세스에 이용되는 재료나 제조 방법에 의해, 제조하는 것이 가능하다.
따라서, 본 발명에 의해, 열적으로 안정된 기억 소자 및 기억 장치를 싼 비용으로 제조할 수 있어, 염가의 기억 장치를 제공하는 것이 가능하게 된다. 또한, 기억 장치의 제조 수율의 향상을 도모하는 것도 가능하게 된다.
그리고, 특히, 기억 소자의 기억용 박막에 적어도 희토류 원소를 함유하는 구성으로 했을 때에는, 기억 소자의 고온 환경하에서의 사용, 혹은 장기 데이터 보존 시에 있어서도, 안정적으로 고 저항 상태를 유지할 수 있다는 점에서, 기억용 박막에 기록된 정보를 안정적으로 유지할 수 있기 때문에, 기억 소자의 신뢰성을 높이는 것이 가능하게 된다.
또한, 매우 미소한 전류로 정보의 기록을 안정적으로 행할 수 있기 때문에, 정보의 기록에 의한 소비 전력을 저감할 수 있다.
또한, 특히, 기억 소자의 기억용 박막과 전극의 사이에, 기억용 박막보다도 저항치가 충분히 낮은 박막을 마련한 경우에도, 온도 상승에 의한 저항치의 변화의 영향을 억제할 수 있기 때문에, 마찬가지로, 기억 소자의 고온 환경하에서의 사용, 혹은 장기 데이터 보존 시에 있어서도, 안정적으로 고 저항 상태를 유지할 수 있다는 점에서, 기억용 박막에 기록된 정보를 안정적으로 유지할 수 있기 때문에, 기억 소자의 신뢰성을 높이는 것이 가능해진다.
또한, 특히, 기억 소자의 기억용 박막의 기초 재료를 비정질 구조로 했을 때에는, 반복하여 기억·소거에 대해서도 스위칭 전압을 균일한 값으로 하여 변동을 저감할 수 있기 때문에, 안정된 메모리 동작을 행할 수 있다.
도 1은 본 발명의 일 실시 형태의 기억 소자의 개략 구성도(단면도).
도 2는 시료 1의 I-V 특성의 측정 결과를 도시하는 그래프.
도 3은 시료 2의 I-V 특성의 측정 결과를 도시하는 그래프.
도 4는 시료 3의 I-V 특성의 측정 결과를 도시하는 그래프.
도 5는 시료 3의 단면을 투과 전자 현미경으로 관찰한 상(像).
도 6은 시료 3의 막 두께 방향의 조성 구배를 도시하는 그래프.
도 7은 시료 3에 있어서, Cu 농도가 높은 경우의 막 두께 방향의 조식 구배를 도시하는 그래프.
도 8은 시료 4의 I-V 특성의 측정 결과를 도시하는 그래프.
도 9는 시료 5의 I-V 특성의 측정 결과를 도시하는 그래프.
도 10은 시료 6의 I-V 특성의 측정 결과를 도시하는 그래프.
도 11은 시료 7의 I-V 특성의 측정 결과를 도시하는 그래프.
도 12는 시료 8의 I-V 특성의 측정 결과를 도시하는 그래프.
도 13은 시료 9의 I-V 특성의 측정 결과를 도시하는 그래프.
도 14는 시료 10의 I-V 특성의 측정 결과를 도시하는 그래프.
도 15는 시료 11의 I-V 특성의 측정 결과를 도시하는 그래프.
도 16은 시료 12의 I-V 특성의 측정 결과를 도시하는 그래프.
도 17은 시료 13의 I-V 특성의 측정 결과를 도시하는 그래프.
도 18은 시료 14의 I-V 특성의 측정 결과를 도시하는 그래프.
도 19는 시료 15의 I-V 특성의 측정 결과를 도시하는 그래프.
도 20은 시료 16의 I-V 특성의 측정 결과를 도시하는 그래프.
도 21은 시료 17의 I-V 특성의 측정 결과를 도시하는 그래프.
도 22는 시료 18의 I-V 특성의 측정 결과를 도시하는 그래프.
도 23은 시료 19의 I-V 특성의 측정 결과를 도시하는 그래프.
도 24는 시료 20의 I-V 특성의 측정 결과를 도시하는 그래프.
도 25는 시료 21의 I-V 특성의 측정 결과를 도시하는 그래프.
도 26은 시료 22의 I-V 특성의 측정 결과를 도시하는 그래프.
도 27은 시료 23의 I-V 특성의 측정 결과를 도시하는 그래프.
도 28은 시료 24의 I-V 특성의 측정 결과를 도시하는 그래프.
도 29는 시료 25의 I-V 특성의 측정 결과를 도시하는 그래프.
도 30은 시료 26의 I-V 특성의 측정 결과를 도시하는 그래프.
도 31은 시료 27의 I-V 특성의 측정 결과를 도시하는 그래프.
도 32는 시료 28의 I-V 특성의 측정 결과를 도시하는 그래프.
도 33은 시료 29의 I-V 특성의 측정 결과를 도시하는 그래프.
도 34는 이온원층과 기억용 박막의 적층 순서를 반대로 한 형태의 기억 소자의 개략 구성도(단면도).
도 35는 시료 30의 I-V 특성의 측정 결과를 도시하는 그래프.
도 36은 시료 31의 I-V 특성의 측정 결과를 도시하는 그래프.
도 37은 시료 32의 I-V 특성의 측정 결과를 도시하는 그래프.
도 38은 시료 33의 I-V 특성의 측정 결과를 도시하는 그래프.
도 39는 본 발명의 다른 실시 형태의 기억 소자의 개략 구성도(단면도).
도 40A∼C는 시료 35의 오제 전자 분광(AES)에 의한 조성 분석의 측정 결과를 도시하는 도면.
도 41은 시료 34의 I-V 특성의 측정 결과를 도시하는 그래프.
도 42는 시료 35의 I-V 특성의 측정 결과를 도시하는 그래프.
도 43의 A는 시료 34의 기억 소자의 단면 TEM 상, 도 43의 B는 도 43의 A의 TEM 상의 구조를 설명하는 개략 구성도.
도 44의 C는 도 43의 A의 X점의 전자 회절 도형, 도 44의 D는 도 43의 A의 Y점의 전자 회절 도형.
도 45의 A는 시료 35의 기억 소자의 단면 TEM 상, 도 45의 B는 도 45의 A의 TEM 상의 구조를 설명하는 개략 구성도.
도 46의 C는 도 45의 A의 W점의 전자 회절 도형, 도 46의 D는 도 45의 A의 Z점의 전자 회절 도형.
도 47은 본 발명의 또 다른 실시 형태의 기억 소자의 개략 구성도(단면도).
도 48은 본 발명의 또 다른 실시 형태의 기억 소자의 개략 구성도(단면도).
도 49는 도 48에 도시하는 기억 소자를 이용하여, 기억 장치를 구성한 경우의 등가 회로도.
도 50은 A, B 시료 36의 I-V 특성의 측정 결과를 도시하는 그래프.
도 51은 시료 37의 I-V 특성의 측정 결과를 도시하는 그래프.
도 52는 시료 38의 기억 소자의 개략 구성도(단면도).
도 53은 시료 38의 I-V 특성의 측정 결과를 도시하는 그래프.
<도면의 주요부분에 대한 부호의 설명>
1 : 기판
2 : 하부 전극
3 : 이온원층
4 : 기억용 박막(희토류 산화물 박막)
5 : 절연층
6 : 상부 전극
7 : 칼코게나이드 원소를 함유하는 박막
8 : 적층막
10, 20, 30, 40, 101 : 기억 소자
11 : 기억 장치
12 : 기억 셀
13 : 다이오드

Claims (25)

  1. 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고,
    상기 기억용 박막에, 적어도 희토류 원소가 함유되어 있고,
    상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고,
    상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 것을 특징으로 하는 기억 소자.
  2. 제1항에 있어서,
    상기 기억용 박막에, 전압 펄스 혹은 전류 펄스를 인가함으로써, 상기 기억용 박막의 임피던스가 변화하여, 정보의 기록이 행하여지는 것을 특징으로 하는 기억 소자.
  3. 제1항에 있어서,
    상기 기억용 박막에서, 상기 희토류 원소의 함유 조성비가, 막 두께 방향으로 조성 구배를 갖고 있는 것을 특징으로 하는 기억 소자.
  4. 제1항에 있어서,
    한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 소자.
  5. 제1 전극 및 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 상기 기억용 박막에, 적어도 희토류 원소가 함유되어 있고, 상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 기억 소자와,
    상기 제1 전극측에 접속된 배선과,
    상기 제2 전극측에 접속된 배선
    을 구비하고,
    상기 기억 소자가 다수 배치되어 이루어지는 것을 특징으로 하는 기억 장치.
  6. 제5항에 있어서,
    상기 기억 소자가, 한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 장치.
  7. 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고,
    상기 기억용 박막이 절연 재료로 이루어지고,
    상기 기억용 박막과 상기 제1 전극 혹은 상기 제2 전극의 사이에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는, 도전성 또는 반 도전성의 박막이 형성되고,
    상기 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있는 것을 특징으로 하는 기억 소자.
  8. 제7항에 있어서,
    상기 도전성 또는 반 도전성의 박막이, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te를 포함하여 이루어지는 것을 특징으로 하는 기억 소자.
  9. 제7항에 있어서,
    상기 절연 재료가 희토류 산화물인 것을 특징으로 하는 기억 소자.
  10. 제7항에 있어서,
    상기 절연 재료가 질화물인 것을 특징으로 하는 기억 소자.
  11. 제7항에 있어서,
    한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 소자.
  12. 제1 전극 및 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 상기 기억용 박막이 절연 재료로 이루어지고, 상기 기억용 박막과 상기 제1 전극 혹은 상기 제2 전극의 사이에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소와, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되어 있는 도전성 또는 반 도전성의 박막이 형성되고, 상기 도전성 또는 반 도전성의 박막에 희토류 원소가 함유되어 있는 기억 소자와,
    상기 제1 전극측에 접속된 배선과,
    상기 제2 전극측에 접속된 배선
    을 구비하고,
    상기 기억 소자가 다수 배치되어 이루어지는 것을 특징으로 하는 기억 장치.
  13. 제12항에 있어서,
    상기 기억 소자가, 한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 장치.
  14. 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고,
    상기 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고,
    상기 기억용 박막과 상기 제1 전극 혹은 상기 제2 전극의 사이에, CuTe가 포함되어 있는 박막이 형성되어 있는 것을 특징으로 하는 기억 소자.
  15. 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 상기 기억용 박막이 절연 재료 또는 반도체 재료로 이루어지고, 상기 기억용 박막과 상기 제1 전극 혹은 상기 제2 전극의 사이에, CuTe가 포함되어 있는 박막이 형성되어 있는 기억 소자와,
    상기 제1 전극측에 접속된 배선과,
    상기 제2 전극측에 접속된 배선
    을 구비하고,
    상기 기억 소자가 다수 배치되어 이루어지는 것을 특징으로 하는 기억 장치.
  16. 제1 전극과 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고,
    상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고,
    상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되고,
    상기 기억용 박막의 기초 재료가 비정질 구조를 갖는 것을 특징으로 하는 기억 소자.
  17. 제16항에 있어서,
    상기 기억용 박막 내에, 적어도 Y, La, Nd, Sm, Gd, Tb, Dy 중에서 선택된 1 종류 이상의 희토류 원소를 더 함유하는 것을 특징으로 하는 기억 소자.
  18. 제17항에 있어서,
    상기 기억용 박막의 상기 희토류 원소의 일부가, 산화물 박막을 형성하고 있는 것을 특징으로 하는 기억 소자.
  19. 제17항에 있어서,
    상기 기억용 박막에서, 상기 희토류 원소와 산소의 조성비, 상기 희토류 원소와 Cu, Ag, Zn 중에서 선택되는 원소와의 조성비, 상기 희토류 원소와 Te, S, Se 중에서 선택되는 원소와의 조성비 중 적어도 어느 하나가, 막 두께 방향으로 조성 구배를 갖고 있는 것을 특징으로 하는 기억 소자.
  20. 제16항에 있어서,
    상기 기억용 박막에, 전압 펄스 혹은 전류 펄스를 인가함으로써, 상기 기억용 박막의 임피던스가 변화하여, 정보의 기록이 행하여지는 것을 특징으로 하는 기억 소자.
  21. 제20항에 있어서,
    상기 기억용 박막에 인가되는, 상기 전압 펄스 혹은 상기 전류 펄스를, 정보의 기록 시와 정보의 소거 시에서 서로 다른 극성으로 함으로써, 가역적으로 상기 임피던스가 변화하는 것을 특징으로 하는 기억 소자.
  22. 제16항에 있어서,
    한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 소자.
  23. 제1 전극 및 제2 전극의 사이에, 기억용 박막이 삽입되어 구성되고, 상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Cu, Ag, Zn 중에서 선택되는 어느 하나의 원소가 함유되고, 상기 기억용 박막 내, 혹은 상기 기억용 박막과 접하고 있는 층에, Te, S, Se 중에서 선택되는 어느 하나의 원소가 함유되고, 상기 기억용 박막의 기초 재료가 비정질 구조를 갖는 기억 소자와,
    상기 제1 전극측에 접속된 배선과,
    상기 제2 전극측에 접속된 배선
    을 구비하고,
    상기 기억 소자가 다수 배치되어 이루어지는 것을 특징으로 하는 기억 장치.
  24. 제23항에 있어서,
    상기 기억 소자의 상기 기억용 박막 내에, 적어도 Y, La, Nd, Sm, Gd, Tb, Dy 중에서 선택된 1 종류 이상의 희토류 원소를 더 함유하는 것을 특징으로 하는 기억 장치.
  25. 제23항에 있어서,
    상기 기억 소자가 한번만 기록이 가능한 구성으로 되어 있는 것을 특징으로 하는 기억 장치.
KR1020040098062A 2003-11-28 2004-11-26 기억 소자 및 기억 장치 KR101078541B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00400319 2003-11-28
JP2003400319 2003-11-28
JPJP-P-2003-00415412 2003-12-12
JP2003415412 2003-12-12
JPJP-P-2004-00182775 2004-06-21
JP2004182775A JP4792714B2 (ja) 2003-11-28 2004-06-21 記憶素子及び記憶装置

Publications (2)

Publication Number Publication Date
KR20050052394A true KR20050052394A (ko) 2005-06-02
KR101078541B1 KR101078541B1 (ko) 2011-11-01

Family

ID=34468326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040098062A KR101078541B1 (ko) 2003-11-28 2004-11-26 기억 소자 및 기억 장치

Country Status (7)

Country Link
US (3) US7719082B2 (ko)
EP (2) EP1536474B1 (ko)
JP (1) JP4792714B2 (ko)
KR (1) KR101078541B1 (ko)
CN (1) CN1697195B (ko)
DE (1) DE602004026983D1 (ko)
TW (1) TWI278099B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971832B1 (ko) * 2007-08-08 2010-07-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
WO2010081151A3 (en) * 2009-01-12 2010-09-23 Micron Technology, Inc. Memory cell having dielectric memory element
KR20180057763A (ko) * 2016-11-21 2018-05-31 포항공과대학교 산학협력단 가파른 기울기의 저항변화를 갖는 원자기반 스위칭 소자 및 이를 포함하는 원자기반 전계효과 트랜지스터

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4385778B2 (ja) 2004-01-29 2009-12-16 ソニー株式会社 記憶装置
JP4830275B2 (ja) 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP4529654B2 (ja) 2004-11-15 2010-08-25 ソニー株式会社 記憶素子及び記憶装置
US8653495B2 (en) * 2005-04-11 2014-02-18 Micron Technology, Inc. Heating phase change material
US7897952B2 (en) * 2005-05-19 2011-03-01 Nxp B.V. Phase-change memory cell with a patterned layer
JP4475174B2 (ja) * 2005-06-09 2010-06-09 ソニー株式会社 記憶装置
US7700398B2 (en) 2005-08-05 2010-04-20 Infineon Technologies Ag Method for fabricating an integrated device comprising a structure with a solid electrolyte
EP1753045B1 (en) * 2005-08-08 2008-04-16 Qimonda AG Method for fabricating an integrated device comprising a structure with a solid electrolyte
WO2007046128A1 (ja) * 2005-10-17 2007-04-26 Renesas Technology Corp. 半導体装置およびその製造方法
JP4396621B2 (ja) 2005-12-02 2010-01-13 ソニー株式会社 記憶素子及び記憶装置
JP2007157941A (ja) * 2005-12-02 2007-06-21 Sony Corp 記憶素子及び記憶装置
JP5007502B2 (ja) * 2006-01-13 2012-08-22 ソニー株式会社 記憶素子の製造方法
JP2007189086A (ja) * 2006-01-13 2007-07-26 Sony Corp 記憶素子及びその製造方法、記憶装置
JP4742887B2 (ja) * 2006-01-27 2011-08-10 ソニー株式会社 記憶素子、記憶装置
US7414883B2 (en) * 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
JP4742971B2 (ja) * 2006-04-26 2011-08-10 ソニー株式会社 記憶素子及び記憶装置
JP5277524B2 (ja) * 2006-08-07 2013-08-28 日本電気株式会社 スイッチング素子
JP4760606B2 (ja) * 2006-08-08 2011-08-31 ソニー株式会社 記憶素子及び記憶装置
JP4872526B2 (ja) * 2006-08-16 2012-02-08 ソニー株式会社 記憶装置
JP4869006B2 (ja) * 2006-09-27 2012-02-01 株式会社東芝 半導体記憶装置の制御方法
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
JP2008153375A (ja) * 2006-12-15 2008-07-03 Sony Corp 記憶素子及び記憶装置
JP5103932B2 (ja) * 2007-02-16 2012-12-19 ソニー株式会社 記憶素子及び記憶装置
US20100038619A1 (en) * 2007-03-28 2010-02-18 Ayuka Tada Variable resistance element, manufacturing method thereof, and electronic device
JP5012312B2 (ja) 2007-08-15 2012-08-29 ソニー株式会社 記憶装置の駆動方法
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
JP5423941B2 (ja) * 2007-11-28 2014-02-19 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JP4466738B2 (ja) 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
JP5397668B2 (ja) 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
JP5512525B2 (ja) * 2008-09-08 2014-06-04 株式会社東芝 不揮発性記憶素子及び不揮発性記憶装置
JP5454478B2 (ja) * 2009-01-09 2014-03-26 日本電気株式会社 スイッチング素子及びその製造方法
JP4770930B2 (ja) 2009-01-21 2011-09-14 ソニー株式会社 クロスポイント型半導体メモリ装置及びその製造方法
WO2010087211A1 (ja) * 2009-02-02 2010-08-05 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP2010251529A (ja) * 2009-04-16 2010-11-04 Sony Corp 半導体記憶装置およびその製造方法
JP2011054873A (ja) 2009-09-04 2011-03-17 Sony Corp 不揮発性メモリ素子の製造方法
US8878153B2 (en) * 2009-12-08 2014-11-04 Nec Corporation Variable resistance element having gradient of diffusion coefficient of ion conducting layer
JP2011124511A (ja) * 2009-12-14 2011-06-23 Sony Corp 記憶素子および記憶装置
JP5630021B2 (ja) * 2010-01-19 2014-11-26 ソニー株式会社 記憶素子および記憶装置
JP5732827B2 (ja) 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
JP2012060024A (ja) * 2010-09-10 2012-03-22 Sony Corp 記憶素子および記憶装置
JP5648406B2 (ja) * 2010-10-13 2015-01-07 ソニー株式会社 不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法
JP2012084765A (ja) 2010-10-14 2012-04-26 Sony Corp 不揮発性メモリ素子及びその製造方法
US8227785B2 (en) * 2010-11-11 2012-07-24 Micron Technology, Inc. Chalcogenide containing semiconductors with chalcogenide gradient
US9159418B1 (en) * 2010-11-24 2015-10-13 Lockheed Martin Corporation High density stacked CNT memory cube arrays with memory selectors
JP5728919B2 (ja) 2010-12-09 2015-06-03 ソニー株式会社 記憶素子および記憶装置
JP5708929B2 (ja) * 2010-12-13 2015-04-30 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
US8830725B2 (en) 2011-08-15 2014-09-09 International Business Machines Corporation Low temperature BEOL compatible diode having high voltage margins for use in large arrays of electronic components
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9099633B2 (en) 2012-03-26 2015-08-04 Adesto Technologies Corporation Solid electrolyte memory elements with electrode interface for improved performance
US9573809B2 (en) 2012-03-30 2017-02-21 Micron Technology, Inc. Method of forming a metal chalcogenide material and methods of forming memory cells including same
US8853713B2 (en) 2012-05-07 2014-10-07 Micron Technology, Inc. Resistive memory having confined filament formation
JP6162931B2 (ja) * 2012-06-19 2017-07-12 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
US8598560B1 (en) 2012-07-12 2013-12-03 Micron Technology, Inc. Resistive memory elements exhibiting increased interfacial adhesion strength, methods of forming the same, and related resistive memory cells and memory devices
JP2014038675A (ja) 2012-08-15 2014-02-27 Sony Corp 記憶装置および駆動方法
WO2014137943A2 (en) * 2013-03-03 2014-09-12 Adesto Technologies Corporation Programmable impedance memory elements and corresponding methods
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US9412945B1 (en) 2013-03-14 2016-08-09 Adesto Technologies Corporation Storage elements, structures and methods having edgeless features for programmable layer(s)
CN105474420B (zh) * 2013-03-15 2018-12-14 Adesto技术公司 具有半金属或半导体电极的非易失性存储器
US9076723B1 (en) * 2014-03-10 2015-07-07 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
TWI623086B (zh) * 2014-03-17 2018-05-01 愛德斯托科技有限公司 具半金屬或半導體導電路徑非揮發記憶體元件
US10373752B2 (en) 2014-04-02 2019-08-06 Franck Natali Magnetic materials and devices comprising rare earth nitrides
NZ725495A (en) 2014-04-02 2020-05-29 Franck Natali Doped rare earth nitride materials and devices comprising same
JP6444066B2 (ja) * 2014-06-02 2018-12-26 キヤノン株式会社 光電変換装置および撮像システム
CN104409627A (zh) * 2014-10-30 2015-03-11 北京大学 一种小尺寸超薄阻变存储器及其制备方法
EP3046155B1 (en) * 2015-01-15 2019-11-20 IMEC vzw Conductive bridging memory device with cation supply electrode comprising cu-si-te
US10490732B2 (en) 2016-03-11 2019-11-26 Toshiba Memory Corporation Magnetic memory device with sidewall layer containing boron and manufacturing method thereof
TWI645400B (zh) 2016-09-13 2018-12-21 東芝記憶體股份有限公司 Semiconductor memory device
TWI688131B (zh) 2016-09-14 2020-03-11 日商東芝記憶體股份有限公司 半導體裝置
JP6808668B2 (ja) 2018-03-13 2021-01-06 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法
TWI771597B (zh) 2019-02-22 2022-07-21 日商東芝記憶體股份有限公司 半導體儲存裝置
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US20220102495A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Transistors including two-dimensional materials

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1413431U (ko)
US3611063A (en) * 1969-05-16 1971-10-05 Energy Conversion Devices Inc Amorphous electrode or electrode surface
US3656029A (en) * 1970-12-31 1972-04-11 Ibm BISTABLE RESISTOR OF EUROPIUM OXIDE, EUROPIUM SULFIDE, OR EUROPIUM SELENIUM DOPED WITH THREE d TRANSITION OR VA ELEMENT
DE2215878A1 (de) * 1972-03-30 1973-12-06 Siemens Ag Magnetisch steuerbares festkoerperschaltelement
US4177473A (en) * 1977-05-18 1979-12-04 Energy Conversion Devices, Inc. Amorphous semiconductor member and method of making the same
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
JPH0917184A (ja) 1995-06-29 1997-01-17 Mitsubishi Electric Corp 半導体記憶装置
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
WO1999028914A2 (en) 1997-12-04 1999-06-10 Axon Technologies Corporation Programmable sub-surface aggregating metallization structure and method of making same
US6487106B1 (en) * 1999-01-12 2002-11-26 Arizona Board Of Regents Programmable microelectronic devices and method of forming and programming same
WO2000048196A1 (en) * 1999-02-11 2000-08-17 Arizona Board Of Regents Programmable microelectronic devices and methods of forming and programming same
JP4118500B2 (ja) * 2000-11-01 2008-07-16 独立行政法人科学技術振興機構 ポイントコンタクト・アレー
US6348365B1 (en) * 2001-03-02 2002-02-19 Micron Technology, Inc. PCRAM cell manufacturing
US6818481B2 (en) * 2001-03-07 2004-11-16 Micron Technology, Inc. Method to manufacture a buried electrode PCRAM cell
US6734455B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US6784018B2 (en) * 2001-08-29 2004-08-31 Micron Technology, Inc. Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry
US6881623B2 (en) * 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
WO2003032392A2 (en) * 2001-10-09 2003-04-17 Axon Technologies Corporation Programmable microelectronic device, structure, and system, and method of forming the same
US6894338B2 (en) * 2002-01-11 2005-05-17 International Business Machines Corporation Rare earth metal oxide memory element based on charge storage and method for manufacturing same
JP4427261B2 (ja) * 2002-03-05 2010-03-03 三菱化学メディア株式会社 情報記録媒体に用いる相変化記録材料、及びそれを用いた情報記録媒体
DE60309232T2 (de) 2002-03-05 2007-09-06 Mitsubishi Kagaku Media Co. Ltd. Phasenwechselaufzeichnungsmaterial für ein Informationsaufzeichnungsmedium und ein Informationsaufzeichnungsmedium dieses verwendend
US7392230B2 (en) * 2002-03-12 2008-06-24 Knowmtech, Llc Physical neural network liquid state machine utilizing nanotechnology
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
WO2003079463A2 (en) * 2002-03-15 2003-09-25 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
JP4248187B2 (ja) * 2002-03-27 2009-04-02 シャープ株式会社 集積回路装置及びニューロ素子
JP3802831B2 (ja) * 2002-03-28 2006-07-26 三星電子株式会社 加熱による化学反応と拡散を利用する化合物半導体及び化合物絶縁体の製造方法と、この方法による化合物半導体及び化合物絶縁体、これを利用する光電池、電子回路、トランジスター及びメモリー
JP4332881B2 (ja) * 2002-04-30 2009-09-16 独立行政法人科学技術振興機構 固体電解質スイッチング素子及びそれを用いたｆｐｇａ、メモリ素子、並びに固体電解質スイッチング素子の製造方法
US6859382B2 (en) * 2002-08-02 2005-02-22 Unity Semiconductor Corporation Memory array of a non-volatile ram
JP4438275B2 (ja) 2002-09-19 2010-03-24 シャープ株式会社 抵抗変化機能体の動作方法
US8073782B2 (en) * 2002-12-23 2011-12-06 United States Postal Service Advanced crypto round dater
TWI245288B (en) * 2003-03-20 2005-12-11 Sony Corp Semiconductor memory element and semiconductor memory device using the same
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971832B1 (ko) * 2007-08-08 2010-07-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
WO2010081151A3 (en) * 2009-01-12 2010-09-23 Micron Technology, Inc. Memory cell having dielectric memory element
US8455855B2 (en) 2009-01-12 2013-06-04 Micron Technology, Inc. Memory cell having dielectric memory element
US9721655B2 (en) 2009-01-12 2017-08-01 Micron Technology, Inc. Memory cell having dielectric memory element
KR20180057763A (ko) * 2016-11-21 2018-05-31 포항공과대학교 산학협력단 가파른 기울기의 저항변화를 갖는 원자기반 스위칭 소자 및 이를 포함하는 원자기반 전계효과 트랜지스터

Also Published As

Publication number Publication date
CN1697195A (zh) 2005-11-16
JP4792714B2 (ja) 2011-10-12
US20110073825A1 (en) 2011-03-31
EP1536474A2 (en) 2005-06-01
EP2161750B1 (en) 2014-09-10
CN1697195B (zh) 2010-08-18
US8884397B2 (en) 2014-11-11
EP2161750A2 (en) 2010-03-10
EP1536474A3 (en) 2007-06-27
TW200541055A (en) 2005-12-16
DE602004026983D1 (de) 2010-06-17
KR101078541B1 (ko) 2011-11-01
JP2005197634A (ja) 2005-07-21
EP2161750A3 (en) 2010-08-18
US20100135060A1 (en) 2010-06-03
US8981325B2 (en) 2015-03-17
US20050226036A1 (en) 2005-10-13
US7719082B2 (en) 2010-05-18
EP1536474B1 (en) 2010-05-05
TWI278099B (en) 2007-04-01

Similar Documents

Publication Publication Date Title
KR101078541B1 (ko) 기억 소자 및 기억 장치
KR101125607B1 (ko) 기억소자 및 기억장치
KR101541573B1 (ko) 기억 소자 및 기억 장치
JP4848633B2 (ja) 記憶素子及び記憶装置
US7772029B2 (en) Memory element and memory device comprising memory layer positioned between first and second electrodes
KR101337399B1 (ko) 기억 소자 및 기억 장치
KR101058856B1 (ko) 기억소자 및 이를 이용한 기억장치
JP4613478B2 (ja) 半導体記憶素子及びこれを用いた半導体記憶装置
JP4465969B2 (ja) 半導体記憶素子及びこれを用いた半導体記憶装置
JP2007157941A (ja) 記憶素子及び記憶装置
JP5434967B2 (ja) 記憶素子及び記憶装置
JP5360145B2 (ja) 記憶素子及び記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141017

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 5