DE102007050611A1 - Verfahren zum Testen einer integrierten Schaltung, Verfahren zum Herstellen einer integrierten Schaltung sowie integrierte Schaltung - Google Patents

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Abstract

Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Testen einer Speichervorrichtung, das ein Speicherzellenarray aufweist, bereitgestellt, wobei das Verfahren aufweist: Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist; gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals; und Wiederholen des Testens für alle weiteren Speicherzellenarrayuntereinheiten.

Description

  • Speichervorrichtungen mit resistiven Speicherzellen („Widerstandsänderungsspeicherzellen") sind bekannt.
  • Die der Erfindung zugrunde liegende Aufgabe ist, das Testen von Speichervorrichtungen mit resistiven Speicherzellen zu optimieren.
  • Zur Lösung dieser Aufgabe stellt die Erfindung ein Verfahren zum Testen einer Speichervorrichtung gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Verfahren zum Testen einer Speichervorrichtung gemäß Patentanspruch 11 bereit. Die Erfindung stellt weiterhin Verfahren zum Herstellen von integrierten Schaltungen gemäß den Patentansprüchen 23 und 24 sowie eine integrierte Schaltung gemäß Patentanspruch 25 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Testen einer Speichervorrichtung mit einem Speicherzellenarray bereitgestellt, wobei das Verfahren aufweist: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist; b) gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert; c) Wiederholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  • Gemäß einer Ausführungsform der Erfindung wird eine Speicherzellenarrayuntereinheit deaktiviert, wenn das Testergebnis für die Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit mit einem gewünschten Testergebnis nicht übereinstimmt.
  • Gemäß einer Ausführungsform der Erfindung wird der deaktivierten Speicherzellenarrayuntereinheit eine redundante Speicherzellenarrayuntereinheit zugewiesen.
  • Gemäß einer Ausführungsform der Erfindung wird das Testen wenigstens teilweise innerhalb der Speichervorrichtung ausgeführt.
  • Gemäß einer Ausführungsform der Erfindung weist jede Speicherzellenarrayuntereinheit einen ersten Testsignalanschluss und einen zweiten Testsignalanschluss auf, wobei jede Speicherzelle eine erste Elektrodenschicht, eine zweite Elektrodenschicht sowie eine Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht vorgesehen ist, aufweist, wobei alle ersten Elektroden mit dem ersten Testsignalanschluss, und wobei alle zweiten Elektroden mit dem zweiten Testsignalanschluss verbunden sind.
  • Gemäß einer Ausführungsform der Erfindung ist das gemeinsame Testsignal eine Testspannung, die zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird.
  • Gemäß einer Ausführungsform der Erfindung ist das gemeinsame Testsignal ein Teststrom, der von dem ersten Testsignalanschluss zu dem zweiten Testsignalanschluss geleitet wird.
  • Gemäß einer Ausführungsform der Erfindung wird der Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemessen unter Verwendung des gemeinsamen Testsignals.
  • Gemäß einer Ausführungsform der Erfindung ist der erste Testsignalanschluss eine gemeinsame Sourceleitung, und der zweite Testsignalanschluss eine Wortleitung.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Anzahl der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit vier.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Testen einer Speichervorrichtung mit einem Speicherzellenarray bereitgestellt, wobei das Speicherzellenarray eine Mehrzahl von Multi-Level-Widerstandänderungsspeicherzellen aufweist. Das Verfahren weist auf: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist; b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testergebnis zu erzeugen, das den Speicherzustand der Widerstandsänderungsspeicherzelle reflektiert; c) wenn das Testergebnis für das Widerstandsniveau nicht mit einem bestimmten, gewünschten Testergebnis übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur gleichen Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde; d) Wiederholen von b) und c) für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung bilden alle Speicherzellen, die mit der gleichen Bitleitung verbunden sind, eine Speicherzellenarrayuntereinheit aus.
  • Gemäß einer Ausführungsform der Erfindung bilden alle Speicherzellen, die mit derselben Wortleitung verbunden sind, eine Speicherzellenarrayuntereinheit aus.
  • Gemäß einer Ausführungsform der Erfindung weist jede Speicherzellenarrayuntereinheit einen ersten Testsignalanschluss und einen zweiten Testsignalanschluss auf, wobei jede Speicherzelle eine erste Elektrodenschicht, eine zweite Elektrodenschicht sowie eine Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, aufweist, wobei alle ersten Elektroden mit dem ersten Testsignalanschluss verbunden sind, und wobei alle zweiten Elektroden mit dem zweiten Testsignalanschluss verbunden sind.
  • Gemäß einer Ausführungsform der Erfindung wird das Testen ausgeführt unter Verwendung einer gemeinsamen Testspannung, die zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird.
  • Gemäß einer Ausführungsform der Erfindung wird das Testen ausgeführt unter Verwendung eines gemeinsamen Teststroms, der von dem ersten Testsignalanschluss zu dem zweiten Testsignalanschluss geleitet wird.
  • Gemäß einer Ausführungsform der Erfindung wird der Gesamtwiderstand aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemessen unter Verwendung der gemeinsamen Testspannung oder des gemeinsamen Teststroms.
  • Gemäß einer Ausführungsform der Erfindung wird das Deaktivieren erreicht, indem in einem Deaktivierungsinformations-Speicherelement Deaktivierungsinformation gespeichert wird.
  • Gemäß einer Ausführungsform der Erfindung ist das Deaktivierungsinformations-Speicherelement ein Latch (Register).
  • Gemäß einer Ausführungsform der Erfindung beträgt die Anzahl der Widerstandsniveaus der Multi-Level-Widerstandsänderungsspeicherzellen vier.
  • Gemäß einer Ausführungsform der Erfindung ist das Widerstandniveau, das getestet wird, ein Widerstandsniveau, das zwischen dem höchstmöglichen Widerstandsniveau und dem niedrigstmöglichen Widerstandsniveau liegt.
  • Gemäß einer Ausführungsform der Erfindung wird das Testen zumindest teilweise innerhalb der Speichervorrichtung ausgeführt.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die aufweist: ein Speicherzellenarray mit einer Mehrzahl von Widerstandsänderungsspeicherzellen; Testfunktionalität zum Ausführen eines Verfahrens zum Testen eines Speicherzellenarrays, wobei das Verfahren aufweist: a) Teilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist; b) gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert; c) Wiederholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung so ausgestaltet, dass Testinformation, die das Ergebnis des Testens reflektiert, von der integrierten Schaltung erhalten werden kann mittels eines einzelnen Pins, der mit der integrierten Schaltung verbunden ist.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen programmierbare Metallisierungszellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen Festkörperelektrolytspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen Kohlenstoffspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die aufweist: ein Speicherzellenarray mit einer Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen; Funktionalität zum Ausführen eines Verfahrens zum Testen des Speicherzellenarrays, wobei das Verfahren aufweist: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist; b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testsignal zu erzeugen, das den Speicherzustand der Widerstandsänderungsspeicherzelle reflektiert; c) wenn das Testergebnis des Widerstandsniveaus mit einem gewünschten Testergebnis nicht übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur selben Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde; d) Wiederholen von b) und c) für alle weiten Multi-Level-Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung so ausgestaltet, dass Testinformation, die das Ergebnis des Tests reflektiert, von der integrierten Schaltung über einen einzelnen Pin erhalten werden kann, der mit der integrierten Schaltung verbunden ist.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul bereit gestellt, das wenigstens eine integrierte Schaltung aufweist. Jede integrierte Schaltung weist ein Speicherzellenarray mit einer Mehrzahl von Widerstandsänderungsspeicherzellen sowie Funktionalität zum Ausführen eines Testverfahrens des Speicherzellenarrays auf. Das Testverfahren beinhaltet: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist; b) gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert; c) Wiederholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul bereitgestellt, das wenigstens eine integrierte Schaltung aufweist. Jede integrierte Schaltung weist ein Speicherzellenarray mit einer Mehrzahl von Multi-Level- Widerstandsänderungsspeicherzellen sowie Funktionalität zum Ausführen eines Verfahrens zum Testen des Speicherzellenarrays auf. Das Testverfahren beinhaltet: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist; b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert; c) wenn das Testergebnis für das Widerstandsniveau mit dem gewünschten Testergebnis nicht übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur gleichen Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde; d) Wiederholen von b) und c) für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung mit einem Speicherzellenarray, das eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist, bereitgestellt. Das Verfahren weist die folgende Testprozedur auf: a) Teilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist; b) gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert; c) Widerholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung mit einem Speicherzellenarray, das eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist, bereitgestellt. Das Verfahren weist die folgende Testprozedur auf: a) Aufteilen eines Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist; b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testergebnis zu erzeugen, das den Speicherzustand der Widerstandsänderungsspeicherzelle reflektiert; c) wenn das Testergebnis für das Widerstandsniveau mit einem gewünschten Testergebnis nicht übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur gleichen Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde; d) Widerholen von b) und c) für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die durch eines der oben beschriebenen Herstellungsverfahren hergestellt wurde.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1a eine schematische Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem ersten Schaltzustand;
  • 1b eine schematische Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem zweiten Schaltzustand;
  • 2 ein Flussdiagramm eines Verfahrens zum Testen einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung;
  • 3 ein Flussdiagramm eines Verfahrens zum Testen einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung;
  • 4a eine schematische Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 4b eine schematische Draufsicht auf eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5a eine schematische Darstellung eines Testsystems zum Testen einer integrierten Schaltung;
  • 5b eine schematische Darstellung eines Testsystems zum Testen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6 eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 7 eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 8 eine schematische Darstellung eines Verfahrens zum Testen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 9a eine schematische Darstellung eines Speichermoduls gemäß einer Ausführungsform der Erfindung;
  • 9b eine schematische Darstellung eines gestapelten Speichermoduls gemäß einer Ausführungsform der Erfindung;
  • 10 eine schematische Querschnittsdarstellung einer Phasenänderungsspeicherzelle;
  • 11 eine schematische Darstellung einer Speichervorrichtung mit Widerstandsänderungsspeicherzellen;
  • 12a eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem ersten Schaltzustand;
  • 12b eine schematische Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem zweiten Schaltzustand;
  • 13a eine schematische Darstellung einer Widerstandsänderungsspeicherzelle; und
  • 13b eine schematische Darstellung einer Widerstandsänderungsspeicherzelle.
  • In den Figuren können identische bzw. einander entsprechende Bereiche, Bauteile sowie Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet sein. Weiterhin ist zu erwähnen, dass die Zeichnungen schematischer Natur sein können, d. h. nicht maßstabsgetreu zu sein brauchen.
  • Da die erfindungsgemäßen Ausführungsformen auf programmierbare Metallisierungszellen (PMC's = "programmable metallization cells") wie beispielsweise CBRAM-Vorrichtungen ("conductive bridging random access memory"-Vorrichtungen) anwendbar sind, soll in der folgenden Beschreibung unter Bezugnahme auf 1a und 1b ein wichtiges Prinzip erläutert werden, das CBRAM-Vorrichtungen zugrundeliegt.
  • Eine CBRAM-Zelle weist eine erste Elektrode 101, eine zweite Elektrode 102 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 103, der zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherzellen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 101 kontaktiert eine erste Oberfläche 104 des Festkörperelektrolytblocks 103, die zweite Elektrode 102 kontaktiert eine zweite Oberfläche 105 des Festkörperelektrolytblocks 103. Der Festkörperelektrolytblock 103 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 106 isoliert. Die erste Oberfläche 104 ist üblicherweise die Oberseite, die zweite Oberfläche 105 die Unterseite des Festkörperelektrolytblocks 103. Die erste Elektrode 101 ist üblicherweise die obere Elektrode, die zweite Elektrode 102 die untere Elektrode der CBRAM-Zelle. Eine der ersten und zweiten Elektrode 101, 102 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 101 die reaktive Elektrode, und die zweite Elektrode 102 die inerte Elektrode. In diesem Fall kann die erste Elektrode 101 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 103 aus Chalkogenid-Material, und die Isolationsstruktur 106 aus SiO2 oder Si3N4 bestehen. Die zweite Elektrode 102 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 103 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 101 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 102 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 103) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx), Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 103 kann aus Festkörperelektrolytmaterial bestehen.
  • Wenn eine Spannung über dem Festkörperelektrolytblock 103 abfällt, wie in 1a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus der ersten Elektrode 101 heraus löst und in den Festkörperelektrolytblock 103 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 108 in dem Festkörperelektrolytblock 103 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 103 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 103 so stark, dass eine leitende Brücke (leitender Pfad) 107 zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 ausgebildet wird. Wenn die in 1b gezeigte Spannung über dem Festkörperelektrolytblock 103 abfällt (inverse Spannung verglichen zu der in 1a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus dem Festkörperelektrolytblock 103 hinaus zur ersten Elektrode 101 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 108 innerhalb des Festkörperelektrolytblocks 103 verringert. Erfolgt dies lange genug, wird die leitende Brücke 107 gelöscht.
  • Um den momentanen Speicherzustand der CBRAM-Zelle festzustellen, wird ein Messstrom durch die CBRAM-Zelle geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in der CBRAM-Zelle keine leitende Brücke 107 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in der CBRAM-Zelle eine leitende Brücke 107 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch "0", wohingegen ein niedriger Widerstand logisch "1" repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
  • 2 zeigt im Verfahren 200 zum Testen einer Speichervorrichtung mit einem Speicherzellenarray gemäß einer Ausführungsform der Erfindung.
  • Bei 201 wird das Speicherzellenarray in eine Mehrzahl von Speicherzellenarrayuntereinheiten aufgeteilt, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist.
  • Bei 202 werden die Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gleichzeitig getestet unter Verwendung eines gemeinsamen Testsignals.
  • Bei 203 wird festgestellt, ob alle Speicherzellenarrayuntereinheiten bereits getestet wurden. Wenn dies der Fall ist, wird das Verfahren 200 bei 204 beendet. Ist dies nicht der Fall, kehrt das Verfahren 200 zu 202 zurück.
  • Ein Effekt des Testverfahrens 200 ist, dass die Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit nicht Zelle für Zelle getestet werden müssen. Stattdessen werden die Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemeinsam getestet unter Verwendung eines gemeinsamen Testsignals. Da ein gemeinsames Testsignal verwendet wird, können die benötigte Testzeit und/oder Anzahl benötigter Testsignale reduziert werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Testergebnis, das die Speicherzustände der Speicherzellen einer Speicherzellenarrayuntereinheit reflektiert, bei 202 ermittelt. Die Speicherzellenarrayuntereinheit wird deaktiviert, wenn das Testergebnis mit einem gewünschten Testergebnis nicht übereinstimmt.
  • Gemäß einer Ausführungsform der Erfindung wird der deaktivierten Speicherzellenarrayuntereinheit eine redundante Speicherzellenarrayuntereinheit zugewiesen. Die redundante Speicherzellenarrayuntereinheit kann dann anstelle der deaktivierten Speicherzellenarrayuntereinheit verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung wird das Testverfahren 200 vollständig oder zumindest teilweise innerhalb der Speichervorrichtung ausgeführt. Ein entsprechendes Testergebnis kann in der Speichervorrichtung gespeichert werden. Dies ermöglicht einer externen Vorrichtung, die Speichervorrichtung sehr schnell zu testen: Es muss lediglich das in der Speichervorrichtung gespeicherte Testergebnis ausgelesen werden.
  • Gemäß einer Ausführungsform der Erfindung kann das Testverfahren während des Herstellungsprozesses der Speichervorrichtung oder nach Herstellen der Speichervorrichtung ausgeführt werden.
  • Gemäß einer Ausführungsform der Erfindung ist das gemeinsame Testsignal eine Testspannung, die bei 202 zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird. Alternativ kann das gemeinsame Testsignal ein Teststrom sein, der bei 202 von dem ersten Testsignalanschluss zum zweiten Testsignalanschluss geleitet wird.
  • Gemäß einer Ausführungsform der Erfindung wird das gemeinsame Testsignal bei 202 dazu verwendet, um den Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit zu messen. Der Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit, der auf diese Art und Weise gemessen wurde, kann dann mit einem gewünschten Gesamtwiderstandszielwert verglichen werden. Wenn der gemessene Gesamtwiderstand mit dem Gesamtwiderstandszielwert übereinstimmt, funktioniert die Speicherzellenarrayuntereinheit wie vorgesehen. Ansonsten kann festgestellt werden, dass die Speicherzellenarrayuntereinheit defekt ist. Bevor der Gesamtwiderstand der Widerstandsänderungsspeicherzellen eine Speicherzellenarrayuntereinheit gemessen wird, können die Widerstandsänderungsspeicherzellen auf bestimmte Widerstandswerte gesetzt werden. Beispielsweise kann die Hälfte der Widerstandsänderungsspeicherzellen in einen Speicherstand „1", und die andere Hälfte der Widerstandsänderungsspeicherzellen in den Speicherzustand „0" versetzt werden (beispielsweise ein Schachbrettmuster). Wenn der gemessene Gesamtwiderstand nicht mit dem Gesamtwiderstandzielwert übereinstimmt, ist dies ein Zeichen, dass wenigstens eine der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit nicht auf den gewünschten Speicherzustand gesetzt werden konnte, d. h. wenigstens eine Widerstandsänderungsspeicherzelle ist defekt.
  • Gemäß einer Ausführungsform der Erfindung ist der erste Testsignalanschluss eine gemeinsame Sourceleitung (CSL = Common Source Line), und der zweite Testsignalanschluss ist eine Wortleitung (WL).
  • Gemäß einer Ausführungsform der Erfindung beträgt die Anzahl der Widerstandsänderungsspeicherzellen eine Speicherzellenarrayuntereinheit vier. Die Ausführungsformen der Erfindung sind jedoch nicht auf diesen Wert beschränkt.
  • 3 zeigt ein Verfahren 300 einer Speichervorrichtung oder einer integrierten Schaltung mit einem Speicherzellenarray, das eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist. Das Verfahren beinhaltet die folgenden Prozesse:
    Bei 301 wird das Speicherzellenarray in eine Mehrzahl von Speicherzellenarrayuntereinheiten aufgeteilt, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen beinhaltet. Bei 302 wird ein Widerstandsniveau einer Multi-Level-Widerstandsänderungsspeicherzelle einer Speicherzellenarrayuntereinheit getestet. Bei 303 wird festgestellt, ob das Testergebnis für das getestete Widerstandsniveau mit einem bestimmten Testergebniszielwert übereinstimmt. Ist dies nicht der Fall, wird das Widerstandsniveau bei 304 für alle Multi-Level- Widerstandsänderungsspeicherzellen, die zur selben Speicherzellenarrayuntereinheit wie die getestete Multi-Level-Widerstandsänderungsspeicherzelle gehört, deaktiviert (d. h. das Widerstandsniveau wird zukünftig nicht verwendet). Dann schreitet das Verfahren 300 fort zu 305. Wenn das Testergebnis für das getestete Widerstandsniveau mit dem bestimmten Testergebniszielwert übereinstimmt, schreitet das Verfahren 300 auch fort zu 305. Bei 305 wird festgestellt, ob bereits alle Speicherzellenarrayuntereinheiten getestet wurden. Wenn dies der Fall ist, wird das Verfahren 300 bei 306 beendet. Ansonsten kehrt das Verfahren zu 302 zurück.
  • Gemäß einer Ausführungsform der Erfindung weist das Speicherzellenarray eine Mehrzahl von Bitleitungen und Wortleitungen auf. In diesem Fall bilden gemäß einer Ausführungsform der Erfindung alle Speicherzellen (oder zumindest ein Teil aller Speicherzellen), die mit derselben Master-Bitleitung verbunden sind, eine Speicherzellenarrayuntereinheit aus.
  • Gemäß einer Ausführungsform der Erfindung wird das Testverfahren 300 ausgeführt unter Verwendung einer gemeinsamen Testspannung (gemeinsames Testsignal), das bei 302 zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird. Alternativ wird gemäß einer Ausführungsform der Erfindung das Testverfahren 300 ausgeführt unter Verwendung eines gemeinsamen Teststroms, der bei 302 von dem ersten Testsignalanschluss zu dem zweiten Testsignalanschluss geleitet wird.
  • Gemäß einer Ausführungsform der Erfindung wird bei 302 der Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemessen unter Verwendung der gemeinsamen Testspannung oder des gemeinsamen Teststroms.
  • Gemäß einer Ausführungsform der Erfindung erfolgt die Deaktivierung bei 304 durch Speichern von Deaktivierungsinformation innerhalb eines Deaktivierungsinformations-Speicherelements innerhalb der Speichervorrichtung. Das Deaktivierungsinformations-Speicherelement kann beispielsweise ein Latch sein.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Anzahl der Widerstandsniveaus der Multi-Level-Widerstandsänderungsspeicherzellen vier. Die Ausführungsformen der Erfindung sind jedoch nicht auf diesen Wert beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist das bei 302 getestete Widerstandsniveau ein Widerstandsniveau zwischen einem höchstmöglichen Widerstandsniveau und einem niedrigstmöglichen Widerstandsniveau.
  • Wie bereits im Zusammenhang mit dem in 2 gezeigten Verfahren 200 erwähnt wurde, kann das Verfahren 300 vollständig oder lediglich teilweise innerhalb der Speichervorrichtung ausgeführt werden.
  • 4a zeigt eine integrierte Schaltung 400 gemäß einer Ausführungsform der Erfindung. Die integrierte Schaltung 400 weist ein Speicherzellenarray 401 mit einer Mehrzahl von Widerstandsänderungsspeicherzellen 402 auf. Weiterhin weist die integrierte Schaltung 400 Funktionalität 403 (beispielsweise eine Logikschaltung oder ein Softwareprogramm, das innerhalb eines digitalen Signalprozessors läuft) auf, um ein Verfahren zum Testen des Speicherzellenarrays 401 auszuführen. Das Verfahren weist auf: Aufteilen des Speicherzellenarrays 401 in eine Mehrzahl von Speicherzahlenarrayuntereinheiten 404, wobei jede Speicherzellenarrayuntereinheit 404 eine Mehrzahl von Widerstandsänderungsspeicherzellen 402 aufweist. Hier sind die Speicherzellenarrayuntereinheiten 404 Spalten von Widerstandsänderungsspeicherzellen 402. Die Speicherzellenarrayuntereinheiten 404 können eine beliebig gewünschte Anzahl von Widerstandsänderungsspeicherzellen 402 aufweisen, die gleich oder größer als zwei ist. Das Verfahren weist weiterhin das gleichzeitige Testen aller Widerstandsänderungsspeicherzellen 402 einer Speicherzellenarrayuntereinheit 404 auf unter Verwendung eines gemeinsamen Testsignals auf. Das oben beschriebene Testverfahren wird für alle weiteren Speicherzellenarrayuntereinheiten 404 wiederholt, d. h. so lange, bis alle Widerstandsänderungsspeicherzellen 402 des Speicherzellenarrays 401 getestet worden sind.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung 400 so ausgestaltet, dass Testinformation, das das Ergebnis des Testens der integrierten Schaltung 400 reflektiert, aus der integrierten Schaltung 400 entnommen werden kann mittels eines einzelnen Pins 405, der mit der integrierten Schaltung 400 verbunden ist (der beispielsweise mit der Testfunktionalität 403, wie in 4a gezeigt, verbunden ist, oder der mit einem anderen Teil der integrierten Schaltung 400 verbunden ist).
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungsspeicherzellen 402 programmierbare Metallisierungszellen (PMCs), auch bekannt als Festkörperelektrolytspeicherzellen (beispielsweise PCRAM-Zellen).
  • Gemäß einer Ausführungsform der Erfindung sind Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen (PC-Speicherzellen, beispielsweise PCRAM-Zellen).
  • Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Typen von Widerstandsänderungsspeicherzellen 402 beschränkt. Beispielsweise können auch organischen Speicherzellen (beispielsweise ORAM-Zellen) oder magnetoresistive Speicherzellen (beispielsweise MRAM-Zellen) oder Übergangsmetalloxidspeicherzellen (TMO-Zellen) verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung ist die Testfunktionalität 403 so ausgestaltet, dass das folgende Verfahren ausgeführt wird: Aufspalten des Speicherzellenarrays 401 in eine Mehrzahl von Speicherzellenarrayuntereinheiten 404, wobei jede Speicherzellenarrayuntereinheit 404 eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen 402 aufweist; Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle 402; wenn das Testergebnis für das Widerstandsniveau nicht mit einem gewünschten Testergebniszielwert übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen 402, die zu der gleichen Speicherzellenarrayuntereinheit 404 gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle 402, die getestet worden ist; und Wiederholen des Testens des Widerstandsniveaus und Deaktivieren der defekten Multi-Level- Widerstandsänderungsspeicherzellen 402 für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen 402.
  • 4b zeigt eine integrierte Schaltung 450 gemäß einer Ausführungsform der Erfindung. Die integrierte Schaltung 450 weist eine Speicherzellenarrayuntereinheit 404 mit vier Widerstandsänderungsspeicherzellen 402 auf. Die Speicherzellenarrayuntereinheit 404 weist einen ersten Testsignalanschluss 451 und einen zweiten Testsignalanschluss 452 auf. Hier ist der erste Testsignalanschluss eine gemeinsame Sourceleitung (CSL), die beispielsweise mit vier Bitleistungen 453 verbunden ist. Der zweite Testsignalanschluss 452 ist eine Wortleitung. Jede Widerstandsänderungsspeicherzelle 402 weist eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, auf. Alle ersten Elektroden sind mit dem ersten Testsignalanschluss 451, und alle zweiten Elektroden sind mit dem Testsignalanschluss 452 verbunden.
  • Um die Widerstandsänderungsspeicherzellen 402 zu testen, wird ein gemeinsames Testsignal verwendet. Beispielsweise wird ein gemeinsamer Lesestrom von dem ersten Testsignalanschluss 451 zu dem zweiten Testsignalanschluss 452 geleitet über die Bitsleitungen 453 und die Widerstandsänderungszellen 402. Der gemeinsame Teststrom spaltet sich in vier Testströme auf, wobei jeder der vier Testströme durch eine Widerstandsänderungsspeicherzelle 402 geleitet wird. Die Anzahl der Speicherzellen 402, die gemeinsam getestet werden, können beispielsweise festgelegt werden durch die Anzahl der verwendeten Adressen und die Architektur der integrierten Schaltung 450. Die Anzahl der Speicherzellen 402, die gemeinsam getestet werden, ist nicht auf vier beschränkt; auch eine andere Anzahl an Speicherzellen 402 kann gleichzeitig getestet werden. Auf diese Art und Weise wird der Gesamtwiderstand der in 4b gezeigten Anordnung von Widerstandsänderungsspeicherzellen 402 gemessen. Bevor die Messströme durch die Widerstandsänderungsspeicherzellen 402 geleitet werden, werden die Speicherzustände der Widerstandsänderungsspeicherzellen 402 auf bestimmte Widerstandswerte gesetzt. Auf diese Weise kann gemessen werden, ob wenigstens eine der Widerstandsänderungsspeicherzellen 402 defekt ist (d. h. nicht in den bestimmten Widerstandszustand geschalten werden konnte). In der in 4b gezeigten Ausführungsform wird angenommen, dass das gemeinsame Testsignal, das den Widerstandsänderungsspeicherzellen 402 zugeführt wird, über eine gemeinsame Sourceleitung (CSL = Common Source Line) zugeführt wird. Jedoch ist die Erfindung nicht darauf beschränkt; das gemeinsame Testsignal kann den Widerstandsänderungsspeicherzellen 402 auch über eine andere gemeinsame Leitung wie beispielsweise eine Wortleitung zugeführt werden.
  • Wenn der gemessene Gesamtwiderstand nicht mit einem bestimmten Zielgesamtwiderstand übereinstimmt, wird die Speicherzellenarrayuntereinheit 404 ersetzt durch eine redundante Speicherzellenarrayuntereint 404', die die gleiche Architektur wie die der Speicherzellenarrayuntereinheit 404 aufweist. Da die vollständige Speicherzellenarrayuntereinheit 404 durch die redundante Speicherzellenarrayuntereinheit 404' ersetzt wird, ist es nicht notwendig, zu wissen, welche bestimmte Widerstandsänderungsspeicherzellen 402 defekt sind. Konsequenter Weise kann die benötigte Testzeit und/oder die Anzahl benötigter Testsignale reduziert werden.
  • 5a zeigt ein Beispiel eines Systems 500, das eine Speichervorrichtung 501 und einen Speicherkontroller 502 aufweist, wobei der Speicherkontroller 502 mit der Speichervorrichtung 501 über eine Mehrzahl von I/O's 503 verbunden ist, beispielsweise über eine Mehrzahl von Pins. Die Speichervorrichtung 501 weist ein Array von Widerstandsspeicherelementen auf. Um die Speichervorrichtung 501 zu verwenden, kommuniziert der Speicherkontroller 502 mit einer Speichervorrichtung 501 über I/O's. In diesem Beispiel wird angenommen, das 16 oder 32 I/O's dazu benutzt werden, um zwischen dem Speicherkontroller 502 und der Speichervorrichtung 501 zu kommunizieren. Diese Art der Kommunikation kann beispielsweise verwendet werden, wenn eine „normale" Applikation auf einen Computer ausgeführt wird, beispielsweise auf einem MP3-Player.
  • 5b zeigt ein Testsystem 550 gemäß einer Ausführungsform der Erfindung. Das Testsystem 550 weist eine Speichervorrichtung 551 und einen Speichervorrichtungstester (Speicherkontroller) 552, der elektrisch mit der Speichervorrichtung 551 über eine Mehrzahl von I/O's 553 gekoppelt ist, beispielsweise über eine Mehrzahl von Pins, auf. Der Speichertestkontroller 552 testet die Speichervorrichtung 551, in dem der Speichervorrichtung 551 über die I/O's 553 Testsignale zugesandt werden, und indem entsprechende Antwortsignale erhalten werden. Verglichen mit dem in 5a gezeigten Systemen 500 werden weniger I/O's dazu benötigt, um während des Testens zwischen der Speichervorrichtung 551 und einem Speichungsvorrichtungstester (Speicherkontroller) 552 zu kommunizieren, da ein gemeinsames Testsignal, das über einen der I/O's 553 bereitgestellt wird, verwendet wird, um gleichzeitig eine Mehrzahl von Widerstandsänderungsspeicherzellen der Speichervorrichtung 551 zu testen. Somit sind, verglichen mit einer normalen Kommunikation mit der Speichervorrichtung 551, weniger I/O's notwendig. Hier werden nur vier I/O's verwendet. Damit kann die Komplexität des Speichertestkontrollers 552 verringert werden. In der folgenden Beschreibung wird die Verwendung einer reduzierten Anzahl von I/O's 553 (eins) auch als I/O-Kompressionstestmodus bezeichnet.
  • 6 zeigt eine mögliche Ausführungsform eines Speicherzellenarrays 600, das innerhalb einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung verwendet werden kann, beispielsweise innerhalb der integrierten Schaltung 400, die in 4a gezeigt ist. Das Speicherzellenarray 600 weist eine Mehrzahl von Widerstandsänderungsspeicherzellen 402 auf, die in Zeilen 602 und Spalten 601 angeordnet sind. Jede Widerstandsänderungsspeicherzelle 402 ist über eine Auswahlvorrichtung 603 mit einer Bitleitung 604 verbunden, wobei jede Auswahlvorrichtung 603 über eine Wortleitung 605 gesteuert wird. Das Speicherzellenarray 600 weist „normale" Widerstandsänderungsspeicherzellen 402, Auswahlvorrichtungen 603, Bitleitungen 604 und Wortleitungen 605 auf (hier: Wortleitungen WL1 bis WLn; Bitsleitungen BL1 bis BLn, sowie entsprechende Widerstandsänderungsspeicherzellen und Auswahlvorrichtungen), und redundante Widerstandsänderungsspeicherzellen 402, Auswahlvorrichtungen 603, Bitleitungen 604 und Wortleitungen 605 auf (hier: Wortleitungen rWLn; Bitleitungen rBLn sowie entsprechende Widerstandsänderungsspeicherzellen und Auswahlvorrichtungen). Wenn beispielsweise während des Testens des Speicherzellenarrays 600 festgestellt wird, dass die Widerstandsänderungsspeicherzelle 606 defekt ist, wird. diese deaktiviert und „ersetzt", beispielsweise durch die redundante Speicherzelle 607. Das bedeutet, dass beim Adressieren der Widerstandsänderungsspeicherzelle 606 die Adresse der Widerstandsänderungsspeicherzelle 606 beispielsweise auf die Adresse der redundanten Widerstandsänderungsspeicherzelle 607 abgebildet („gemapped") wird.
  • 7 zeigt eine integrierte Schaltung 700, die das in 6 gezeigte Speicherzellenarray 600, einen Wortleitungsadressdekoder 701, einen Bitleitungsadressdekoder 702, eine Mehrzahl von ersten Latches 703, die zwischen den Bitleitungsadressdekoder 702 und die Bitleitungen 604 geschaltet sind, und eine Mehrzahl von zweiten Latches 704, die zwischen den Wortleitungsadressdekoder 701 und die Wortleitungen 605 geschaltet sind, aufweist.
  • Es wird hier angenommen, dass die Widerstandsänderungsspeicherzellen 402 des Speicherzellenarrays 600 Multi-Level-Widerstandsänderungsspeicherzellen sind. In diesem Fall kann anstelle von und/oder zusätzlich zu dem „Ersetzen" einer defekten Widerstandsänderungsspeicherzelle 402 durch eine redundante Widerstandsänderungsspeicherzelle 402 Testinformation innerhalb der ersten Latches 703 oder der zweiten Latches 704 gespeichert werden, die anzeigt, dass eine der Widerstandsänderungsspeicherzellen 402, die dem Latch zugewiesen ist, defekt ist, d. h. nicht dazu im Stande ist, alle Widerstandsniveaus anzunehmen. Die Testinformation bewirkt, dass alle anderen Widerstandsänderungsspeicherzellen, die zum gleichen Latch 703, 704 gehören, teilweise deaktiviert werden, d. h. nur betrieben werden unter Verwendung der Widerstandsniveaus, die auch von der defekten Widerstandsänderungsspeicherzelle verwendet werden kann. Beispielsweise sei angenommen, dass alle Widerstandsänderungsspeicherzellen 402 des Speicherzellenarrays 600 vier unterschiedliche Widerstandsniveaus annehmen können. Weiterhin sei angenommen, dass die Widerstandsänderungsspeicherzellen 705 jeweils nur das erste und vierte Widerstandsniveau, nicht jedoch das zweite und/oder das dritte Widerstandsniveau annehmen können. In diesem Fall wird jeweilige Testinformation, die die Defektheit reflektiert, innerhalb der Latches 706 und 707 gespeichert. Damit werden alle Widerstandsänderungsspeicherzellen 402, die mit der Wortleitung 708 und der Wortleitung 709 verbunden sind, nur im ersten und vierten Widerstandsniveau betrieben. Auf diese Art und Weise kann ein „Ersetzen" von defekten Speicherzellen vermieden werden.
  • 8 deutet an, dass gemäß einer Ausführungsform der Erfindung zwei Testverfahren ausgeführt werden können, um ein Speicherzellenarray zu testen. Eine Einheit 800 mit einem eingebauten Selbsttest (BIST = Built In Self-Test) wird dazu verwendet, um ein Testmuster und entsprechende Testniveaus zu erzeugen. Dann werden die tatsächlichen geschriebenen Widerstandsniveaus getestet unter Verwendung eines Vergleichs. Nachdem das Speicherzellenarray 801 wie oben beschrieben getestet wurde, gibt es zwei Möglichkeiten: eine erste Möglichkeit ist, die defekte Widerstandsänderungsspeicherzelle durch eine redundante Widerstandsänderungsspeicherzelle zu ersetzen, d. h. eine Speicherzellenuntereinheit, die eine defekte Widerstandsänderungsspeicherzelle aufweist, durch eine entsprechende redundante Speicherzellenarrayuntereinheit zu ersetzen. Eine weitere Möglichkeit ist (wenn Multi-Level-Widerstandsänderungsspeicherzellen verwendet werden), die Adresse der Speicherzellenarrayuntereinheit, die die defekte Widerstandsänderungsspeicherzelle aufweist, zu ermitteln, und das defekte Widerstandsniveau innerhalb aller Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit, die die defekte Widerstandsänderungsspeicherzelle beinhaltet, zu deaktivieren.
  • Wie in 9A und 9B gezeigt ist, können Ausführungsformen der erfindungsgemäßen Speichervorrichtungen/integrierten Schaltungen in Modulen zum Einsatz kommen. In 9A ist ein Speichermodul 900 gezeigt, das ein oder meherere Speichervorrichtungen/integrierte Schaltungen 904 aufweist, die auf einem Substrat 902 angeordnet sind. Jede Speichervorrichtung/integrierte Schaltung 904 kann mehrere Speicherzellen beinhalten. Das Speichermodul 900 kann auch ein oder mehrere elektronische Vorrichtungen 906 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den Speichervorrichtungen/integrierte Schaltungen 904. Weiterhin kann das Speichermodul 900 eine Mehrzahl elektrischer Verbindungen 908 aufweisen, die eingesetzt werden können, um das Speichermodul 900 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
  • Wie in 9B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 950 auszubilden.
  • Beispielsweise kann ein stapelbares Speichermodul 952 ein oder mehrere Speichervorrichtungen 956 enthalten, die auf einem stapelbaren Substrat 954 angeordnet sind. Jede Speichervorrichtung 956 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 952 kann auch ein oder mehrere elektronische Vorrichtungen 958 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den Speichervorrichtungen 956. Elektrische Verbindungen 960 werden dazu benutzt, um das stapelbare Speichermodul 952 mit anderen Modulen innerhalb des Stapels 950 zu verbinden. Andere Module des Stapels 950 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 952 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
  • Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand" bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand" bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand" und einen „kristallinen Zustand"). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
  • Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials autreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
  • 10 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 1000 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 1000 weist eine erste Elektrode 1002, Phasenänderungsmaterial 1004, eine zweite Elektrode 1006 sowie isolierendes Material 1008 auf. Das Phasenänderungmaterial 1004 wird lateral durch das isolierende Material 1008 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 1002 oder der zweiten Elektrode 1006 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 1004 mit Strom oder Spannung unter Verwendung der ersten Elektrode 1002 und/oder der zweiten Elektrode 1006 zu steuern. Um das Phasenänderungsmaterial 1004 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 1004 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1004 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 1004 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 1004 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1004 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 1004 anschließend schnell abgekühlt wird.
  • Das Phasenänderungsmaterial 1004 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 1004 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 1002 und der zweiten Elektrode 1006 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 1002 und der zweiten Elektrode 1006 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
  • 11 zeigt ein Blockdiagramm einer Speichervorrichtung 1100, die einen Schreibpulsgenerator 1102, eine Verteilungsschaltung 1104, Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d (beispielsweise Phasenänderungsspeicherzellen 1000 wie in 10 gezeigt) und einen Leseverstärker 1108 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 1102 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d mittels der Verteilungsschaltung 1104 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 1104 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherzellen 1106a, 1106b, 1106c, 1106d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
  • Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null" dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1" dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 1108 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherzellen 1106a, 1106b, 1106c oder 1106d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
  • Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 1106a, 1106b, 1106c und 1106d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 1106a, 1106b, 1106c und 1106d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
  • Die in 11 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungszellen (PMCs), magnetorresistive Speicherzellen (beispielsweise MRAMs), organische Speicherzellen (beispielsweise ORAMs), oder Übergangsmetalloxid-Speicherzellen (TMOs).
  • Ein weiterer Typ von Widerstandsänderungsspeicherzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp3-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp2-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände zu darzustellen. Beispielsweise kann ein sp3-reicher Zustand (Hochwiderstandszustand) "Null" repräsentieren, und ein sp2-reicher Zustand (Niedrigwiderstandszustand) "Eins" repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
  • Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp3-reichen amorphen Kohlenstoff in sp2-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
  • Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp2-Filaments in isolierendem, sp3-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 12A und 12B gezeigt.
  • 12A zeigt eine Kohlenstoffspeicherzelle 1200, die einen Topkontakt 1202, eine Kohlenstoffspeicherschicht 1204 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp3-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 1206 aufweist. Wie in 12B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 1204 geleitet wird, ein sp2-Filament 1250 in der sp3-reichen Kohlenstoffspeicherschicht 1204 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp2-Filament 1250 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 1204 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands den Kohlenstoffspeicherschicht 1204 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null", und ein Niedrigwiderstandszustand „Eins" repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp3-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp3-reiche Kohlenstoffschichten und sp2-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp3-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
  • Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 13A zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 1300 weist einen Auswahltransistor 1302 und ein Widerstandsänderungsspeicherelement 1304 auf. Der Auswahltransistor 1302 weist einen Source-Abschnitt 1306, der mit einer Bitleitung 1308 verbunden ist, einen Drainabschnitt 1310, der mit dem Speicherelement 1304 verbunden ist, und einen Gateabschnitt 1312, der mit einer Wortleitung 1314 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 1304 ist weiterhin mit einer gemeinsamen Leitung 1316 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 1300, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 1300 während des Lesevorgangs mit der Bitleitung 1308 verbunden sein.
  • Wenn in die Speicherzelle 1300 beschrieben werden soll, wird die Wortleitung 1314 zum Auswählen der Speicherzelle 1300 genutzt, und das Widerstandsänderungsspeicherelement 1304 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 1308 beaufschlagt, womit der Widerstand des Widerstandsänderungsspeicherelements 1304 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 1300 gelesen wird, die Wortleitung 1314 dazu genutzt, die Zelle 1300 auszuwählen, und die Bitleitung 1308 wird dazu genutzt, das Widerstandsänderungsspeicherelement 1304 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 1304 zu messen.
  • Die Speicherzelle 1300 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 1304) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 13B ein alternativer Aufbau einer 1T1J-Speicherzelle 1350 gezeigt, in dem ein Auswahltransistor 1352 und ein Widerstandänderungsspeicherelement 1354 auf andere Art und Weise angeordnet sind, verglichen zu dem in 13A gezeigten Aufbau. In diesem alternativem Aufbau ist das Widerstandsänderungsspeicherelement 1354 mit einer Bitleitung 1358 sowie mit einem Source-Abschnitt 1356 des Auswahltransistors 1352 verbunden. Ein Drainabschnitt 1360 des Auswahltransistors 1352 ist mit eine gemeinsamen Leitung 1366 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 1362 des Auswahltransistors 1352 wird mittels einer Wortleitung 1364 gesteuert.
  • In der folgenden Beschreibung sollen weitere Merkmale beispielhafter Ausführungsformen der Erfindung erläutert werden.
  • In einigen Speichertechnologien betragen die Speichertestkosten in etwa zehn Prozent des Verkaufspreises. Da der Preis für integrierte Schaltungen rapide fällt, müssen die Testkosten entsprechend verringert werden. Es gibt (wenigstens) zwei Optionen, dies zu tun: a) Verringern der Testzeit, oder b) Erhöhen der Anzahl der zu testenden Vorrichtungen (DUTs), die parallel (gleichzeitig) getestet werden. Die erste Option kann entweder mit höherer Testgeschwindigkeit verwirklicht werden (was wiederum höhere Kosten für das Testequipment bedeutet), oder weniger Tests (womit weniger Testfälle abgedeckt werden). Was die zweite Option anbetrifft, muss erwähnt werden, dass die Anzahl der Testkanäle (Treiber, Empfänger, Energieversorgung, etc.) begrenzt ist.
  • Gemäß einer Ausführungsform der Erfindung wird die Anzahl der Pins für resistive Speicher reduziert (siehe 5), (ohne Information zu verlieren, die zum Reparieren von ausfallenden Zellen notwendig sind).
  • Gemäß einer Ausführungsform der Erfindung erfolgt das Testen und Reparieren von Multi-Level-Speicher unter Verwendung eines eingebauten Selbsttests (der ML-Daten erzeugt und diese misst).
  • Gemäß einer Ausführungsform der Erfindung wird für resistive Schaltspeicher (MRAM, PCRAM, CBRAM, ...) eine On-Chip-Kompression von Bits eingesetzt.
  • Gemäß einer Ausführungsform der Erfindung wird das interne Testen von Multi-Bits/Multi-Levels verwendet unter Verwendung eines eingebauten Selbsttests.
  • Gemäß einer Ausführungsform der Erfindung wird die Auswahladresse bestimmter Speicherelemente (Wortleitung oder Bitleitung) hinsichtlich einer MLC (Multi-Level-Zelle) oder hinsichtlich MBC (d. h. in dem Adressdekoder, Leseverstärker) eingefangen.
  • Gemäß einer Ausführungsform der Erfindung wird beispielsweise, wenn ein Speicherelement der Wortleitung x nicht dazu imstande ist, zwei Bits, sondern nur ein Bit zu speichern, diese bestimmte Wortleitung nicht als defekt markiert (und durch ein redundantes Element ersetzt), sondern markiert als „speichere ein Bit/Zelle". Dies kann auf ähnliche Weise für Bitleitungen erfolgen (siehe 7).
  • Gemäß einer Ausführungsform der Erfindung wird ein redundanzkonformer Testmodus für resistive Schaltspeicher bereitgestellt.
  • Gemäß einer Ausführungsform der Erfindung kann derselbe Testmodus für Multi-Level-Testen eingesetzt werden (d. h. unter Verwendung eines eingebauten Selbsttests, kann jedoch auch durch einen externen Tester betrieben werden).
  • Gemäß einer Ausführungsform der Erfindung wird die Ausfalladresse (Fehleradresse) hinsichtlich einer Multi-Level-Speicherzelle eingefangen (d. h. in dem jeweiligen Adressdekoder (Wortleitung und Bitleitung)). Damit werden Zellen mit niedriger Speicherkapazität (d. h. beispielsweise ein Bit anstelle von zwei Bits) nicht durch redundante Elemente ersetzt. Stattdessen wird nur die maximale Anzahl von Bits/Levels, die in der schlechtesten Zelle gespeichert werden kann, in der gesamten Wortleitung oder Bitleitung gespeichert unter Verwendung einer Kodierung (in dem Leseverstärker und dem Adressdekoder).

Claims (25)

  1. Verfahren zum Testen einer Speichervorrichtung mit einem Speicherzellenarray, wobei das Verfahren aufweist: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist, b) Gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert, c) Wiederholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  2. Verfahren nach Anspruch 1, wobei eine Speicherzellenarrayuntereinheit deaktiviert wird, wenn das Testergebnis für die Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit mit einem Zieltestergebnis nicht übereinstimmt.
  3. Verfahren nach Anspruch 2, wobei der deaktivierten Speicherzellenarrayeinheit eine redundante Speicherzellenarrayuntereinheit zugewiesen ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Testen zumindest teilweise innerhalb der Speichervorrichtung ausgeführt wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei jede Speicherzellenarrayuntereinheit einen ersten Testsignalanschluss und einen zweiten Testsignalanschluss aufweist, und wobei jede Speicherzelle eine erste Elektrodenschicht, eine zweite Elektrodenschicht sowie eine Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, aufweist, wobei alle ersten Elektroden mit dem ersten Testsignalanschluss, und wobei alle zweiten Elektroden mit dem zweiten Testsignalanschluss verbunden sind.
  6. Verfahren nach Anspruch 5, wobei das gemeinsame Testsignal eine Testspannung ist, die zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird.
  7. Verfahren nach Anspruch 5, wobei das gemeinsame Testsignal ein Teststrom ist, der von dem ersten Testsignalanschluss zu dem zweiten Testsignalanschluss geleitet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemessen wird unter Verwendung des gemeinsamen Testsignals.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei der erste Testsignalanschluss eine gemeinsame Sourceleitung, und der zweite Testsignalanschluss eine Wortleitung ist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Anzahl der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit vier beträgt.
  11. Verfahren zum Testen einer Speichervorrichtung mit einem Speicherzellenarray, das eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist, wobei das Verfahren aufweist: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist, b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testergebnis zu erzeugen, dass den Speicherzustand der Widerstandsänderungsspeicherzelle reflektiert, c) wenn das Testergebnis des Widerstandsniveaus nicht mit einem bestimmten Zieltestergebnis übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur gleichen Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde, d) Wiederholen von b) und c) für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen.
  12. Verfahren nach Anspruch 11, wobei alle Speicherzellen, die mit derselben Bitleitung verbunden sind, eine Speicherzellenarrayuntereinheit ausbilden.
  13. Verfahren nach Anspruch 11, wobei alle Speicherzellen, die mit derselben Wortleitung verbunden sind, eine Speicherzellenarrayuntereinheit ausbilden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei jede Speicherzellenarrayuntereinheit einen ersten Testsignalanschluss und einen zweiten Testsignalanschluss aufweist, und wobei jede Speicherzelle eine erste Elektrodenschicht, eine zweite Elektrodenschicht sowie eine Widerstandsänderungsschicht, die zwischen der ersten Elektrodenschicht und der zweiten Elektrodenschicht angeordnet ist, aufweist, wobei alle ersten Elektroden mit dem ersten Testsignalanschluss, und wobei alle zweiten Elektroden mit dem zweiten Testsignalanschluss verbunden sind.
  15. Verfahren nach Anspruch 14, wobei das Testen ausgeführt wird unter Verwendung einer gemeinsamen Testspannung, die zwischen dem ersten Testsignalanschluss und dem zweiten Testsignalanschluss angelegt wird.
  16. Verfahren nach Anspruch 14, wobei das Testen ausgeführt wird unter Verwendung eines gemeinsamen Teststroms, der von dem ersten Testsignalanschluss zu dem zweiten Testsignalanschluss geleitet wird.
  17. Verfahren nach Anspruch 15 oder 16, wobei der Gesamtwiderstand der Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit gemessen wird unter Verwendung der gemeinsamen Testspannung oder des gemeinsamen Teststroms.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei die Deaktivierung erzielt wird, indem die Deaktivierungsinformation innerhalb eines Deaktivierungsinformations-Speicherelements gespeichert wird.
  19. Verfahren nach Anspruch 18, wobei das Deaktivierungsinformations-Speicherelement ein Latch ist.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei die Anzahl der Widerstandsniveaus der Multi-Level-Widerstandsänderungsspeicherzellen vier beträgt.
  21. Verfahren nach einem der Ansprüche 11 bis 20, wobei das getestete Widerstandsniveau ein Widerstandsniveau ist, das zwischen einem höchstmöglichen Widerstandsniveau und einem niedrigstmöglichen Widerstandsniveau liegt.
  22. Verfahren nach der Ansprüche 11 bis 21, wobei das Testen zumindest teilweise innerhalb der Speichervorrichtung ausgeführt wird.
  23. Verfahren zum Herstellen einer integrierten Schaltung, die ein Speicherzellenarray mit einer Mehrzahl von Widerstandsänderungsspeicherzellen aufweist, wobei das Verfahren die folgende Testprozedur beinhaltet: a) Aufteilen des Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Widerstandsänderungsspeicherzellen aufweist, b) gleichzeitiges Testen aller Widerstandsänderungsspeicherzellen einer Speicherzellenarrayuntereinheit unter Verwendung eines gemeinsamen Testsignals, um ein Testergebnis zu erzeugen, das die Speicherzustände der Widerstandsänderungsspeicherzellen der Speicherzellenarrayuntereinheit reflektiert, c) Wiederholen von b) für alle weiteren Speicherzellenarrayuntereinheiten.
  24. Verfahren zum Herstellen einer integrierten Schaltung mit einem Speicherzellenarray, das eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist, wobei das Verfahren die folgende Testprozedur aufweist: a) Aufteilen eines Speicherzellenarrays in eine Mehrzahl von Speicherzellenarrayuntereinheiten, wobei jede Speicherzellenarrayuntereinheit eine Mehrzahl von Multi-Level-Widerstandsänderungsspeicherzellen aufweist, b) Testen eines Widerstandsniveaus einer Multi-Level-Widerstandsänderungsspeicherzelle, um ein Testergebnis zu erzeugen, das den Speicherzustand der Widerstandsänderungsspeicherzelle reflektiert, c) wenn das Testergebnis für das Widerstandsniveau nicht mit einem bestimmten Zieltestergebnis übereinstimmt, Deaktivieren des Widerstandsniveaus für alle Multi-Level-Widerstandsänderungsspeicherzellen, die zur selben Speicherzellenarrayuntereinheit gehören wie die Multi-Level-Widerstandsänderungsspeicherzelle, die getestet wurde, d) Wiederholen von b) und c) für alle weiteren Multi-Level-Widerstandsänderungsspeicherzellen.
  25. Integrierte Schaltung, wobei die integrierte Schaltung mittels eines Verfahrens gemäß der Ansprüche 23 oder 24 hergestellt wird.
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