DE602004004566T2 - Nichtflüchtiger Speicher und sein Programmier- und Löschverfahren - Google Patents

Nichtflüchtiger Speicher und sein Programmier- und Löschverfahren Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher mit einem Element mit variablem Widerstand, das Daten auf Grund einer Änderung des elektrischen Widerstands beim Anlegen einer Spannung an ein Halbleitersubstrat speichert.
  • 2. Beschreibung der einschlägigen Technik
  • Eine Technik zum Ändern des Widerstandswerts eines Materials mit Perovskitstruktur bei Raumtemperatur auf reversible Weise durch Anlegen eines Spannungsimpulses an das Material, was als kolossaler Magnetowiderstand (CMR) bekannt ist, ist im US-Patent Nr. 6,204,139 offenbart, bei der der Widerstandswert durch das Anlegen eines Spannungsimpulses auf reversible Weise um das Zehnfache oder mehr geändert werden kann. Die 1 zeigt ein Beispiel der Programmiercharakteristik dieses Elements mit variablem Widerstand. Wie es in der 1 dargestellt ist, ändert sich der Widerstandswert des Elements mit variablem Widerstand abhängig von der Stärke der Programmierspannung. Der Widerstandswert kann durch Anlegen einer Spannung nicht unter einer vorbestimmten Schwellenspannung (Vth) geändert werden. Hierbei kennzeichnet der Begriff "Schwellenwert" die Untergrenze der Spannung, die eine Änderung des Widerstands ermöglicht. Die Anmelderin des vorliegenden Falls hat ein Patent (JP-A 2002-185234) betreffend einen nichtflüchtigen Halbleiterspeicher unter Verwendung dieser Eigenschaft angemeldet, und ein Teil dieses Inhalts ist in "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)" von Zhuang, H.H. et al., IEDM, Artikelnummer 7.5, Dezember 2002 offenbart.
  • Gemäß dieser herkömmlichen Technik wird eine Speicherzelle aus einem Zellenauswählelement und einem Element mit variablem Widerstand hergestellt. Die 2 zeigt eine Speicherzelle gemäß der herkömmlichen Technik, bei der als Zellenauswählelement ein Transistor verwendet wird.
  • Nachfolgend werden kurz Programmier- und Löschoperationen in der in der 2 dargestellten Speicherzelle beschrieben. Wenn ein Programmieren in einem Element R12 mit variablem Widerstand ausgeführt wird, wird eine Programmierspannung an eine Bitleitung B2 angelegt, eine Bitleitung B1 und eine Sourceleitung S1 werden mit Masse verbunden, und an eine Wortleitung W1 wird für ungefähr 100 ns eine vorbestimmte Spannung angelegt, wodurch ein als Zellenauswählelement bezeichneter Transistor T2 eingeschaltet wird, während eine Programmierspannung an das Element R12 mit variablem Widerstand angelegt wird, um dieses in den Programmierzustand zu versetzen. Beim Löschen wird eine Löschspannung an die Sourceleitung S1 und die Bitleitung B1 angelegt, die Bitleitung B2 wird mit Masse verbunden, und an die Wortleitung W1 wird für ungefähr 100 ns eine vorbestimmte Spannung angelegt, wodurch der Transistor T2 eingeschaltet wird, während eine Löschspannung an das Element S12 mit variablem Widerstand angelegt wird, um dieses in den Löschzustand zu versetzen. Dabei sind die Polaritäten der als Element R12 mit variablem Widerstand angelegten Spannungen entgegengesetzt zu denen beim Programmieren.
  • Wie es in der 2 dargestellt ist, tritt jedoch dann, wenn eine Speicherzelle aus einem Zellenauswählelement aus einem Transistor und einem Element mit variablem Widerstand besteht, nur ein kleines Problem hinsichtlich einer 'Störung' (fehlerhafte Programmierung, fehlerhaftes Löschen und dergleichen) der nicht ausgewählten Speicherzellen, die nicht zu programmieren oder zu löschen sind, auf, da ein Zellenauswählelement aus einem Transistor vorhanden ist. Jedoch ist die Speicherzelle mit einem Zellenauswählelement versehen, was die Fläche der Speicherzelle erhöht, was zu einer Vergrößerung der Chipgröße als Ergebnis der Integration von Speicherzellen führt, wobei es sich um einen Faktor handelt, der eine Erhöhung des Speichervermögens des Speichers behindert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung erfolgt angesichts der obigen Probleme, und ihr liegt die Aufgabe zugrunde, einen nichtflüchtigen Halbleiterspeicher zu schaffen, der leicht auf hohem Niveau integriert werden kann, wobei das Auftreten von Störungen beschränkt ist.
  • Um die obige Aufgabe zu lösen, verfügt ein nichtflüchtiger Halbleiterspeicher gemäß der Erfindung über die Merkmale der unabhängigen Ansprüche.
  • Auf diese Weise ist in einer Speicherzelle bei einem nichtflüchtigen Halbleiterspeicher gemäß der Erfindung kein Zellenauswählelement vorhanden, weswegen die Fläche einer Speicherzelle verkleinert werden kann, wodurch eine Integration auf hohem Niveau leicht möglich ist und gleichzeitig wird eine Spannung, die keine Änderung des Widerstandswerts eines Elements mit variablem Widerstand erlaubt, an die beiden Enden der nicht ausgewählten Speicherzellen angelegt, weswegen keine Gefahr betreffend das Auftreten einer Störung in den nicht ausgewählten Speicherzellen besteht.
  • Ferner wählt beim nichtflüchtigen Halbleiterspeicher gemäß der Erfindung die Wortleitungsspannung-Anlegeschaltung die zweite Wortleitungsspannung vor dem Start der Programmier- oder Löschoperation für das Speicherarray aus, so dass die zweite Wortleitungsspannung an alle Wortleitungen des Speicherarrays angelegt wird und die Bitleitungsspannung-Anlegeschaltung die zweite Bitleitungsspannung vor dem Start der Programmier- oder Löschoperation des Speicherarrays aus, so dass die zweite Bitleitungsspannung an alle Bitleitungen des Speicherarrays angelegt wird.
  • Auf diese Weise werden beim nichtflüchtigen Halbleiterspeicher gemäß der Erfindung nur die ausgewählte Wortleitung und die ausgewählte Bitleitung, die mit der ausgewählten Speicherzelle, die zu programmieren oder zu löschen ist, verbunden sind, auf die erste Wortleitungsspannung bzw. die zweite Bitleitungsspannung umgeschaltet, wenn die Operation auf die Programmier- oder Löschoperation umgeschaltet wird; daher kann eine Vereinfachung des Steuerungsorganismus erzielt werden, und es kann eine Senkung des Energieverbrauchs beim Umschalten erzielt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Kurvenbild, das die Programmiercharakteristik eines Elements mit variablem Widerstand zeigt;
  • 2 ist ein Schaltbild, das die Konfiguration eines Speicherarrays aus Speicherzellen mit Elementen mit variablem Widerstand zeigt, wobei Transistoren als herkömmliche Auswählelemente verwendet sind;
  • 3 ist ein Funktionsblockkonfigurationsdiagramm, das eine Funktionsblockkonfiguration einer Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 4 ist ein Schaltbild, das die Konfiguration eines Speicherarrays aus Speicherzellen gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 5 ist ein Diagramm, das die Konfiguration eines Zeilendecodierers und die Beziehungen zwischen den Zeilenadresssignalen und den Ausgangssignalen des Zeilendecodierers gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 6 ist ein Diagramm, das die Konfiguration eines Spaltendecodierers und die Beziehungen zwischen den Spaltenadresssignalen des Spaltendecodierers gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 7 ist ein Schaltbild, das ein Konfigurationsbeispiel einer Spannungserzeugungsschaltung gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 8 ist ein Schaltbild, das ein Konfigurationsbeispiel einer Leseschaltung gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 9 ist ein Logikschaltbild, das ein Konfigurationsbeispiel einer Wortleitungsspannung-Anlegeschaltung gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 10 ist ein Logikschaltbild, das ein Konfigurationsbeispiel einer Bitleitungsspannung-Anlegeschaltung gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 11 ist ein Timingdiagramm, das Hauptsignalverläufe bei Programmier-, Lösch- und Leseoperationen beim nichtflüchtigen Halbleiterspeicher gemäß der Erfindung zeigt;
  • 12 ist ein Charakteristikdiagramm, das ein Beispiel der Beziehungen zwischen Programmier- und Löschspannungen und dem Widerstandswert eines im nichtflüchtigen Halbleiterspeicher gemäß der Erfindung verwendeten Elements mit variablem Widerstand zeigt;
  • 13 ist ein Diagramm, das die Programmieroperation einer im nichtflüchtigen Halbleiterspeicher gemäß der Erfindung verwendeten 4-Bit-Speicherzelle aus einem Element mit variablem Widerstand zeigt;
  • 14A und 14B sind Diagramme, die die Löschoperation einer beim nichtflüchtigen Halbleiterspeicher gemäß der Erfindung verwendeten 4-Bit-Speicherzelle aus einem Element mit variablem Widerstand zeigen;
  • 15 ist ein Diagramm, das die Leseoperation eines im nichtflüchtigen Halbleiterspeicher gemäß der Erfindung verwendeten 4-Bit-Speicherzelle aus einem Element mit variablem Widerstand zeigt;
  • 16 ist ein Funktionsblockkonfigurationsdiagramm, das eine Funktionsblockkonfiguration einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 17 ist ein Schaltbild, das ein Konfigurationsbeispiel eines Unterarrays gemäß einer Ausführungsform des nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 18 ist ein Diagramm, das die Konfiguration eines Obere-3-Bit-Zeilendecodierers und die Beziehungen zwischen den Zeilenadresssignalen des Zeilendecodierers gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 19 ist ein Diagramm, das die Konfiguration eines Untere-5-Bit-Zeilendecodierers und die Beziehungen zwischen den Zeilenadresssignalen des Zeilendecodierers gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 20 ist ein Diagramm, das die Konfiguration eines Obere-3-Bit-Spaltendecodierers und die Beziehungen zwischen den Spaltenadresssignalen des Spaltendecodierers gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 21 ist ein Diagramm, das die Konfiguration eines Untere-5-Bit-Spaltendecodierers und die Beziehungen zwischen den Spaltenadresssignalen des Spaltendecodierers gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt;
  • 22 ist ein Schaltbild, das ein Konfigurationsbeispiel eines Wortleitungs-Anschlussschalters gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt; und
  • 23 ist ein Schaltbild, das ein Konfigurationsbeispiel eines Bitleitungs-Anschlussschalters gemäß einer anderen Ausführungsform eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Nachfolgend werden unter Bezugnahme auf die Zeichnungen Ausführungsformen eines nichtflüchtigen Halbleiterspeichers gemäß der Erfindung (nachfolgend zweckdienlicherweise als "erfindungsgemäßes Bauteil" bezeichnet) und zugehörige Programmier- und Löschverfahren beschrieben.
  • Erste Ausführungsform
  • Die 3 ist ein Blockkonfigurationsdiagramm, das eine Funktionskonfiguration gemäß einer ersten Ausführungsform des erfindungsgemäßen Bauteils zeigt. Wie es in der 3 dargestellt ist, besteht ein erfindungsgemäßes Bauteil 100 aus einem Speicherarray 1, einem Zeilendecodierer 2, einem Spaltendecodierer 3, einer Spannungserzeugungsschaltung 4, einer Leseschaltung 4, einer Bitleitungsspannung-Anlegeschaltung 6 und einer Wortleitungsspannung-Anlegeschaltung 7.
  • Die 4 ist ein Diagramm, das die Konfiguration des Speicherarrays 1 in der 3 zeigt. Das Speicherarray 1 ist mit d Wortleitungen 20, e Bitleitungen 21 und d × e Speicherzellen versehen. Jede Speicherzelle verfügt in einem Abschnitt, in dem sich eine Bitleitung und eine Wortleitung schneiden, über ein Element 22 mit variablem Widerstand. Ein Ende des Elements 22 mit variablem Widerstand jeder Speicherzelle in derselben Zeile ist in derselben Wortleitung verbunden, und das andere Ende des Elements 22 mit variablem Widerstand jeder Speicherzelle in derselben Spalte ist mit derselben Bitleitung verbunden. Wie es in der 4 dargestellt ist, verfügt keine der Speicherzellen über ein Zellenauswählelement, weswegen die Fläche einer Speicherzelle im Vergleich zu derjenigen mit einem Zellenauswählelement stark verkleinert werden kann.
  • Das Element 22 mit variablem Widerstand ist ein nichtflüchtiges Speicherelement, bei dem sich der elektrische Widerstand durch Anlegen einer Spannung ändert, wobei der geänderte Wert des elektrischen Widerstands nach der Wegnahme der Spannungsanlegung aufrechterhalten bleibt, wodurch das Speichern von Daten auf Grund dieser Widerstandsänderung möglich wird, und beim erfindungsgemäßen Bauteil 100 speichert das Element 22 mit variablem Widerstand abhängig davon, ob sich der Widerstandswert in einem Zustand mit hohem oder niedrigem Widerstand befindet, einen zweiwertigen Datenwert.
  • Außerdem besteht das Element 22 mit variablem Widerstand aus einem Material aus einem Oxid mit Kristallstruktur vom Perovskittyp, das Mangan mit dem CMR(Colossal Magnetoresistance)-Effekt enthält, und es werden Materialien verwendet, die dadurch hergestellt werden, dass ein Manganoxidfilm aus einer der Substanzen Pr1-xCaxMnO3, La1-xCaxMnO3 (PCMO) oder La1-x-yCaxPbyMnO3 (hierbei gilt × < 1 und x + y < 1), wie Pr0,7Cao0,3MnO3, La0,65Ca0,35MnO3 oder La0,65Ca0,175Pb0,175MnO3 durch ein MOCVD-Verfahren, ein Schleuderbeschichtungsverfahren, Laserabrasion, ein Sputterverfahren oder dergleichen ausgebildet wird.
  • Die 5 ist ein Diagramm, das die Konfiguration des Zeilendecodierers 2 in der 3 zeigt. Der Zeilendecodierer 2 verfügt über m-Adresssignale AA1 bis AAm als Eingangssignale, und er ist mit der zweiten Potenz von m an Ausgängen X1 bis X2m versehen, die mit den Wortleitungen verbunden sind. Entsprechend einem Adresssignal wird nur von einem Ausgang ein Signal "1" ausgegeben, wie es in der 5 dargestellt ist, und die anderen Ausgangssignale werden "0". In der folgenden Beschreibung sind Logikpegel eines digitalen Signals als "0" oder "1" angegeben, was vom Spannungswert 1V oder 0V eines analogen Signals zu unterscheiden ist.
  • Die 6 ist ein Diagramm, das die Konfiguration des Spaltendecodierers 3 in der 3 zeigt. Der Spaltendecodierer 3 verfügt über n Adresssignale AB1 bis ABn als Eingangssignale, und er ist mit der zweiten Potenz von n an Ausgängen Y1 bis Y2n versehen, die mit den Bitleitungen verbunden sind. Es wird nur von einem Ausgang in Reaktion auf ein Adresssignal ein Signal "1" ausgegeben, wie es in der 6 dargestellt ist, während die anderen Ausgangssignale "0" sind.
  • Die 7 ist ein Diagramm, das die Konfiguration der Spannungserzeugungsschaltung 4 in der 3 zeigt. Durch eine Teilerschaltung unter Verwendung von Widerständen werden vier Referenzspannungen ausgegeben, deren Spannungswerte Vwr(V), 2/3 Vwr(V), 1/3Vwr(V) und 0(V) sind. Sie werden in der vorstehend angegebenen Reihenfolge als erste, zweite, dritte und vierte Referenzspannung bezeichnet. Die zweite Referenzspannung 2/3Vwr und die dritte Referenzspannung 1/3Vwr verfügen über Spannungswerte, die zwei Dritteln der ersten Referenzspannung Vwr bzw. einem Drittel derselben entsprechen. Diese werden, wie es unten beschrieben wird, als erste und zweite Wortleitungsspannung der Wortleitungsspannung-Anlegeschaltung 7 und als erste und zweite Bitleitungsspannung der Bitleitungsspannung-Anlegeschaltung 6 verwendet. Hierbei wird der Spannungswert der ersten Referenzspannung Vwr auf einen Wert nicht unter der ersten Spannungsdifferenz eingestellt, die es ermöglicht, dass eine Änderung des Widerstandswerts einen vorbestimmten Wert überschreitet, wenn die erste Spannungsdifferenz an die beiden Enden eines Elements mit variablem Widerstand angelegt wird, und der Spannungswert der dritten Referenzspannung 1/3Vwr wird auf einen Wert eingestellt, der nicht größer als die zweite Spannungsdifferenz ist, die es ermöglicht, dass eine Änderung des Widerstandswerts einen vorbestimmten Wert überschreitet, wenn die dritte Spannungsdifferenz an die beiden Enden eines Elements mit variablem Widerstand angelegt wird.
  • Die 8 ist ein Diagramm, das die Konfiguration der Leseschaltung 5 in der 3 zeigt. Eine in einer Bitleitung auftretende Spannung wird durch Transistoren TR11 bis TR1e sowie TR21 bis TR2e ausgewählt und über eine Lesedatenleitung 30 in einem Komparator CP1 eingegeben, um mit einer Referenzspan nung Vref verglichen zu werden, wodurch ein Ausgangsdatenwert Dout erhalten wird.
  • Programmier- und Löschoperationen werden durch ein Programmier/Lese-Umschaltsignal WR umgeschaltet. Wenn das Programmier/Lese-Umschaltsignal WR "0" ist, wird durch Einschalten der Transistoren TR11 bis Tr1e eine Leseoperation ausgeführt. Außerdem wird einer der Transistoren Tr21 bis Tr2e durch Ausgangssignale Y1 bis Ye des Spaltendecodierers eingeschaltet, so dass die mit der ausgewählten Zelle verbundene Bitleitung und eine Lesedatenleitung 30 verbunden werden, wodurch die Lesedatenleitung 30 mit dem Komparator CP1 verbunden wird. Ferner ist ein fester Widerstand RR, dessen eines Ende mit der Massespannung (0V) verbunden ist, die eine feste Spannung ist, mit der Lesedatenleitung 30 verbunden. Der Widerstandswert dieses festen Widerstands RR ist auf RL eingestellt, was derselbe Widerstandswert wie der des Elements mit variablem Widerstand einer Speicherzelle im Zustand mit niedrigem Widerstand ist.
  • Die 9 ist ein Diagramm, das die Konfiguration der Wortleitungsspannung-Anlegeschaltung 7 in der 3 zeigt. Die Wortleitungsspannung-Anlegeschaltung ist auf solche Weise konfiguriert, dass entweder eine erste oder eine zweite Wortleitungsspannung ax1 und ax2 ausgewählt werden kann und an jede von mehreren Wortleitungen W1 bis Wd angelegt werden kann, wobei die erste und die zweite Wortleitungsspannung ax1 und ax2 unter den vier Referenzspannungen Vwr(V), 2/3Vwr(V), 1/3Vwr(V) und 0(V) ausgewählt werden, wie sie von der Spannungserzeugungsschaltung 4 erzeugt werden, so dass sie der ersten und der zweiten Wortleitungsspannung entsprechend den Zeiten der Programmier-, Lösch- und Leseoperationen zugeordnet werden. Die Wortleitungsspannung-Anlegeschaltung 7 legt Spannungen sowohl bei Programmier- und Löschoperationen als auch Leseoperationen an, wobei die Operationen durch das Programmier/Lese-Umschaltsignal WR umgeschaltet werden.
  • Wenn das Programmier/Lese-Umschaltsignal WR den Wert "1" hat, entspricht die Operation den Programmier- und Löschmodi, wobei Referenzspannungen, die abhängig von Eingangsdaten Din verschieden sind, durch einen Multiplexer MXX0 auf Grundlage der in der Tabelle 1 dargestellten entsprechenden Beziehungen als erste und zweite Wortleitungsspannung ax1 und ax2 ausgewählt werden. Wenn der Eingangsdatenwert Din "1" ist, wird eine Programmieroperation ausgeführt, und wenn er "0" ist, wird eine Löschoperation ausgeführt. Die Auswahl zwi schen der zweiten Wortleitungsspannung ax2, die die Vorabladespannung wird, oder der ersten Wortleitungsspannung ax1, die die Programmier- und Löschspannung wird, erfolgt durch Multiplexer MXX1 bis MXXd. Wenn ein Programmier/Lösch-Steuerungssignal WRE "1" ist, wird die erste Wortleitungsspannung ax1 nur an eine ausgewählte Wortleitung angelegt, mit der die ausgewählte Speicherzelle verbunden ist, und die zweite Wortleitungsspannung ax2 wird an alle nicht ausgewählten Wortleitungen, die nicht der ausgewählten Wortleitung entsprechen, angelegt. Wenn das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die zweite Wortleitungsspannung ax2, die die Vorabladespannung ist, an alle Wortleitungen angelegt.
  • Wenn das Programmier/Lese-Umschaltsignal WR "0" ist, entspricht die Operation dem Lesemodus, in dem die erste Wortleitungsspannung ax1 durch den Multiplexer MXX0 als Lesespannung ausgewählt wird. Wenn das Programmier/Lösch-Steuerungssignal WRE "1" ist, wird die Lesespannung nur an eine ausgewählte Wortleitung angelegt, mit der die ausgewählte Speicherzelle verbunden ist, und die zweite Wortleitungsspannung ax2 wird an alle nicht ausgewählten Wortleitungen, die nicht der ausgewählten Wortleitung entsprechen, angelegt. Das Anlegen der Spannungen an die Wortleitungen W1 bis Wd wird durch ein Zeilenansteuerungs-Steuersignal PX auf solche Weise gesteuert, dass alle Wortleitungen in einen Zustand hoher Impedanz gelangen, wenn das Zeilenansteuerungs-Steuersignal PX "0" ist. Hierbei zeigt die Tabelle 1 die entsprechenden Beziehungen zwischen der ersten, durch den Multiplexer MXX0 ausgewählten Wortleitungsspannung ax1 und der zweiten Wortleitungsspannung ax2 sowie den vier Referenzspannungen Vwr(V), 2/3Vwr(V), 1/3Vwr(V) und 0(V) bei jeder Operation. Tabelle 1
    Figure 00100001
  • Die 10 ist ein Diagramm, das die Konfiguration der Bitleitungsspannung-Anlegeschaltung 6 in der 3 zeigt. Die Bitleitungsspannung-Anlegeschaltung 6 ist auf solche Weise konfiguriert, dass entweder die erste oder die zweite Bitleitungsspannung ay1 und ay2 ausgewählt und an jede von mehreren Bitleitungen B1 bis Be angelegt werden kann, wobei sie unter den durch die Spannungserzeugungsschaltung 4 erzeugten vier Referenzspannungen Vwr(V), 2/3Vwr(V), 1/3Vwr(V) und 0(V) ausgewählt werden, dass sie entsprechend den Zeitpunkten der Programmier- und Löschoperationen als erste bzw. zweite Bitleitung zugeordnet werden. Die Bitleitungsspannung-Anlegeschaltung 6 verfügt über eine Konfiguration, bei der Spannungsanlegevorgänge nur bei Programmier- und Löschoperationen ausgeführt werden.
  • Durch einen Multiplexer MXY0 wird als erste oder zweite Bitleitungsspannung ay1 oder ay2 auf Grundlage der entsprechenden Beziehungen, wie sie in der Tabelle 2 dargestellt sind, eine abhängig von den Eingangsdaten Din differierende Referenzspannung ausgewählt. Wenn der Eingangsdatenwert "1" ist, wird eine Programmieroperation ausgeführt, und wenn er "0" ist, wird eine Löschoperation ausgeführt. Die Auswahl entweder der zweiten Bitleitungsspannung ay2, die zur Vorabladespannung wird, oder der ersten Bitleitungsspannung ay1, die zur Programmier-/Löschspannung wird, wird durch Multiplexer MXY1 bis MXYe ausgeführt. Wenn das Programmier/Lösch-Steuerungssignal WRE "1" ist, wird die erste Bitleitungsspannung ay1 nur an die ausgewählte Bitleitung, mit der die ausgewählte Speicherzelle verbunden ist, angelegt, und die zweite Bitleitungsspannung ay2 wird an alle nicht ausgewählten Bitleitungen, die nicht der ausgewählten Bitleitung entsprechen, angelegt. Wenn das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die zweite Bitleitungsspannung ay2, die die Vorabladespannung ist, an alle Bitleitungen angelegt. Die Spannungsanlegevorgänge für die Bitleitungen B1 bis Be werden durch ein Spaltentreiber-Steuerungssignal PY gesteuert, und wenn dieses "0" ist, befinden sich alle Bitleitungen in einem Zustand hoher Impedanz. Beim Lesen wird das Spaltenansteuerungs-Steuersignal PY "0", und alle Bitleitungen befinden sich im Zustand hoher Impedanz. Hierbei zeigt die Tabelle 2 die entsprechenden Beziehungen zwischen der ersten und der zweiten Bitleitungsspannung ay1 und ay2, wie sie durch den Multiplexer MXY0 bei Programmier- und Löschoperationen ausgewählt werden, und den vier Referenzspannungen Vwr(V), 2/3Vwr(V), 1/3Vwr(V) und 0(V). Tabelle 2
    Figure 00110001
  • Nachfolgend werden die Programmier-, Lösch- und Leseoperationen auf Grundlage des Timingdiagramms beim Programmieren, Löschen und Lesen, wie in der 11 dargestellt, beschrieben.
  • Bei Din = "1" wird das Programmier/Lese-Umschaltsignal WR auf "1" gesetzt, so dass die Operation dem Programmiermodus entspricht. In diesem Stadium werden ax1 = Vwr und ax2 = 1/3Vwr als Ausgangssignale des Multiplexers MXX0 ausgewählt, während ay1 = 0(v) und ay2 = 2/3Vwr als Ausgangssignale des Multiplexers MXY0 ausgewählt werden. Während das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die zweite Wortleitungsspannung ax2, d.h. 1/3Vwr als Ausgangssignale der Multiplexer MXX1 bis MXXd ausgewählt, und die zweite Bitleitungsspannung ay2, d.h. 2/3Vwr wird als Ausgangssignale der Multiplexer MXY1 bis MXYe ausgewählt. Als Nächstes werden, wenn das Zeilenansteuerungs-Steuersignal PX auf "1" gesetzt wird, die Wortleitungen W1 bis Wd auf 1/3Vwr vorab aufgeladen. Anschließend wird das Spaltenansteuerungs-Steuersignal PY auf "1" gesetzt, so dass die Bitleitungen B1 bis Be vorab auf 2/2Vwr geladen werden. Als Nächstes wird das Programmier/Lösch-Steuerungssignal WRE auf "1" gesetzt, wodurch das Ausgangssignal eines Multiplexers MXXi (i = 1 bis d) der mit der ausgewählten Wortleitung verbunden ist, die mit der zu programmierenden ausgewählten Speicherzelle verbunden ist, zur ersten Wortleitungsspannung ax1, d.h. Vwr, wird, während die Ausgangssignale aller anderen Multiplexer MXXj (j = 1 bis d, j ≠ i), die mit den nicht ausgewählten Bitleitungen, die nicht der ausgewählten Wortleitung entsprechen, verbunden sind, auf der zweiten Wortleitungsspannung ax2, d.h. 1/3Vwr, gehalten werden. Außerdem wird das Ausgangssignal eines Multiplexers MXYk (k = 1 bis e), der ausgewählten Bitleitung verbunden ist, die mit der ausgewählten Speicherzelle verbunden ist, zur ersten Bitleitungsspannung ay1, d.h. 0(V), und die Ausgangssignale aller Multiplexer MXYl (l = 1 bis e, l ≠ k) der nicht ausgewählten Bitleitungen, die nicht der ausgewählten Bitleitung entsprechen, werden auf der zweiten Bitleitungsspannung ay2, d.h. 2/3Vwr, gehalten. Als Ergebnis hiervon wird die Spannung Vwr an die beiden Enden der ausgewählten Speicherzelle angelegt, wodurch die Programmieroperation ausgeführt wird. Andererseits wird zwar die Spannung 1/3Vwr an alle nicht ausgewählten Speicherzellen angelegt, jedoch ist der Spannungswert ausdrücklich nicht ausreichend hoch, um den Widerstandswert eines Elements mit variablem Widerstand zu ändern, so dass es zu keiner Störung kommt. Danach wird das Spaltenansteuerungs-Steuersignal PY auf "0" gesetzt, und anschließend wird das Zeilenansteuerungs-Steuerungssignal PX auf "0" ge setzt, so dass die Spannungsanlegeschaltungen 6 und 7 vom Speicherarray 1 getrennt werden, um die Programmieroperation abzuschließen.
  • Bei Din = "0" wird das Programmier/Lese-Umschaltsignal WR auf "1" gesetzt, so dass die Operation dem Löschmodus entspricht. In diesem Stadium werden ax1 = 0(V) und ax2 = 2/3Vwr als Ausgangssignal des Multiplexers MXX0 ausgewählt, während ay1 = Vwr und ay2 = 1/3Vwr als Ausgangssignal des Multiplexers MXY0 ausgewählt werden. Während dann das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die zweite Bitleitungsspannung X2, d.h. 2/3Vwr, als Ausgangssignal der Multiplexer MXX1 bis MXXd ausgewählt, und die zweite Bitleitungsspannung ay2, d.h. 1/3Vwr, wird als Ausgangssignale der Multiplexer MXY1 bis MXYe ausgewählt. Als Nächstes wird das Spaltenansteuerungs-Steuersignal auf "1" gesetzt, so dass die Bitleitungen B1 bis Be vorab auf 1/3Vwr geladen werden. Anschließend wird das Spaltenansteuerungs-Steuersignal PX auf "1" gesetzt, so dass die Wortleitungen W1 bis Wd vorab auf 2/3Vwr geladen werden. Als Nächstes wird das Programmier/Lösch-Steuerungssignal WRE auf "1" gesetzt, und dadurch wird das Ausgangssignal eines Multiplexers MXXi (i = 1 bis d), der mit der ausgewählten Wortleitung verbunden ist, die mit der zu löschenden, ausgewählten Speicherzelle verbunden ist, auf der ersten Wortleitungsspannung ax1, d.h. 0(V), gehalten, und die Ausgangssignale aller Multiplexer MXXj (j = 1 bis d, j ≠ i), die mit den nicht ausgewählten Wortleitungen, die nicht der ausgewählten Wortleitung entsprechen, verbunden sind, werden auf der zweiten Wortleitungsspannung ax2, d.h. 2/3Vwr, gehalten. Außerdem wird das Ausgangssignal eines Multiplexers MXYk (k = 1 bis e), der mit der ausgewählten Bitleitung verbunden ist, die mit der ausgewählten Speicherzelle verbunden ist, zur ersten Bitleitungsspannung ay1, d.h. Vwr, während die Ausgangssignale aller Multiplexer MXYl (l = 1 bis e, l ≠ k) der nicht ausgewählten Bitleitungen, die nicht die ausgewählten Bitleitung sind, auf der zweiten Bitleitungsspannung ay2, d.h. 1/3Vwr, gehalten werden. Als Ergebnis hiervon wird die Spannung Vwr an die beiden Enden der ausgewählten Speicherzelle gelegt, so dass die Löschoperation ausgeführt wird. Andererseits ist, obwohl die Spannung 1/3Vwr an alle nicht ausgewählten Speicherzellen angelegt wird, der Spannungswert nicht erkennbar ausreichend hoch dafür, den Widerstandswert eines Elements mit variablem Widerstand zu ändern, wodurch es zu keiner Störung kommt. Danach wird das Zeilenansteuerungs-Steuerungssignal PX auf "0" gesetzt, und anschließend wird das Spaltenansteuerungs-Steuersignal PY auf "0" gesetzt, so dass die Spannungsanlegeschaltungen 6 und 7 jeweils vom Speicherarray 1 getrennt werden, um die Löschoperation abzuschließen.
  • Hierbei besteht für die Reihenfolge des Umschaltens auf "1" und "0" zwischen dem Zeilenansteuerungs-Steuerungssignal PX und dem Spaltenansteuerungs-Steuersignal PY bei Programmier- und Löschoperationen keine Einschränkungen auf die in der 11 dargestellten Reihenfolge. Das Zeilenansteuerungs-Steuerungssignal PX und das Spaltenadresssignal PY werden so gesteuert, dass sie in derjenigen Periode, in der das Programmier/Lösch-Steuerungssignal WRE "1" ist, sowie den Perioden davor und danach, "1" werden.
  • Wenn das Programmier/Lese-Umschaltsignal WR auf "0" gesetzt ist, entspricht die Operation dem Lesemodus. Die Transistoren der TR11 bis Tr1e der in der 8 dargestellten Leseschaltung 5 werden in den EIN-Zustand geschaltet, so dass der Transistor TR2k (k = 1 bis e), der mit der einen Bitleitung Bk (k = 1 bis e) verbunden ist, die mit der zu lesenden, ausgewählten Speicherzelle verbunden ist, eingeschaltet wird, wodurch die Leseschaltung 5 mit der ausgewählten Speicherzelle verbunden ist, während gleichzeitig ax1 = 1/3Vwr und ax2 = 0(V) als Aussignal des Multiplexers MXX0 ausgewählt werden. Während das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die zweite Wortspannung ax2, d.h. 0(V), als Ausgangssignale der Multiplexer MXX1 bis MXXd ausgewählt. Anschließend wird das Zeilenansteuerungs-Steuerungssignal PX auf "1" gesetzt, so dass die jeweiligen Spannungen der Wortleitungen W1 bis Wd auf die zweite Wortspannung ax2, d.h. 0(V), gesetzt werden. Hierbei ist das Programmier/Lösch-Steuerungssignal WRE auf "1" gesetzt, wodurch die erste Wortspannung ax1, d.h. 1/3Vwr, als Ausgangssignal des einen Multiplexers MXXi (i = 1 bis d), der mit der ausgewählten Wortleitung verbunden ist, die mit der ausgewählten Speicherzelle verbunden ist, ausgewählt wird und an die ausgewählte Wortleitung angelegt wird. Eine Spannung, die vom Widerstandszustand (hoher Widerstand oder niedriger Widerstand) der ausgewählten Speicherzelle abhängt, erscheint auf der zweiten Bitleitung Bk (k = 1 bis e), die mit der ausgewählten Speicherzelle verbunden ist, und diese Bitleitungsspannung wird über die Transistoren TR1k und TR2k an den Komparator CP1 angelegt, um mit der Referenzspannung Vref verglichen zu werden, wodurch ein Ausgangsdatenwert Dout erhalten wird. Anschließend wird das Programmier/Lösch-Steuerungssignal WRE auf "0" gesetzt, und das Zeilenansteuerungs-Steuerungssignal PX wird auf "0" gesetzt, wodurch die Leseoperation abgeschlossen wird.
  • Die 12 zeigt die Charakteristik eines im erfindungsgemäßen Bauteil 100 verwendeten Elements mit variablem Widerstand, wobei sich der Widerstandswert desselben auf Grund einer angelegten Spannung ändert. Die durchgezogene Linie kennzeichnet die Charakteristik des Übergangs vom Zustand mit niedrigem Widerstand (Löschzustand) in den Zustand mit hohem Widerstand (Programmierzustand), während die gestrichelte Linie die Charakteristik des Übergangs vom Zustand mit hohem Widerstand in den Zustand mit niedrigem Widerstand kennzeichnet. Die Polaritäten der angelegten Spannungen sind zwischen dem Programmieren und dem Löschen entgegengesetzt. Wie es in der 12 dargestellt ist, existiert sowohl beim Programmieren als auch beim Löschen eine eine Untergrenze bildende Schwellenspannung, die eine Widerstandsänderung (dies bedeutet eine Widerstandsänderung, bei der eine Änderung des Widerstandswerts eine vorbestimmten Wert überschreitet, d.h., dass eine Änderung des Widerstandswerts ignoriert wird, die einem Ausmaß eines Fehlers entspricht, bei dem die Änderung im Wesentlichen nicht abgelesen werden kann) verursacht, wobei diese Schwellenspannung zwischen dem Programmieren und dem Löschen variiert. Dies war bis zum aktuellen Zeitpunkt, zu dem die Versuche der Erfinder dies das erste Mal zeigten, nicht klar. Es wird davon ausgegangen, dass die Schwellenspannung, bei der die Widerstandsänderung beim Programmieren auftritt, als erste Schwellenspannung (Vthw) bezeichnet wird; die zweite Schwellenspannung, bei der die Widerstandsänderung beim Löschen auftritt, wird als zweite Schwellenspannung (Vthr) bezeichnet; und entweder die erste oder die zweite Schwellenspannung, die einen kleineren Absolutwert als die andere aufweist, wird mit Vth bezeichnet, und dann ist es ersichtlich, dass sich der Widerstandszustand unabhängig vom Programmieren oder Löschen nicht ändert, wenn eine Spannung unter Vth angelegt wird. Das oben beschriebene Material mit variablem Widerstand, wie PCMO, zeigt eine solche Charakteristik, bei der sich der Widerstandswert ändert. Gemäß der vorliegenden Ausführungsform wird der Spannungswert der dritten Referenzspannung 1/3Vwr auf einen Wert unter Vth eingestellt.
  • Als Nächstes wird ein Beispiel zum Betrieb eines Speicherarrays unter Verwendung derselben Elemente mit variablem Widerstand wie beim erfindungsgemäßen Bauteil 100 unter Verwendung eines Speicherzellenarrays mit 2 × 2 = 4 Bits detailliert beschrieben.
  • Programmieroperation
  • Nachfolgend wird die Programmieroperation unter Bezugnahme auf die 13 beschrieben. Wenn das Programmieren an einem Element R12 mit variablem Wider stand ausgeführt wird, wird zunächst die dritte Referenzspannung 1/3Vwr an alle Wortleitungen W1 und W2 angelegt, während die zweite Referenzspannung 2/3Vwr an alle Bitleitungen B1 und B2 angelegt wird. Hierbei ist die dritte Referenzspannung 1/3Vwr kleiner als die Schwellenspannung Vth. Dabei wird eine Spannung unter der Schwellenspannung Vth an alle Speicherzellen (Elemente mit variablem Widerstand) angelegt; daher tritt im Widerstand keine Änderung auf. Als Nächstes wird die erste Referenzspannung Vwr an die ausgewählte Wortleitung W1 angelegt, die mit dem Element R12 mit variablem Widerstand verbunden ist, wobei es sich um die ausgewählte Speicherzelle handelt, und die vierte Referenzspannung 0(V) wird an die ausgewählte Bitleitung B2 angelegt. Dabei wird die Programmierspannung Vwr (wobei die Bedingung Vthw < Vwr < 3Vth) erfüllt ist, an die beiden Enden des Elements R12 mit variablem Widerstand angelegt, so dass ein Programmieren ausgeführt wird, wobei dieses Element Widerstandswert mit variablem Widerstand in den Zustand mit hohem Widerstand gebracht wird. Dann wird eine Spannung unter Vth an die anderen Elemente mit variablem Widerstand als das Element R12 mit variablem Widerstand angelegt, weswegen keine Änderung im Widerstand auftritt. Die in der 12 dargestellte Widerstandsänderungscharakteristik zeigt Vth = 1V; daher wird die Obergrenze für die erste Referenzspannung Vwr 3V.
  • Löschoperation
  • Nachfolgend wird die Löschoperation unter Bezugnahme auf die 14A beschrieben. Wenn das Element R12 mit variablem Widerstand in den Löschzustand gebracht ist, wird zunächst die zweite Referenzspannung 2/3Vwr an alle Wortleitungen W1 und W2 angelegt, während die dritte Referenzspannung 1/3Vwr an alle Bitleitungen B1 und B2 angelegt wird. Hierbei ist die dritte Referenzspannung 1/3Vwr kleiner als die Schwellenspannung Vth. Dabei wird eine Spannung unter der Schwellenspannung Vth an alle Speicherzellen (Elemente mit variablem Widerstand) angelegt; daher liegt keine Widerstandsänderung vor. Als Nächstes wird die vierte Referenzspannung 0(V) an die ausgewählte Wortleitung W1 angelegt, die mit dem Element R12 mit variablem Widerstand verbunden ist, wobei es sich um die ausgewählte Speicherzelle handelt, und die erste Referenzspannung Vwr wird an die ausgewählte Bitleitung B2 angelegt. Dabei wird die Löschspannung Vwr (wobei die Bedingung Vthr < Vwr < 3Vth) erfüllt ist, an die beiden Enden des Elements R12 mit variablem Widerstand angelegt, so dass ein Löschen ausgeführt wird, wobei das Element R12 mit variablem Widerstand in den Zustand mit niedrigem Widerstand versetzt ist. Die Polaritäten dieser Löschspannung sind entgegengesetzt zu denen beim Programmieren. Außerdem wird eine Spannung unter Vth an diejenigen Elemente mit variablem Widerstand angelegt, die nicht dem Element R12 mit variablem Widerstand entsprechen; daher liegt keine Widerstandsänderung vor. Gemäß der in der 12 dargestellten Charakteristik gilt Vth = 1V; daher beträgt die Obergrenze für Vwr 3V.
  • Hierbei kann, wie es in der 14B dargestellt ist, wenn die oben beschriebene Spannung nur an die ausgewählte Wortleitung W1 und die ausgewählte Bitleitung B2, die mit dem Element R12 mit variablem Widerstand der ausgewählten Speicherzelle verbunden sind, angelegt wird, während sich die andere, nicht ausgewählte Wortleitung W2 sowie die nicht ausgewählte Bitleitung B1 in einem potenzialfreien Zustand befinden, in einigen Fällen eine Störung auftreten. Wie es durch den Pfeil in der 14B gekennzeichnet ist, wird die Programmierspannung Vwr an denjenigen Teil angelegt, wo die Elemente R11, R21 und R22 mit variablem Widerstand der drei nicht ausgewählten Speicherzellen in Reihe geschaltet sind; daher wird beispielsweise dann, wenn die Elemente R11 und R21 mit variablem Widerstand im Zustand mit niedrigem Widerstand vorliegen, während sich das Element R22 mit variablem Widerstand im Zustand mit hohem Widerstand befindet, der Hauptteil von Vwr an das Element R22 mit variablem Widerstand angelegt, so dass an diesem ein Löschvorgang ausgeführt wird.
  • Leseoperation
  • Nachfolgend wird die Leseoperation unter Bezugnahme auf die 15 beschrieben. Wenn der Widerstandszustand des Elements R12 mit variablem Widerstand gelesen wird, wird die dritte Referenzspannung 1/3Vwr, die die Lesespannung VR ist, an die ausgewählte Wortleitung W1 angelegt, während eine feste Spannung von 0V (die mit der vierten Referenzspannung übereinstimmt) an die andere, nicht ausgewählte Wortleitung W2 angelegt wird. Die dritte Referenzspannung 1/3Vwr, die die Lesespannung ist, wird auf einen Wert unter der Schwellenspannung Vth eingestellt, wie es oben beschrieben ist. Im Ergebnis sind alle an die Elemente mit variablem Widerstand angelegten Spannungen kleiner als die Schwellenspannung Vth, was zu keiner Widerstandsänderung (Störung) der Elemente mit variablem Widerstand auf Grund des Anlegens der Lesespannung führt. Das Lesesignal wird durch die Bitleitung B2 gelesen. Beim Lesen wird ein fester Widerstand RR mit der ausgewählten Bitleitung verbunden, um über die in der 8 dargestellten Transistoren Tr1k und Tr2k (in der 15 nicht dargestellt) gelesen zu werden, während eine feste Spannung von 0V (übereinstimmend mit der vierten Referenzspannung), die an die nicht ausgewählte Wortleitung W2 angelegt wurde, an den Anschluss des festen Widerstands RR auf der Seite entgegengesetzt zur ausgewählten Bitleitung B2 angelegt wird. Dabei kann die in der Bitleitung B2 auftretende Spannung Vout2 durch die folgende Formel (1) repräsentiert werden, wenn die EIN-Widerstände der Transistoren TR1k und TR2k vernachlässigt werden: Vout2 = VR × RR × R22/(RR × R12 + R12 × R22 + R22 × RR) (1)
  • Hierbei ist angenommen, dass der Widerstandswert eines Elements mit variablem Widerstand im Zustand mit hohem Widerstand RH ist; der Widerstandswert eines Elements mit variablem Widerstand im Zustand mit niedrigem Widerstand RL ist; das Verhältnis des Widerstandswerts im Zustand mit hohem Widerstand zum Widerstandswert im niedrigem Zustand k = RH/RL ist, und der Widerstandswert RR des festen Widerstands RR den Wert RL hat, wobei es sich um denselben Widerstandswert wie den eines Elements mit variablem Widerstand im Zustand mit niedrigem Widerstand handelt. Es ist auch davon ausgegangen, dass Vout2 eine Funktion der Widerstandswerte R12 und R13 der Elemente R12 und R22 mit variablem Widerstand ist, wodurch dies als Vout2(R12, R22) repräsentiert wird, und dann werden die folgenden Formeln (2a) bis (2d) und die Tabelle 3 entsprechend den Widerstandswerten R12 und R13 erhalten. Vout2(RH, RH) = VR × RL/(2RL + RH) = VR/(2 + k) (2a) Vout2(RL, RL) = VR/3 (2b) Vout2(RH, RL) = VR × RL/(2RH + RL) = VR/(2k + 1) (2c) Vout2(RL, RH) = VR × RH/(RL + 2RH) = VR × k/(2k + 1) (2d) Tabelle 3
    Figure 00180001
  • Gemäß der Charakteristik der 12 hat k ungefähr den Wert 10, und in der Tabelle 4 ist Vout2 für den Fall angegeben, dass die Lesespannung beispiels weise 1V beträgt. Die in der Formel (3) angegebene Beziehung wurde aus den Formeln (2a) bis (2d) sowie den Tabellen 3 und 4 erhalten. Tabelle 4
    Figure 00190001
    Vout2(RL, RH) > Vout2(RL, RL) > Vout2(RH, RH) > Vout2(RH, RL) (3)
  • Wie es aus der Formel (3) deutlich ist, wird eine Referenzspannung Vref als Wert zwischen Vout2(RL, RL) und Vout2(RH, RH) eingestellt, so dass der Widerstandszustand von R12 abhängig davon bestimmt werden kann, ob Vout2 größer oder kleiner als Vref ist.
  • Gemäß der obigen Beschreibung ist zwar ein Speicherzellenarray mit 2 × 2 = 4 Bits verwendet, jedoch werden die Formeln (2a) und (2b) so geändert, wie es in den Formeln (4a) bzw. (4b) angegeben ist, wenn die Anzahl der Wortleitungen als "d" angenommen wird. Demgemäß bleibt die in der Formel (3) angegebene Größenbeziehung erhalten, was theoretisch einen Lesevorgang ermöglicht, während die Spannungswerte Vout2(RL, RL) und Vout2(RH, RH) und die Spannungsdifferenz zwischen ihnen kleiner werden, wenn die Anzahl d der Wortleitungen erhöht wird; daher ist die Lesetoleranz verringert, was das Vorliegen einer Obergrenze für die Anzahl d der Wortleitungen auf Grund einer Einschränkung der Betriebstoleranz anzeigt. Vout2(RH, RH) = VR/(d + k) (4a) Vout2(RL, RL) = VR/(d + 1) (4b)
  • Zweite Ausführungsform
  • Bei der ersten Ausführungsform wird die Spannung an alle Elemente 22 mit variablem Widerstand angelegt, die das Speicherarray 1 aufbauen, so dass durch alle Speicherzellen ein Strom fließt; daher nimmt die verbrauchte Energie zu, wenn der Umfang des Speicherarrays groß wird. Außerdem wird es, wie es bei der ersten Ausführungsform beschrieben ist, schwierig, dass die Leseschaltung den Programmierzustand und den Löschzustand bestimmt, wenn die Anzahl der Wortleitungen erhöht wird. Daher ist bei der zweiten Ausführungsform eine Konfiguration angegeben, bei der das Speicherarray 1 unterteilt ist, so dass Teil-Speicherarrays angesteuert werden.
  • Die 16 ist ein Blockkonfigurationsdiagramm, das eine Funktionskonfiguration gemäß der zweiten Ausführungsform eines erfindungsgemäßen Bauteils 200 zeigt. Bei der zweiten Ausführungsform ist das Speicherarray 1 gemäß der ersten Ausführungsform in mehrere Unterarrays 201 unterteilt, so dass auf jedes derselben zugegriffen werden kann. Die 16 zeigt ein Beispiel für den Fall, dass ein Speicher von 64 kBit mit 8 Bits für die Zeilenadresse und 8 Bits für die Spaltenadresse für insgesamt ein Adresssignal von 16 Bits als Eingangssignal gebildet ist.
  • Das erfindungsgemäße Bauteil 200 unterscheidet sich von der ersten Ausführungsform dadurch, dass das Speicherarray 1 aus den mehreren Unterarrays 201 besteht und der Zeilendecodierer 2 (202, 203) und der Spaltendecodierer 3 (204, 205) aus Obere-3-Bit-Decodierern 202, 204 bzw. Untere-5-Bit-Decodierern 203, 205 bestehen. Die Spannungserzeugungsschaltung 4, die Leseschaltung 5, die Bitleitungsspannung-Anlegeschaltung 6 und die Wortleitungsspannung-Anlegeschaltung 7 sind genau dieselben wie bei der ersten Ausführungsform.
  • Wie es in der 17 dargestellt ist, verfügt das Unterarray 201 über 32 Wortleitungen, 32 Bitleitungen und Elemente Rij (i = 1 bis 8, j = 1 bis 8) mit variablem Widerstand, die elektrisch mit den Schnittpunkten der Wortleitungen und der Bitleitungen verbunden sind, was dem Fall mit d = 32 und e = 32 beim Speicherarray 1 gemäß der ersten Ausführungsform entspricht.
  • Die oberen drei Bits AA1 bis AA3 der Zeilenadresssignale AA1 bis AA8 von 8 Bits werden in den Obere-3-Bit-Zeilendecodierer 202 eingegeben, und die unteren 5 Bits werden in den Untere-5-Bit-Zeilendecodierer 203 eingegeben. Der Obere-3-Bit-Zeilendecodierer 202 verfügt über die Adresssignale AA1 bis AA3 als 3-Bit-Eingangssignale, und er gibt BLA1 bis BLA8 aus, wie es in der 18 dargestellt ist. "1" wird nur auf Grund der Eingangsadresse an einem ausgewählten der Ausgangssignale BLA1 bis BLA8 ausgegeben, wie es in der Figur dargestellt ist, während im Übrigen 0 ausgegeben wird. Diese Ausgangssignale B1A1 bis BLA8 werden zur Auswahl des Unterarrays 201 verwendet. Der Untere-5-Bit-Zeilendecodierer 203 verfügt über Adresssignale AA4 bis AA8 als 5-Bit- Eingangssignale, und er gibt X1 bis X32 aus, wie es in der 19 dargestellt ist. "1" wird auf Grund der Eingangsadresse nur für eines der aus X1 bis X32 ausgewählten Signale ausgegeben, wie es in der Figur dargestellt ist, während im Übrigen 0 ausgegeben wird. X1 bis X32 werden in die Wortleitungsspannung-Anlegeschaltung 7 eingegeben.
  • Die oberen 3 Bits AB1 bis AB3 der Spaltenadresssignale AB1 bis AB8 von 8 Bits werden in den Obere-3-Bits-Spaltendecodierer 204 eingegeben, und die unteren 5 Bits werden in den Untere-5-Bits-Spaltendecodierer 205 eingegeben. Der Obere-3-Bit-Spaltendecodierer 204 verfügt über Adresssignale AB1 bis Ab3 als 3-Bit-Eingangssignale, und er gibt die Ausgangssignale BLB1 bis BLB8 aus, wie es in der 20 dargestellt ist. "1" wird nur für ein ausgewähltes unter den Signalen BLB1 bis BLB8 durch die Eingangsadresse ausgewählt, wie es in der Figur dargestellt ist, während im Übrigen 0 ausgegeben wird. Diese Signale BLB1 bis BLB8 werden zur Auswahl des Unterarrays 201 verwendet. Der Untere-5-Bit-Spaltendecodierer 205 verfügt über Adresssignale AB4 bis Ab8 als 5-Bit-Eingangssignale, und er gibt Y1 bis Y32 aus, wie es in der 21 dargestellt ist. "1" wird durch die Eingangsadresse nur für ein ausgewähltes unter den Signalen Y1 bis Y32 ausgegeben, wie es in der Figur dargestellt ist, während im Übrigen 0 ausgegeben wird. Y1 bis Y32 werden in die Bitleitungsspannung-Anlegeschaltung 6 eingegeben.
  • SW206, wie in der 16 dargestellt, ist ein Wortleitungs-Anschlussschalters zum Übertragen des Ausgangssignals der Wortleitungsspannung-Anlegeschaltung 7 an die Wortleitungen W1 bis W32 des ausgewählten Unterarrays 201, wobei das Ausgangssignal der Wortleitungsspannung-Anlegeschaltung 7 an die Wortleitungen W1 bis W32 des ausgewählten Unterarrays 201 übertragen wird, wenn das Unterarray-Auswählsignal Sij (i = 1 bis 8, j = 1 bis 8) "1" ist, wie es in der 22 dargestellt ist.
  • SB207, wie in der 16 dargestellt, ist ein Wortleitungs-Anschlussschalters zum Übertragen des Ausgangssignals der Bitleitungsspannung-Anlegeschaltung 6 an die Bitleitungen B1 bis B32 des ausgewählten Unterarrays 201, und das Ausgangssignal der Bitleitungsspannung-Anlegeschaltung 6 wird an die Bitleitungen B1 bis B32 des ausgewählten Unterarrays 201 übertragen, wenn das Unterarray-Auswählsignal Sij (i = 1 bis 8, j = 1 bis 8) "1" ist, wie es in der 23 dargestellt ist.
  • Das Unterarray-Auswählsignal Sij (i = 1 bis 8, j = 1 bis 8), das in den Wortleitungs-Anschlussschalter SW206 und den Bitleitungs-Anschlussschalter SB207 eingegeben wird, wird aus den Ausgangssignalen BLA1 bis BLA8 des Obere-3-Bits-Zeilendecodierers 202 und den Ausgangssignalen BLB1 bis BLB8 des Obere-3-Bits-Spaltendecodierers 204 erzeugt. Sij (i = 1 bis 8, j = 1 bis 8) wird als logisches Produkt von BLAi (i = 1 bis 9) und BLBj (j = 1 bis 8) erzeugt. "1" wird nur als eines unter den Signalen BLA1 bis BLA8 ausgegeben und "1" wird nur als eines unter den Signalen BLB1 bis BLB8 ausgegeben; daher wird nur eines unter den 8 × 8 = 64 Signalen Sij (i = 1 bis 8, j = 1 bis 8) "1", so dass nur ein Unterarray unter den 64 Unterarrays SARYji (i = 1 bis 8, j = 1 bis 8) ausgewählt wird; so werden das Ausgangssignal der Wortleitungsspannung-Anlegeschaltung 7 und dasjenige der Bitleitungsspannung-Anlegeschaltung 6 jeweils an das jeweils ausgewählte eine Unterarray 201 übertragen.
  • Die anderen Operationen als die Auswahl eines Unterarrays sind dieselben wie bei der ersten Ausführungsform; daher wird ein Adresssignal konkret so eingestellt, dass nachfolgend nur der Betrieb beim Programmieren kurz beschrieben wird. AA1 bis AA8 = (10010000) wird beispielsweise als 8-Bit-Zeilenadresssignal eingegeben, AB1 bis AB8 = (01001000) wird beispielsweise als 8-Bit-Spaltenadresssignal eingegeben, und Din (= "1") wird beispielsweise als Programmierdatenwert eingegeben. AA1 bis AA3 = (100) werden in den Obere-3-Bits-Zeilendecodierer 202 eingegeben, so dass die Decodierausgangssignale BLA1 BLA8 = (01000000) ausgegeben werden. Auf dieselbe Weise werden AB1 bis AB3 = (010) in den Obere-3-Bits-Spaltendecodierer 204 eingegeben, so dass die Decodierausgangssignale BLB1 bis BLB8 = (00100000) erhalten werden. Daher werden nur BLA2 und BLB3 "1", während der Rest "0" wird; daher erhält S23, das als Eingangssignale einer UND-Schaltung BLA2 und BLB3 erhält, unter den Unterarray-Auswählsignalen Sij (i = 1 bis 8, j = 1 bis 8) "1". Im Ergebnis werden nur der Wortleitungs-Anschlussschalters SW206 und der Bitleitungs-Anschlussschalter SB207, die mit dem Unterarray SARY23 verbunden sind, eingeschaltet, so dass ein Bereitschaftszustand erzielt wird, bei dem das Ausgangssignal der Wortleitungsspannung-Anlegeschaltung 7 und dasjenige der Bitleitungsspannung-Anlegeschaltung 6 jeweils dazu bereit sind, an die Wortleitungen W1 bis W32 und die Bitleitungen B1 bis B32 des SARY23 übertragen zu werden. Außerdem werden, da AA4 bis AA8 = (10000) und AB4 bis AB8 = (01000) werden, die Signale des Untere-5-Bits-Zeilendecodierers 203 und des Untere-5-Bits-Spaltendecodierers 205 X2 = 1, Xi = 0 (i ≠ 2), Y3 = 1 und Yj = 0 (j ≠ 3). Demgemäß ist R23 die Speicherzelle, in der im Unterarray SARY23 ein Programmiervorgang ausgeführt wird.
  • Danach wird die Programmieroperation entsprechend dem Timingdiagramm der 11 ausgeführt. Da Din = 1 gilt, geht die Operation durch Einstellen des Programmier/Lese-Umschaltsignals WR auf "1" in den Programmiermodus. Während das Programmier/Lösch-Steuerungssignal WRE "0" ist, wird die Wortleitungs-Vorabladespannung 1/3Vwr als Ausgangssignal der Wortleitungsspannung-Anlegeschaltung 7 erstellt, und die Bitleitungs-Vorabladespannung 2/3Vwr wird als Ausgangssignal der Bitleitungsspannung-Anlegeschaltung 6 erstellt. Als Nächstes wird ein Zeilenvorabladesignal PX auf "1" gesetzt, damit die Wortleitungs-Vorabladespannung 1/3Vwr an die Wortleitungen W1 bis W32 des Unterarrays SARY23 angelegt wird. Als Nächstes wird das Spaltenvorabladesignal PY auf "1" gesetzt, damit 2/3Vwr an die Bitleitungen B1 bis B32 des Unterarrays SARY23 gelegt wird. Als Nächstes wird das Programmier/Lösch-Steuerungssignal WRE auf "1" gesetzt, und dadurch wird nur die an die Wortleitung W2 gelegte Spannung auf Vwr erhöht, und es wird nur die an die Bitleitung B3 gelegte Spannung auf 0 abgesenkt. Im Ergebnis wird die Programmierspannung Vwr an R23 gelegt, so dass ein Programmiervorgang ausgeführt wird. Danach werden die Wortleitungsspannung-Anlegeschaltung und die Bitleitungsspannung-Anlegeschaltung 6 dadurch vom Speicherarray 1 getrennt, dass WRE = "0", PY = "0" und PX = "0" eingestellt werden, wodurch der Programmiervorgang abgeschlossen wird.
  • Als Nächstes werden andere Ausführungsformen des erfindungsgemäßen Bauteils 100 beschrieben.
    • (1) Bei den obigen Ausführungsformen erzeugt die in der 7 dargestellte Spannungserzeugungsschaltung 4 die zweite und dritte Referenzspannung durch Teilen der Spannungsdifferenz zwischen der ersten und der vierten Referenzspannung in gleicher Weise durch drei, wodurch die zwei Zwischenspannungen so gebildet werden, dass jede der Spannungsdifferenzen zwischen der ersten, zweiten, dritten und vierten Referenzspannung 1/3Vwr wird. Gemäß diesem Verfahren werden die Spannungsdifferenz zwischen der ersten Wortleitungsspannung AX1 und der zweiten Bitleitungsspannung AY2, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung AX2 und der ersten Bitleitungsspannung AY1 sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung AX2 und der zweiten Bitleitungsspannung AY2 bei den Programmier- und Löschoperationen einander gleich, und die Spannung 1/3Vwr wird in gleicher Weise an alle nicht ausgewählten Speicherzellen angelegt. Daher verfügen alle nicht ausgewählten Speicherzellen über gleiche Spannungstoleranzen für Störungen, wenn alle nicht ausgewählten Speicherzellen dieselben Spannungsänderungscharakteristiken zeigen, wodurch ein vernünftiges Verfahren zum Erzeugen einer Referenzspannung betreffend Maßnahmen gegen Störungen erhalten wird.
  • Im Gegensatz zum Obigen kann bei einer anderen Ausführungsform die Spannungsdifferenz zwischen der zweiten und der dritten Referenzspannung kleiner als die Spannungsdifferenz zwischen der ersten und der zweiten Referenzspannung sowie Spannungsdifferenz zwischen der dritten und der vierten Referenzspannung in der Spannungserzeugungsschaltung 4 werden, während diese drei Bedingungen erfüllt sind: die Beziehungen zwischen den Spannungen liegt in der Reihenfolge der ersten, zweiten, dritten und vierten Referenzspannung vor; die Spannungsdifferenzen zwischen benachbarten Referenzspannungen sind kleiner als die Schwellenspannung Vth; und die Spannungsdifferenz zwischen der ersten und der vierten Referenzspannung ist ausreichend, um den Widerstand eines Elements mit variablem Widerstand zu ändern. Das heißt, dass er Widerstandswert des mittleren Widerstand dieser drei Widerstände, die in der in der 7 dargestellten Spannungserzeugungsschaltung 4 in Reihe geschaltet sind, relativ kleiner als die Widerstandswerte der anderen zwei Widerstände ist. Im Ergebnis werden die Spannungsdifferenz zwischen der ersten Wortleitungsspannung AX1 und der zweiten Bitleitungsspannung AY2 sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung AX2 und der ersten Bitleitungsspannung AY1 größer als die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung AX2 und der zweiten Bitleitungsspannung AY2, wenn Programmier- und Löschoperationen ausgeführt werden. Das heißt, dass die Spannung 1/3Vwr nicht in gleicher Weise an alle nicht ausgewählten Speicherzellen angelegt wird, was von der obigen Ausführungsform abweicht, sondern dass vielmehr die Spannung, die an die ersten nicht ausgewählten Speicherzellen angelegt wird, die mit sowohl den nicht ausgewählten Wortleitungen als auch den nicht ausgewählten Bitleitungen verbunden sind, die den Hauptteil der nicht ausgewählten Speicherzellen ausmachen, niedriger als diejenige Spannung wird, die an die die kleinere Zahl bildenden zweiten nicht ausgewählten Speicherzellen angelegt wird, deren Anschluss entweder mit der ausgewählten Wortleitung oder der ausgewählten Bitleitung verbunden ist, was gilt, wenn die Anzahl der das Speicherarray bildenden Speicherzellen groß ist; daher kann der Strom, der durch die Gesamtheit der nicht ausgewählten Speicherzellen fließt, klein gemacht werden. Daher kann in der Spannungserzeugungs schaltung gemäß dieser modifizierten Ausführungsform eine weitere Verringerung der verbrauchten Energie bei Programmier- und Löschoperationen erzielt werden.
  • Ferner kann, gemäß einem Spezialfall der modifizierten Ausführungsform, die Spannungsdifferenz zwischen der zweiten und der dritten Referenzspannung 0V betragen, d.h., dass die zweite und die dritte Referenzspannung dieselbe Spannung sein können, solange die oben beschriebenen drei Bedingungen erfüllt sind.
    • (2) Bei den obigen Ausführungsformen ist davon ausgegangen, dass die Elemente mit variablem Widerstand die in der 12 dargestellte Charakteristik zeigen, bei der die erste Schwellenspannung (Vthw), die diejenige Schwellenspannung ist, die beim Programmieren zu einer Widerstandsänderung führt, und die zweite Schwellenspannung (Vthr), die diejenige Schwellenspannung ist, die eine Widerstandsänderung beim Löschen verursacht, voneinander verschieden sind. Jedoch können selbst dann, wenn Elemente mit variablem Widerstand verwendet werden, bei denen die erste Schwellenspannung (Vthw) und die zweite Schwellenspannung (Vthr) gleich sind, die Spannungspegel der ersten Wortleitungsspannung, der zweiten Wortleitungsspannung, der ersten Bitleitungsspannung und der zweiten Bitleitungsspannung, wie sie an die ausgewählte Wortleitung, die nicht ausgewählten Wortleitungen, die ausgewählte Bitleitung bzw. die nicht ausgewählten Bitleitungen angelegt werden, auf dieselbe Weise wie bei den obigen Ausführungsformen mittels der Spannungserzeugungsschaltung 4, der Wortleitungsspannung-Anlegeschaltung 7 und der Bitleitungsspannung-Anlegeschaltung 6 des erfindungsgemäßen Bauteils 100 ausgewählt werden, so dass dieselben Effekte wie bei den obigen Ausführungsformen erzielt werden können, wenn diese Schwellenspannungen Vth nicht 0V betragen, und wenn sich der Widerstandswert eines Elements mit variablem Widerstand durch eine Spannung ändert, die zwei bis drei Mal höher als diese Schwellenspannungen ist.
    • (3) Obwohl die Unterarrays 201 bei der zweiten Ausführungsform über Konfigurationen von 32 Bits × 32 Bits verfügen, ist dies ein Beispiel, und die Erfindung ist nicht auf diese Konfiguration beschränkt. Demgemäß für das Verfahren zum Erzeugen eines Unterarray-Auswählsignals durch Unterteilen des Adresssignals keine Einschränkung auf 3 Bits oder 5 Bits. Ferner beträgt bei der zweiten Ausführungsform das Speichervermögen 64 kBits, jedoch ist dies ein Beispiel, und die Erfindung ist nicht auf dieses beschränkt.
  • Wie es oben detailliert beschrieben ist, existieren bei einem nichtflüchtigen Halbleiterspeicher und bei zugehörigen Programmier- und Löschverfahren gemäß der Erfindung die Schwellenspannungen an der Untergrenze, die zu einer Widerstandsänderung bei einem Element mit variablem Widerstand abhängig von der angelegten Spannung führen, jeweils beim Programmieren und Löschen, und die Eigenschaften der Elemente mit variablem Widerstand, wobei diese Schwellenspannungen beim Programmieren und Löschen differieren, werden genutzt, während die kleinere Schwellenspannung zwischen der Schwellenspannung beim Programmieren und derjenigen beim Löschen als Vth bezeichnet wird, so dass eine Spannung unter dieser Schwellenspannung Vth an die beiden Enden des Elements mit variablem Widerstand einer nicht ausgewählten Speicherzelle gelegt wird, wodurch kein Störungsproblem auftritt. Außerdem sind für die Speicherzellen keine Zellenauswählelemente vorhanden, weswegen die Flächen der Speicherzellen verkleinert werden können, was eine Erhöhung der Integration leicht und möglich macht.
  • Ferner ist es möglich, den Speicherarrayteil beim nichtflüchtigen Halbleiterspeicher gemäß der Erfindung in mehrere Unterarrays zu unterteilen, so dass die verbrauchte Energie dadurch verringert wird, dass nur auf ein Unterarray zugegriffen wird.
  • Obwohl die Erfindung an Hand bevorzugter Ausführungsformen beschrieben wurde, ist es zu beachten, dass vom Fachmann verschiedene Modifizierungen und Änderungen vorgenommen werden können, ohne vom Schutzumfang der Erfindung abzuweichen. Die Erfindung soll daher angesichts der folgenden Ansprüche bemessen werden.

Claims (32)

  1. Nichtflüchtiger Halbleiterspeicher mit: einem Speicherarray (1) aus einer Vielzahl von Speicherzellen mit jeweils einem Element (22) mit variablem Widerstand, dessen Widerstandswert sich durch Anlegen einer Spannung auf reversible Weise ändert, die in den Richtungen von Zeilen und Spalten auf solche Weise angeordnet sind, dass ein Ende aller Speicherzellen in derselben Zeile mit derselben Wortleitung (20) verbunden sind, während das andere Ende aller Speicherzellen in derselben Spalte mit derselben Bitleitung (21) verbunden sind; einer Wortleitungsspannung-Anlegeschaltung (7), die so ausgebildet ist, dass ein Typ einer Wortleitungsspannung unter mehreren Typen ausgewählt werden kann, um an jede der Wortleitungen angelegt zu werden; und einer Bitleitungsspannung-Anlegeschaltung (6), die so ausgebildet ist, dass ein Typ von Bitleitungsspannungen unter mehreren Typen ausgewählt werden kann, um an jede der Bitleitungen angelegt zu werden; dadurch gekennzeichnet, dass das Element mit variablem Widerstand über Widerstandsänderungseigenschaften verfügt, wobei der Widerstandswert so zunimmt, dass er einen vorbestimmten Wert überschreitet, wenn eine Spannung, die einer ersten Schwellenspannung entspricht oder größer als diese ist, an die beiden Enden des Elements mit variablem Widerstand angelegt wird, und der Widerstandswert so abnimmt, dass er unter einen vorbestimmten Wert fällt, wenn eine Spannung entsprechend einer zweiten Schwellenspannung oder über dieser an die beiden Enden des Elements mit variablem Widerstand mit einer Polarität angelegt wird, die entgegengesetzt zu der ist, wenn der Widerstandswert zunimmt; die Absolutwerte der ersten Schwellenspannung und der zweiten Schwellenspannung voneinander verschieden sind; die Wortleitungsspannung-Anlegeschaltung eine erste Wortleitungsspannung bei einer Programmier- oder Löschoperation so auswählt, dass die erste Wortleitungsspannung an die ausgewählte Bitleitung angelegt wird, die mit einer ausgewählten Speicherzelle verbunden ist, die zu programmieren oder zu löschen ist, und sie eine zweite Schwellenspannung so auswählt, dass diese an die nicht ausgewählten Wortleitungen, die nicht die ausgewählte Wortleitung sind, angelegt wird; wobei die Bitleitungsspannung-Anlegeschaltung eine erste Bitleitungsspannung bei einer Programmier- oder Löschoperation so auswählt, dass die erste Bitleitungsspannung an die ausgewählte Bitleitung angelegt wird, die mit der ausgewählten Speicherzelle verbunden ist, die zu programmieren oder zu löschen ist, und sie eine zweite Bitleitungsspannung so auswählt, dass diese an die nicht ausgewählten Bitleitungen angelegt wird, die nicht die ausgewählte Bitleitung sind; die erste Wortleitungsspannung, die zweite Wortleitungsspannung, die erste Bitleitungsspannung und die zweite Bitleitungsspannung entsprechend der Programmier- oder Löschoperation spezielle Spannungswerte so aufweisen, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der ersten Bitleitungsspannung auf einen Wert eingestellt ist, der einer ersten Spannungsdifferenz entspricht oder größer als diese ist, die es ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die erste Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet, und dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung jeweils auf Werte eingestellt werden, die einer zweiten Spannungsdifferenz entsprechen oder kleiner als diese sind, die es nicht ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die zweite Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet; und die zweite Spannungsdifferenz auf einen Wert unter der Schwellenspannung eingestellt wird, der betreffend die erste Schwellenspannung und die zweite Schwellenspannung der niedrigere Wert ist.
  2. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Wortleitungsspannung-Anlegeschaltung die zweite Wortleitungsspannung vor dem Start der Programmier- oder Löschoperation für das Speicherarray auswählt, damit die zweite Wortleitungsspannung an alle Wortleitungen des Speicherarrays angelegt wird; und die Bitleitungsspannung-Anlegeschaltung die zweite Wortleitungsspannung vor dem Start der Programmier- oder Löschoperation für das Speicherarray auswählt, so dass die zweite Bitleitungsspannung an alle Bitleitungen des Speicherarrays angelegt wird.
  3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  4. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die erste Wortleitungsspannung, die zweite Wortleitungsspannung, die erste Bitleitungsspannung und die zweite Bitleitungsspannung bei einer Programmieroperation wie folgt eingestellt werden: die erste Wortleitungsspannung ist höher als die zweite Wortleitungsspannung; die zweite Bitleitungsspannung ist niedriger als die zweite Wortleitungsspannung; und die zweite Wortleitungsspannung ist höher als die erste Bitleitungsspannung.
  5. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die erste Wortleitungsspannung, die zweite Wortleitungsspannung, die erste Bitleitungsspannung und die zweite Bitleitungsspannung bei einer Löschoperation wie folgt eingestellt werden: die erste Wortleitungsspannung ist niedriger als die zweite Bitleitungsspannung; die zweite Bitleitungsspannung ist nicht größer als die zweite Wortleitungsspannung; und die zweite Wortleitungsspannung ist niedriger als die erste Bitleitungsspannung.
  6. Nichtflüchtiger Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sind wie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung miteinander übereinstimmen.
  7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung größer als die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung ist.
  8. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass das Element (22) mit variablem Widerstand aus einem Oxid mit Perovskitstruktur, das Mangan enthält, besteht.
  9. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch eine Bitleitung-Auswählschaltung zum Auswählen einer Bitleitung, die mit einer ausgewählten, zu lesenden Speicherzelle verbunden ist, und zum Verbinden der ausgewählten Bitleitung mit einer Lesedatenleitung (30); eine Komparatorschaltung (CP1) zum Vergleichen des Potentials der Lesedatenleitung mit einem Bezugspotential (Vref); und eine Leseschaltung mit einem Festwiderstand (RR), dessen eines Ende mit der Lesedatenleitung verbunden ist, während an sein anderes Ende eine vorbestimmte, feste Spannung angelegt ist.
  10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, dass der Widerstandswert des festen Widerstands auf einen Widerstandswert eingestellt ist, wie es das Element mit variablem Widerstand in einem Zustand mit niedrigem Widerstandswert zeigt; die Wortleitungsspannung-Anlegeschaltung (7) bei einer Leseoperation die ausgewählte erste Wortleitungsspannung an die ausgewählte Wortleitung liegt, die mit der ausgewählten, zu lesenden Speicherzelle verbunden ist und sie die ausgewählte zweite Wortleitungsspannung an die nicht ausgewählten Wortleitungen anlegt, die nicht die ausgewählte Wortleitung sind; die Bitleitungsspannung-Anlegeschaltung (6) sich bei der Leseoperation in einem Zustand hoher Impedanz befindet, in dem keine Spannung an irgendeine der Bitleitungen im Speicherarray angelegt wird; und die erste Wortleitungsspannung so eingestellt wird, dass die Spannungsdifferenz zwischen ihr und der zweiten Wortleitungsspannung nicht größer als die zweite Spannungsdifferenz ist; und die zweite Wortleitungsspannung auf den Wert der vorbestimmten, festen Spannung eingestellt wird.
  11. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass das Speicherarray aus mehreren Unterarrays besteht, aus denen ein Unterarray selektiv ausgewählt werden kann; und die Wortleitungsspannung-Anlegeschaltung so ausgebildet ist, dass sie die Wortleitungsspannung selektiv an die Wortleitung des ausgewählten Unterarrays anlegt, und die Bitleitungsspannung-Anlegeschaltung so ausgebildet ist, dass sie die Bitleitungsspannung selektiv an die Bitleitung des ausgewählten Unterarrays anlegt.
  12. Nichtflüchtiger Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, dass ein Signal zum Auswählen eines Unterarrays unter den mehreren Unterarrays aus einem Adresssignal erzeugt wird.
  13. Programmierverfahren für einen nichtflüchtigen Halbleiterspeicher; wobei dieser nichtflüchtige Halbleiterspeicher mit einem Speicherarray (1) aus einer Vielzahl von Speicherzellen mit jeweils einem Element (22) mit variablem Widerstand, dessen Widerstandswert sich durch Anlegen einer Spannung auf reversible Weise ändert, die in den Richtungen von Zeilen und Spalten auf solche Weise angeordnet sind, dass ein Ende aller Speicherzellen in derselben Zeile mit derselben Wortleitung (20) verbunden sind, während das andere Ende aller Speicherzellen in derselben Spalte mit derselben Bitleitung (21) verbunden sind, versehen ist; dadurch gekennzeichnet, dass das Element mit variablem Widerstand über Widerstandsänderungseigenschaften verfügt, wobei der Widerstandswert so zunimmt, dass er einen vorbestimmten Wert überschreitet, wenn eine Spannung, die einer ersten Schwellenspannung entspricht oder größer als diese ist, an die beiden Enden des Elements mit variablem Widerstand angelegt wird, und der Widerstandswert so abnimmt, dass er unter einen vorbestimmten Wert fällt, wenn eine Spannung entsprechend einer zweiten Schwellenspannung oder über dieser an die beiden Enden des Elements mit variablem Widerstand mit einer Polarität angelegt wird, die entgegengesetzt zu der ist, wenn der Widerstandswert zunimmt; die Absolutwerte der ersten Schwellenspannung und der zweiten Schwellenspannung voneinander verschieden sind; eine erste Wortleitungsspannung, eine zweite Wortleitungsspannung, eine erste Bitleitungsspannung und eine zweite Bitleitungsspannung entsprechend der Programmier- oder Löschoperation auf spezielle Spannungswerte so eingestellt werden, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der ersten Bitleitungsspannung auf einen Wert eingestellt ist, der einer ersten Spannungsdifferenz entspricht oder größer als diese ist, die es ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die erste Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet, und dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortlei tungsspannung und der zweiten Bitleitungsspannung jeweils auf Werte eingestellt werden, die einer zweiten Spannungsdifferenz entsprechen oder kleiner als diese sind, die es nicht ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die zweite Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet; bei einer Programmieroperation die erste Wortleitungsspannung ausgewählt wird und an die ausgewählte Wortleitung angelegt wird, die mit einer ausgewählten, zu programmierenden Speicherzelle verbunden ist; die zweite Wortleitungsspannung ausgewählt wird und an die nicht ausgewählten Wortleitungen angelegt wird, die nicht die ausgewählte Wortleitung sind; die erste Bitleitungsspannung ausgewählt wird und an die ausgewählte Bitleitung angelegt wird, die mit der ausgewählten Speicherzelle verbunden ist; und die zweite Bitleitungsspannung ausgewählt wird und an die nicht ausgewählten Bitleitungen angelegt wird, die nicht die ausgewählte Bitleitung sind; und die zweite Spannungsdifferenz auf einen Wert unter der Schwellenspannung eingestellt wird, der betreffend die erste Schwellenspannung und die zweite Schwellenspannung der niedrigere Wert ist.
  14. Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass die zweite Wortleitungsspannung ausgewählt wird und vor dem Start der Programmieroperation des Speicherarrays an alle Wortleitungen in diesem angelegt wird, und die zweite Bitleitungsspannung ausgewählt wird und an alle Bitleitungen im Speicherarray angelegt wird.
  15. Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  16. Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass die erste Wortleitungsspannung, die zweite Wortleitungsspannung, die erste Bitleitungsspannung und die zweite Bitleitungsspannung wie folgt eingestellt werden: die erste Wortleitungsspannung ist höher als die zweite Wortleitungsspannung; die zweite Bitleitungsspannung ist niedriger als die zweite Wortleitungsspannung; und die zweite Wortleitungsspannung ist höher als die erste Bitleitungsspannung.
  17. Programmierverfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sind wie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung miteinander übereinstimmen.
  18. Programmierverfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung größer als die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung ist.
  19. Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Element (22) mit variablem Widerstand aus einem Oxid mit Perovskitstruktur, das Mangan enthält, besteht.
  20. Programmierverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Speicherarray aus mehreren Unterarrays (201) besteht, aus denen eines wahlfrei ausgewählt werden kann; und die erste Wortleitungsspannung selektiv an die ausgewählte Wortleitung des ausgewählten Unterarrays angelegt wird und die erste Bitleitungsspannung selektiv an die ausgewählte Bitleitung des ausgewählten Unterarrays angelegt wird.
  21. Programmierverfahren nach Anspruch 20, dadurch gekennzeichnet, dass die zweite Wortleitungsspannung selektiv an die nicht ausgewählten Wortleitungen des ausgewählten Unterarrays angelegt wird, wenn diese nicht ausgewählten Wortleitungen in diesem ausgewählten Unterarray enthalten sind; und die zweite Bitleitungsspannung selektiv an die nicht ausgewählten Bitleitungen des ausgewählten Unterarrays angelegt wird, wenn diese nicht ausgewählten Bitleitungen im ausgewählten Unterarray enthalten sind.
  22. Programmierverfahren nach Anspruch 20, dadurch gekennzeichnet, dass ein Signal zum Auswählen eines Unterarrays unter den mehreren Unterarrays aus einem Adresssignal erzeugt wird.
  23. Löschverfahren für einen nichtflüchtigen Halbleiterspeicher; wobei dieser nichtflüchtige Halbleiterspeicher mit einem Speicherarray (1) aus einer Vielzahl von Speicherzellen mit jeweils einem Element (22) mit variablem Widerstand, dessen Widerstandswert sich durch Anlegen einer Spannung auf reversible Weise ändert, die in den Richtungen von Zeilen und Spalten auf solche Weise angeordnet sind, dass ein Ende aller Speicherzellen in derselben Zeile mit derselben Wortleitung (20) verbunden sind, während das andere Ende aller Speicherzellen in derselben Spalte mit derselben Bitleitung (21) verbunden sind, versehen ist; dadurch gekennzeichnet, dass das Element mit variablem Widerstand über Widerstandsänderungseigenschaften verfügt, wobei der Widerstandswert so zunimmt, dass er einen vorbestimmten Wert überschreitet, wenn eine Spannung, die einer ersten Schwellenspannung entspricht oder größer als diese ist, an die beiden Enden des Elements mit variablem Widerstand angelegt wird, und der Widerstandswert so abnimmt, dass er unter einen vorbestimmten Wert fällt, wenn eine Spannung entsprechend einer zweiten Schwellenspannung oder über dieser an die beiden Enden des Elements mit variablem Widerstand mit einer Polarität angelegt wird, die entgegengesetzt zu der ist, wenn der Widerstandswert zunimmt; die Absolutwerte der ersten Schwellenspannung und der zweiten Schwellenspannung voneinander verschieden sind; eine erste Wortleitungsspannung, eine zweite Wortleitungsspannung, eine erste Bitleitungsspannung und eine zweite Bitleitungsspannung entsprechend der Löschoperation auf spezielle Spannungswerte so eingestellt werden, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der ersten Bitleitungsspannung auf einen Wert eingestellt ist, der einer ersten Spannungsdifferenz entspricht oder größer als diese ist, die es ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die erste Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet, und dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung jeweils auf Werte eingestellt werden, die einer zweiten Spannungsdifferenz entsprechen oder kleiner als diese sind, die es nicht ermöglicht, dass der Widerstandswert des Elements mit variablem Widerstand als Ergebnis einer Änderung dann, wenn die zweite Spannungsdifferenz an die beiden Enden des Elements mit variablem Widerstand angelegt wird, einen vorbestimmten Wert überschreitet; bei einer Löschoperation die erste Wortleitungsspannung ausgewählt wird und an die ausgewählte Wortleitung angelegt wird, die mit einer ausgewählten, zu löschenden Speicherzelle verbunden ist; die zweite Wortleitungsspannung ausgewählt wird und an die nicht ausgewählten Wortleitungen angelegt wird, die nicht die ausgewählte Wortleitung sind; die erste Bitleitungsspannung ausgewählt wird und an die ausgewählte Bitleitung angelegt wird, die mit der ausgewählten Speicherzelle verbunden ist; und die zweite Bitleitungsspannung ausgewählt wird und an die nicht ausgewählten Bitleitungen angelegt wird, die nicht die ausgewählte Bitleitung sind; und die zweite Spannungsdifferenz auf einen Wert unter der Schwellenspannung eingestellt wird, der betreffend die erste Schwellenspannung und die zweite Schwellenspannung der niedrigere Wert ist.
  24. Löschverfahren nach Anspruch 23, dadurch gekennzeichnet, dass die zweite Wortleitungsspannung ausgewählt wird und vor dem Start der Löschoperation des Speicherarrays an alle Wortleitungen in diesem angelegt wird, und die zweite Bitleitungsspannung ausgewählt wird und an alle Bitleitungen im Speicherarray angelegt wird.
  25. Löschverfahren nach Anspruch 23, dadurch gekennzeichnet, dass die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  26. Löschverfahren nach Anspruch 23, dadurch gekennzeichnet, dass die erste Wortleitungsspannung, die zweite Wortleitungsspannung, die erste Bitleitungsspannung und die zweite Bitleitungsspannung wie folgt eingestellt werden: die erste Wortleitungsspannung ist niedriger als die zweite Wortleitungsspannung; die zweite Bitleitungsspannung ist niedriger als die zweite Wortleitungsspannung; und die zweite Wortleitungsspannung ist niedriger als die erste Bitleitungsspannung.
  27. Löschverfahren nach Anspruch 26, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung, die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung sind wie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung miteinander übereinstimmen.
  28. Löschverfahren nach Anspruch 26, dadurch gekennzeichnet, dass die Spannungsdifferenz zwischen der ersten Wortleitungsspannung und der zweiten Bitleitungsspannung sowie die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der ersten Bitleitungsspannung größer als die Spannungsdifferenz zwischen der zweiten Wortleitungsspannung und der zweiten Bitleitungsspannung ist.
  29. Löschverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Element (22) mit variablem Widerstand aus einem Oxid mit Perovskitstruktur, das Mangan enthält, besteht.
  30. Löschverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Speicherarray aus mehreren Unterarrays (201) besteht, aus denen eines wahlfrei ausgewählt werden kann; und die erste Wortleitungsspannung selektiv an die ausgewählte Wortleitung des ausgewählten Unterarrays angelegt wird und die erste Bitleitungsspannung selektiv an die ausgewählte Bitleitung des ausgewählten Unterarrays angelegt wird.
  31. Löschverfahren nach Anspruch 30, dadurch gekennzeichnet, dass die zweite Wortleitungsspannung selektiv an die nicht ausgewählten Wortleitungen des ausgewählten Unterarrays angelegt wird, wenn diese nicht ausgewählten Wortleitungen in diesem ausgewählten Unterarray enthalten sind; und die zweite Bitleitungsspannung selektiv an die nicht ausgewählten Bitleitungen des ausgewählten Unterarrays angelegt wird, wenn diese nicht ausgewählten Bitleitungen im ausgewählten Unterarray enthalten sind.
  32. Löschverfahren nach Anspruch 30, dadurch gekennzeichnet, dass ein Signal zum Auswählen eines Unterarrays unter den mehreren Unterarrays aus einem Adresssignal erzeugt wird.
DE602004004566T 2003-06-17 2004-06-17 Nichtflüchtiger Speicher und sein Programmier- und Löschverfahren Active DE602004004566T2 (de)

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