KR100687016B1 - 비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거방법 - Google Patents

비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거방법 Download PDF

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Abstract

메모리어레이(1)를 구성하는 각 가변저항소자(22)는, 동일 행의 그 일단을 공통의 워드선(20)에 접속하고, 동일 열의 그 타단을 공통의 비트선(22)에 접속한다. 선택 워드선에는 제 1워드선 전압을 선택하여 인가하고, 비선택 워드선에는 제 2워드선 전압을 선택하여 인가하고, 선택 비트선에는 제 1비트선 전압을 선택하여 인가하며, 비선택 비트선에는 제 2비트선 전압을 선택하여 인가한다. 제 1워드선 전압과 제 1비트선 전압의 전압차는, 가변저항소자의 저항값을 변화시키는 제 1전압차 이상의 값으로 설정되고, 제 1워드선 전압과 제 2비트선 전압의 전압차, 제 2 워드선 전압과 제 1비트선 전압의 전압차 및 제 2워드선 전압과 제 2비트선 전압의 전압차는, 가변저항소자의 저항값을 변화시키지 않는 제 2전압차 이하의 값으로 설정된다.
비휘발성 반도체 기억장치, 비휘발성 반도체 기억장치의 프로그래밍 방법, 비휘발성 반도체 기억장치의 소거 방법

Description

비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거 방법 {Nonvolatile semiconductor memory device, and programming method and erasing method thereof}
도 1은 가변저항소자의 프로그래밍 특성을 도시하는 그래프
도 2는 종래의 선택소자로 트랜지스터를 사용한 가변저항소자를 갖는 메모리셀로 이루어진 메모리어레이의 구성을 도시하는 회로도
도 3은 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예의 기능적인 블록 구성을 도시하는 기능 블록 구성도
도 4는 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 메모리셀로 이루어진 메모리어레이의 구성을 도시하는 회로도
도 5는 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 행디코더의 출력과 행어드레스신호 사이의 관계 및 행디코더의 구성을 도시하는 도면
도 6은 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 열디코더의 출력과 열어드레스신호 사이의 관계 및 열디코더의 구성을 도시하는 도면
도 7은 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 전압 발생회로의 일 구성예를 도시하는 회로도
도 8은 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 판독 회로의 일 구성예를 도시하는 회로도
도 9는 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 워드선 전압인가회로의 일 구성예를 도시하는 논리회로도
도 10은 본 발명에 따른 비휘발성 반도체 기억장치의 제 1실시예에 따른 비트선 전압인가회로의 일 구성예를 도시하는 논리회로도
도 11은 본 발명에 따른 비휘발성 반도체 기억장치의 프로그래밍과 소거와 판독 동작에서의 주요 신호파형을 도시하는 타이밍차트
도 12는 본 발명에 따른 비휘발성 반도체 기억장치에 사용되는 가변저항소자의 저항값과 프로그래밍과 소거전압 사이의 관계의 일예를 도시하는 특성 그래프
도 13은 본 발명에 따른 비휘발성 반도체 기억장치에 사용되는 가변저항소자로 구성된 4비트 메모리셀의 프로그래밍 동작을 도시하는 도면
도 14A와 도 14B는 본 발명에 따른 비휘발성 반도체 기억장치에 사용되는 가변저항소자로 구성된 4비트 메모리셀의 소거 동작을 도시하는 도면
도 15는 본 발명에 따른 비휘발성 반도체 기억장치에 사용되는 가변저항소자로 구성된 4비트 메모리셀의 판독 동작을 도시하는 도면
도 16은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예의 기능적인 블록 구성을 도시하는 기능 블록 구성도
도 17은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 서브어레이의 일 구성예를 도시하는 회로도
도 18은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 행 디코더의 출력과 행어드레스신호 사이의 관계 및 상위 3비트 행디코더의 구성을 도시하는 도면
도 19는 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 행디코더의 출력과 행어드레스신호 사이의 관계 및 하위 5비트 행디코더의 구성을 도시하는 도면
도 20은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 열 디코더의 출력과 열어드레스신호 사이의 관계 및 상위 3비트 열디코더의 구성을 도시하는 도면
도 21은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 열 디코더의 출력과 열어드레스신호 사이의 관계 및 하위 5비트 열디코더의 구성을 도시하는 도면
도 22는 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 워드선 접속스위치의 구성 일예를 도시하는 회로도
도 23은 본 발명에 따른 비휘발성 반도체 기억장치의 다른 실시예에 따른 비트선 접속스위치의 구성 일예를 도시하는 회로도
※ 도면의 주요 부분에 대한 부호 설명
1 : 메모리어레이 2 : 행디코더
3 : 열디코더 4 : 전압발생회로
5 : 판독회로 6 : 비트선 전압인가회로
7 : 워드선 전압인가회로 20 : 워드선
21 : 비트선 22 : 가변저항소자
30 : 판독 데이터선 201 : 서브어레이
202, 203 : 행디코더 204, 205 : 열디코더
206 : 워드선 접속스위치 207 : 비트선 접속스위치
본 발명은 반도체 기판 상에 전압인가에 의한 전기저항의 변화에 의해 데이터를 기억하는 가변저항소자를 갖는 비휘발성 반도체 기억장치에 관한 것이다.
초거대 자기저항(CMR)으로 알려진 재료에 전압펄스를 인가함으로써, 페로브 스카이트 구조를 갖는 재료의 저항값을 실온에서 가역적으로 변화시키는 기술이, 미국특허 제 6,204,139호에 개시되어 있는데, 전압펄스인가에 의해 가역적으로 저항값을 10초 이상 변화시킬 수 있다. 상기 가변저항소자의 프로그래밍 특성의 일예를 도 1에 도시하였다. 도 1에 도시된 바와 같이, 프로그래밍전압의 양에 의존하여 가변저항소자의 저항값이 변한다. 소정의 임계전압(Vth) 이상의 전압을 인가함으로써 저항값을 변화시킬 수 있다. 여기에서, "임계값"이란 저항변화에 허용되는 전압의 하한을 표시한다. 이러한 특성을 이용한 비휘발성 반도체 기억장치에 관하여, 본 건의 출원인에 의해 특허출원(일본특허공개 제2002-185234호)되어 있으며, [Zhuang H.H. 등에 의한 "Novel Colossal Magnetoresistive Thin Film N온volatile Resistance Random Access Memory(RRAM)", IEDM, 논문번호 7.5, 2002년 12월]에도 이러한 내용의 일부가 개시되어 있다.
종래 기술에 의하면, 메모리셀은 셀선택소자와 가변저항소자로 이루어진다. 셀선택소자로 트랜지스터를 사용한 종래 기술의 메모리셀을 도 2에 도시하였다.
도 2에 도시된 메모리셀에서의 프로그래밍과 소거 동작을 아래에서 간략히 설명하기로 한다. 가변저항소자(R12)에 프로그래밍하는 경우, 비트선(B2)에 프로그래밍전압을 인가하고, 비트선(B1)과 소스선(S1)을 접지하고, 워드선(W1)에 소정의 전압을 100 ns 정도 인가함으로써 셀선택소자인 트랜지스터(T12)를 온시키고, 가변저항소자(R12)에 프로그래밍전압을 인가하며, 가변저항소자(R12)를 프로그래밍 상태로 바꾼다. 소거할 때는, 소스선(S1)과 비트선(B1)에 소거전압을 인가하고, 비트선(B2)을 접지하고, 워드선(W1)에 소정 전압을 100 ns 정도 인가함으로써 트랜지스터(T12)를 온시키고, 가변저항소자(R12)에 소거전압을 인가하며, 가변저항소자(R12)를 소거 상태로 바꾼다. 이때, 가변저항소자(R12)에 인가되는 전압 극성은 프로그래밍 때와 반대이다.
그러나 도 2에 도시된 바에서, 트랜지스터로 구성되는 셀선택소자와 가변저항소자로 메모리셀이 이루어지는 경우, 트랜지스터로 구성되는 셀선택소자를 제공하므로, 프로그래밍 또는 소거되지 않는 비선택 메모리셀의 "디스터번스"(프로그래밍 오류, 소거 오류 등)에 관하여 약간의 문제가 발생한다. 그러나 메모리셀에 셀 선택소자를 제공하므로, 메모리셀의 면적이 증가하고, 메모리셀의 고집적화에 의해 칩사이즈가 증대하며, 기억용략의 대용량화를 방해하는 요인이 된다.
본 발명은 상기 문제점을 고려하여 이루어진 것으로, 그 목적은, 디스터번스의 발생을 억제하고, 고집적화 용이한 비휘발성 반도체 기억장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 비휘발성 반도체 기억장치는,
전압인가에 의해 저항값이 가역적으로 변하는 가변저항소자를 각기 갖는 복수의 메모리셀로 형성되며, 동일 행의 상기 각 메모리셀의 일단을 공통의 워드선에 접속하고, 동일 열의 상기 각 메모리셀의 타단을 공통의 비트선에 접속하는 식으로 각각의 메모리셀을 행방향 및 열방향으로 복수 배열한 메모리어레이와, 상기 워드선 각각에 여러 가지 타입의 워드선전압 중에 한 타입의 워드선전압을 선택해서 인가할 수 있게 구성된 워드선 전압인가회로 및 상기 비트선 각각에 여러 가지 타입의 비트선전압 중에 한 타입의 비트선전압을 선택해서 인가할 수 있게 구성된 비트선 전압인가회로를 포함하는 것에 있어서,
상기 워드선 전압인가회로는, 프로그래밍 또는 소거 동작시에, 제 1워드선전압을 선택하여 프로그래밍 또는 소거되는 선택 메모리셀에 접속되는 선택 워드선에 인가하고, 제 2워드선전압을 선택하여 상기 선택 워드선 이외의 비선택 워드선에 인가하고, 상기 비트선 전압인가회로는, 프로그래밍 또는 소거 동작시에, 제 1비트선전압을 선택하여 프로그래밍 또는 소거되는 선택 메모리셀에 접속되는 선택 비트선에 인가하고, 제 2비트선전압을 선택하여 상기 선택 비트선 이외의 비선택 비트선에 인가하고, 상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은 프로그래밍 또는 소거 동작에 따른 고유의 전압값을 갖고, 이에 따라 상기 제 1워드선전압과 상기 제 1비트선전압의 전압차는, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하는 제 1전압차 이상이 되도록 설정되며, 상기 제 1워드선전압과 상기 제 2비트선전압의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압의 전압차는, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하지 않는 제 2전압차 이하가 되도록 설정된다.
이러한 방식으로, 본 발명에 의한 비휘발성 반도체 기억장치에 따른 메모리셀에 셀선택소자를 제공하지 않으므로, 메모리셀 면적을 감소시킬 수 있고, 용이하게 고레벨 집적화할 수 있는 동시에, 모든 비선택 메모리셀의 양단에 가변저항소자의 저항값을 변하게 하지 않는 전압이 인가되므로, 비선택 메모리셀에 있어서 디스터번스의 발생 위험이 없다.
또한, 본 발명에 의한 비휘발성 반도체 기억장치는, 상기 워드선 전압인가회로가, 상기 메모리어레이의 프로그래밍 또는 소거 동작 시작 전에, 상기 메모리어레이의 모든 워드선에 상기 제 2워드선전압을 선택하여 인가하고, 상기 비트선 전압인가회로가, 상기 메모리어레이의 프로그래밍 또는 소거 동작의 시작 전에, 상기 메모리어레이의 모든 비트선에 상기 제 2비트선전압을 선택하여 인가한다.
이러한 방식으로, 본 발명에 의한 비휘발성 반도체 기억장치에 따르면, 프로그래밍 또는 소거 동작으로 이행하는 경우, 프로그래밍 또는 소거되는 선택 메모리 셀에 접속하는 선택 워드선과 선택 비트선만을, 각각 제 1워드선전압과 제 2비트선전압에 천이하므로, 제어구조를 단순화할 수 있고, 천이시 소비전력량을 감소할 수 있다.
이하, 본 발명에 의한 비휘발성 반도체 기억장치(이하, "본 발명 장치"라고 함.) 및 그 프로그래밍 방법과 소거 방법의 실시예를 도면을 참고하여 설명하기로 한다.
[제 1실시예]
도 3은 본 발명 장치의 제 1실시예에 따른 기능적인 구성을 도시하는 블록 구성도이다. 도 3에 도시된 바와 같이, 본 발명 장치(100)는 메모리어레이(1), 행디코더(2), 열디코더(3), 전압발생회로(4), 판독회로(5), 비트선 전압인가회로(6) 및 워드선 전압인가회로(7)를 포함하여 구성된다.
도 4는 도 3의 메모리어레이(1)의 구성을 도시하는 도면이다. 상기 메모리어레이(1)에는 d워드선(20), e비트선(21), d×e메모리셀이 구비된다. 각 메모리셀은, 비트선과 워드선이 교차되는 부분에 가변저항소자(22)를 갖는다. 동일 행의 각 메모리셀의 가변저항소자(22)의 일단을 공통 워드선에 접속하고, 동일 열의 각 메모리셀의 가변저항소자(22)의 타단을 공통 비트선에 접속한다. 도 4에 도시된 바와 같이, 각 메모리셀은, 셀선택소자를 갖지 않으므로 셀선택소자를 갖는 메모리셀에 비해서 메모리셀 면적이 크게 감소될 수 있다.
가변저항소자(22)는, 전압인가에 의해 전기저항이 변화하여, 전압인가 해제 후에도, 변화한 전기저항이 유지됨으로써, 그 저항변화로 데이터의 기억이 가능한 비휘발성 기억소자로, 본 발명 장치(100)에서는, 가변저항소자(22)의 저항값이 고저항상태나 저저항상태 하에 있는지에 의존하여 2값 데이터를 기억한다.
또한, 가변저항소자(22)는, 망간을 함유한 페로브스카이트형 결정구조를 갖는 산화물로 이루어진, CMR(초거대 자기저항) 효과로 알려진 재료로 구성하는데, 예를 들면, Pr1-xCaxMnO3, La1-xCaxMnO3(PCMO) 또는 La1-x-yCaxPbyMnO3(여기에서, x＜1, y＜1 그리고 x+y＜1)으로 대표되는 물질들, 예컨대 Pr0.7Ca0.3MnO3, La0.65 Ca0.35MnO3 또는 La0.65Ca0.175Pb0.175MnO3 등의 망간산화막을 MOCVD법, 스핀코팅법, 레이저애블레이션, 스퍼터링법 등으로 성형제조하며 그와 같은 물질을 사용한다.
도 5는 도 3의 행디코더(2)의 구성을 도시하는 도면이다. 상기 행디코더(2)는, m어드레스 신호(AA1∼AAm)를 입력으로 가지며, 워드선에 접속된 2의 m제곱 출력(X1∼X2m)을 포함한다. 어드레스 신호에 응답하여, 도 5에 도시된 바와 같이, 하나의 출력에만 "1" 신호를 출력하고, 그 이외의 출력들은 "0"이 된다. 아래의 설명에 있어서, 디지털 신호의 논리 레벨은 "0" 또는 "1"로 도시하고, 아날로그 신호의 전압값 1V 또는 0V로 구별한다.
도 6은 도 3의 열디코더(3)의 구성을 도시하는 도면이다. 상기 열디코더(3)는, n어드레스 신호(AB1∼ABn)를 입력으로 가지며, 비트선에 접속된 2의 n제곱 출력(Y1∼Y2n)을 포함한다. 어드레스 신호에 응답하여, 도 6에 도시된 바에 의해, 하나의 출력에만 "1" 신호를 출력하고, 그 이외의 출력들은 "0"이 된다.
도 7은 도 3의 전압발생회로(4)의 구성을 도시하는 도면이다. 저항을 사용한 분압회로에 의해, 전압값은, Vwr(V), 2/3Vwr(V), 1/3Vwr(V) 그리고 0(V)의 네 개의 기준전압을 출력한다. 앞에서부터 차례대로 제 1, 제 2, 제 3 그리고 제 4기준전압이라고 한다. 상기 제 2기준전압(2/3Vwr)과 제 3기준전압(1/3Vwr)은 각각, 제 1기준전압(Vwr)의 2/3과 제 1기준전압(Vwr)의 1/3의 전압값을 갖는다. 이것들은, 후술하는 바와 같이, 워드선 전압인가회로(7)의 제 1 및 제 2워드선전압, 비트선 전압인가회로(6)의 제 1 및 제 2비트선전압으로 사용한다. 여기에서, 제 1기준전압(Vwr)의 전압값은, 가변저항소자의 양단에 인가되는 경우에 저항값의 변화가 소정값을 초과하게 하는 제 1전압차 이상으로 설정되고, 또 제 3기준전압(1/3Vwr)의 전압값은, 가변저항소자의 양단에 인가되는 경우에 저항값의 변화가 소정값을 초과하지 않게 하는 제 2전압차 이하로 설정된다.
도 8은, 도 3의 판독회로(5)의 구성을 도시하는 도면이다. 하나의 비트선에 나타나는 전압을, 트랜지스터들(TR11∼TR1e, TR21∼TR2e)에 따라 선택하여, 판독 데이터선(30)을 통해 콤퍼레이터(CP1)에 입력하며, 기준전압(Vref)과 비교함으로써 데이터 출력(Dout)을 얻는다.
프로그래밍/판독 스위칭신호(WR)에 의해 프로그래밍과 판독 동작이 스위칭된다. 프로그래밍/판독 스위칭신호(WR)가 "0"일 때, 판독 동작에 의해 트랜지스터들(TR11∼TR1e)이 온된다. 그리고 열디코더의 출력(Y1∼Ye)에 의해 트랜지스터들(TR21∼TR2e) 중 하나가 온되고, 선택된 셀에 접속되는 비트선과 판독 데이터선(30)이 서로 접속되며, 판독 데이터선(30)이 콤퍼레이터(CP1)에 접속된다. 또한, 판독 데이터선(30)에는, 일단자가 고정전압인 접지전압(0V)에 고정되는 고정저항(RR)이 접속된다. 상기 고정저항(RR)의 저항값은 메모리셀의 가변저항소자의 저저항상태와 동일한 저항값(RL)으로 설정된다.
도 9는 도 3의 워드선 전압인가회로(7)의 구성을 도시하는 도면이다. 워드선 전압인가회로는 복수의 각 워드선(W1∼Wd)에 각기 다른 제 1 및 제 2워드선전압(ax1,ax2) 중 하나를 선택하여 인가할 수 있게 구성하고, 제 1 및 제 2 워드선전압(ax1,ax2)은 전압발생회로(4)에 의해 생성되는 네 개의 기준전압(Vwr(V), 2/3Vwr(V), 1/3Vwr(V), 0(V)) 중에 선택하여, 프로그래밍 동작시, 소거 동작시 및 판독 동작시에 따라 제 1 및 제 2워드선전압으로 배정한다. 상기 워드선 전압인가회로(7)는 프로그래밍/판독 스위칭신호(WR)에 의해 스위칭되는 프로그래밍 동작시와 소거 동작시 및 판독 동작시에 전압을 인가한다.
프로그래밍/판독 스위칭신호(WR)가 "1"일 때, 동작이 프로그래밍 모드와 소거 모드에 있어서, 입력 데이터(Din)에 따라 달라지는 기준전압이, 표 1에 도시된 대응관계에 의거하여 멀티플렉서(MXXO)에 의해, 제 1 및 제 2워드선전압(ax1,ax2)으로 선택된다. 입력 데이터(Din)가 "1"일 때, 프로그래밍 동작이 수행되고, 입력 데이터(Din)가 "0"일 때, 소거 동작이 수행된다. 프리차지 전압이 되는 제 2워드선전압(ax2) 또는 프로그래밍전압과 소거전압이 되는 제 1워드선전압(ax1) 중에서의 선택은, 멀티플렉서(MXX1∼MXXd)에 의해 이루어진다. 프로그래밍/소거 제어신호(WRE)가 "1"일 때, 선택 메모리셀이 접속되는 선택 워드선에만 상기 제 1 워드선전압(ax1)이 인가되고, 선택 워드선 이외의 모든 비선택 워드선에는 상기 제 2워드선전압(ax2)이 인가된다. 프로그래밍/소거 제어신호(WRE)가 "0"일 때, 모든 워드선에는 프리차지 전압인 제 2워드선전압(ax2)이 인가된다.
프로그래밍/판독 스위칭신호(WR)가 "0"일 때, 동작이 판독 모드에 있어서, 제 1워드선전압(ax1)이 멀티플렉서(MXXO)에 의해 판독전압으로 선택된다. 프로그래밍/소거 제어신호(WRE)가 "1"일 때, 선택 메모리셀이 접속되는 선택 워드선에만 상기 판독전압이 인가되고, 선택 워드선 이외의 모든 비선택 워드선에는 상기 제 2워드선전압(ax2)이 인가된다. 워드선(W1∼Wd)으로 전압인가는 행구동제어신호(PX)에 의해 제어되고, 행구동제어신호(PX)가 "0"일 때 모든 워드선이 높은 임피던스상태로 된다. 여기에서, 표 1에는, 각 동작시에 있어서의 멀티플렉서(MXXO)에 의해 선택된 제 1워드선전압(ax1), 제 2워드선전압(ax2) 그리고 네 개의 기준전압(Vwr(V), 2/3Vwr(V), 1/3Vwr(V), 0(V)) 사이의 대응관계를 도시한다.
Figure 112004509314202-pat00001
도 10은 도 3의 비트선 전압인가회로(6)의 구성을 도시하는 도면이다. 비트선 전압인가회로(6)는 복수의 각 비트선(B1∼Be)에 각기 다른 제 1 및 제 2비트선전압(ay1,ay2) 중 하나를 선택하여 인가할 수 있게 구성하고, 제 1 및 제 2비트선전압(ay1,ay2)은 전압발생회로(4)에 의해 생성되는 네 개의 기준전압(Vwr(V), 2/3Vwr(V), 1/3Vwr(V), 0(V)) 중에 선택하여, 프로그래밍 동작시 및 소거 동작시에 따라 제 1 및 제 2비트선전압으로 배정한다, 상기 비트선 전압인가회로(6)는 프로그래밍 동작시와 소거 동작시에만 전압을 인가하는 구성으로 이루어진다. 입력 데이터(Din)에 따라 달라지는 기준전압이, 표 2에 도시된 대응관계에 의거하여 멀티플렉서(MXXO)에 의해, 제 1 또는 제 2비트선전압(ay1 또는 ay2)으로 선택된다. 입력 데이터(Din)가 "1"일 때, 프로그래밍 동작이 수행되고, 입력 데이터(Din)가 "0"일 때, 소거 동작이 수행된다. 프리차지 전압이 되는 제 2비트선전압(ay2) 또는 프로그래밍전압과 소거전압이 되는 제 1비트선전압(ay1) 중에서의 선택은, 멀티플렉서(MXY1∼MXYe)에 의해 이루어진다. 프로그래밍/소거 제어신호(WRE)가 "1"일 때, 선택 메모리셀이 접속되는 선택 비트선에만 상기 제 1비트선전압(ay1)이 인가되고, 선택 비트선 이외의 모든 비선택 비트선에는 상기 제 2비트선전압(ay2)이 인가된다. 프로그래밍/소거 제어신호(WRE)가 "0"일 때, 모든 비트선에는 프리차지 전압인 제 2비트선전압(ay2)이 인가된다. 비트선(B1∼Be)으로 전압인가는 열구동제어신호(PY)에 의해 제어되고, 열구동제어신호(PY)가 "0"일 때 모든 비트선이 높은 임피던스상태로 된다. 판독시에는, 열구동제어신호(PY)가 "0"으로 되고, 모든 비트선은 높은 임피던스상태로 된다. 여기에서, 표 2에는, 프로그래밍 동작시 및 소거 동작시에 있어서의 멀티플렉서(MXYO)에 의해 선택된 제 1 및 제 2비트선전압(ay1,ay2)과 네 개의 기준전압(Vwr(V), 2/3Vwr(V), 1/3Vwr(V), 0(V)) 사이의 대 응관계를 도시한다.
Figure 112004509314202-pat00002
도 11에 도시된 프로그래밍시, 소거시 및 판독시의 타이밍차트에 의거하여 프로그래밍, 소거 및 판독 동작을 아래에서 설명하기로 한다.
Din = "1"일 때에, 프로그래밍/판독 스위칭신호(WR)를 "1"로 설정하여, 동작은 프로그래밍 모드에 들어간다. 이 단계에서, 멀티플렉서(MXXO)의 출력은 ax1=Vwr과 ax2=1/3Vwr을 선택하고, 멀티플렉서(MXYO)의 출력은 ay1=0(V)과 ay2=2/3Vwr을 선택한다. 프로그래밍/소거 제어신호(WRE)가 "0"에 있는 동안, 멀티플렉서(MXX1∼MXXd)의 출력은 제 2워드 전압(ax2), 즉, 1/3Vwr을 선택하고, 멀티플렉서(MXY1∼MXYe)의 출력은 제 2비트선전압(ay2), 즉, 2/3Vwr을 선택한다. 그 다음, 행구동제어신호(PX)가 "0"으로 설정될 때, 워드선(W1∼Wd)이 1/3Vwr로 프리차지된다. 이어서, 열구동제어신호(PY)가 "1"로 설정되고, 비트선(B1∼Be)이 2/3Vwr로 프리차지된다. 그 후, 프로그래밍/소거 제어신호(WRE)를 "1"로 설정함으로써, 프로그래밍되는 선택 메모리셀에 접속하는 선택 워드선에 접속된 하나의 멀티플렉서(MXXi(i=1∼d))의 출력은 제 1워드선전압(ax1), 즉, VWR이 되고, 선택 워드선 이외의 비선택 워드선에 접속된 다른 모든 멀티플렉서(MXXj(j=1∼d,j≠i))의 출력은 제 2워드선전압(ax2), 즉, 1/3Vwr로 유지된다. 그리고 선택 메모리셀에 접속하는 선택 비트선에 접속된 하나의 멀티플렉서(MXYk(k=1∼e))의 출력은 제 1비트 선전압(ay1), 즉, 0(V)이 되고, 선택 비트선 이외의 비선택 비트선에 접속된 다른 모든 멀티플렉서(MXYl(l=1~e, l≠k))의 출력은 제 2비트선전압(ay2), 즉, 2/3Vwr로 유지된다. 이 결과로, 선택 메모리셀의 양단에 전압(VWr)이 인가되고, 프로그래밍 동작이 수행된다. 한편, 모든 비선택 메모리셀에는 전압(1/3Vwr)이 인가되기는 하나, 그 전압값이 가변저항소자의 저항값을 변화시킬 만큼 현저하게 높지 않아 디스터번스를 발생하지 않는다. 이후, 열구동제어신호(PY)를 "0"으로 설정하고 이어서, 행구동제어신호(PX)를 "0"으로 설정하며 각 전압인가회로(6,7)를 메모리어레이(1)로부터 절연하여 프로그래밍 동작을 완료한다.
Din = "0"일 때에, 프로그래밍/판독 스위칭신호(WR)를 "1"로 설정하여 동작은 소거 모드에 들어간다. 이 단계에서, 멀티플렉서(MXXO)의 출력은 ax1=0(V)과 ax2=2/3Vwr을 선택하고, 멀티플렉서(MXYO)의 출력은 ay1=Vwr과 ay2=1/3Vwr을 선택한다. 프로그래밍/소거 제어신호(WRE)가 "0"에 있는 동안, 멀티플렉서(MXX1∼MXXd)의 출력은 제 2워드 전압(ax2), 즉, 2/3Vwr을 선택하고, 멀티플렉서(MXY1∼MXYe)의 출력은 제 2비트선전압(ay2), 즉, 1/3Vwr을 선택한다. 그 다음, 열구동제어신호(PY)를 "1"로 설정하여 비트선(B1∼Be)이 1/3Vwr로 프리차지된다. 이어서, 행구동제어신호(PX)를 "1"로 설정하여 워드선(W1∼Wd)이 2/3Vwr로 프리차지된다. 그 후, 프로그래밍/소거 제어신호(WRE)를 "1"로 설정함으로써, 소거되는 선택 메모리셀에 접속하는 선택 워드선에 접속된 하나의 멀티플렉서(MXXi(i=1∼d))의 출력은 제 1워드선전압(ax1), 즉, 0(V)으로 유지되고, 선택 워드선 이외의 비선택 워드선에 접속된 다른 모든 멀티플렉서(MXXj(j=1∼d,j≠i))의 출력은 제 2워드 선전압(ax2), 즉, 2/3Vwr로 유지된다. 그리고 선택 메모리셀에 접속하는 선택 비트선에 접속된 하나의 멀티플렉서(MXYk(k=1∼e))의 출력은 제 1비트선전압(ay1), 즉, Vwr이 되고, 선택 비트선 이외의 비선택 비트선에 접속된 다른 모든 멀티플렉서(MXYl(l=1~e, l≠k))의 출력은 제 2비트선전압(ay2), 즉, 1/3Vwr로 유지된다. 이 결과로, 선택 메모리셀의 양단에 전압(Vwr)이 인가되고, 소거 동작이 수행된다. 한편, 모든 비선택 메모리셀에는 전압(1/3Vwr)이 인가되기는 하나, 그 전압값이 가변저항소자의 저항값을 변화시킬 만큼 현저하게 높지 않아 디스터번스를 발생하지 않는다. 이후, 행구동제어신호(PX)를 "0"으로 설정하고 이어서, 행구동제어신호(PY)를 "0"으로 설정하며 각 전압인가회로(6,7)를 메모리어레이(1)로부터 절연하여 소거 동작을 완료한다.
여기에서, 프로그래밍 및 소거 동작에 있어서 행구동제어신호(PX)와 열구동제어신호(PY)의 "1" 및 "0"으로의 천이순서는, 도 11에 도시된 순서로 한정하지 않는다. 행구동제어신호(PX)와 열구동제어신호(PY)는 프로그래밍/소거 제어신호(WRE)가 "1"인 기간과 그 전후의 기간에서 "1"이 되도록 제어된다.
프로그래밍/판독 스위칭신호(WR)를 "0"으로 설정할 때, 동작은 판독 모드에 들어간다. 도 8에 도시된 판독회로(5)의 트랜지스터들(TR11∼TR1e)이 온상태로 되고, 판독되는 선택 메모리셀에 접속되는 하나의 비트선(Bk(k=1∼e))에 접속된 트랜지스터(TR2k(k=1∼e))가 온되므로, 판독회로(5)가 선택 메모리셀에 접속되는 동시에, ax1=1/3Vwr과 ax2=0(V)이 멀티플렉서(MXXO)의 출력으로 선택된다. 프로그래밍/소거 제어신호(WRE)가 "0"에 있는 동안, 멀티플렉서(MXX1∼MXXd)의 출력은 제 2워 드 전압(ax2), 즉, 0(V)을 선택한다. 이어서, 행구동제어신호(PX)를 "1"로 설정하여, 워드선(W1∼Wd)의 각 전압을 제 2워드선전압(ax2), 즉, 0(V)으로 설정한다. 여기에서, 프로그래밍/소거 제어신호(WRE)를 "1"로 설정함으로써, 선택 메모리셀에 접속하는 선택 워드선에 접속된 하나의 멀티플렉서(MXXi(i=1∼d))의 출력은 제 1워드선전압(ax1), 즉, 1/3Vwr이 선택되고, 이를 선택 워드선에 인가한다. 선택 메모리셀의 저항상태(고저항상태 또는 저저항상태)에 의존하는 전압값을 선택 메모리셀에 접속되는 선택 비트선(Bk(k=1∼e))에 나타내고, 이 비트선전압을 트랜지스터(TR1k∼TR2k)를 통해 콤퍼레이터(CP1)에 인가하며, 기준전압(Vref)과 비교하여 데이터 출력(Dout)을 얻는다. 이어서, 프로그래밍/소거 제어신호(WRE)를 "0"으로 설정하고, 행구동제어신호(PX)를 "0"으로 설정하여 소거 동작을 완료한다.
도 12는 본 발명 장치(100)에 사용되는 가변저항소자의 특성에 있어서, 가변저항소자의 저항값이 전압인가에 의해 변하는 것을 도시한다. 실선은 저저항상태(소거 상태)에서 고저항상태(프로그래밍 상태)로의 천이특성을 나타내고, 점선은 고저항상태에서 저저항상태로의 천이특성을 나타낸다. 인가전압의 극성은 프로그래밍할 때와 소거할 때에 반대이다. 도 12에 도시된 바와 같이, 프로그래밍할 때와 소거할 때에, 저항변화(저항값의 변화가 소정값을 초과하는 저항변화, 즉, 실제로 변화를 판독할 수 없는 오류정도의 저항값의 변화는 무시하는 것을 의미한다)를 야기하는 하한의 임계전압이 존재하는데, 프로그래밍시와 소거시에 임계전압은 다르다. 이것은 발명자의 실험에 의해 처음 밝혀진 후 지금까지 분명하지 않다. 프로그래밍시에 저항변화가 발생하는 임계전압을 제 1임계전압(Vthw)으로 하고, 소거시에 저 항변화가 발생하는 임계전압을 제 2임계전압(Vthr)으로 하며, 둘 중에 작은 절대값을 갖는 제 1 및 제 2임계전압의 하나를 Vth로 표시하면, Vth 미만의 전압을 인가할 때 저항상태가 프로그래밍 또는 소거에 관계없이 변하지 않는 것이 분명하다. 위에 설명한 PCMO 등의 가변저항소자는 저항값이 변화하는 특성을 나타낸다. 본 실시예에 따르면, 제 3기준전압(1/3Vwr)의 전압값은 Vth 미만의 값으로 설정된다.
그 다음, 본 발명 장치(100)와 동일한 가변저항소자를 사용하는 메모리어레이의 동작의 일예는, 2×2=4비트 메모리셀 어레이를 사용하여 구체적으로 설명하기로 한다.
[프로그래밍 동작]
도 13을 참고하여 프로그래밍 동작을 아래에서 설명하기로 한다. 가변저항소자(R12)에 프로그래밍을 수행하는 경우, 처음에, 모든 워드선(W1,W2)에는 제 3기준전압(1/3Vwr)을 인가하고, 모든 비트선(B1,B2)에는 제 2기준전압(2/3Vwr)을 인가한다. 여기에서, 제 3기준전압(1/3Vwr)은 임계전압(Vth) 보다 작다. 이때, 모든 메모리셀(가변저항소자들)에 임계전압(Vth) 미만의 전압을 인가하므로, 어떤 저항변화도 발생하지 않는다. 이후, 선택 메모리셀인 가변저항소자(R12)에 접속된 선택 워드선(W1)에는 제 1기준전압(Vwr)을 인가하고, 선택 비트선(B2)에는 제 4기준전압(0(V))을 인가한다. 이때, 가변저항소자(R12)의 양단에는 Vwr(Vthw＜Vwr＜3Vth를 만족하는)의 프로그래밍전압을 인가하여 프로그래밍을 수행하며, 가변저항소자(R12)는 고저항상태로 된다. 가변저항소자(R12) 이외의 가변저항소자에는 Vth 미만의 전압을 인가하므로, 저항변화가 없다. 도 12에 도시된 저항변화특성은 Vth=1V로 나타나기 때문에, 제 1기준전압(Vwr)의 상한은 3V가 된다.
[소거 동작]
도 14를 참고하여 소거 동작을 아래에서 설명하기로 한다. 가변저항소자(R12)를 소거 상태로 전환하는 경우, 처음에, 모든 워드선(W1,W2)에는 제 2기준전압(2/3Vwr)을 인가하고, 모든 비트선(B1,B2)에는 제 3기준전압(1/3Vwr)을 인가한다. 여기에서, 제 3기준전압(1/3Vwr)은 임계전압(Vth) 보다 작다. 이때, 모든 메모리셀(가변저항소자들)에 임계전압(Vth) 미만의 전압을 인가하므로, 어떤 저항변화도 발생하지 않는다. 이후, 선택 메모리셀인 가변저항소자(R12)에 접속된 선택 워드선(W1)에는 제 4기준전압(0(V))을 인가하고, 선택 비트선(B2)에는 제 1기준전압(Vwr)을 인가한다. 이때, 가변저항소자(R12)의 양단에는 Vwr(Vthr＜Vwr＜3Vth를 만족하는)의 소거전압을 인가하여 소거를 수행하며, 가변저항소자(R12)는 저저항상태로 된다. 소거전압의 극성은 프로그래밍할 때와 반대이다. 또한, 가변저항소자(R12) 이외의 가변저항소자에는 Vth 미만의 전압을 인가하므로, 저항변화가 없다. 도 12에 도시된 특성에 따르면, Vth=1V이므로, Vwr의 상한은 3V이다.
여기에서, 도 14B에 도시된 바와 같이, 선택 메모리셀의 가변저항소자(R12)에 접속된 선택 워드선(W1)과 선택 비트선(B2)에만 위에서 설명한 전압을 인가하고, 다른 비선택 워드선(W2)과 비선택 비트선(B1)은 플로팅 상태에 있을 때, 어떤 경우에는 디스터번스가 발생하기도 한다. 도 14B에 화살표에 의해 표시된 바와 같이, 세 개의 비선택 메모리셀의 가변저항소자(R11,R21,R22)가 직렬로 접속되는 위 치에 프로그래밍전압(Vwr)을 인가하므로, 가변저항소자(R11,R21)가 저저항상태로 되고 가변저항소자(R22)가 고저항상태로 되는 경우, 예컨대, 가변저항소자(R22)에 Vwr의 대부분을 인가하여 가변저항소자(R22)에 소거를 수행한다.
[판독 동작]
도 15를 참고하여 판독 동작을 아래에서 설명하기로 한다. 가변저항소자(R12)의 저항상태를 판독하는 경우, 선택 워드선(W1)에는 판독전압(VR)인 제 3기준전압(1/3Vwr)을 인가하고, 다른 비선택 워드선(W2)에는 OV(제 4기준전압과 동일한)의 고정전압을 인가한다. 제 3기준전압(1/3Vwr)인 제 3기준전압(1/3Vwr)은 위에서 설명한 임계전압(Vth) 미만의 값으로 설정한다. 이 결과, 가변저항소자에 인가되는 모든 전압은 임계전압(Vth) 보다 작으며, 판독전압의 인가에 의한 가변저항소자의 저항변화(디스터번스)는 발생하지 않는다. 판독 신호는 비트선(B2)에 의해 판독된다. 판독시, 도 8에 도시된 트랜지스터(TR1k,TR2k)를 통해 판독되는 선택 비트선에, 고정저항(RR)을 접속하고, 선택 비트선(B2)과 반대쪽의 고정저항(RR)의 단자에, 비선택 워드선(W2)에 인가되는 0V(제 4기준전압과 동일한)의 고정전압을 인가한다. 이때, 비트선(B2)에 나타나는 전압(Vout2)은, 트랜지스터(TR1k,TR2k)의 온저항을 무시할 때 아래의 수식(1)으로 표현될 수 있다.
Figure 112004509314202-pat00003
여기에서, 가변저항소자의 고저항상태의 저항값을 RH로 하고, 가변저항소자의 저저항상태의 저항값을 RL로 하며, 고저항상태의 저항값과 저저항상태의 저항값 의 비율을 k=RH/RL로 하면, 고정저항(RR)의 저항값(RR)은 가변저항소자의 저저항상태의 저항값과 동일한 RL이 된다. 그리고 Vout2를 가변저항소자(R12,R22)의 저항값(R12,R13)의 함수인, Vout2(R12,R22)로 표현하면, 저항값(R12,Rl3)에 따라 아래의 수식(2a)∼(2d) 및 표 3을 얻는다.
Figure 112004509314202-pat00004
Figure 112004509314202-pat00005
Figure 112004509314202-pat00006
도 12의 특성에 따르면, k는 대략 10으로 하고, 예를 들어 판독전압을 1V로 하는 경우의 Vout2를 표 4에 도시한다. 수식(2a)∼(2d)와 표 3 및 표 4에 의해, 수 식(3)에 도시한 관계를 얻는다.
Figure 112004509314202-pat00007
Figure 112004509314202-pat00034
수식(3)에 의해, 기준전압(Vref)은 Vout2(RL,RL)와 Vout2(RH,RH) 사이의 값으로 설정되며, Vout2가 Vref 보다 큰지 작은지에 따라 R12의 저항상태가 판정될 수 있다.
여기에서, 위의 설명에서 2×2=4비트 메모리셀 어레이를 사용하지만, 워드선의 수를 "d"로 할 때, 수식(2a)과 (2b)는 각각 수식(4a)과 (4b)에 표현된 것으로 바꾼다. 따라서 수식(3)에 표현된 크기 관계는 유지되어, 이론상 판독이 가능해지며, Vout2(RL,RL)와 Vout2(RH,RH)의 전압값과 그 둘의 전압차의 전압값은 워드선의 수(d)를 증가시킬 때 감소되므로, 판독 한계는 감소되고, 동작 한계의 제약 때문에 워드선의 수(d)에는 상한이 존재하게 된다.
Figure 112004509314202-pat00009
[다른 실시예]
제 1실시예에서, 메모리어레이(1)를 구성하는 모든 가변저항소자(22)에 전압이 인가되고, 메모리셀 전체에 전류가 흐르므로, 메모리어레이가 대규모로 될 때 소비전력이 증가한다. 그리고 제 1실시예에 설명된 바와 같이, 워드선의 수가 증가할 때 판독회로가 프로그래밍 상태와 소거 상태를 판정하는 것이 어려워진다. 그러므로 메모리어레이(1)를 분할하여 구동하는 것의 구성은, 다른 실시예에 도시한다.
도 16은 본 발명 장치(200)의 다른 실시예에 의한 기능적인 구성을 도시하는 기능 블록 구성도이다. 다른 실시예에서는, 제 1실시예의 메모리어레이(1)를 복수의 서브어레이(201)로 분할하여, 각 서브어레이(201)에 접근할 수 있다. 도 16은 행어드레스 8비트와 열어드레스 8비트의 합계인 16비트 어드레스신호를 입력으로 갖는 64k비트 메모리를 구성하는 경우의 예를 도시한다.
본 발명 장치(200)는, 메모리어레이(1)가 복수의 서브어레이(201)로부터 구성되고 행디코더2(202,203)와 열디코더3(204,205)이 각각 상위 3비트 디코더(202,204)와 하위 5비트 디코더(203,205)로부터 구성되는 제 1실시예와 구별된다. 전압발생회로(4), 판독회로(5), 비트선 전압인가회로(6) 및 워드선 전압인가회로(7)는 제 1실시예와 동일하다.
도 17에 도시된 바와 같이, 서브어레이(201)는 32개의 워드선과 32개의 비트선, 상기 워드선과 비트선의 교점에 전기적으로 접속되는 가변저항소자(Rij(i=1∼8,j=1∼8))를 가지며, 제 1실시예에 있어서의 메모리어레이(1)에 있어서 d=32와 e=32인 경우에 상응한다.
8비트 행어드레스 신호(AA1∼AA8)의 상위 3비트(AA1∼AA3)는 상위 3비트 행디코더(202)에 입력되고, 하위 5비트는 하위 5비트 행디코더(203)에 입력된다. 상위 3비트 행디코더(202)는, 도 18에 도시된 것처럼, 3비트 어드레스신호 입력(AA1 ∼AA3)과 출력(BLA1∼BLA8)을 갖는다. 입력 어드레스에 의해, 도면에 도시된 것과 같이, BLA1∼BLA8에서 하나에만 "1"이 출력되고, 그 나머지에 "0"이 출력된다. 이 BLA1∼BLA8은 서브어레이(201)의 선택을 위해 사용된다. 하위 5비트 행디코더(203)는, 도 19에 도시된 것처럼, 5비트 어드레스신호 입력(AA4∼AA8)과 출력(X1∼X32)을 갖는다. 입력 어드레스에 의해, 도면에 도시된 것과 같이, X1∼X32에서 하나에만 "1"이 출력되고, 그 나머지에 "0"이 출력된다. 이 X1∼X32는 워드선 전압인가회로(7)에 입력된다.
8비트 열어드레스 신호(AB1∼AB8)의 상위 3비트(AB1∼AB3)는 상위 3비트 열디코더(204)에 입력되고, 하위 5비트는 하위 5비트 열디코더(205)에 입력된다. 상위 3비트 열디코더(204)는, 도 20에 도시된 것처럼, 3비트 어드레스신호 입력(AB1∼AB3)과 출력(BLB1∼BLB8)을 갖는다. 입력 어드레스에 의해, 도면에 도시된 것과 같이, BLB1∼BLB8에서 하나에만 "1"이 출력되고, 그 나머지에 "0"이 출력된다. 이 BLB1∼BLB8은 서브어레이(201)의 선택을 위해 사용된다. 하위 5비트 열디코더(205)는, 도 21에 도시된 것처럼, 5비트 어드레스신호 입력(AB4∼AB8)과 출력(Y1∼Y32)을 갖는다. 입력 어드레스에 의해, 도면에 도시된 것과 같이, Y1∼Y32에서 하나에만 "1"이 출력되고, 그 나머지에 "0"이 출력된다. 이 Y1∼Y32는 비트선 전압인가회로(6)에 입력된다.
도 16에서 SW(206)은, 워드선 전압인가회로(7)의 출력을 선택 서브어레이(201)의 워드선(W1∼W32)에 전송하기 위한 워드선 접속스위치이고, 도 22에 도시된 것과 같이, 서브어레이 선택신호(Sij(i=1∼8,j=1∼8))가 "1"일 때, 워 드선 전압인가회로(7)의 출력이 선택 서브어레이(201)의 워드선(W1∼W32)에 전송된다.
도 16에서 SB(207)은, 비트선 전압인가회로(6)의 출력을 선택 서브어레이(201)의 비트선(B1∼B32)에 전송하기 위한 비트선 접속스위치이고, 도 23에 도시된 것과 같이, 서브어레이 선택신호(Sij(i=1∼8,j=1∼8))가 "1"일 때, 비트선 전압인가회로(6)의 출력이 선택 서브어레이(201)의 비트선(B1∼B32)에 전송된다.
워드선 접속스위치(SW206)와 비트선 접속스위치(SB207)에 입력되는 서브어레이 선택신호(Sij(i=1∼8,j=1∼8))는, 상위 3비트 행디코더(202)의 출력(BLA1∼BLA8)과 상위 3비트 열디코더(204)의 출력(BLB1∼BLB8)으로부터 생성된다. Sij(i=1∼8,j=1∼8)는, BLAi(i=1∼8)와 BLBj(j=1∼8)의 논리적 곱이 된다. BLA1∼BLA8에서 하나에만 "1"이 출력되고, BLB1∼BLB8에서 하나에만 "1"이 출력되므로, 8×8=64개의 Sij(i=1∼8,j=1∼8) 중에서 하나만 "1"이 되고, 64개의 서브어레이(SARYij(i=1∼8,j=1∼8)) 중에서 하나만 선택되어, 워드선 전압인가회로(7)의 출력과 비트선 전압인가회로(6)의 출력이 각각 선택된 하나의 서브어레이(201)에 전송된다.
서브어레이의 선택 이외의 동작은 제 1실시예와 동일하므로, 어드레스신호를 구체적으로 설정하여, 프로그래밍시의 동작만 아래에 간단히 설명하기로 한다. 8비트 열어드레스신호로, 예를 들어, AA1∼AA8=(10010000)이 입력되고, 8비트 행어드레스신호로, 예를 들어, AB1∼AB8=(01001000)이 입력되고, 프로그래밍 데이터로, 예를 들어, Din(="1")이 입력된다. AA1∼AA3=(100)이 상위 3비트 행디코더(202)에 입력되어 디코드출력(BLA1∼BLA8=(01000000))이 출력된다. 같은 방식으로, AB1∼AB3=(010)이 상위 3비트 열디코더(204)에 입력되어 디코드출력(BLB1∼BLB8=(00100000))이 얻어진다. 따라서 BLA2와 BLB3만 "1"이 되고, 나머지는 "0"이 되므로, 서브어레이 선택신호(Sij(i=1∼8,j=1∼8)) 중에서 BLA2와 BLB3을 AND회로의 입력으로 갖는 S23은 "1"이 된다. 이 결과로, 서브어레이(SARY23)에 접속되는 워드선 접속스위치(SW206)와 비트선 접속스위치(SB207)만 온되고, SARY23의 워드선(W1∼W32)과 비트선(B1∼B32)에 워드선 전압인가회로(7)의 출력과 비트선 전압인가회로(6)의 출력을 각각 전송할 준비가 이루어진다. 또, AA4∼AA8=(10000)과 AB4∼AB8=(01000)에서, 하위 5비트 행디코더(203)와 하위 5비트 열디코더 출력(205)은 X2=1, Xi=0(i≠2), Y3=1 및 Yj=0(j≠3)이 된다. 따라서 프로그래밍이 수행되는 메모리셀은 서브어레이(SARY23)안에서 R23이다.
이후, 도 11의 타이밍차트에 따라 프로그래밍 동작이 수행된다. Din=1에서, 프로그래밍/판독 스위치신호(WR)를 "1"로 설정함으로써 동작은 프로그래밍 모드로 들어간다. 프로그래밍/소거 제어신호(WRE)가 "0"인 동안, 워드선 전압인가회로(7)의 출력으로 워드선 프리차지전압(1/3Vwr)이 준비되고, 비트선 전압인가회로(6)의 출력으로 비트선 프리차지전압(2/3Vwr)이 준비된다. 그 다음, 행프리차지신호(PX)를 "1"로 설정하여, 서브어레이(SARY23)의 워드선(W1∼W32)에 워드선 프리차지 전압(1/3Vwr)을 인가한다. 그 다음, 열프리차지신호(PY)를 "1"로 설정하여, 서브어레 이(SARY23)의 비트선(B1∼B32)에 2/3Vwr을 인가한다. 그 다음, 프로그래밍/소거 제어신호(WRE)가 "1"이므로, 워드선(W2)에 인가된 전압은 Vwr로 상승하고, 비트선(B3)에 인가된 전압은 0으로 낮아진다. 이 결과로, R23에 프로그래밍전압(Vwr)을 인가하여 프로그래밍을 수행한다. 그 후, WRE="0", PY="0" 및 PX="0"으로 해서 메모리어레이(1)로부터 워드선 전압인가회로(7)와 비트선 전압인가회로(6)를 분리하고, 프로그래밍 동작을 완료한다.
이하, 본 발명 장치(100)의 다른 실시예를 설명하기로 한다.
[1] 상기 실시예에서, 도 7에 도시된 전압발생회로(4)는 제 1기준전압과 제 4기준전압 사이의 전압차를 3등분하고 두개의 중간전압을 만들어 제 2기준전압과 제 3기준전압을 생성하며, 제 1, 제 2, 제 3 및 제 4기준전압 사이의 각 전압차가 1/3Vwr이 되도록 한다. 이 방법에 따르면, 프로그래밍 동작시와 소거 동작시에 있어서, 제 1워드선전압(ax1)과 제 2비트선전압(ay2) 사이의 전압차, 제 2워드선전압(ax2)과 제 1비트선전압(ay1) 사이의 전압차 및 제 2워드선전압(ax2)과 제 2비트선전압(ay2) 사이의 전압차는 서로 같아지고, 전압(1/3Vwr)은 모든 비선택 메모리셀에 동일하게 인가된다. 그러므로, 모든 비선택 메모리셀이 동일한 저항변화특성을 가질 때, 모든 비선택 메모리셀은 디스터번스에 해당하는 같은 전압 한계를 가지며, 따라서 합리적인 기준전압의 생성방법을 얻으려면 디스터번스와 비교하여 판단한다.
위와 대조하여, 다른 실시예에 있어서, 제 1, 제 2, 제 3 및 제 4 기준전압 사이의 관계와; 인접한 기준전압들 사이의 전압차가 임계전압(Vth) 보다 작은 것 과; 제 1기준전압과 제 4기준전압 사이의 전압차가 가변저항소자의 저항을 변화시킬 만큼 충분한 것의 세 조건을 만족할 때, 제 2와 제 3기준전압 사이의 전압차는, 전압발생회로(4)의 제 1과 제 2기준전압 사이의 전압차 및 제 3과 제 4기준전압 사이의 전압차보다 작아도 된다. 즉, 도 7에 도시된 전압인가회로(4) 안에서 직렬로 접속되는 세 저항 중 가운데 저항의 저항값은 다른 두 저항의 저항값보다 비교적 낮다. 이 결과로, 프로그래밍 동작시와 소거 동작시에, 제 1워드선전압(ax1)과 제 2비트선전압(ay2) 사이의 전압차 및 제 2워드선전압(ax2)과 제 1비트선전압(ay1) 사이의 전압차는, 제 2워드선전압(ax2)과 제 2비트선전압(ay2) 사이의 전압차보다 커진다. 즉, 상기 실시예와 달리 모든 비선택 메모리셀에 같은 전압(1/3Vwr)을 인가하지는 않지만, 오히려, 메모리어레이를 구성하는 메모리셀의 수가 많은 경우에, 비선택 메모리셀의 대부분을 차지하는 비선택 워드선과 비선택 비트선 둘 다에 접속되는 제 1비선택 메모리셀에 인가되는 전압이, 일단이 선택 워드선 또는 선택 비트선에 접속되는 소수의 제 2비선택 메모리셀에 접속되는 전압 보다 낮아지므로, 비선택 메모리셀 전체에 흐르는 전류를 작게 할 수 있다. 그러므로 이 수정 실시예에 의해 전압인가회로는, 프로그래밍 동작시와 소거 동작시에, 소비전력을 더욱 감소할 수 있다.
더욱이, 수정 실시예의 특별한 경우에 있어서, 위에 설명된 세 조건을 만족하는 한, 제 2와 제 3기준전압 사이의 전압차는 0V, 즉, 제 2와 제 3기준전압이 같은 전압이어도 된다.
[2] 상기 실시예에서, 가변저항소자는, 도 12에 도시된 것과 같이, 프로그래 밍시에 저항변화를 일으키는 임계전압인 제 1임계전압(Vthw), 소거시에 저항변화를 일으키는 임계전압인 제 2임계전압(Vthr)이 서로 구별되는 특성을 가진다고 추정된다. 그러나, 제 1임계전압(Vthw)과 제 2임계전압(Vthr)이 동일한 가변저항소자를 사용하는 경우에도, 이 임계전압들(Vth)이 0V가 아니고 이 임계전압 보다 2∼3배 높은 전압에 의해 가변저항소자의 저항값이 변할 때, 본 발명 장치(100)의 전압인가회로(4), 워드선 전압인가회로(7) 및 비트선 전압인가회로(6)에 의해, 선택 워드선, 비선택 워드선, 선택 비트선, 비선택 비트선에 각각 인가되는 제 1워드선전압, 제 2워드선전압, 제 1비트선전압 및 제 2비트선전압의 전압레벨을 상기 실시예에서와 같이 동일한 방식으로 선택할 수 있으며, 상기 실시예에서와 같은 효과를 얻을 수 있다.
[3] 다른 실시예에서 서브어레이(201)는 32비트×32비트 구성을 갖지만, 이것은 예이고, 본 발명은 이 구성으로 한정하지 않는다. 따라서, 어드레스신호를 분할함으로써 서브어레이 선택신호를 생성하는 방법은, 3비트 또는 5비트로 한정하지 않는다. 또한, 다른 실시예에서 용량은 64k 비트이지만, 이것은 예이고, 본 발명은 이것으로 한정하지 않는다.
위에서 상술한 바와 같이, 본 발명에 따른 비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거 방법에 있어서는, 인가전압에 응답하여 가변저항소자의 저항변화를 일으키는 하한 임계전압이 프로그래밍시와 소거시에 각각 존재하고, 프로그래밍시와 소거시에 이 임계전압이 다른 가변저항소자의 특성을 이용하며, 프로그래밍시의 임계전압과 소거시의 임계전압 중 작은 임계전압을 Vth로 하여, 이 임계 전압(Vth) 미만의 전압을 비선택 메모리셀의 가변저항소자의 양단에 인가하므로, 디스터번스 문제가 발생하지 않는다. 그리고 메모리셀에 셀선택소자를 제공하므로, 메모리셀의 면적을 감소시켜, 용이하게 고집적화를 이룰 수 있다.
또한, 본 발명에 따른 비휘발성 반도체 기억장치에서는, 메모리어레이 부를 복수의 서브어레이로 분리할 수 있고, 하나의 서브어레이에만 접근함으로써 소비전력을 감소시킬 수 있다.
한편, 본 발명을 바람직한 실시예들에 의해 설명하였으나, 본 발명의 요지와 목적으로부터 벗어남이 없이 그 분야의 당업자에게는 다양한 수정과 변경이 가능함을 알 수 있을 것이다. 그러므로 본 발명은 다음의 청구항에 의해서 판단되어야 한다.
이상 설명한 바와 같이, 본 발명에 의한 비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거 방법은, 메모리셀에 셀선택소자를 제공하지 않기 때문에, 메모리셀 면적을 감소시킬 수 있고, 용이하게 고집적할 수 있으며, 모든 비선택 메모리셀의 양단에 가변저항소자의 저항값이 변지 않는 전압을 인가하므로, 비선택 메모리셀에 대하여 디스터번스 발생의 위험이 없다.
또한, 프로그래밍시와 소거시의 제어구조를 단순화할 수 있고, 프로그래밍 상태와 소거 상태 사이에서의 천이시 소비전력량을 절감할 수 있다.
위에서 상술한 바와 같이, 본 발명에 따른 비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거 방법에 있어서는, 인가전압에 응답하여 가변저항소자의 저항변화를 일으키는 하한 임계전압이 프로그래밍시와 소거시에 각각 존재하고, 프로그래밍시와 소거시에 이 임계전압이 다른 가변저항소자의 특성을 이용하며, 프로그래밍시의 임계전압과 소거시의 임계전압 중 작은 임계전압을 Vth로 하여, 이 임계전압(Vth) 미만의 전압을 비선택 메모리셀의 가변저항소자의 양단에 인가하므로, 디스터번스 문제가 발생하지 않는다. 그리고 메모리셀에 셀선택소자를 제공하지 않으므로, 메모리셀의 면적을 감소시켜, 용이하게 고집적화를 이룰 수 있다.

Claims (37)

  1. 전압인가에 의해 저항값이 가역적으로 변하는 가변저항소자를 각기 갖는 복수의 메모리셀로 형성되며, 동일 행의 상기 각 메모리셀의 일단을 공통의 워드선에 접속하고, 동일 열의 상기 각 메모리셀의 타단을 공통의 비트선에 접속하는 식으로 각각의 메모리셀을 행방향 및 열방향으로 복수 배열한 메모리어레이;
    상기 워드선 각각에 여러 가지 타입의 워드선전압 중에 한 타입의 워드선전압을 선택해서 인가할 수 있게 구성된 워드선 전압인가회로; 및
    상기 비트선 각각에 여러 가지 타입의 비트선전압 중에 한 타입의 비트선전압을 선택해서 인가할 수 있게 구성된 비트선 전압인가회로를 포함하는 비휘발성 반도체 기억장치에 있어서,
    상기 워드선 전압인가회로는, 프로그래밍 또는 소거 동작시에, 제 1워드선전압을 선택하여 프로그래밍 또는 소거되는 선택 메모리셀에 접속되는 선택 워드선에 인가하고, 제 2워드선전압을 선택하여 상기 선택 워드선 이외의 비선택 워드선에 인가하며,
    상기 비트선 전압인가회로는, 프로그래밍 또는 소거 동작시에, 제 1비트선전압을 선택하여 프로그래밍 또는 소거되는 선택 메모리셀에 접속되는 선택 비트선에 인가하고, 제 2비트선전압을 선택하여 상기 선택 비트선 이외의 비선택 비트선에 인가하며,
    상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은 프로그래밍 또는 소거 동작에 따른 고유의 전압값을 갖고, 이에 따라 상기 제 1워드선전압과 상기 제 1비트선전압의 전압차는, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하는 제 1전압차 이상이 되도록 설정되고, 상기 제 1워드선전압과 상기 제 2비트선전압의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압의 전압차는, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하지 않는 제 2전압차 이하가 되도록 설정되고,
    상기 메모리어레이는 하나의 서브어레이를 임의로 선택할 수 있는 복수의 서브어레이로 구성되고,
    상기 워드선 전압인가회로는 상기 선택 서브어레이의 워드선에 상기 워드선전압을 선택적으로 인가할 수 있게 구성되며, 상기 비트선 전압인가회로는 상기 선택 서브어레이의 비트선에 상기 비트선전압을 선택적으로 인가할 수 있게 구성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 워드선 전압인가회로는, 상기 메모리어레이의 프로그래밍 동작 또는 소거 동작 시작 전에, 상기 메모리어레이의 모든 워드선에 상기 제 2워드선전압을 선택하여 인가하고,
    상기 비트선 전압인가회로는, 상기 메모리어레이의 프로그래밍 동작 또는 소거 동작의 시작 전에, 상기 메모리어레이의 모든 비트선에 상기 제 2비트선전압을 선택하여 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 가변저항소자는, 제 1임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과하도록 증가하고, 상기 제 1임계전압과 반대 극성의 제 2임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과도록 감소하는 저항변화특성을 가지며,
    상기 제 2전압차는, 상기 제 1임계전압과 상기 제 2임계전압 중 낮은 임계전압 보다 작은 값으로 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  4. 제 1항에 있어서,
    상기 제 2임계전압은 상기 제 1임계전압 미만인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  5. 제 1항에 있어서,
    프로그래밍 동작시에 상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은, 상기 제 1워드선전압이 상기 제 2비트선전압 보다 높게, 상기 제 2비트선전압이 상기 제 2워드선전압 이상이며, 상기 제 2워드선전압이 상기 제 1비트선전압 보다 높게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  6. 제 5항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차는 서로 같은 것을 특징으로 하는 비휘발성 반도체 기억장치.
  7. 제 5항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차는, 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치.
  8. 제 1항에 있어서,
    소거 동작시에 상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은, 상기 제 1워드선전압이 상기 제 2비트선전압 보다 낮고, 상기 제 2비트선전압이 상기 제 2워드선전압 이하이며, 상기 제 2워드선전압이 상기 제 1비트선전압 보다 낮게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  9. 제 8항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차는 서로 같은 것을 특징으로 하는 비휘발성 반도체 기억장치.
  10. 제 8항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차는, 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치.
  11. 제 1항에 있어서,
    상기 가변저항소자는 망간을 함유하는 페로브스카이트 구조를 갖는 산화물로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  12. 제 1항에 있어서,
    판독되는 선택 메모리셀에 접속되는 비트선을 선택하여 판독 데이터선에 접속하는 비트선선택회로;
    상기 판독 데이터선의 전위와 기준전위를 비교하는 콤퍼레이터 회로; 및
    일단이 상기 판독 데이터선에 접속되고 타단에 소정의 고정전압이 인가되는 고정저항을 갖는 판독회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  13. 제 12항에 있어서,
    상기 고정저항의 저항값을, 상기 가변저항소자의 저저항상태에 있는 저항값으로 설정하고,
    상기 워드선 전압인가회로는, 판독 동작시에, 판독되는 선택 메모리셀에 접속되는 선택 워드선에 상기 선택된 제 1워드선전압을 선택하여 인가하고, 상기 선택 워드선 이외의 비선택 워드선에 상기 선택된 제 2워드선전압을 선택하여 인가하며,
    상기 비트선 전압인가회로는, 판독 동작시에, 상기 메모리어레이의 모든 상기 비트선에 전압을 인가하지 않는 고임피던스상태로 되며,
    상기 제 1워드선전압은 상기 제 1워드선전압과 상기 제 2워드선전압 사이의 전압차가 상기 제 2전압차 이하가 되도록 설정되고, 상기 제 2워드선전압은 상기 소정의 고정전압값이 되도록 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  14. 삭제
  15. 제 1항에 있어서,
    상기 복수의 서브어레이 중에서 하나를 선택하기 위한 신호는 어드레스신호로부터 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  16. 비휘발성 반도체 기억장치의 프로그래밍 방법에 있어서,
    상기 비휘발성 반도체 기억장치는, 전압인가에 의해 저항값이 가역적으로 변하는 가변저항소자를 갖는 복수의 메모리셀로 형성되며, 동일 행의 상기 각 메모리셀의 일단을 공통의 워드선에 접속하고, 동일 열의 상기 각 메모리셀의 타단을 공통의 비트선에 접속하는 식으로 각각의 메모리셀을 행방향 및 열방향으로 복수 배열한 메모리어레이를 포함하고;
    제 1워드선전압, 제 2워드선전압, 제 1비트선전압 및 제 2비트선전압은, 프로그래밍 동작에 따른 고유의 전압값을 갖고; 이에 따라 상기 제 1워드선전압과 상기 제 1비트선전압의 전압차는 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하는 제 1전압차 이상이 되도록 설정되고, 상기 제 1워드선전압과 상기 제 2비트선전압의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압의 전압차가, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하지 않는 제 2전압차 이하로 되도록 설정되며;
    프로그래밍 동작시에, 프로그래밍되는 선택 메모리셀에 접속되는 선택 워드선에 상기 제 1워드선전압을 선택하여 인가하고, 상기 선택 워드선 이외의 비선택 워드선에 상기 제 2워드선전압을 선택하여 인가하고, 상기 선택 메모리셀에 접속되는 선택 비트선에 상기 제 1비트선전압을 선택하여 인가하며, 상기 선택 비트선 이외의 비선택 비트선에 상기 제 2비트선전압을 선택하여 인가하고,
    상기 메모리어레이는 하나의 서브어레이를 임의로 선택할 수 있는 복수의 서브어레이로 구성되고,
    상기 선택 서브어레이의 선택 워드선에 상기 제 1워드선전압을 선택적으로 인가하며, 상기 선택 서브어레이의 선택 비트선에 상기 제 1비트선전압을 선택적으로 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  17. 제 16항에 있어서,
    상기 메모리어레이의 프로그래밍 동작 시작 전에, 상기 메모리어레이의 모든 상기 워드선에 상기 제 2워드선전압을 선택하여 인가하고, 상기 메모리어레이의 모든 상기 비트선에 상기 제 2비트선전압을 선택하여 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  18. 제 16항에 있어서,
    상기 가변저항소자는, 제 1임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과하도록 증가하고, 상기 제 1임계전압과 반대 극성의 제 2임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과하도록 감소하는 저항변화특성을 가지며,
    상기 제 2전압차는, 상기 제 1임계전압과 상기 제 2임계전압 중 낮은 임계전압 보다 작은 값으로 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  19. 제 18항에 있어서,
    상기 제 2임계전압은 상기 제 1임계전압 미만인 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  20. 제 16항에 있어서,
    상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은, 상기 제 1워드선전압이 상기 제 2비트선전압 보다 높고, 상기 제 2비트선전압이 상기 제 2워드선전압 이상이며, 상기 제 2워드선전압이 상기 제 1비트선전압 보다 높게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  21. 제 20항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차는 서로 같은 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  22. 제 20항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차는, 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  23. 제 16항에 있어서,
    상기 가변저항소자는 망간을 함유하는 페로브스카이트 구조를 갖는 산화물로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  24. 삭제
  25. 제 16항에 있어서,
    상기 선택 서브어레이가 상기 비선택 워드선을 포함하는 경우, 상기 선택 서브어레이의 상기 비선택 워드선에 상기 제 2워드선전압을 선택적으로 인가하고,
    상기 선택 서브어레이가 상기 비선택 비트선을 포함하는 경우, 상기 선택 서브어레이의 상기 비선택 비트선에 상기 제 2비트선전압을 선택적으로 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  26. 제 16항에 있어서,
    상기 복수의 서브어레이 중에서 하나를 선택하기 위한 신호는 어드레스신호로부터 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 프로그래밍 방법.
  27. 비휘발성 반도체 기억장치의 소거 방법에 있어서,
    상기 비휘발성 반도체 기억장치는, 전압인가에 의해 저항값이 가역적으로 변하는 가변저항소자를 갖는 복수의 메모리셀로 형성되며, 동일 행의 상기 각 메모리셀의 일단을 공통의 워드선에 접속하고, 동일 열의 상기 각 메모리셀의 타단을 공통의 비트선에 접속하는 식으로 각각의 메모리셀을 행방향 및 열방향으로 복수 배열한 메모리어레이를 포함하고;
    제 1워드선전압, 제 2워드선전압, 제 1비트선전압 및 제 2비트선전압은, 소거 동작에 따른 고유의 전압값을 갖고; 이에 따라 상기 제 1워드선전압과 상기 제 1비트선전압의 전압차가, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하는 제 1전압차 이상이 되도록 설정되고, 상기 제 1워드선전압과 상기 제 2비트선전압의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압의 전압차는, 상기 가변저항소자의 양단에 인가되는 경우에 상기 가변저항소자의 저항값의 변화가 소정값을 초과하지 않는 제 2전압차 이하로 되도록 설정되며,
    소거 동작시에, 소거되는 선택 메모리셀에 접속되는 선택 워드선에 상기 제 1워드선전압을 선택하여 인가하고, 상기 선택 워드선 이외의 비선택 워드선에 상기 제 2워드선전압을 선택하여 인가하고, 상기 선택 메모리셀에 접속되는 선택 비트선에 제 1비트선전압을 선택하여 인가하며, 상기 선택 비트선 이외의 비선택 비트선에 제 2비트선전압을 선택하여 인가하고,
    상기 메모리어레이는 하나의 서브어레이를 임의로 선택할 수 있는 복수의 서브어레이로부터 구성되고,
    상기 선택 서브어레이의 선택 워드선에 상기 제 1워드선전압을 선택적으로 인가하며, 상기 선택 서브어레이의 선택 비트선에 상기 제 1비트선전압을 선택적으로 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  28. 제 27항에 있어서,
    상기 메모리어레이의 소거 동작 시작 전에, 상기 메모리어레이의 모든 상기 워드선에 상기 제 2워드선전압을 선택하여 인가하고, 상기 메모리어레이의 모든 상기 비트선에 상기 제 2비트선전압을 선택하여 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  29. 제 27항에 있어서,
    상기 가변저항소자는, 제 1임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과하도록 증가하고, 상기 제 1임계전압과 반대 극성의 제 2임계전압 이상의 전압을 그 양단에 인가할 때 저항값이 소정값을 초과하도록 감소하는 저항변화특성을 가지며,
    상기 제 2전압차는, 상기 제 1임계전압과 상기 제 2임계전압 중 낮은 임계전압 보다 작은 값으로 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  30. 제 29항에 있어서,
    상기 제 2임계전압은 상기 제 1임계전압 미만인 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  31. 제 27항에 있어서,
    상기 제 1워드선전압, 상기 제 2워드선전압, 상기 제 1비트선전압 및 상기 제 2비트선전압은, 상기 제 1워드선전압이 상기 제 2비트선전압 보다 낮고, 상기 제 2비트선전압이 상기 제 2워드선전압 이하이며, 상기 제 2워드선전압이 상기 제 1비트선전압 보다 낮게 설정되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  32. 제 31항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차, 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차는 서로 같은 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  33. 제 31항에 있어서,
    상기 제 1워드선전압과 상기 제 2비트선전압 사이의 전압차 및 상기 제 2워드선전압과 상기 제 1비트선전압 사이의 전압차는, 상기 제 2워드선전압과 상기 제 2비트선전압 사이의 전압차보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  34. 제 27항에 있어서,
    상기 가변저항소자는 망간을 함유하는 페로브스카이트 구조를 갖는 산화물로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  35. 삭제
  36. 제 27항에 있어서,
    상기 선택 서브어레이가 상기 비선택 워드선을 포함하는 경우, 상기 선택 서브어레이의 상기 비선택 워드선에 상기 제 2워드선전압을 선택적으로 인가하고,
    상기 선택 서브어레이가 상기 비선택 비트선을 포함하는 경우, 상기 선택 서브어레이의 상기 비선택 비트선에 상기 제 2비트선전압을 선택적으로 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
  37. 제 27항에 있어서,
    상기 복수의 서브어레이 중에서 하나를 선택하기 위한 신호는, 어드레스신호로부터 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
KR1020040046807A 2003-06-17 2004-06-17 비휘발성 반도체 기억장치 및 그 프로그래밍 방법과 소거방법 KR100687016B1 (ko)

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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
JP2006114087A (ja) * 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4427464B2 (ja) 2005-02-02 2010-03-10 シャープ株式会社 不揮発性半導体記憶装置及びその動作方法
JP4313372B2 (ja) 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JP4469319B2 (ja) * 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
JP2007026492A (ja) * 2005-07-13 2007-02-01 Sony Corp 記憶装置及び半導体装置
JP4309877B2 (ja) * 2005-08-17 2009-08-05 シャープ株式会社 半導体記憶装置
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
JP4054347B2 (ja) 2005-12-16 2008-02-27 シャープ株式会社 不揮発性半導体記憶装置
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP4460552B2 (ja) * 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
JP4427560B2 (ja) * 2007-05-21 2010-03-10 株式会社東芝 不揮発性メモリ装置のデータ書き込み方法
CN101542632B (zh) 2007-06-01 2012-12-26 松下电器产业株式会社 电阻变化型存储装置
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
WO2009107370A1 (ja) * 2008-02-25 2009-09-03 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
US7920407B2 (en) * 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
KR101523677B1 (ko) * 2009-02-26 2015-05-28 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
CN102099863B (zh) * 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
TWI428929B (zh) * 2009-11-24 2014-03-01 Ind Tech Res Inst 控制方法
US8817521B2 (en) 2009-11-24 2014-08-26 Industrial Technology Research Institute Control method for memory cell
JP5598338B2 (ja) * 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
JP5404683B2 (ja) 2011-03-23 2014-02-05 株式会社東芝 抵抗変化メモリ
JP5144843B2 (ja) 2011-05-11 2013-02-13 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法
JP5542742B2 (ja) * 2011-05-26 2014-07-09 株式会社東芝 半導体記憶装置
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
JP2013089662A (ja) 2011-10-14 2013-05-13 Renesas Electronics Corp 半導体装置
JP5630742B2 (ja) * 2011-12-05 2014-11-26 株式会社東芝 半導体記憶装置
JP5479657B1 (ja) 2012-04-09 2014-04-23 パナソニック株式会社 不揮発性記憶装置、およびそのフォーミング方法
KR102015637B1 (ko) 2012-08-31 2019-08-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 소거 검증 방법
US9047945B2 (en) * 2012-10-15 2015-06-02 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (RRAM) cells
TWI596610B (zh) * 2013-10-04 2017-08-21 財團法人工業技術研究院 電阻式非揮發性記憶體及其操作方法
CN104700891B (zh) * 2013-12-09 2019-01-08 华邦电子股份有限公司 电阻式存储器装置及其写入方法
CN105895152B (zh) * 2016-04-01 2019-05-21 北京大学 一种基于单相导通存储单元的存储阵列读取方法
US11594271B2 (en) * 2019-05-08 2023-02-28 Ferroelectric Memory Gmbh Memory cell driver, memory cell arrangement, and methods thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060923A (ko) * 2001-02-02 2002-07-19 강현수 부착형 비접촉식 전자카드
US6426907B1 (en) * 2001-01-24 2002-07-30 Infineon Technologies North America Corp. Reference for MRAM cell
KR20030001178A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 플러그 형성 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US81489A (en) * 1868-08-25 fuller
JPH0677434A (ja) * 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
US5463586A (en) * 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6366497B1 (en) * 2000-03-30 2002-04-02 Intel Corporation Method and apparatus for low voltage sensing in flash memories
US20020036291A1 (en) * 2000-06-20 2002-03-28 Parker Ian D. Multilayer structures as stable hole-injecting electrodes for use in high efficiency organic electronic devices
US20020024835A1 (en) * 2000-07-07 2002-02-28 Thompson Michael O. Non-volatile passive matrix device and method for readout of the same
NO312699B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Adressering av minnematrise
US6661730B1 (en) 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US7044911B2 (en) * 2001-06-29 2006-05-16 Philometron, Inc. Gateway platform for biological monitoring and delivery of therapeutic compounds
US6787013B2 (en) * 2001-09-10 2004-09-07 Eumed Biotechnology Co., Ltd. Biosensor
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP3804612B2 (ja) * 2003-01-07 2006-08-02 セイコーエプソン株式会社 強誘電体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426907B1 (en) * 2001-01-24 2002-07-30 Infineon Technologies North America Corp. Reference for MRAM cell
KR20020060923A (ko) * 2001-02-02 2002-07-19 강현수 부착형 비접촉식 전자카드
KR20030001178A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 플러그 형성 방법

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
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