DE102007032784A1 - Integrierte Schaltung, Speichermodul, Verfahren zum Betreiben einer integrierten Schaltung, Verfahren zum Herstellen einer integrierten Schaltung, und Computerprogramm - Google Patents

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Abstract

Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die eine Mehrzahl von Widerstandsänderungszellen aufweist. Jeder Widerstandsänderungszelle sind wenigstens zwei Widerstandsbereiche zugewiesen, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert. Die integrierte Schaltung ist in einem Zelleninitialisierungsmodus betreibbar, in dem den Widerstandsänderungszellen Initialisierungssignale zugeführt werden. Die Stärken und Dauern der Initialisierungssignale sind so gewählt, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.

Description

  • Die Erfindung betrifft eine integrierte Schaltung, ein Speichermodul, ein Verfahren zum Betreiben einer integrierten Schaltung, ein Verfahren zum Herstellen einer integrierten Schaltung sowie ein Computerprogramm.
  • Die der Erfindung zugrunde liegende Aufgabe ist, die Herstellungskosten von Schaltungen, die resistive Speicherzellen enthalten, zu senken.
  • Zur Lösung dieser Aufgabe stellt die Erfindung eine integrierte Schaltung gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Speichermodul gemäß Patentanspruch 20 bereit. Die Erfindung stellt ferner ein Verfahren zum Betreiben einer integrierten Schaltung gemäß Patentanspruch 22 bereit. Schließlich stellt die Erfindung ein Computerprogramm gemäß Patentanspruch 29 sowie ein Verfahren zum Herstellen einer integrierten Schaltung gemäß Patentanspruch 30 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung mit einer Mehrzahl von Widerstandsänderungszellen bereitgestellt, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen sind, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei die integrierte Schaltung in einem Initialisierungsmodus betreibbar ist, indem den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsänderungsbereiche verschoben wird, der der Widerstandsänderungszelle zugewiesen ist.
  • Gemäß einer Ausführungsform der Erfindung weichen die Stärken und Dauern der Initialisierungssignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale ab, die zum Programmieren und Lesen der Zustände der Widerstandsänderungszellen verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung werden die Widerstände aller Widerstandsänderungszellen in denselben Widerstandsbereich verschoben.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung mit Initialisierungsanschlüssen verbunden, die außerhalb der integrierten Schaltung erzeugte Initialisierungssignale empfangen, oder die Triggersignale empfangen, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung ist die integrierte Schaltung von einem Schaltungsgehäuse umgeben.
  • Gemäß einer Ausführungsform der Erfindung liegen die Initialisierungsanschlüsse zumindest teilweise außerhalb des Schaltungsgehäuses.
  • Gemäß einer Ausführungsform der Erfindung liegen die Initialisierungsanschlüsse vollständig innerhalb des Schaltungsgehäuses.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Speicherzellen.
  • Gemäß einer Ausführungsform der Erfindung ist Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert, der sich innerhalb eines Schaltungsgehäuses befindet, das die integrierte Schaltung umgibt.
  • Gemäß einer Ausführungsform der Erfindung ist Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert, der sich außerhalb eines Schaltungsgehäuses befindet, das die integrierte Schaltung umgibt.
  • Gemäß einer Ausführungsform der Erfindung ist Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb des Schaltungsgehäuses, jedoch außerhalb eines Speichercontrollers lokalisiert, der sich innerhalb eines Schaltungsgehäuses, das die integrierte Schaltung umgibt, befindet.
  • Gemäß einer Ausführungsform der Erfindung werden die Speicherzellen auf einen gemeinsamen Widerstandswert gesetzt, indem gleichzeitig allen Speicherzellen ein konstanter Initialisierungsstrom oder eine konstante Initialisierungsspannung zugeführt wird für eine Zeitdauer, die wesentlich größer ist als die Zeitdauer zum Lesen oder Programmieren der Speicherzustände der Speicherzellen.
  • Gemäß einer Ausführungsform der Erfindung ist jeder Speicherzelle eine Auswahlvorrichtung zugewiesen, wobei der Widerstandswert der Speicherzellen gesteuert/eingestellt wird unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen programmierbare Metallisierungszellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Festkörperelektrolytzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Phasenänderungszellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Kohlenstoffzellen.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Übergangsmetalloxidzellen.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul mit wenigstens einer integrierten Schaltung, die eine Mehrzahl von Widerstandsänderungszellen aufweist, bereitgestellt, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen sind, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei die integrierte Schaltung in einem Zelleninitialisierungsmodus betreibbar ist, in dem den Zellen Initialisierungssignale zugeführt werden, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind. Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungszellen bereitgestellt, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen werden, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, deren Stärken und Dauern so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  • Gemäß einer Ausführungsform der Erfindung werden die Initialisierungssignale außerhalb der integrierten Schaltung erzeugt und dann der integrierten Schaltung zugeführt.
  • Gemäß einer Ausführungsform der Erfindung werden der integrierten Schaltung Triggersignale zugeführt, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung werden die Zellen auf einen gemeinsamen Widerstandswert gesetzt, indem den Widerstandsänderungszellen jeweilige Initialisierungsspannungen oder Initialisierungsströme zugeführt werden.
  • Gemäß einer Ausführungsform der Erfindung werden die Zellen auf einen gemeinsamen Widerstandswert gesetzt, indem jeder Widerstandsänderungszelle eine konstante Initialisierungsspannung oder ein konstanter Initialisierungsstrom zugeführt wird für eine Zeitdauer, die größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Zustände der Widerstandsänderungszellen verwendet wird.
  • Gemäß einer Ausführungsform der Erfindung ist jeder Widerstandsänderungszelle eine Auswahlvorrichtung zugewiesen, wobei der Widerstandswert der Widerstandsänderungszellen eingestellt wird unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  • Gemäß einer Ausführungsform der Erfindung sind die Widerstandsänderungszellen Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung wird ein Computerprogramm bereitgestellt, das dazu ausgelegt ist, bei Ausführen auf einem Computer ein Verfahren zum Betreiben einer integrierten Schaltung mit einer Mehrzahl von Speicherzellen auszuführen, wobei bei dem Verfahren jeder Widerstandsänderungszelle zumindest zwei Widerstandsbereiche zugewiesen werden, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, deren Stärken und Dauern so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungszellen bereitgestellt, wobei das Verfahren aufweist:
    • – Bereitstellen eines unteren Teils eines Schaltungsgehäuses;
    • – Aufbringen einer integrierten Schaltung auf dem unteren Teil des Schaltungsgehäuses;
    • – Initialisieren der integrierten Schaltung, indem Initialisierungsanschlüssen, die mit der integrierten Schaltung verbunden sind, Initialisierungssignale oder Triggersignale, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen, zugeführt werden, wobei die Initialisierungsanschlüsse auf dem unteren Teil des Schaltungsgehäuses vorgesehen sind; und
    • – Aufbringen eines oberen Teils eines Schaltungsgehäuses auf dem unteren Teil des Schaltungsgehäuses derart, dass die integrierte Schaltung von dem oberen Teil des Schaltungsgehäuses bedeckt ist, und dass die Initialisierungssignale für einen Benutzer der integrierten Schaltung nicht zugänglich sind.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1A eine Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem ersten Speicherzustand;
  • 1B eine Querschnittsdarstellung einer Festkörperelektrolytspeichervorrichtung in einem zweiten Schaltzustand;
  • 2A eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2B eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2C eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2D eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2E eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 2F eine schematische Darstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 3 zeigt ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 4 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5A zeigt ein Prozessstadium eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5B zeigt ein Prozessstadium eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5C zeigt ein Prozessstadium eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5D zeigt ein Prozessstadium eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 5E zeigt ein Prozessstadium eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 6 zeigt ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 7 zeigt ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 8A zeigt eine Speicherzustands-Widerstandsverteilung vor der Anwendung eines Betriebsverfahrens einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 8B zeigt eine Speicherzustands-Widerstandsverteilung nach Anwendung eines Betriebsverfahrens einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 9A zeigt ein Speichermodul gemäß einer Ausführungsform der Erfindung;
  • 9B zeigt ein stapelbares Speichermodul gemäß einer Ausführungsform der Erfindung;
  • 10 zeigt eine Querschnittsdarstellung einer Phasenänderungsspeicherzelle;
  • 11 zeigt eine schematische Darstellung einer integrierten Schaltung;
  • 12A zeigt eine Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem ersten Schaltzustand;
  • 12B zeigt eine Querschnittsdarstellung einer Kohlenstoffspeicherzelle in einem zweiten Schaltzustand;
  • 13A zeigt eine schematische Darstellung einer Widerstandsänderungsspeicherzelle; und
  • 13B zeigt eine schematische Darstellung einer Widerstandsänderungsspeicherzelle.
  • In den Figuren können identische bzw. einander entsprechende Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet sein. Des Weiteren ist zu erwähnen, dass die Zeichnungen nicht maßstabsgetreu zu sein brauchen.
  • Da die erfindungsgemäßen Ausführungsformen auf programmierbare Metallisierungszellen (PMC's = "programmable metallization cells") wie beispielsweise CBRAM-Vorrichtungen ("conductive bridging random access memory"-Vorrichtungen) anwendbar sind, soll in der folgenden Beschreibung unter Bezugnahme auf 1a und 1b ein wichtiges Prinzip erläutert werden, das CBRAM-Vorrichtungen zugrundeliegt.
  • Eine CBRAM-Zelle weist eine erste Elektrode 101, eine zweite Elektrode 102 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 103, der zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherzellen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 101 kontaktiert eine erste Oberfläche 104 des Festkörperelektrolytblocks 103, die zweite Elektrode 102 kontaktiert eine zweite Oberfläche 105 des Festkörperelektrolytblocks 103. Der Festkörperelektrolytblock 103 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 106 isoliert. Die erste Oberfläche 104 ist üblicherweise die Oberseite, die zweite Oberfläche 105 die Unterseite des Festkörperelektrolytblocks 103. Die erste Elektrode 101 ist üblicherweise die obere Elektrode, die zweite Elektrode 102 die untere Elektrode der CBRAM-Zelle. Eine der ersten und zweiten Elektrode 101, 102 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 101 die reaktive Elektrode, und die zweite Elektrode 102 die inerte Elektrode.
  • In diesem Fall kann die erste Elektrode 101 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 103 aus Chalkogenid-Material, und die Isolationsstruktur 106 aus SiO2 oder Si3N4 bestehen. Die zweite Elektrode 102 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 103 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 101 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 102 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 103) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx), Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 103 kann aus Festkörperelektrolytmaterial bestehen.
  • Wenn eine Spannung über dem Festkörperelektrolytblock 103 abfällt, wie in 1a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus der ersten Elektrode 101 heraus löst und in den Festkörperelektrolytblock 103 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 108 in dem Festkörperelektrolytblock 103 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 103 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 103 so stark, dass eine leitende Brücke (leitender Pfad) 107 zwischen der ersten Elektrode 101 und der zweiten Elektrode 102 ausgebildet wird. Wenn die in 1b gezeigte Spannung über dem Festkörperelektrolytblock 103 abfällt (inverse Spannung verglichen zu der in 1a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus dem Festkörperelektrolytblock 103 hinaus zur ersten Elektrode 101 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 108 innerhalb des Festkörperelektrolytblocks 103 verringert. Erfolgt dies lange genug, wird die leitende Brücke 107 gelöscht.
  • Um den momentanen Speicherzustand der CBRAM-Zelle festzustellen, wird ein Messstrom durch die CBRAM-Zelle geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in der CBRAM-Zelle keine leitende Brücke 107 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in der CBRAM-Zelle eine leitende Brücke 107 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch "0", wohingegen ein niedriger Widerstand logisch "1" repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
  • 2A zeigt eine integrierte Schaltung 200 mit einer Mehrzahl von Widerstandsänderungszellen 201. Wenigstens zwei Widerstandsbereiche werden jeder Zelle 201 zugeordnet, wobei jeder Widerstandsbereich einen möglichen Zustand der Zelle 201 definiert. Die integrierte Schaltung 200 ist in einem Initialisierungsmodus betreibbar, in dem den Zellen 201 Initialisierungssignale zugeführt werden. Die Stärken und Dauern der Initialisierungssignale sind so gewählt, dass der Widerstand jeder Zelle 201 in einen der Widerstandsbereiche verschoben wird, der der Zelle 201 zugewiesen ist.
  • Im Allgemeinen werden integrierte Schaltungen 200, die Widerstandsänderungszellen 201 enthalten, betrieben, indem die Zustände der Zellen 201 geändert werden, und indem die Zustände der Zellen 201 gelesen werden. Um die Zustände der Zellen 201 zu lesen/ändern, werden normalerweise Programmiersignale oder Lesesignale verwendet, die eine feste Stärke und/oder Dauer haben. Das bedeutet, dass ein individuelles Programmiersignal mit einer festen Stärke und Dauer jedem „erlaubten" Zustand der Zellen 201 zugewiesen wird; weiterhin wird jedem „erlaubten" Zustand der Zelle 201 ein individuelles Lesesignal mit einer festen (definierten, konstanten) Stärke und Dauer zugewiesen. Die Verwendung der Programmiersignale/Lesesignale mit festen Stärken und Dauern verursacht jedoch Probleme, wenn der Zustand der wenigstens einen Zelle 201 ein „nicht erlaubter" Zustand ist, der beispielsweise nach Abschluss des Herstellungsprozesses der Zellen 201/der integrierten Schaltung 200 auftreten kann: typischerweise liegen die Widerstände einer nicht vernachlässigbaren Anzahl von Zellen außerhalb der Widerstandsbereiche, die „erlaubte" Zustände repräsentieren. Wenn der Widerstand einer Zelle 201 außerhalb des Widerstandsbereichs liegt, in den dieser fallen sollte, kann es jedoch passieren, dass Programmiersignale mit festen Stärken und Dauern den Widerstand nicht in einen „erlaubten" Widerstand überführen können, das heißt einen „nicht erlaubten" Zustand nicht in einen „erlaubten" Zustand umwandeln können. Dies gilt analog für Lesesignale. Dies kann zur Folge haben, dass eine Zelle 201 als defekt eingestuft wird, obwohl dies nicht der Fall ist.
  • Gemäß einer Ausführungsform der Erfindung werden die Stärken und Dauern der Initialisierungssignale so gewählt, dass garantiert ist, dass nach dem Initialisierungsprozess alle Zellen 201 (mit Ausnahme „wirklich" defekter Zellen) „erlaubte" Zustände aufweisen. Um dies zu erreichen, werden gemäß einer Ausführungsform der Erfindung Initialisierungssignale benutzt, deren Dauern und Stärken sich zumindest teilweise von Dauern und Stärken unterscheiden, die Programmiersignale oder Lesesignalen aufweisen, die zum Programmieren und Lesen der Zustände der Zellen 201 verwendet werden.
  • Gemäß einer Ausführungsform der Erfindung werden die Stärken und Dauern der Initialisierungssignale so gewählt, dass die Widerstände aller Zellen 201 in denselben Widerstandsbereich verschoben werden. Alternativ können die Widerstände der Zellen 201 in unterschiedliche Widerstandsbereiche verschoben werden.
  • Wie in 2B, 2C und 2D gezeigt ist, kann die integrierte Schaltung 200 durch ein Schaltungsgehäuse 202 umgeben sein.
  • Wie in 2B und 2C gezeigt ist, kann die integrierte Schaltung 200 mit Initialisierungsanschlüssen 203 verbunden sein, die Initialisierungssignale empfangen, die außerhalb der integrierten Schaltung 200 erzeugt werden, oder die Triggersignale empfangen, die außerhalb der integrierten Schaltung 200 erzeugt werden und die integrierte Schaltung 200 dazu veranlassen, Initialisierungssignale zu erzeugen.
  • In der in 2B gezeigten Ausführungsform sind die Initialisierungsanschlüsse 203 vollständig innerhalb des Schaltungsgehäuses 202 lokalisiert, wohingegen in der in 2C gezeigten Ausführungsform die Initialisierungsausschlüsse 203 zumindest teilweise außerhalb des Schaltungsgehäuses 202 lokalisiert sind. In der in 2B gezeigten Ausführungsform sind die Initialisierungsanschlüsse 203 mit Initialisierungspads 204 verbunden, die das Zuführen der Initialisierungssignale/Triggersignale, die außerhalb des Schaltungsgehäuses 202 erzeugt werden, zur integrierten Schaltung 200 erleichtern. Ein Effekt der in 2B gezeigten Ausführungsform ist, dass ein Benutzer der integrierten Schaltung 200 nicht dazu im Stande ist, der integrierten Schaltung 200 Initialisierungssignale über die Initialisierungsanschlüsse 203 zu zuführen, da die Initialisierungsanschlüsse 203 innerhalb des Schaltungsgehäuses 202 versteckt sind. Auf diese Art und Weise kann verhindert werden, dass die integrierte Schaltung 200 durch Initialisierungssignale/Triggersignale, die nicht den Initialisierungssignal-/Triggersignal-Erfordernissen entsprechen, zerstört wird. Im Gegensatz hierzu kann der Benutzer in der in 2C gezeigten Ausführungsform Initialisierungsvorgänge der integrierten Schaltung eigenständig ausführen, indem dieser der integrierten Schaltung 200 Initialisierungssignale/Triggersignale über die Initialisierungsanschlüsse 203 zuführt, da dem Benutzer die Initialisierungsanschlüsse 203 zugänglich sind.
  • In der in 2D gezeigten Ausführungsform weist die integrierten Schaltung 200 ein Speicherzellenarray 205 und einen Speichercontroller 206, der mit dem Speicherzellenarray 205 gekoppelt ist, auf. In dieser Ausführungsform ist Initialisierungsfunktionalität 208 der integrierten Schaltung 200 zum Initialisieren der Speicherzellen innerhalb des Speichercontrollers 206 lokalisiert. Zusätzlich ist Initialisierungsfunktionalität 208 der integrierten Schaltung 200 zum Initialisieren der Speicherzellen innerhalb eines Speichercontrollers/Testers 207 lokalisiert, der sich außerhalb des Schaltungsgehäuses 202 befindet.
  • 2E zeigt eine Ausführungsform, bei der die integrierte Schaltung 200 (die als integriertes Schaltungsmodul interpretiert werden kann) in n integrierte Schaltungseinheiten 2001 bis 200n aufgespalten ist, wobei jede integrierte Schaltungseinheit 2001 bis 200n eine von n Initialisierungsfunktionseinheiten 2081 bis 208n , sowie eine von n Speicherzellenarrayeinheiten 2051 bis 205n aufweist. Weiterhin ist Initialisierungsfunktionalität 208, die mit allen integrierten Schaltungseinheiten 2001 bis 200n verbunden ist, außerhalb der integrierten Schaltungseinheiten 2001 bis 200n in einer Einheit 210 vorgesehen, die sich innerhalb des Schaltungsgehäuses 202 befindet.
  • 2F zeigt eine Ausführungsform, die der in 2B gezeigten Ausführungsform sehr ähnlich ist, jedoch befindet sich die Initialisierungsfunktionalität 208 außerhalb des Speichercontrollers 206, aber innerhalb des Schaltungsgehäuses 202. Weiterhin befindet sich innerhalb der Speichercontrollers/Testers 207 keine Initialisierungsfunktionalität 208.
  • Gemäß einer Ausführungsform der Erfindung sind die Zellen 201 Widerstandsänderungsspeicherzellen.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul bereitgestellt, das wenigstens eine integrierte Schaltung gemäß einer Ausführungsform der Erfindung aufweist. Gemäß einer Ausführungsform der Erfindung ist das Speichermodul stapelbar.
  • 3 zeigt ein Verfahren 300 zum Betreiben einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungszellen gemäß einer Ausführungsform der Erfindung.
  • Bei 301 werden jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert. Die zugewiesenen Widerstandsbereiche können festgelegt werden, bevor das Verfahren 300 beginnt, oder auch während des Verfahrens 300.
  • Bei 302 werden den Widerstandsänderungszellen Initialisierungssignale zugeführt, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das Erzeugen von Initialiserungssignalen außerhalb der integrierten Schaltung, wobei die erzeugten Initialisierungssignale der integrieren Schaltung zugeführt werden.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das Beaufschlagen der integrierten Schaltung mit Triggersignalen, die die integrierte Schaltung dazu veranlassen, die Initialisierungssignale zu erzeugen.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das gleichzeitige Programmieren der Zellen auf einen gemeinsamen Widerstandswert, indem den Zellen entsprechende Initialisierungsspannungen oder Initialisierungsströme zugeführt werden.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet 302 das Programmieren der Zellen auf einen gemeinsamen Widerstandswert, indem jeder Zelle ein konstanter Initialisierungsstrom oder eine konstante Initialisierungsspannung für eine Zeitdauer zugeführt wird, die größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Zustände der Zellen verwendet wird.
  • Gemäß einer Ausführungsform der Erfindung beträgt die Zeitdauer, während derer ein konstanter Initialisierungsstrom oder eine konstante Initialisierungsspannung angewandt werden, 100 μs bis 100 ms. Im Gegensatz hierzu beträgt die Zeitdauer, die zum Lesen oder Programmieren der Zustände der Zellen verwendet wird, 10 ns bis 10 ms. Gemäß einer Ausführungsform der Erfindung betragen die Initialisierungsspannungen ungefähr 500 mV. Diese können beispielsweise mit Initialisierungsdauern von 10 ms kombiniert werden.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet das Verfahren 300 das Zuweisen einer Auswahlvorrichtung zu jeder Zelle, wobei der Widerstandswert der Zellen unter Verwendung der Auswahlvorrichtungen als Spannungsteiler gesteuert/eingestellt wird.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Betreiben einer Mehrzahl von Widerstandsänderungszellen bereitgestellt. Das Verfahren beinhaltet, jeder Widerstansänderunszelle mindestens zwei Widerstandsbereiche zuzuweisen, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und das Beaufschlagen der Widerstandsänderungszellen mit Initialisierungssignalen, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  • Alle vorangehend diskutierten Auführungsformen zum Betreiben der integrierten Schaltung können auch auf das Verfahren zum Betreiben der Widerstandsänderungszellen angewandt werden. Die Widerstandsänderungszellen können beispielsweise Speicherzellen sein.
  • Gemäß einer Ausführungsform der Erfindung wird ein Computerprogramm bereitgestellt, das dazu ausgelegt ist, bei Ausführen auf einem Computer ein Verfahren gemäß einer Ausführungsform der Erfindung auszuführen. Gemäß einer Ausführungsform der Erfindung wird weiterhin ein Datenträger bereitgestellt, der dazu ausgelegt ist, ein Computerprogramm gemäß einer Ausführungsform der Erfindung zu speichern.
  • 4 zeigt ein Verfahren 400 zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung.
  • Bei 401 wird ein unterer Teil eines Schaltungsgehäuses bereitgestellt.
  • Bei 402 wird eine integrierte Schaltung auf den unteren Teil des Schaltungsgehäuses aufgebracht.
  • Bei 403 wird die integrierte Schaltung initialisiert, indem Initialisierungsanschlüssen die Initialisierungssignale oder Triggersignale, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen, zugeführt werden, wobei die Initialisierungsanschlüsse mit der integrierten Schaltung verbunden sind und auf dem unterem Teil des Schaltungsgehäuses vorgesehen sind. Bei 404 wird ein oberer Teil des Schaltungsgehäuses auf der integrierten Schaltung so angebracht, dass die Initialisierungsanschlüsse einem Benutzer der Speicherzelle nicht zugänglich sind.
  • In der folgenden Beschreibung sollte Bezugnahme auf die 5A bis 5B ein Beispiel dieser Ausführungsform des Herstellens einer integrierten Schaltung beschrieben werden.
  • 5A zeigt ein Herstellungsstadium A, in dem ein unterer Teil 2021 eines Schaltungsgehäuses bereitgestellt wurde. 5B zeigt ein Herstellungsstadium B, in dem eine integrierte Schaltung 200 auf dem unteren Teil 2021 des Schaltungsgehäuses vorgesehen wurde. Weiterhin wurden Initialisierungsanschlüsse 203 auf den unteren Teil 2021 des Schaltungsgehäuses vorgesehen, die mit der integrierten Schaltung 200 verbunden sind. 5C zeigt ein Herstellungsstadium C, in dem die integrierte Schaltung 200 initialisiert wird, indem den Initialisierungsanschlüssen 203 Initialisierungssignale oder Triggersignale, die die integrierte Schaltung 200 dazu veranlassen, die Initialisierungssignale zu erzeugen, zugeführt werden. Die Initialisierungssignale/Triggersignale werden den Initialisierungsanschlüssen 203 über die elektrischen Leitungen 209 zugeführt. Nachdem die integrierte Schaltung 200 getestet wurde, werden die elektrischen Leitungen 209 entfernt (Herstellungsstadium D, das in 5D gezeigt ist). Im Herstellungsstadium D wurde ein oberer Teil 2022 des Schaltungsgehäuses auf den unteren Teil 2021 des Schaltungsgehäuses so angebracht, dass die integrierte Schaltung 200 durch den unteren Teil 2021 und den oberen Teil 2022 des Schaltungsgehäuses eingeschlossen ist.
  • 6 zeigt ein Verfahren 600 zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung.
  • Bei 601 wird eine Initialisierungssequenz zum Initialisieren von n Bits gestartet.
  • Bei 602 werden die zu initialisierenden n Bits adressiert, das heißt für jedes Bit, das geschrieben werden soll, wird die entsprechende (zugehörige) Speicherzelle bestimmt.
  • Bei 603 werden die Widerstände der Speicherzellen, die den zu initialisierenden Bits entsprechen, auf Widerstandsinitialisierungswerte gesetzt, die die Bitinitialisierungswerte repräsentieren. 603 kann für alle n Bits gleichzeitig oder sukzessiv, das heißt Bit pro Bit, ausgeführt werden.
  • Bei 604 wird festgestellt, ob alle n Bits bereits initialisiert worden sind.
  • 602 und 603 werden so lange wiederholt, bis alle Bits initialisiert worden sind. Ist dies der Fall, so wird die Initialisierungssequenz bei 605 beendet.
  • 7 zeigt ein Verfahren 700 zum Betreiben einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung.
  • Bei 701 wird eine Initialisierungssequenz zum Initialisieren von n Bits gestartet.
  • Bei 702 werden die zu initialisierenden n Bits adressiert, das heißt für jedes zu lesende Bit wird die entsprechende (zugehörige) Speicherzelle bestimmt.
  • Bei 703 wird eines der n Bits gelesen, das heißt der Widerstand, der das Bit repräsentiert, wird gelesen. Alternativ werden alle Bits gleichzeitig gelesen.
  • Bei 704 wird festgestellt, ob der Widerstand, der bei 703 gelesen wurde, innerhalb eines Widerstandsbereichs liegt. Wenn dies der Fall ist, das heißt wenn der Widerstand, der gelesen wurde, den korrekten Speicherzustand repräsentiert, kehrt das Verfahren zu 703 zurück. Wenn jedoch der Widerstand nicht innerhalb des Widerstandsbereichs liegt, wird der entsprechende Speicherzellenblock, der die Speicherzelle beinhaltet, als „schlechter" (fehlerhafter) Speicherzellenblock gekennzeichnet. 703 bis 705 werden so lange wiederholt, bis alle n Bits gelesen worden sind. Sobald n Bits gelesen worden sind, wird dies bei 706 erkannt, und die Initialisierungssequenz wird bei 707 beendet.
  • Das Verfahren 700 kann beispielsweise vor dem Verfahren 600, das in 6 gezeigt ist, ausführt werden. Beispielsweise kann ein „schlechter" Block, der während 705 in Verfahren 700 detektiert wurde, initialisiert werden unter Verwendung des in 6 gezeigten Verfahrens 600. Auch kann ein Speicherzellenblock, der unter Verwendung des Verfahrens 600 initialisiert wurde, unter Verwendung des Verfahrens 700 darauf hin getestet werden, ob der Initialisierungsprozess erfolgreich verlaufen ist.
  • 8A zeigt eine Widerstandsverteilung 801 von Zellen einer integrierten Schaltung, die auftreten kann, nachdem der Herstellungsprozess der integrierten Schaltung beendet worden ist. Hier wird angenommen, dass jeder Zelle der integrierten Schaltung vier unterschiedliche Zustände, das heißt Widerstände, annehmen kann, nämlich einen ersten Zustand 8021 , einen zweiten Zustand 8022 , einen dritten Zustand 8023 sowie einen vierten Zustand 8024 . Wie der Widerstandsverteilung 801 entnommen werden kann, liegen die meisten Widerstände nicht innerhalb der Widerstandsbereiche 802, das heißt liegen außerhalb der Widerstandsbereiche 802. Dies bedeutet, dass es nicht möglich ist, die Widerstände in die Widerstandsbereiche 802 zu verschieben unter Verwendung von „normalen" Programmiersignalen. Beispielsweise kann es sein, dass die Stärken der Programmiersignale nicht stark genug sind, um einen Zellenwiderstand, der durch das Bezugszeichen 803 gekennzeichnet ist, auf einen Zellenwiderstand zu setzen, der innerhalb eines Widerstandsbereichs 802 liegt. Damit ist es möglich, dass eine Speicherzelle, die den Widerstand 803 aufweist, als defekt eingestuft wird, obwohl dies nicht der Fall ist.
  • Gemäß einer Ausführungsform der Erfindung wird die Widerstandsverteilung 801 in eine initialisierte Widerstandsverteilung 804, wie in 8B gezeigt, transformiert. Hier liegt die initialisierte Widerstandsverteilung 804 vollständig innerhalb des vierten Widerstandsbereichs 8024 . Jedoch ist die Erfindung nicht hierauf beschränkt.
  • Es kann auch möglich sein, die Widerstandsverteilung 801 in eine initialisierte Widerstandsverteilung 804 zu überführen, die innerhalb eines der ersten bis dritten Widerstandsbereiche 8021 bis 8023 liegt, oder die Widerstandsverteilung 801 in mehrere initialisierte Widerstandsverteilungen aufzuspalten, wobei jede initialisierte Widerstandsverteilung innerhalb einer der ersten bis vierten Widerstandsbereiche 8021 bis 8024 liegt. Der Effekt einer initialisierten Verteilung/mehrerer initialisierter Verteilungen ist, dass "normale" Programmierspannungen dazu verwendet werden können, um einen Widerstandswert aus einem Widerstandsbereich 802 in einen anderen Widerstandsbereich 802 zu verschieben. Um die Widerstandsverteilung 801 in eine initialisierte Widerstandsverteilung 804 zu überführen, können gemäß einer Ausführungsform der Erfindung Programmiersignale verwendet werden, deren Stärken und Dauern nicht mit den Stärken und Dauern der "normalen" Programmiersignale übereinstimmen.
  • Um ein Beispiel zu geben: Gemäß einer Ausführungsform der Erfindung wird angenommen, dass der erste Widerstandsbereich 8021 sich von R1 bis R2 erstreckt, wobei R1 10 kOhm beträgt, und R2 20 kOhm beträgt, sich der zweite Widerstandsbereich 8022 von R3 bis R4 erstreckt, wobei R3 30 kOhm, und R4 40 kOhm beträgt, sich der dritte Widerstandsbereich 8023 von R5 bis R6 erstreckt, wobei R5 50 kOhm, und R2 60 kOhm beträgt, und sich der vierte Widerstandsbereich 8024 von R7 bis R8 erstreckt, wobei R7 70 kOhm, und R8 80 kOhm beträgt. Wird weiterhin angenommen, dass die Widerstandsänderungsspeicherzellen Festkörperelektrolytspeicherzellen sind, können beispielsweise Widerstände unterhalb von 5 kOhm oder oberhalb von 1 MOhm "problematische" Widerstandswerte darstellen, da typische Initialisierungsspannungen von beispielsweise 1,5 V und typische Initialisierungsdauern von beispielsweise 100 ns, die normalerweise verwendet werden, um einen Widerstandswert von einem Widerstandsbereich 802 in einen anderen Widerstandsbereich 802 zu verschieben, eventuell nicht ausreichen, einen Widerstandswert unterhalb von 5 kOhm oder oberhalb von 1 MOhm in einen der ersten bis vierten Widerstandsbereiche 8021 bis 8024 zu verschieben. Im Gegensatz hierzu können gemäß einer Ausführungsform der Erfindung Initialisierungsspannungen von beispielsweise 500 mV und Initialisierungsdauern von beispielsweise 10 ms dazu im Stande sein, einen Widerstandswert unterhalb von 5 kOhm und oberhalb von einem MOhm in einen der ersten bis vierten Widerstandsbereiche 8021 bis 8024 zu verschieben. Es sei angemerkt, dass das vorangehend beschriebene Beispiel nicht einschränkend verstanden werden soll. Exakte Widerstandswerte/Initialisierungswerte sind abhängig vom Design der integrierten Schaltung und dem Typ der Speichertechnologie (CBRAM, MRAM, PCRAM, ...), und können deshalb stark voneinander abweichen.
  • Wie in 9A und 9B gezeigt ist, können Ausführungsformen der erfindungsgemäßen Speichervorrichtungen/integrierten Schaltungen in Modulen zum Einsatz kommen. In 9A ist ein Speichermodul 900 gezeigt, das ein oder mehrere Speichervorrichtungen/integrierte Schaltungen 904 aufweist, die auf einem Substrat 902 angeordnet sind. Jede Speichervorrichtung/integrierte Schaltung 904 kann mehrere Speicherzellen beinhalten. Das Speichermodul 900 kann auch ein oder mehrere elektronische Vorrichtungen 906 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Adressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den Speichervorrichtungen/integrierte Schaltungen 904. Weiterhin kann das Speichermodul 900 eine Mehrzahl elektrischer Verbindungen 908 aufweisen, die eingesetzt werden können, um das Speichermodul 900 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
  • Wie in 9B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 950 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 952 ein oder mehrere Speichervorrichtungen 956 enthalten, die auf einem stapelbaren Substrat 954 angeordnet sind. Jede Speichervorrichtung 956 kann mehrere Speicherzellen enthalten. Das stapelbare Speichermodul 952 kann auch ein oder mehrere elektronische Vorrichtungen 958 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Adressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den Speichervorrichtungen 956. Elektrische Verbindungen 960 werden dazu benutzt, um das stapelbare Speichermodul 952 mit anderen Modulen innerhalb des Stapels 950 zu verbinden. Andere Module des Stapels 950 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 952 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.
  • Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungsspeicherzellen Phasenänderungsspeicherzellen sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand" bezeichnet, wohin gegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand" bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand" und einen „kristallinen Zustand"). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
  • Phasenänderungsspeicherzellen können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials autreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand einer Widerstandsänderungsspeicherzelle festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand der Widerstandsänderungsspeicherzelle, der den Speicherzustand der Speicherzelle repräsentiert, gemessen wird.
  • 10 zeigt eine Querschnittsdarstellung einer beispielhaften Phasenänderungsspeicherzelle 1000 (Aktiv-In-Via-Typ). Die Phasenänderungsspeicherzelle 1000 weist eine erste Elektrode 1002, Phasenänderungsmaterial 1004, eine zweite Elektrode 1006 sowie isolierendes Material 1008 auf. Das Phasenänderungmaterial 1004 wird lateral durch das isolierende Material 1008 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) wie beispielsweise ein Transistor, eine Diode oder eine andere aktive Vorrichtung kann mit der ersten Elektrode 1002 oder der zweiten Elektrode 1006 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 1004 mit Strom oder Spannung unter Verwendung der ersten Elektrode 1002 und/oder der zweiten Elektrode 1006 zu steuern. Um das Phasenänderungsmaterial 1004 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 1004 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1004 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 1004 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 1004 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 1004 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 1004 anschließend schnell abgekühlt wird.
  • Das Phasenänderungsmaterial 1004 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 1004 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 1004 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 1002 und der zweiten Elektrode 1006 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 1002 und der zweiten Elektrode 1006 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
  • 11 zeigt ein Blockdiagramm einer Speichervorrichtung 1100, die einen Schreibpulsgenerator 1102, eine Verteilungsschaltung 1104, Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d (beispielsweise Phasenänderungsspeicherzellen 1000 wie in 10 gezeigt) und einen Leseverstärker 1108 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 1102 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d mittels der Verteilungsschaltung 1104 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 1104 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherzellen 1106a, 1106b, 1106c, 1106d bzw. Heizelementen, die neben den Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
  • Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherzellen 1106a, 1106b, 1106c, 1106d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur.
  • Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null" dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1" dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 1108 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherzellen 1106a, 1106b, 1106c oder 1106d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
  • Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherzellen 1106a, 1106b, 1106c und 1106d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn eine Phasenänderungsspeicherzelle 1106a, 1106b, 1106c und 1106d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherzelle gespeichert werden. Wenn die Phasenänderungsspeicherzelle auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherzelle gespeichert werden, und so weiter.
  • Die in 11 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungszellen (PMCs), magnetorresistive Speicherzellen (beispielsweise MRAMs), oder organische Speicherzellen (beispielsweise ORAMs).
  • Ein weiterer Typ von Widerstandsänderungsspeicherzellen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp3-hybridisiertem Kohlenstoff ist (d. h. tetraedisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp2-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand. Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherzellen ausgenutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird eine Kohlenstoffspeicherzelle auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherzellen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände zu darzustellen. Beispielsweise kann ein sp3-reicher Zustand (Hochwiderstandszustand) "Null" repräsentieren, und ein sp2-reicher Zustand (Niedrigwiderstandszustand) "Eins" repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
  • Bei diesem Kohlenstoffspeicherzellentyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp3-reichen amorphen Kohlenstoff in sp2-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
  • Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp2-Filaments in isolierendem, sp3-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 12A und 12B gezeigt.
  • 12A zeigt eine Kohlenstoffspeicherzelle 1200, die einen Topkontakt 1202, eine Kohlenstoffspeicherschicht 1204 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp3-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 1206 aufweist. Wie in 12B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 1204 geleitet wird, ein sp2-Filament 1250 in der sp3-reichen Kohlenstoffspeicherschicht 1204 ausgebildet werden, womit der Widerstand der Speicherzelle geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp2-Filament 1250 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 1204 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands den Kohlenstoffspeicherschicht 1204 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null", und ein Niedrigwiderstandszustand „Eins" repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp3-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einer Kohlenstoffspeicherzelle mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp3-reiche Kohlenstoffschichten und sp2-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp3-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
  • Die Widerstandsänderungsspeicherzellen wie beispielsweise die Phasenänderungsspeicherzellen und die Kohlenstoffspeicherzellen, die vorangehend beschrieben wurden, können mit einem Transistor, einer Diode oder einem anderen aktiven Element zum Auswählen der Speicherzelle versehen sein. 13A zeigt eine schematische Darstellung einer derartigen Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 1300 weist einen Auswahltransistor 1302 und ein Widerstandsänderungsspeicherelement 1304 auf. Der Auswahltransistor 1302 weist einen Source-Abschnitt 1306, der mit einer Bitleitung 1308 verbunden ist, einen Drainabschnitt 1310, der mit dem Speicherelement 1304 verbunden ist, und einen Gateabschnitt 1312, der mit einer Wortleitung 1314 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 1304 ist weiterhin mit einer gemeinsamen Leitung 1316 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 1300, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 1300 während des Lesevorgangs mit der Bitleitung 1308 verbunden sein.
  • Wenn in die Speicherzelle 1300 beschrieben werden soll, wird die Wortleitung 1314 zum Auswählen der Speicherzelle 1300 genutzt, und das Widerstandsänderungsspeicherelement 1304 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 1308 beaufschlagt, womit der widerstand des Widerstandsänderungsspeicherelements 1304 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 1300 gelesen wird, die Wortleitung 1314 dazu genutzt, die Zelle 1300 auszuwählen, und die Bitleitung 1308 wird dazu genutzt, das Widerstandsänderungsspeicherelement 1304 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 1304 zu messen.
  • Die Speicherzelle 1300 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 1304) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 13B ein alternativer Aufbau einer 1T1J-Speicherzelle 1350 gezeigt, in dem ein Auswahltransistor 1352 und ein Widerstandänderungsspeicherelement 1354 auf andere Art und Weise angeordnet sind, verglichen zu dem in 13A gezeigten Aufbau. In diesem alternativem Aufbau ist das Widerstandsänderungsspeicherelement 1354 mit einer Bitleitung 1358 sowie mit einem Source-Abschnitt 1356 des Auswahltransistors 1352 verbunden. Ein Drainabschnitt 1360 des Auswahltransistors 1352 ist mit einer gemeinsamen Leitung 1366 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 1362 des Auswahltransistors 1352 wird mittels einer Wortleitung 1364 gesteuert.
  • In der folgenden Beschreibung sollen weitere beispielhafte Ausführungsformen der Erfindung erläutert werden.
  • Resistive Speicher wie z. B. CBRAM-, PCRAM- oder MRAM-Speicher sind dadurch charakterisiert, dass das Speicherelement verschiedene elektrische Widerstandszustände annehmen kann. Im einfachsten Fall sind es zwei Zustände (1-Bit Zelle), die im Folgenden RON (niederohmiger Zustand) und als ROFF (hochohmiger Zustand) bezeichnet werden. Im allgemeinen Fall sind es 2n Zustände (n-Bit-Zelle), die als Multilevels (MLC) bezeichnet werden. Mit geeigneter elektrischer Stimulation ist es möglich, Übergänge zwischen den einzelnen Zuständen herzustellen.
  • Das Problem, das sich stellt, ist, dass nach der Prozessierung des Bausteins die Zustände der einzelnen Zellen nicht scharf auf einem Widerstandsniveau liegen, sondern eine in der Regel sehr breite Verteilung haben, die über die vorgegebenen Bereiche der Widerstandsniveaus hinausreichen kann. Diese ungewollte Verteilung kann sich z. B. nach der Prozessierung, nach langer Lagerung oder nach einem Temperaturstress, wie er z. B. beim "Packaging" auftritt, einstellen. Damit sind eine bestimmte Anzahl der Speicherzellen in einem Zustand, der für den "normalen" Betrieb "verboten" ist. Standardzugriffe wie Schreiben, Löschen oder Lesen auf diesen Zellen können Ausfälle (Fehler) verursachen, die soweit wie möglich vermieden werden sollen.
  • Es ist möglich, eine externe Initialisierung des Speicherbausteins durch das Testsystem oder den Speichercontroller durch ein "reguläres" Schreiben des gesamten Arrays durchzuführen. Ein großer Nachteil hierbei ist, dass das Testsystem oder der Speichercontroller im Prinzip nur "reguläre" Schreib-/Lesezugriffe erlaubt. Es ist möglich, dass durch reguläre Schreib-/Lesezugriffe eine Initialisierung des Bausteins sehr langwierig, und für einzelne Zellen sogar unmöglich wäre, da sie sich durch reguläre Zugriffe nicht in einen "erlaubten" Zustand überführen lassen. Dies führt während des Testens des Bausteins zu Ausbeuteverlusten oder kann später beim Kunden Ausfälle verursachen.
  • Erfindungsgemäße Ausführungsformen ermöglichen eine optimale (Ausbeute- und zeitoptimierte) Initialisierung des Bausteins. Diese Ausführungsformen bewirken die elektrische Stimulation aller Zellen oder eines Teils der Zellen, so dass möglichst alle Zellen nach der Initialisierung ein "erlaubtes" Widerstandniveau haben. Die Schaltung kann komplett im Baustein ("On-Chip") oder komplett außerhalb realisiert werden. Auch "Mischlösungen" sind vorstellbar: Ein Teil der Schaltung wird auf dem Chip realisiert, ein anderer Teil außerhalb. Die Initialisierung soll möglichst alle Zellen auf ein definiertes Widerstandsniveau bringen. Damit sollen sowohl eine maximale Anzahl der "verbotenen" Zustände beseitigt werden, als auch alle "erlaubten" Zustände in genau ein Widerstandsniveau überführt werden. Beispielsweise ist dieses Widerstandsniveau der hochohmigste Zustand (ROFF), kann im Prinzip aber jedes der 2N Level eines Multi-Level-Systems sein. Es können im normalen Betrieb nicht vorgesehene elektrische Stimuli realisiert werden, um möglichst viele Zellen in "verbotenen" Zuständen in möglichst kurzer Zeit in erlaubte Zustände zu überführen. Das Triggern dieser Initialisierung kann beispielsweise während der Power-up-Sequenz des Bausteins erfolgen, oder durch ein äußeres Kontrollsignal oder Kontrollsequenz ausgelöst werden. Die Initialisierung während der Power-up-Sequenz ist insbesondere für flüchtige Speicher ("volatile", DRAM-artig) geeignet, da sie den Ausgangszustand der Zelle ignoriert. Bei nichtflüchtigen Speichern ("non volatile", Flash-artig) muss die Initialisierung von außen getriggert werden. Die Initialisierung kann bei beliebigen Test-"Insertions" (Wafertest, Bausteintest, Modultest) erfolgen.
  • Damit kann sowohl die Ausbeute optimiert werden als auch die Einflüsse von einzelnen Prozessschritten (Packaging, Lagerung, Temperaturstress, ...) studiert werden ("Learning"). Bei der Applikation kann dadurch die Ausfallrate minimiert werden.
  • Gemäß einer Ausführungsform der Erfindung erfolgt eine Initialisierung eines resistiven Speicherbausteins, so dass eine ungewollte Widerstandsverteilung der Speicherzellen, die zu Ausbeuteverlusten beim Testen oder zu Ausfällen beim Endkunden führt, in eine definierte Verteilung überführt wird, die die Ausfallrate minimiert.
  • Gemäß einer Ausführungsform der Erfindung ist die (Initialisierungs-/Test-) Schaltung intern auf dem Speicherchip integriert. Das Triggern der Initialisierung erfolgt durch den externen Speichercontroller oder Tester über Kontrollsignale, die an den Speicherbaustein geleitet werden. Auf der Initialisierungseinheit ist der Algorithmus implementiert, der möglichst alle Speicherzellen in möglichst kurzer Zeit in eine definierte Widerstandsverteilung überführt. Das Ende der Initialisierung kann über ein I/O-Interface an den Tester oder externen Speicherkontroller mitgeteilt werden.
  • Gemäß einer Ausführungsform der Erfindung ist ein wesentlicher Teil der Initialisierungsfunktionalität auf den externen Speichercontroller oder Tester ausgelagert. Ein spezieller Testmode zur Initialisierung erlaubt einen Betriebsmodus, der für den "normalen" Betrieb nicht möglich ist. Gemäß einer Ausführungsform der Erfindung ist ein wesentlicher Teil der Initialisierungsfunktionalität als zusätzliche Schaltung auf dem Speichermodul integriert, anstatt auf dem Tester oder Speichercontroller.
  • Im Rahmen der Erfindung beinhalten die Begriffe "verbunden" und "gekoppelt" sowohl direktes als auch indirektes Verbinden und Koppeln.
    • 100
    CBRAM-Zelle
    101
    erste Elektrode
    102
    zweite Elektrode
    103
    Ionenleiterblock
    104
    erste Oberfläche
    105
    zweite Oberfläche
    106
    Isolationsstruktur
    107
    Leitungsbrücke
    108
    Cluster
    200
    integrierte Schaltung
    201
    Zelle
    202
    Schaltungsgehäuse
    203
    Initialisierungsanschluss
    204
    Initialisierungs-Pad
    205
    Speicherzellenarray
    206
    Speichercontroller
    207
    Speichercontroller
    208
    Initialisierungsfunktionalität
    801
    Widerstandsverteilung
    802
    Widerstandszustand
    803
    Widerstand
    804
    Widerstandsverteilung
    900
    Speichermodul
    902
    Substrat
    904
    integrierte Schaltung/Speichervorrichtung
    906
    elektronische Vorrichtung
    908
    elektrische Verbindung
    950
    Stapel
    952
    Speichermodul
    954
    Substrat
    956
    Speichervorrichtung
    958
    elektronische Vorrichtung
    960
    elektrische Verbindung
    1000
    Phasenänderungsspeicherzelle
    1002
    erste Elektrode
    1004
    Phasenänderungsmaterial
    1006
    zweite Elektrode
    1008
    isolierendes Material
    1100
    Speichervorrichtung
    1102
    Schreibpulserzeuger
    1104
    Verteilungsschaltung
    1106
    Phasenänderungsspeicherzellen
    1108
    Leseverstärker
    1200
    Kohlenstoffspeicherzelle
    1202
    Topkontakt
    1204
    Kohlenstoffspeicherschicht
    1206
    Bottomkontakt
    1250
    Filament
    1300
    Speicherzelle
    1302
    Auswahltransistor
    1304
    Widerstandsänderungsspeicherelement
    1306
    Source
    1308
    Bitleitung
    1310
    Drain
    1312
    Gate
    1314
    Wortleitung
    1316
    gemeinsame Leitung
    1350
    Speicherzelle
    1352
    Auswahltransistor
    1354
    Widerstandsänderungsspeicherelement
    1356
    Source
    1358
    Bitleitung
    1360
    Drain
    1362
    Gate
    1364
    Wortleitung
    1366
    gemeinsame Leitung

Claims (30)

  1. Integrierte Schaltung mit einer Mehrzahl von Widerstandsänderungszellen, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen sind, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei die integrierte Schaltung in einem Initialisierungsmodus betreibbar ist, indem den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsänderungsbereiche verschoben wird, der der Widerstandsänderungszelle zugewiesen ist.
  2. Integrierte Schaltung nach Anspruch 1, wobei die Stärken und Dauern der Initialisierungssignale zumindest teilweise von den Stärken und Dauern der Programmiersignale oder Lesesignale abweichen, die zum Programmieren und Lesen der Zustände der Widerstandsänderungszellen verwendet werden.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei die Widerstände aller Widerstandsänderungszellen in denselben Widerstandsbereich verschoben werden.
  4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, wobei die integrierte Schaltung mit Initialisierungsanschlüssen verbunden ist, die außerhalb der integrierten Schaltung erzeugte Initialisierungssignale empfangen, oder die Triggersignale empfangen, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen.
  5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, wobei die integrierte Schaltung von einem Schaltungsgehäuse umgeben ist.
  6. Integrierte Schaltung nach Anspruch 5, wobei die Initialisierungsanschlüsse zumindest teilweise außerhalb des Schaltungsgehäuses liegen.
  7. Integrierte Schaltung nach Anspruch 5, wobei die Initialisierungsanschlüsse vollständig innerhalb des Schaltungsgehäuses liegen.
  8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, wobei die Widerstandsänderungszellen Speicherzellen sind.
  9. Integrierte Schaltung nach Anspruch 8, wobei Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert ist, der sich innerhalb eines Schaltungsgehäuses befindet, das die integrierte Schaltung umgibt.
  10. Integrierte Schaltung nach Anspruch 8 oder 9, wobei Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb eines Speichercontrollers lokalisiert ist, der sich außerhalb eines Schaltungsgehäuses befindet, das die integrierte Schaltung umgibt.
  11. Integrierte Schaltung nach einem der Ansprüche 8 bis 10, wobei Initialisierungsfunktionalität der integrierten Schaltung zum Initialisieren der Speicherzellen zumindest teilweise innerhalb des Schaltungsgehäuses, jedoch außerhalb eines Speichercontrollers lokalisiert ist, der sich innerhalb eines Schaltungsgehäuses, das die integrierte Schaltung umgibt, befindet.
  12. Integrierte Schaltung nach einem der Ansprüche 8 bis 11, wobei die Speicherzellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem gleichzeitig allen Speicherzellen ein konstanter Initialisierungsstrom oder eine konstante Initialisierungsspannung zugeführt wird für eine Zeitdauer, die wesentlich größer ist als die Zeitdauer zum Lesen oder Programmieren der Speicherzustände der Speicherzellen.
  13. Integrierte Schaltung nach Anspruch 12, wobei jeder Speicherzelle eine Auswahlvorrichtung zugewiesen ist, und wobei der Widerstandswert der Speicherzellen gesteuert wird unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  14. Integrierte Schaltung nach Anspruch 13, wobei die Widerstandswerte der Speicherzellen eingestellt werden unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  15. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, wobei die Widerstandsänderungszellen programmierbare Metallisierungszellen sind.
  16. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, wobei die Widerstandsänderungszellen Festkörperelektrolytzellen sind.
  17. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, wobei die Widerstandsänderungszellen Phasenänderungszellen sind.
  18. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, wobei die Widerstandsänderungszellen Kohlenstoffzellen sind.
  19. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, wobei die Widerstandsänderungszellen Übergangsmetalloxidzellen sind.
  20. Speichermodul mit wenigstens einer integrierten Schaltung, die eine Mehrzahl von Widerstandsänderungszellen aufweist, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen sind, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei die integrierte Schaltung in einem Zelleninitialisierungsmodus betreibbar ist, in dem den Zellen Initialisierungssignale zugeführt werden, wobei die Stärken und Dauern der Initialisierungssignale so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  21. Speichermodul nach Anspruch 20, wobei das Speichermodul stapelbar ist.
  22. Verfahren zum Betreiben einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungszellen, wobei jeder Widerstandsänderungszelle wenigstens zwei Widerstandsbereiche zugewiesen werden, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, deren Stärken und Dauern so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  23. Verfahren nach Anspruch 22, wobei die Initialisierungssignale außerhalb der integrierten Schaltung erzeugt und dann der integrierten Schaltung zugeführt werden.
  24. Verfahren nach einem der Ansprüche 22 bis 23, wobei der integrierten Schaltung Triggersignale zugeführt werden, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei die Zellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem den Widerstandsänderungszellen jeweilige Initialisierungsspannungen oder Initialisierungsströme zugeführt werden.
  26. Verfahren nach Anspruch 25, wobei die Zellen auf einen gemeinsamen Widerstandswert gesetzt werden, indem jeder Widerstandsänderungszelle eine konstante Initialisierungsspannung oder ein konstanter Initialisierungsstrom zugeführt wird für eine Zeitdauer, die größer ist als die Zeitdauer, die zum Lesen oder Programmieren der Zustände der Widerstandsänderungszellen verwendet wird.
  27. Verfahren nach Anspruch 26, wobei jeder Widerstandsänderungszelle eine Auswahlvorrichtung zugewiesen ist, wobei der Widerstandswert der Widerstandsänderungszellen eingestellt wird unter Verwendung der Auswahlvorrichtungen als Spannungsteiler.
  28. Verfahren nach Anspruch 22 bis 27, wobei die Widerstandsänderungszellen Widerstandsänderungsspeicherzellen sind.
  29. Computerprogramm, das dazu ausgelegt ist, bei Ausführen auf einem Computer ein Verfahren zum Betreiben einer integrierten Schaltung mit einer Mehrzahl von Speicherzellen auszuführen, wobei bei dem Verfahren jeder Widerstandsänderungszelle zumindest zwei Widerstandsbereiche zugewiesen werden, wobei jeder Widerstandsbereich einen möglichen Zustand der Widerstandsänderungszelle definiert, und wobei den Widerstandsänderungszellen Initialisierungssignale zugeführt werden, deren Stärken und Dauern so gewählt sind, dass der Widerstand jeder Widerstandsänderungszelle in einen der Widerstandsbereiche verschoben wird, die der Widerstandsänderungszelle zugewiesen sind.
  30. Verfahren zum Herstellen einer integrierten Schaltung mit einer Mehrzahl von Widerstandsänderungszellen, wobei das Verfahren aufweist: – Bereitstellen eines unteren Teils eines Schaltungsgehäuses; – Aufbringen einer integrierten Schaltung auf dem unteren Teil des Schaltungsgehäuses; – Initialisieren der integrierten Schaltung, indem Initialisierungsanschlüssen, die mit der integrierten Schaltung verbunden sind, Initialisierungssignale oder Triggersignale, die die integrierte Schaltung dazu veranlassen, Initialisierungssignale zu erzeugen, zugeführt werden, wobei die Initialisierungsanschlüsse auf dem unteren Teil des Schaltungsgehäuses vorgesehen sind; und – Aufbringen eines oberen Teils eines Schaltungsgehäuses auf dem unteren Teil des Schaltungsgehäuses derart, dass die integrierte Schaltung von dem oberen Teil des Schaltungsgehäuses bedeckt ist, und dass die Initialisierungssignale für einen Benutzer der integrierten Schaltung nicht zugänglich sind.
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