IT202100024365A1 - Procedimento per accedere a celle di memoria, corrispondenti circuito e dispositivo di memorizzazione dati - Google Patents
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Description
DESCRIZIONE dell?invenzione industriale dal titolo:
"Procedimento per accedere a celle di memoria, corrispondenti circuito e dispositivo di memorizzazione dati"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione ? relativa a tecniche per l'accesso a dati memorizzati in dispositivi di memorizzazione dati.
Una o pi? forme di attuazione possono essere applicate, per esempio, in circuiti integrati.
Sfondo
Un dispositivo di memorizzazione dati come ad esempio un blocco di circuito di memoria in un dispositivo a semiconduttore ("chip" o "die") comprende un array (?schiera?) di celle di memoria. Per esempio, le celle di memoria nell?array possono essere disposte in righe (attualmente denominate wordline o WL) e colonne (attualmente denominate bitline o BL) nel chip a semiconduttore in modo che una cella dell?array si trovi all'intersezione di una particolare wordline e bitline. Questo pu? essere utilizzato come un rispettivo indirizzo di memoria.
Un tempo di accesso per la lettura di una cella di memoria ? un'importante Figura di merito nella valutazione delle prestazioni dei blocchi di circuiti di memoria.
Accedere ad una cella di memoria in un blocco di circuito di memoria per leggerne il suo contenuto sfrutta i circuiti di un amplificatore di rilevamento ("sense amplifier"). Per esempio, due bitline complementari della array di celle di memoria possono essere accoppiate a un amplificatore di rilevamento a margine dell?array. Gli elementi di dati nelle celle di memoria vengono letti (o scritti) dalle stesse bitline che corrono lungo la parte superiore delle righe e delle colonne. Un amplificatore di rilevamento pu? sfruttare le pre-cariche delle bitline per eseguire il rilevamento della differenza di corrente.
Gli amplificatori di rilevamento sono elementi importanti nelle memorie CMOS. Le loro prestazioni influenzano in modo significativo sia il tempo di accesso alla memoria che la dissipazione di potenza complessiva.
Progettare un amplificatore di rilevamento ? un processo complesso che considera la possibilit? di aumentare la velocit?, migliorare la capacit? e mantenere una bassa dissipazione di potenza nelle memorie CMOS.
Per esempio, le prestazioni dell'amplificatore di rilevamento sono influenzate se la capacit? di memoria viene aumentata e la tensione di alimentazione viene ridotta.
Per esempio:
aumentare il numero di celle di memoria per bitline aumenta la capacit? parassita della bitline,
diminuire l'area della cella di memoria per potere integrare pi? celle di memoria in un singolo chip riduce la corrente che pilota una bitline pesantemente caricata, diminuire la tensione di alimentazione si traduce in margini di rumore ridotti che a loro volta influiscono sull'affidabilit? dell'amplificatore di rilevamento.
Le capacit? di pre-carica occupano una notevole quantit? del tempo di lettura; questo pu? crescere con la dimensione delle celle nell?array di memoria e produce un picco di consumo di corrente.
Per esempio, per generare un'uscita indicativa dello stato della cella di memoria che viene letta durante un'operazione di lettura, la capacit? parassita della bitline viene portata ai livelli di tensione operativa dell'amplificatore di rilevamento.
In tale contesto, con bitline pesantemente caricate da capacit? parassite (in particolare in array di memoria ad alta densit?), il punto di funzionamento del circuito di pre-carica pu? essere difficile da controllare.
Le soluzioni convenzionali che utilizzano alimentatori attivi (per esempio, regolatori di tensione) soffrono della presenza di picchi di corrente. Questi picchi possono influenzare il livello regolato di alimentazione fornito dal dispositivo di alimentazione, per esempio iniettando rumore causato da picchi di corrente elevati.
Le soluzioni convenzionali per la pre-carica rapida della bitline soffrono di vari inconvenienti come:
? coinvolta una circuiteria complessa, in particolare nel caso di array di memoria di dimensioni considerevoli, una pre-carica pi? breve ha il costo di un picco di consumo di corrente pi? elevato, e
i circuiti con anelli di retroazione hanno una larghezza di banda limitata.
Scopo e sintesi
Uno scopo di una o pi? forme di attuazione ? quello di contribuire a superare gli inconvenienti discussi in precedenza.
Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto con un procedimento che presenta le caratteristiche esposte nelle rivendicazioni che seguono.
Una o pi? forme di attuazione si riferiscono a un circuito corrispondente.
Una o pi? forme di attuazione si riferiscono a un dispositivo di memorizzazione dati corrispondente (per esempio, un'unit? di memoria non volatile).
Le rivendicazioni sono una parte integrante dell'insegnamento tecnico qui fornito con riferimento alle forme di attuazione.
Una o pi? forme di attuazione facilitano l'esecuzione di una fase di pre-carica rapida della bitline, in particolare nel caso di array di memoria di dimensioni considerevoli.
Una o pi? forme di attuazione facilitano il livellamento dei picchi di consumo di corrente durante la pre-carica rapida.
Una o pi? forme di attuazione facilitano la riduzione dei picchi di consumo di corrente.
Una o pi? forme di attuazione sfruttano la condivisione della carica tra una capacit? di accumulo di polarizzazione e le capacit? nella bitline; ci? facilita la riduzione dell'utilizzo della circuiteria di alimentazione.
Una o pi? forme di attuazione facilitano il ripristino lento della carica dei condensatori di bitline tra le fasi di pre-carica e le fasi di lettura.
Una o pi? forme di attuazione facilitano una implementazione semplice con un dimensionamento ridotto della linea di alimentazione.
Breve descrizione delle diverse viste dei disegni Una o pi? forme di attuazione verranno ora descritte, solo a titolo di esempio non limitante, con riferimento alle figure allegate, in cui:
la Figura 1 ? un diagramma esemplificativo dei principi alla base del funzionamento degli amplificatori di rilevamento,
la Figura 2 ? un diagramma esemplificativo di un amplificatore di rilevamento,
la Figura 3 ? un diagramma circuitale esemplificativo di un circuito di pre-carica in un amplificatore di rilevamento,
la Figura 4 ? un diagramma temporale esemplificativo di possibili comportamenti temporali di segnali che possono essere presenti in una o pi? forme di attuazione, e
le Figure 5 e 6 sono schemi circuitali di forme di attuazione alternative.
Descrizione dettagliata delle forme di attuazione esemplificative
Nella descrizione che segue, sono illustrati uno o pi? dettagli specifici allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione secondo questa descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? degli specifici dettagli, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture, materiali o operazioni note non sono illustrate o descritte in dettaglio in modo che vari aspetti delle forme di attuazione non saranno offuscati.
Il riferimento a "una forma di attuazione" o "una sola forma di attuazione" nel quadro della presente descrizione ? inteso a indicare che una particolare configurazione, struttura, o caratteristica descritta in relazione alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, frasi come "in una forma di attuazione", "in una sola forma di attuazione" che possono essere presenti in uno o pi? punti della presente descrizione non si riferiscono necessariamente a una stessa e unica forma di attuazione.
Inoltre, particolari funzionalit?, strutture, o caratteristiche possono essere combinate in qualsiasi modo adeguato in una o pi? forme di attuazione.
I disegni sono in forma semplificata e non sono in una scala precisa.
In tutte le figure qui allegate, parti o elementi simili sono indicati con riferimenti/numeri simili e una descrizione corrispondente non verr? ripetuta per brevit?.
I riferimenti qui utilizzati sono forniti solo per comodit? e quindi non definiscono l'estensione di protezione o la portata delle forme di attuazione.
La Figura 1 ? una rappresentazione esemplificativa di un blocco di circuito di memoria 10 che comprende un array di celle di memoria MC1,?,MCx,?,MCN (per esempio, basate su MOSFET).
Ogni cella di memoria presenta un percorso corrente tra un primo nodo e un secondo nodo.
I primi nodi delle celle di memoria MC1,?,MCx,?,MCN sono configurati per essere accoppiati selettivamente (per esempio, tramite un primo insieme di interruttori S1, Si, SK) a un rispettivo primo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK.
I secondi nodi delle celle di memoria MC1,?,MCx,?,MCN sono configurati per essere accoppiati selettivamente (per esempio, tramite un secondo insieme di rispettivi interruttori S1, Si, SK) a un secondo insieme di rami di bitline BL_DW1, BL_DWi, BL_DWK.
Ogni cella di memoria (si veda, per esempio, la cella a gate mobile MC1) ? configurata per memorizzare dati in cui ? possibile accedere (o leggere) o modificare (o scrivere) accoppiando selettivamente il primo e il secondo nodo ai rispettivi rami di bitline BL_UP1, BL_DW1 nel primo e nel secondo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK.
Come illustrata nella Figura 1, la circuiteria di amplificatore di rilevamento 12 ? accoppiata all?array di celle di memoria MC1, MCx, MCN tramite il primo e il secondo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK; la circuiteria di amplificatore di rilevamento 12 ? configurata per rilevare o individuare dati memorizzati da una cella di memoria selezionata per la lettura (per esempio, MC1).
Come illustrata nella Figura 1, la circuiteria di precarica 14 ? accoppiata alle bitline BL tramite la circuiteria di amplificatore di rilevamento 12 (per esempio, tramite un bypass in esso); il circuito di pre-carica 14 ? configurato per caricare il primo e/o il secondo array di bitline BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK caricandovi una certa carica elettrica, per esempio prima che venga eseguita un'operazione di lettura su una cella di memoria selezionata (per esempio, MC1).
Come esemplificato nella Figura 1, la cella di memoria selezionata in lettura (per esempio, MC1) viene selezionata tramite l'attivazione di almeno un rispettivo interruttore (per esempio, S1) accoppiato con essa.
Per esempio, in risposta all'attivazione di interruttori come S1, per esempio, la cella di memoria MC1 selezionata per essere letta produce una corrente IDATA che rimuove parte della carica dQ immagazzinata sul primo insieme pre-caricato di bitline BL_UP1, BL_UPi BL_UPK.
Per semplicit?, gli array sono qui discussi facendo riferimento a un array lineare di celle di memoria MC1,?,MCx,?,MCN,.
Sar? d'altronde apprezzato che questa rappresentazione ? puramente esemplificativa e in nessun modo limitativa: le forme di attuazione si applicano mutatis mutandis teoricamente a qualsiasi altra disposizione di array di celle di memoria MC1,?,MCx,?,MCN, per esempio, array planari.
La rappresentazione della Figura 1 mostra che ammassare un numero crescente di celle MC1,?,MCx,?,MCN in circuiti di memoria come il circuito 10 porta a un accesso sempre pi? condiviso alle bitline nel primo insieme di bitline e nel secondo insieme di bitline.
Queste linee presentano una capacit? parassita CBL che pu? essere relativamente grande (per esempio, fino ad alcuni picoFarad, con 1 picoFarad = 1pF = 10<-12 >Farad) se confrontata, per esempio, con la capacit? di altri componenti nella memoria 10.
Come esemplificato nella Figura 1, in presenza di una capacit? di bitline CBL crescente, un'oscillazione di tensione di bitline dVBL causata dalla rimozione di una carica dQ dal ramo di bitline BL (per esempio, dVBL = dQ/CBL) pu? essere relativamente piccola.
La circuiteria di amplificatore di rilevamento 12 come esemplificata nella Figura 1 ? configurata per tradurre una tale variazione di tensione dVBL in un segnale logico amplificato DOUT che pu? essere ulteriormente elaborato (per esempio, tramite logica digitale 20).
Come esemplificato nella Figura 1, il blocco di circuito di memoria 10 pu? essere incorporato in un dispositivo elettronico 100, ad esempio un dispositivo microcontrollore 100 con la memoria 10 che funge da memoria non volatile (in breve, NVM, "Non-Volatile Memory") per la memorizzazione di codice, per esempio.
Come esemplificato nella Figura 1, il dispositivo elettronico 100 comprende un'unit? di elaborazione 20, ad esempio un microprocessore. L'unit? di elaborazione 20 ? configurata per essere accoppiata alla memoria 10 per fornire segnali di controllo per pilotare (in modo sincronizzato sulla base di un segnale di clock CK, per esempio) la circuiteria di amplificatore di rilevamento 12 per leggere/scrivere dati memorizzati nelle celle di memoria MC1,?,MCx,?, MCN, come discusso nel seguito.
Come esemplificata nella Figura 1, l'unit? di elaborazione 20 ? inoltre configurata per ricevere segnali di lettura e segnali di programma scritti nelle celle di memoria MC1,?,MCx,?, MCN della memoria 10.
Come esemplificata nella Figura 1, un'unit? di interfaccia di ingresso/uscita (in breve, I/O) 30, ? accoppiata all'unit? di elaborazione 20 ed ? configurata in modo da innescare la comunicazione del dispositivo elettronico 100 con il mondo esterno, per esempio con sistemi periferici esterni.
Come esemplificato nella Figura 2, un circuito amplificatore di rilevamento con latch come indicato nel documento US 10573382 B2 (assegnato allo stesso assegnatario della presente domanda) ? adatto per l'impiego come circuiteria di amplificatore di rilevamento 12 in una o pi? forme di attuazione.
Come esemplificato nella Figura 2, la circuiteria di amplificatore di rilevamento 12 ? accoppiata alla capacit? equivalente CBL delle bitline tramite decodificatori 16 configurati per selezionare una determinata cella di memoria (per esempio, MC1) nell?array di celle di memoria MC1, ?, MCx, ?, MCN. La selezione di celle di memoria (per esempio, M1) tramite i decodificatori 16 pu? avvenire in un modo di per s? noto agli esperti nel settore, di modo che non verr? fornita una discussione dettagliata per motivi di brevit?.
Inoltre, una o pi? forme di attuazione sono discusse nel seguito principalmente per quanto riguarda il circuito di amplificatore di rilevamento con latch 12 della Figura 2. Resta peraltro inteso che una tale architettura circuitale ? puramente esemplificativa e in nessun modo limitativa.
Vari tipi di amplificatori di rilevamento possono essere utilizzati nelle forme di attuazione, in quanto questi sono configurati per funzionare eventualmente con bitline BL polarizzate a una tensione desiderata VBIAS_SUPPLY durante una fase di rilevamento in modo discontinuo (cio? non durante un'intera fase di rilevamento, ma anche durante porzioni di una fase di rilevamento).
Un amplificatore di rilevamento come esemplificato nella Figura 2 presenta una struttura differenziale che comprende:
una prima porzione di circuito i cui nodi sono indicati dal suffisso "UP" e sono configurati per essere accoppiati al primo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK e una seconda porzione di circuito i cui nodi sono indicati dal suffisso "DW" e sono configurati per essere accoppiati al secondo insieme di rami di bitline BL_DW1, BL_DWi, BL_DWK.
Come esemplificato nella Figura 2, l'amplificatore di rilevamento 12 comprende almeno un nodo di alimentazione di tensione VBLBIAS configurato per ricevere un livello di alimentazione (per esempio, tensione) dal circuito di precarica 14, nonch? nodi di dati SAINUP, SAINDW comprendenti un primo nodo dati SAINUP e un secondo nodo dati SAINDW.
Come esemplificato nella Figura 2, il primo nodo dati SAINUP ? configurato per essere accoppiato a un primo ramo (per esempio, BL_UP1) del primo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK e il secondo nodo dati SAINDW ? configurato per essere accoppiato a un primo ramo (per esempio, BL_UP1) del primo insieme di rami di bitline BL_UP1, BL_UPi, BL_UPK .
Come esemplificato nella Figura 2, uno dei nodi dati (per esempio, SAINUP) ? configurato per rilevare la variazione di tensione (per esempio, dVBL) nel rispettivo ramo di bitline (per esempio, primo BL_UP1) a causa della lettura della cella di memoria (per esempio, MC1), mentre l'altro nodo dati (per esempio, SAINDW) ? configurato per rilevare un segnale (di tensione) di riferimento VISENSE, l'amplificatore di rilevamento 12 configurato per eseguire un confronto tra la variazione di tensione rilevata (per esempio, dVBL) e il segnale di riferimento VISENSE.
Come esemplificato nella Figura 2, un insieme di interruttori MUP, MDW ? interposto nel nodo di alimentazione VBLBIAS.
Come illustrato, tale insieme di interruttori MUP, MDW comprende:
i) un primo transistore di commutazione MUP che presenta un percorso di corrente attraverso di esso tra un primo nodo accoppiato al nodo di alimentazione VBLBIAS e il primo nodo dati SAINUP dell'amplificatore di rilevamento 12; il primo transistore di commutazione MUP presenta un nodo di controllo PRECH configurato per accoppiare selettivamente la capacit? di bitline CBL al nodo di alimentazione VBLBIAS, tramite il primo nodo dati SAINUP, sulla base di un primo segnale di controllo PRECH (fornito dall'unit? processore 20, per esempio) ricevuto al nodo di controllo PRECH, e
ii) un secondo transistore di commutazione MDW che presenta un percorso di corrente attraverso di esso tra un rispettivo primo nodo accoppiato al nodo di alimentazione VBLBIAS e il secondo nodo dati SAINDW dell'amplificatore di rilevamento 12; il secondo transistore di commutazione MDW presenta un nodo di controllo PRECH configurato per accoppiare selettivamente la capacit? di bitline CBL al nodo di alimentazione VBLBIAS, tramite il secondo nodo dati SAINDW, sulla base di un primo segnale di controllo PRECH (fornito dall'unit? processore 20, per esempio) ricevuto al nodo di controllo PRECH.
Per esempio, durante il funzionamento di una disposizione come esemplificata nella Figura 2:
il primo interruttore MUP e il secondo interruttore MDW sono configurati per essere pilotati in un primo stato (per esempio, chiuso o conduttivo) sulla base del primo segnale di controllo PRECH avente un primo segnale (per esempio, "1" o "alto"), in modo che i rispettivi percorsi di flusso di corrente siano resi conduttivi e abbiano una corrente IPRECH che scorre attraverso di essi durante il primo stato, e il primo interruttore MUP e il secondo interruttore MDW sono configurati per essere pilotati in un secondo stato (per esempio, aperto o non conduttivo) sulla base del primo segnale di controllo PRECH avente un secondo segnale (per esempio, "1" o "alto"), in modo che i rispettivi percorsi di flusso di corrente siano resi non conduttivi durante il secondo stato.
Come esemplificato nella Figura 2, quando il primo e il secondo interruttore MUP, MDW sono nel primo stato, chiuso o conduttivo, l'alimentazione ? accoppiata ai rami di bitline BL_UP, BL_DW delle bitline BL, in modo che la capacit? di bitline CBL possa essere caricata durante la fase di precarica, come discussa nel seguito.
Come esemplificato nella Figura 2 (e in un modo di per s? noto agli esperti nel settore) l'amplificatore di rilevamento 12 pu? essere configurato per eseguire una elaborazione di amplificazione di rilevamento dei segnali ricevuti al primo e al secondo nodo dati sulla base di un segnale di "abilitazione" SAEN asserito con un primo valore (per esempio, "0" o "basso").
Un circuito di pre-carica 12 come esemplificato nella Figura 3 comprende un primo interruttore M14, per esempio, un transistore MOSFET a canale p, che presenta un nodo di controllo PREPRECH e un percorso di corrente attraverso di esso tra un nodo di alimentazione VDD (per esempio, a un livello di tensione di polarizzazione VDD fornito tramite una circuiteria di alimentazione non visibile nella Figura, per esempio) e un secondo nodo VBLBIAS: il percorso di corrente comprende una resistenza R (per esempio, un resistore esterno o la resistenza interna del transistore M14), il transistore M14 configurato per fornire selettivamente un flusso di corrente attraverso la resistenza R sulla base di un secondo segnale di controllo PREPRECH (fornito dal microprocessore, per esempio) ricevuto al rispettivo nodo di controllo.
Un circuito di pre-carica 12 come esemplificato nella Figura 3 comprende inoltre una capacit? di accumulo CBLBIAS accoppiata al secondo nodo VBLBIAS del transistore M14 e configurata per essere caricata alternativamente tramite la corrente che scorre nel transistore M14 o scaricata quando accoppiata alla capacit? di bitline CBL, come discussa nel seguito.
Per esempio, durante il funzionamento di una disposizione come esemplificata nella Figura 3:
il transistore M14 ? configurato per essere pilotato in un primo stato (per esempio, chiuso o conduttivo) sulla base del primo segnale di controllo PREPRECH avente un primo segnale (per esempio, "0" o "basso"), il percorso di flusso di corrente attraverso di esso configurato per essere reso conduttivo e avente una corrente IPREPRECH che scorre attraverso di esso durante il primo stato,
il transistore M14 ? configurato per essere pilotato in un secondo stato (per esempio, aperto o non conduttivo) sulla base del primo segnale di controllo PREPRECH avente un secondo segnale (per esempio, "1" o "alto"), il percorso di flusso di corrente attraverso di esso configurato per essere reso non conduttivo durante il secondo stato.
Come esemplificato nelle figure 2 e 3, il nodo di alimentazione di bitline VBLBIAS dell'amplificatore di rilevamento 12 ? configurato per essere accoppiato al nodo di alimentazione di tensione VBLBIAS interposto tra la capacit? di accumulo CBL e il transistore M14.
Per esempio, la capacit? di accumulo CBLBIAS ? configurata per immagazzinare una carica adeguata a precaricare le capacit? di bitline CBL (o almeno una frazione di essa, come discusso nel seguito con riferimento alla Figura 6) quando accoppiata a essa.
? stato osservato che il circuito di pre-carica 14 facilita la pre-carica della capacit? di bitline CBL senza produrre picchi di corrente che influenzano il circuito di alimentazione. Ci? ? dovuto alla condivisione di carica tra la capacit? di accumulo di polarizzazione reattiva CBLBIAS e la capacit? di bitline CBL, in modo che nessuna circuiteria di alimentazione sia accoppiata direttamente alle bitline CBL durante una fase di pre-carica, come discusso nel seguito.
La Figura 4 illustra un possibile diagramma temporale del primo PRECH e secondo PREPRECH segnale di controllo, nonch? il segnale di abilitazione SAEN e un segnale di uscita DOUT della circuiteria di amplificatore di rilevamento 12 in una o pi? forme di attuazione del procedimento di precaricamento della capacit? di bitline CBL secondo la presente divulgazione.
La Figura 4 illustra inoltre diagrammi temporali esemplificativi del comportamento della corrente IPRECH che scorre nel primo e nel secondo transistore MUP, MDW quando resi conduttivi e la corrente IPREPRECH che scorre nel percorso di flusso di corrente del transistore M14 quando reso conduttivo.
Come esemplificato nella Figura 4:
in una fase iniziale (per esempio, nell'istante di tempo iniziale t0), il segnale di abilitazione SAEN viene asserito con un valore (per esempio, "alto") che disabilita il rilevamento dei segnali di dati SAINUP, SAINDW; allo stesso tempo, il secondo segnale di controllo PREPRECH viene asserito a un primo stato (per esempio, "0" o "basso"); di conseguenza, il percorso di flusso di corrente del transistore di pre-carica M14 ? reso conduttivo e la capacit? di accumulo CBLBIAS ? accoppiata all'alimentazione VDD e (per esempio, lentamente) caricata; durante la carica della capacit? di accumulo CBLBIAS, il primo segnale di controllo PRECH ? anche nel secondo stato (per esempio, "0" o "basso"), in modo che i percorsi di flusso di corrente del primo MUP e del secondo MDW transistore di commutazione nell'amplificatore di rilevamento 12 siano resi non conduttivi e il nodo di alimentazione di tensione VBLBIAS del circuito di pre-carica 14 sia disaccoppiato dalla capacit? di bitline CBL;
in un primo istante di tempo t1, il secondo segnale di controllo PREPRECH viene asserito nel secondo stato (per esempio, "alto") in modo che l'alimentazione VDD sia disaccoppiata dalla capacit? di accumulo CBLBIAS; allo stesso tempo, il primo segnale di controllo PRECH rimane nel secondo stato in modo che gli interruttori MUP, MDW rimangano aperti e la tensione nel nodo di polarizzazione VBLBIAS diventi la tensione ai capi della capacit? di accumulo caricata CBLBIAS;
in un secondo istante di tempo t2, il segnale di abilitazione SAEIN viene asserito al primo valore (per esempio, "basso") in modo che il rilevamento ai nodi dati SAINUP, SAINDW dell'amplificatore di rilevamento 12 sia attivato; allo stesso tempo, il secondo segnale di controllo rimane asserito nel secondo stato (per esempio, "alto") in modo che il secondo transistore M14 rimanga non conduttivo e la linea di alimentazione VDD sia isolata dalla capacit? di accumulo CBLBIAS; allo stesso tempo, il primo segnale di controllo PRECH viene asserito nel primo stato (per esempio, "alto") in modo che i percorsi di corrente dei transistori MUP, MDW siano resi conduttivi e una corrente IPRECH fluisca in essi; di conseguenza, la capacit? CBLBIAS viene accoppiata alla/alle capacit? di bitline CBL che vengono rapidamente caricate (per esempio, in un intervallo di tempo di circa 2ns, con 1 ns = 1 nanosecondo = 10<-9 >secondi) come risultato del fatto che la carica accumulata nella capacit? di accumulo CBLBIAS ? condivisa con le capacit? di bitline CBL durante la fase di pre-carica PRECH.
Come esemplificato nella Figura 4, si pu? osservare un picco nel segnale IPRECH (immediatamente) dopo il secondo istante t2. Si noti che questo picco di corrente ? adeguatamente gestito dal componente reattivo CBLBIAS mentre ? disaccoppiato (per esempio, grazie a PREPRECH nello stato "alto") da qualsiasi circuiteria di alimentazione VDD, in modo che non influenzi o danneggi la linea di alimentazione VDD fornendo al contempo una pre-carica rapida ed efficace delle bitline CBL.
Come esemplificato nella Figura 4, per esempio:
in un terzo istante di tempo t3, la fase di pre-carica termina in risposta all'asserimento del primo segnale di controllo PRECH nel rispettivo secondo stato (per esempio, "basso") e al secondo segnale di controllo PREPRECH che viene anch'esso commutato e asserito nel rispettivo primo stato (per esempio, "basso"); ci? comporta rendere non conduttivo il percorso di flusso di corrente del primo e secondo transistore MUP, MDW dell'amplificatore di rilevamento 12 e rendere conduttivo il percorso di flusso di corrente del rispettivo transistore del circuito di pre-carica M14.
Come esemplificato nella Figura 4, (appena) dopo il terzo istante t3, una corrente non nulla IPREPRECH inizia a scorrere nella resistenza R del circuito di pre-carica M14 per reintegrare la carica precedentemente immagazzinata nella capacit? di accumulo CBLBIAS, consumata per precaricare la capacit? di bitline CBL nella precedente fase di pre-carica da t2 a t3.
Nell'esempio della Figura 4, per esempio:
in un quarto istante di tempo t4, un segnale di uscita DOUT ? asserito come risultato dell'elaborazione dell'amplificatore di rilevamento 12 eseguita sui segnali di dati rilevati SAINUP, SAINDW, in un modo di per s? noto, in un quinto istante di tempo t5, la capacit? di accumulo CBLBIAS ha quasi completato il ripristino della carica, per esempio allo stesso livello che essa aveva all'istante di tempo iniziale t0, in modo che possa avvenire una nuova fase di pre-carica come discussa in precedenza rispetto all'intervallo di tempo da t0 a t3.
Come esemplificato nelle figure 5 e 6, un blocco di circuito di memoria 10 comprende una pluralit? di array di celle di memoria accoppiate a bitline comuni che presentano rispettive capacit? di bitline CBLa, CBLb e ciascuna accoppiata a un rispettivo amplificatore di rilevamento 12a, 12b.
Per esempio, l'amplificatore di rilevamento 12 esemplificato nella Figura 2 ? configurato per leggere wordline con K=79 bit, ciascuna selezionata asserendo al livello "alto" un solo segnale di segnale di controllo (per esempio YO_UPj e YO_DWj per selezionare K bitline e il WL_UPx per selezionare le K celle di bit di tali K bitline nella riga x) e un bit di riferimento VISENSE, in un modo di per s? noto.
Di conseguenza, durante la fase di pre-carica t2-t3 come esemplificata nella Figura 4, viene caricato un totale di 79 UP e 79 DW capacit? di bitline equivalenti CBL.
In un caso esemplificativo in cui il circuito di precarica 14 come esemplificato nella Figura 3 ? accoppiato al circuito di amplificatore di rilevamento esemplificato nella Figura 2, il livello di tensione di alimentazione nel secondo nodo VBLBIAS pu? essere calcolato come:
dove CBL ? la capacit? equivalente della bitline BL. Come esemplificato nella Figura 5, un singolo circuito di pre-carica 14 comprendente una capacit? di accumulo CBLBIAS pu? essere accoppiato a ciascun amplificatore di rilevamento nella pluralit? di amplificatori di rilevamento 12a, 12b per fornire a essi la tensione di polarizzazione VBLBIAS.
Nell'esempio considerato, una metallizzazione dedicata 140 pu? essere progettata al fine di sostenere i valori di picco di corrente (per esempio, circa 500 mA) nell'accoppiamento di questa capacit? di accumulo relativamente grande CBLBIAS alle capacit? di bitline CBLa, CBLb.
In un caso alternativo come esemplificato nella Figura 6, la memoria 10 comprende una pluralit? di circuiti di precarica 14a, 14b e una pluralit? di circuiti amplificatori di rilevamento 12a, 12b, in cui ogni bitline (per esempio, CBLa) presenta un rispettivo amplificatore di rilevamento (per esempio, 12a) e un rispettivo circuito di pre-carica (per esempio, 14a) accoppiato a essa, il rispettivo circuito di pre-carica presentando una capacit? di accumulo configurata per fornire una frazione del valore totale di capacit? di accumulo utilizzato per caricare tutte le capacit? di bitline CBLa, CBLb.
In un caso esemplificativo in cui la pluralit? di bitline CBLa, CBLb presenta una capacit? equivalente totale circa il doppio di settantanove volte una singola capacit? di bitline CBL (2?79?CBL) e ogni circuito amplificatore di rilevamento 12a, 12b comprende un amplificatore di rilevamento 12 come esemplificato in Figura 2, ogni circuito di pre-carica della pluralit? di circuiti di pre-carica 12a, 12b pu? essere dotato di una capacit? di accumulo CBLBIAS' che ? una frazione della singola capacit? di accumulo CBLBIAS utilizzata nella disposizione esemplificata nella Figura 5, per esempio CBLBIAS'=CBLBIAS/79.
Come esemplificata nella Figura 6, questa disposizione pu? ridurre un valore di picco di corrente (per esempio, da 500 mA a 6,3 mA) e rendere pi? gestibile con mezzi di connessione elettrica relativamente semplici fornire correnti adatte a caricare le capacit? di bitline CBLa, CBLb tramite i rispettivi circuiti di pre-carica 12a, 12b.
Si comprender? d'altronde che le varie singole opzioni di implementazione esemplificate in tutte le figure che accompagnano questa descrizione non sono necessariamente destinate ad essere adottate nelle stesse combinazioni esemplificate nelle figure. Una o pi? forme di attuazione possono quindi adottare queste opzioni (d'altronde non imperative) singolarmente e/o in combinazioni diverse rispetto alla combinazione esemplificata nelle figure allegate.
Senza pregiudizio per i principi sottostanti, i dettagli e le forme di attuazione possono variare, anche in modo significativo, rispetto a quanto ? stato descritto in precedenza solo a titolo di esempio, senza allontanarsi dall'estensione di protezione. L'estensione di protezione ? determinata dalle rivendicazioni allegate.
Claims (10)
1. Procedimento, comprendente:
accedere (12; 12a, 12b) a celle di memoria in un array di celle di memoria (MC1, MCx, MCN) che immagazzinano rispettivi segnali di dati (IDATA), in cui celle di memoria (MC1) nell?array di celle di memoria (MC1, MCx, MCN) presentano un primo nodo selettivamente accoppiabile (S1) a rispettivi rami di bitline in un primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e un secondo nodo (S1) selettivamente accoppiabile a rispettivi rami di bitline in un secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK),
in cui il primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e il secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK) forniscono almeno una capacit? di bitline (CBL; CBLa, CBLb) configurata per immagazzinare un livello di carica di polarizzazione in risposta all'essere caricata,
in cui il procedimento comprende:
fornire una capacit? di accesso (CBLBIAS) riferita a massa (GND) e applicare (M14, PRECH, t0) a essa un livello di tensione di polarizzazione (VDD), in cui un corrispondente livello di carica di polarizzazione ? caricato sulla capacit? di accesso (CBLBIAS),
interrompere (M14, PREPRECH, t1) l'applicazione di detto livello di tensione di polarizzazione (VDD) alla capacit? di accesso (CBLBIAS),
accoppiare (MUP, MDW, PRECH, t2) la capacit? di accesso (CBLBIAS; CBLBIAS') al primo insieme di bitline (BL_UP1, BL_UPi, BL_UPK) e al secondo insieme di bitline (BL_DW1, BL_UPi, BL_UPK),
caricare (t2, t3) la almeno una capacit? di bitline (CBL; CBLa, CBLb) a detto livello di carica di polarizzazione, disaccoppiare (MUP, MDW, PRECH, t3) la capacit? di accesso (CBLBIAS; CBLBIAS') dalla almeno una capacit? di bitline (CBL; CBLa, CBLb),
selezionare (16) almeno una cella di memoria (MC1) nell?array di celle di memoria (MC1, MCx, MCN) e accoppiare (PRECH, SAEN, S1) il primo nodo della cella di memoria selezionata (MC1) al rispettivo ramo di bitline (BL_UP1) nel primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e il secondo nodo della cella di memoria selezionata (MC1) alla rispettiva bitline (BL_DW1) nel secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK) e
rilevare (12; 12a, 12b) una variazione del livello di carica immagazzinata nella capacit? di bitline (CBL; CBLa, CBLb) rispetto a detto livello di carica di polarizzazione, in cui detta variazione del livello di carica ? indicativa del segnale di dati (IDATA) memorizzato nella cella di memoria selezionata (MC1).
2. Procedimento secondo la rivendicazione 1, in cui l?array di celle di memoria (MC1, MCi, MCN) ? un array planare comprendente una pluralit? di rami di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) che forniscono rispettive capacit? di bitline (CBLa, CBLb) configurate per immagazzinare su di esse rispettivi livelli di polarizzazione di carica.
3. Procedimento secondo la rivendicazione 2, comprendente:
accoppiare (MUP, MDW, PRECH, t2) la capacit? di accesso caricata (CBLBIAS) alla pluralit? di rami di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente conduttivo (PRECH) almeno un percorso di flusso di corrente (120) tra un primo nodo di capacit? (VBLBIAS) e la pluralit? di rami di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK),
caricare (t2, t3) la pluralit? di capacit? di bitline (CBL; CBLa, CBLb) ai rispettivi livelli di carica di polarizzazione tramite una corrente di polarizzazione (IPRECH) che scorre attraverso detto almeno un percorso di flusso di corrente (120),
disaccoppiare (MUP, MDW, PRECH, t3) la capacit? di accesso (CBLBIAS) dalla pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente non conduttivo (PRECH) l?almeno un percorso di flusso di corrente (120) tra detto primo nodo di condensatore (VBLBIAS) e le capacit? di bitline (CBL; CBLa, CBLb) della pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK).
4. Procedimento secondo la rivendicazione 2, in cui il procedimento comprende:
fornire una pluralit? di condensatori (CBLBIAS') ciascuno avente una capacit? pari a una rispettiva frazione di detta capacit? di accesso (CBLBIAS) riferita a massa (GND), e
applicare (14a, 14b, t0) un livello di tensione di polarizzazione (VDD) alla pluralit? dei condensatori (CBLBIAS'), caricando una rispettiva carica sulla pluralit? di condensatori (CBLBIAS'),
interrompere (14a, 14b, t1) l'applicazione di detto livello di tensione di polarizzazione (VDD) alla pluralit? di condensatori (CBLBIAS'),
accoppiare (12a, 12b t2) la capacit? caricata (CBLBIAS) alla pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente conduttiva (PRECH) una pluralit? di percorsi di flusso di corrente tra la pluralit? di condensatori (CBLBIAS') e la pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) e caricare (t2, t3) la pluralit? di capacit? di bitline (CBLa, CBLb) ai rispettivi livelli di carica di polarizzazione tramite correnti che scorrono attraverso detta pluralit? di percorsi di flusso di corrente, in cui dette correnti sono una frazione di detta corrente di polarizzazione (IPRECH), e disaccoppiare (MUP, MDW, PRECH, t3) la pluralit? di capacit? (CBLBIAS') dalla pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente non conduttiva (PRECH) la pluralit? di percorsi di flusso di corrente tra la pluralit? di condensatori (CBLBIAS') e la pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK).
5. Procedimento secondo la rivendicazione 3 o la rivendicazione 4, comprendente inoltre:
selezionare (16) una pluralit? di celle di memoria (MC1, MCN) nell?array di celle di memoria (MC1, MCi, MCN) e accoppiare (PRECH, SAEN, S1) un primo e un secondo nodo della pluralit? selezionata di celle di memoria a rispettive bitline in detta pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK), e
rilevare (12a, 12b) una pluralit? di variazioni dei livelli di carica immagazzinati nelle rispettive capacit? di bitline (CBL; CBLa, CBLb) di detta pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rispetto a detti rispettivi livelli di carica di polarizzazione, in cui detta pluralit? di variazioni dei livelli di carica sono indicativi di segnali di dati (IDATA) memorizzati nella pluralit? selezionata di celle di memoria (MC1, MCN).
6. Circuito (12, 14), comprendente:
una circuiteria di amplificatore di rilevamento (12; 12a, 12b) configurata per accedere (12; 12a, 12b) a celle di memoria in un array di celle di memoria (MC1, MCx, MCN) che memorizzano rispettivi segnali di dati (IDATA), in cui le celle di memoria (MC1) nell?array di celle di memoria (MC1, MCx, MCN) presentano un primo nodo selettivamente accoppiabile (S1) a rispettivi rami di bitline in un primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e un secondo nodo (S1) selettivamente accoppiabile a rispettivi rami di bitline in un secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK), in cui il primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e il secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK) forniscono almeno una capacit? di bitline (CBL; CBLa, CBLb) configurata per immagazzinare un livello di carica di polarizzazione in risposta all'essere caricata,
in cui la circuiteria di amplificatore di rilevamento (12, 12a, 12b) ? inoltre configurata per:
selezionare (16) almeno una cella di memoria (MC1) nella array di celle di memoria (MC1, MCx, MCN) e accoppiare (PRECH, SAEN, S1) il primo nodo della cella di memoria selezionata (MC1) al rispettivo ramo di bitline (BL_UP1) nel primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e il secondo nodo della cella di memoria selezionata (MC1) alla rispettiva bitline (BL_DW1) nel secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK) e
rilevare (12; 12a, 12b) una variazione del livello di carica immagazzinata nella capacit? di bitline (CBL; CBLa, CBLb) rispetto a detto livello di carica di polarizzazione, in cui detta variazione del livello di carica ? indicativa del segnale di dati (IDATA) memorizzato nella cella di memoria selezionata (MC1).
il circuito comprendendo inoltre:
una circuiteria di pre-carica (14; 14a, 14b) comprendente una capacit? (CBLBIAS) riferita a massa (GND) e una circuiteria di alimentazione (VDD) configurata per fornire un livello di tensione di polarizzazione (VDD), la capacit? (CBLBIAS) presentando un nodo (VBLBIAS) selettivamente accoppiabile (M14) alla circuiteria di alimentazione (VDD),
una circuiteria di controllo (20) accoppiata alla circuiteria di pre-carica (14, 14a, 14b) e configurata per pilotare la circuiteria di pre-carica (14, 14a, 14b) per: accoppiare la circuiteria di alimentazione (VDD) alla capacit? (CBLBIAS) e applicare (M14, PRECH, t0) a essa un livello di tensione di polarizzazione (VDD), in cui un corrispondente livello di carica di polarizzazione viene caricato sulla capacit? di accesso (CBLBIAS), interrompere (M14, PREPRECH, t1) l'applicazione di detto livello di tensione di polarizzazione (VDD) alla capacit? di accesso (CBLBIAS),
la circuiteria di controllo accoppiata inoltre alla circuiteria di amplificatore di rilevamento (12, 12a, 12b) e configurata inoltre per pilotare la circuiteria di amplificatore di rilevamento (12, 12a, 12b) per: accoppiare (MUP, MDW, PRECH, t2) la capacit? di accesso (CBLBIAS; CBLBIAS') al primo insieme di bitline (BL_UP1, BL_UPi, BL_UPK) e al secondo insieme di bitline (BL_DW1, BL_UPi, BL_UPK),
caricare (t2, t3) la almeno una capacit? di bitline (CBL; CBLa, CBLb) a detto livello di carica di polarizzazione, disaccoppiare (MUP, MDW, PRECH, t3) la capacit? di accesso (CBLBIAS; CBLBIAS') dalla almeno una capacit? di bitline (CBL; CBLa, CBLb).
7. Circuito secondo la rivendicazione 6, in cui l?array di celle di memoria (MC1, MCi, MCN) ? un array planare comprendente una pluralit? di rami di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) che forniscono rispettive capacit? di bitline (CBLa, CBLb) configurate per immagazzinare rispettivi livelli di carica di polarizzazione su di esse.
8. Procedimento secondo la rivendicazione 7, in cui la circuiteria di pre-carica (12a, 12b) comprende una pluralit? di condensatori (CBLBIAS') ciascuno avente una capacit? riferita a massa (GND) pari a una rispettiva frazione di detta capacit? di accesso (CBLBIAS), e
in cui il circuito di controllo ? configurato per pilotare la circuiteria di pre-carica (12a, 12b) per:
accoppiare la circuiteria di alimentazione (VDD) alla pluralit? di condensatori (CBLBIAS') e applicare (M14, PRECH, t0) a essa il livello di tensione di polarizzazione (VDD), caricando i condensatori nella pluralit? di condensatori (CBLBIAS') con una rispettiva frazione di carica su di essi,
interrompere (14a, 14b, PREPRECH, t1) l'applicazione di detto livello di tensione di polarizzazione (VDD) alla pluralit? di condensatori (CBLBIAS'),
in cui il circuito di controllo ? configurato per pilotare la circuiteria di amplificatore di rilevamento (12a, 12b) per:
accoppiare (14a, 14b, t2) condensatori nella pluralit? dei condensatori (CBLBIAS') a bitline nella pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente conduttiva (PRECH) una pluralit? di percorsi di flusso di corrente tra la pluralit? di condensatori (CBLBIAS') e la pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) e caricare (t2, t3) la pluralit? di capacit? di bitline (CBLa, CBLb) a rispettivi livelli di carica di polarizzazione tramite correnti che scorrono attraverso detta pluralit? di percorsi di flusso di corrente, in cui dette correnti sono una frazione di detta corrente di polarizzazione (IPRECH),
disaccoppiare (MUP, MDW, PRECH, t3) la pluralit? di condensatori (CBLBIAS') dalla pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rendendo selettivamente non conduttiva (PRECH) la pluralit? di percorsi di flusso di corrente tra la pluralit? di condensatori (CBLBIAS') e la pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK).
9. Circuito secondo la rivendicazione 7 o la rivendicazione 8, in cui la circuiteria di controllo (20) ? inoltre configurata per pilotare la circuiteria di amplificatore di rilevamento (12, 12a, 12b) per:
selezionare (16) una pluralit? di celle di memoria (MC1, MCN) nell?array di celle di memoria (MC1, MCi, MCN) e accoppiare (PRECH, SAEN, S1) un primo e un secondo nodo della pluralit? selezionata di celle di memoria (MC1, MCN) alle rispettive bitline (BL_UP1, BL_UPN, BL_DW1, BL_DWN) in detta pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) e
rilevare (12a, 12b) una pluralit? di variazioni dei livelli di carica immagazzinata nelle rispettive capacit? di bitline (CBL; CBLa, CBLb) di detta pluralit? di bitline (BL_UP1, BL_UPi, BL_UPK, BL_DW1, BL_DWi, BL_DWK) rispetto a detti rispettivi livelli di carica di polarizzazione, in cui detta pluralit? di variazioni dei livelli di carica ? indicativa di segnali di dati (IDATA) memorizzati nella pluralit? selezionata di celle di memoria (MC1, MCN).
10. Dispositivo di memorizzazione dati non volatile (10), comprendente:
un array di celle di memoria (MC1, MCi, MCN) comprendente celle di memoria configurate per memorizzare rispettivi segnali di dati (IDATA),
almeno una bitline (BL) comprendente un primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e un secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK) che forniscono almeno una capacit? di bitline (CBL; CBLa, CBLb) configurata per immagazzinare un livello di carica di polarizzazione su di essa in risposta all'essere caricata, in cui le celle di memoria (MC1) nell?array di celle di memoria (MC1, MCx, MCN) presentano un primo nodo selettivamente accoppiabile (S1) a rispettivi rami di bitline nel primo insieme di rami di bitline (BL_UP1, BL_UPi, BL_UPK) e presentano un secondo nodo selettivamente accoppiabile a rispettivi rami di bitline nel secondo insieme di rami di bitline (BL_DW1, BL_DWi, BL_DWK),
il circuito (12, 14) secondo una qualsiasi delle rivendicazioni 6 a 9, in cui detta circuiteria di amplificatore di rilevamento (12, 12a, 12b) ? configurata per accedere a quelle selezionate di dette celle di memoria nell?array di celle di memoria (MC1, MCi, MCN).
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