KR102458889B1 - 반도체 소자 및 반도체 로직 소자 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것이고, 본 발명의 실시 예를 따르는 반도체 소자는 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자는 제1 전극; 상기 제1 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀; 및 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제어 전압 게이트;를 포함하고, 상기 제어층은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 반도체 로직 소자에 관한 것이다.
최근 연구되고 있는 반도체 소자에는 자기 메모리 소자, 상변환 소자 등이 있으며, 그 중 하나인 자기 메모리 소자는 속도가 빠르고 작동전압이 낮은 데다 비휘발성 성질을 갖기 때문에 메모리 소자로서 이상적인 조건을 갖추고 있다. 일반적으로 자기 메모리 소자는 미국특허 제 5,699,293호에 개시되어 있는 바와 같이 1개의 자기저항 센서와 1개의 트랜지스터로 단위셀이 구성될 수 있다.
자기 메모리 소자의 기본 구조는 두 강자성 물질이 절연층에 의해서 분리되어 있는 자기터널접합 구조(제1 자성전극/절연체/제2 자성전극)를 포함한다. 이 소자의 저항이 두 자성체의 상대적인 자화 방향에 따라서 달라지는 자기 저항으로 정보를 저장한다. 두 자성층의 자화 방향 제어는 스핀 분극 전류로 제어가 가능하고, 이는 전자가 가지고 있는 각운동량이 자기 모멘트에 전달되어 토크를 발생시키는 스핀전달토크 (Spin transfer torque)라고 한다.
스핀전달토크로 자화 방향을 제어하기 위해서는 스핀 분극 전류가 자성물질 내로 통과를 해야 하지만, 최근 스핀전류를 발생시키는 중금속을 자성체와 인접하게 하여 수평 전류 인가로 자성체의 자화반전을 이루는 기술, 즉 스핀오빗토크(Spin orbit torque) 기술이 제안되었다 [US 8416618, Writable magnetic memory element, US 2014-0169088, Spin Hall magnetic apparatus, method and application, KR1266791, 면내전류와 전기장을 이용한 자기메모리 소자].
본 발명은 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮은 반도체 소자의 제공을 목적으로 한다.
또한, 고도의 집적화가 가능하여 반도체 소자의 성능 향상 및 제조 비용 감소한다.
또한, 각 셀의 자화 특성을 제조 후 변경함으로써 다양한 분야에 적용 가능하다.
또한, AND, OR, NAND, NOR 등의 논리 게이트를 구현할 수 있다.
본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자는 제1 전극; 상기 제1 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀; 및 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제어 전압 게이트;를 포함하고, 상기 제어층은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어되는 것을 특징으로 한다.
본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 제1 입력터미널 ; 상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀 및 제2 셀; 상기 제1 입력터미널 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 입력터미널 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널; 및 상기 제1 셀 및 제2 셀의 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널;을 포함하고, 상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
또한, 상기 제2 입력터미널에 인가되는 전압에 의해 제1 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨 및 상기 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 상이하고, 상기 각각의 제어층에 의해 상이하게 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 상이하게 제어되고, 상기 제1 셀 및 제2 셀의 각각의 자유 자성층의 자화방향에 따라 상기 출력터미널에서 출력되는 출력값 레벨이 제어될 수 있다.
또한, 상기 제1 입력터미널에 전류가 인가되고 상기 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력될 수 있다:
(a) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제1 레벨을 출력,
(b) 제1 셀의 자유 자성층의 자화방향이 제1 방향이고, 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제2 레벨을 출력,
(c) 제1 셀의 자유 자성층의 자화방향이 제2 방향이고, 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제2 레벨을 출력, 및
(d) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제3 레벨을 출력.
본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 입력 회로; 상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀 및 제2 셀; 및 상기 제1 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제1 입력터미널; 상기 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널; 및 상기 제1 전극 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 전극 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널;을 포함하고, 상기 입력 회로가 상기 제1 전극에 전류를 인가하는 경우, 상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
또한, 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압에 의해 상기 제1 셀 및 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 제어되고, 상기 제어층에 의해 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 제어될 수 있다.
또한, 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력함으로써 AND 또는 OR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력단에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력단에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력단에 제3 레벨의 출력값을 출력.
또한, 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력되는 NAND 또는 NOR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력단에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력단에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력단에 제3 레벨의 출력값을 출력.
본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 제1 입력터미널; 상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 상기 제1 전극 상에 배치된 자유 자성층, 상기 자유 자성층 상에 배치된 절연층, 상기 절연층 상에 배치된 제어층, 및 상기 제어층 상에 배치된 고정 자성층을 포함하는 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀; 상기 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널; 및 상기 제1 전극 및 셀을 통과한 전류에 의해 생성된 값이 출력되는 출력터미널;을 포함하고, 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
또한, 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 입력에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력됨에 따라 OR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제2 방향으로 유지 또는 변경되고, 상기 출력단에 제2 레벨의 출력값을 출력.
본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 제1 전극에 전류를 인가하는 제1 입력터미널; 상기 제1 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀; 상기 제1 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제1 전압 게이트; 상기 제1 셀을 통과한 전류를 인가받는 제2 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제2 셀; 상기 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 전압 게이트; 상기 제2 셀을 통해 출력되는 출력값을 출력하는 출력터미널; 및 상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 전극을 따라 흐르는 입력 회로; 및 상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 셀을 따라 흐르는 출력 회로;를 포함한다.
또한, 상기 제1 셀은 상기 제1 전압 게이트에 의해 인가되는 전압에 의해 상기 입력 회로를 따라 상기 제2 전극으로 인가되는 전류의 레벨을 제어할 수 있다.
또한, 상기 제2 셀의 자유 자성층의 자화방향은 상기 제1 셀의 자유 자성층의 자화방향에 따라 제어된 상기 제2 전극의 면내 전류 및 상기 제2 전압 게이트에 의해 인가되는 전압의 레벨에 의해 제어될 수 있다.
본 발명의 실시 예를 따르는 반도체 소자는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
또한, 고도의 집적화가 가능하여 반도체 소자의 성능 향상 및 제조 비용 감소의 효과가 있다.
또한, 각 셀의 자화 특성을 제조 후 변경함으로써 다양한 분야에 적용 가능하다.
또한, AND, OR, NAND, NOR 등의 논리 게이트를 구현할 수 있다.
도 1은 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 2는 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 3은 도 2의 반도체 소자의 제어층의 산화 시간에 따른 자기장에 대한 변칙 홀 효과의 변화를 도시한 것이다.
도 4는 도 2의 반도체 소자의 제어층의 산화 시간에 따른 수직 이방성 필드의 변화량(△Hk) 및 임계전류의 변화량(△Ic)의 변화를 도시한 것이다.
도 5는 도 2의 반도체 소자의 제어층의 산화 시간에 따른 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 6은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 7은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 8은 도 7의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력 값 및 이에 따른 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 9는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 10은 입력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 11은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 12는 도 11의 반도체 소자의 제1셀 및 제2셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 13은 도 11의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값, 입력회로에 의해 인가되는 전류에 의해 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 14는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 15는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 16은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 17은 도 16의 반도체 소자의 셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 18은 도 16의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값에 따른 출력터미널에서 측정된 값을 도시한 것이다.
도 19는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 20은 입력회로 및 출력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 2는 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 3은 도 2의 반도체 소자의 제어층의 산화 시간에 따른 자기장에 대한 변칙 홀 효과의 변화를 도시한 것이다.
도 4는 도 2의 반도체 소자의 제어층의 산화 시간에 따른 수직 이방성 필드의 변화량(△Hk) 및 임계전류의 변화량(△Ic)의 변화를 도시한 것이다.
도 5는 도 2의 반도체 소자의 제어층의 산화 시간에 따른 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 6은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 7은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 8은 도 7의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력 값 및 이에 따른 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 9는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 10은 입력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 11은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 12는 도 11의 반도체 소자의 제1셀 및 제2셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 13은 도 11의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값, 입력회로에 의해 인가되는 전류에 의해 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 14는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 15는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 16은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 17은 도 16의 반도체 소자의 셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 18은 도 16의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값에 따른 출력터미널에서 측정된 값을 도시한 것이다.
도 19는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 20은 입력회로 및 출력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(1000)는 제1 전극(1100); 상기 제1 전극 상에 배치되고, 절연층(1212) 및 제어층(1213)이 접합된 구조를 사이에 두고 자유 자성층(1211) 및 고정 자성층(1214)이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀(1210); 및 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제어 전압 게이트;를 포함하고, 상기 제어층은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어되는 것을 특징으로 한다.
상기 제1 전극(1100)은 상기 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀(1210)에 전류를 공급할 수 있으며, 구체적으로 상기 전류는 자성체의 자화 방향을 제어하는 스핀 분극 전류일 수 있다. 상기 제1 전극 상에 흐르는 전류에 의해 상기 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀(1210)의 전기적 또는 자기적 특성이 변경될 수 있다. 상기 제1 전극(1210)은 각 셀의 특성을 변화 시키므로, 반도체 소자에 있어서, 쓰기 선(write line)의 역할을 할 수 있다.
이때, 상기 자유 자성층(1211)은 자화 방향이 적층 방향에 수직 방향으로 정렬되어 수직 이방성 특성을 가질 수 있다. 또한, 상기 자유 자성층은 전기적 또는 자기적 특성, 특히 자화 방향이 상기 제1 전극 상에 흐르는 수평 전류에 의해 변할 수 있다.
상기 제1 전극(1100)은 전도성 물질을 포함할 수 있다. 보다 바람직하게, 상기 제1 전극은 중금속을 포함할 수 있다. 제1 전극이 중금속을 포함함으로써 상기 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀의 자유 자성층의 자화 방향 등의 자기적 특성을 변화시킬 수 있다. 이와 같이 스핀오빗토크를 이용하기 때문에 본 발명의 실시 예를 따르는 반도체 소자는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
상기 자유 자성층(1211)은 자화 방향 등의 자기적 특성의 변화가 가능한 자유 자성층으로, 상기 자유 자성층의 자기적 특성은 주위의 전기 및 자기 특성에 의해 변경될 수 있다. 또한, 제1 전극(1100)-자유 자성층(1211)의 적층면에 대하여 수직이방성을 가질 수 있다.
상기 자유 자성층(1211)은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
상기 제1 전극(1100)에 전류가 흐르는 경우라도 상기 자유 자성층(1211)의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 자유 자성층의 자기적 특성은 변하지 않는다. 상기 제1 전극에 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 자유 자성층의 자기적 특성이 변하게 되며, 이때의 전류 값을 자유 자성층의 임계전류라고 할 수 있다. 즉, 상기 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 자유 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 고정 자성층(1214)은 적층면에 대하여 수직한 방향의 자화 방향을 갖는 물질, 즉 수직이방성을 갖는 물질을 포함할 수 있다. 보다 구체적으로 상기 고정 자성층은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
또한, 상기 고정 자성층(1214)은 자성층 및 반강자성층을 포함할 수 있다. 또한, 상기 고정 자성층은 인공 반강자성층일 수 있다. 보다 구체적으로, 상기 고정 자성층은 자성층/전도층/자성층의 3층 구조의 인공 반강자성 구조일 수 있으며, 반강자성층은 이리듐(Ir), 백금(Pt), 철(Fe), 망간(Mn) 및 이들의 합금 또는 Ni, Co, Fe의 산화물 및 그 합금의 물질로 이루어지고, 인공 반강자성 구조는 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 이들의 합금으로 구성된 자성층과 루테늄(Ru), 구리(Cu), 백금(Pt), 탄탈륨(Ta), 티탄(Ti), 텅스텐(W) 등의 전도층으로 구성될 수 있다.
상기 고정 자성층(1214) 및 자유 자성층(1211) 사이에는 절연층(1212)이 배치될 수 있다. 상기 절연층(1212)은 고정 자성층과 자유 자성층 사이에서 전류의 흐름을 제한하는 역할을 한다.
상기 절연층(1212)은 특별히 제한되지 않지만, 산화알루미늄, 산화마그네슘, 산화탄탈 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
상기 자유 자성층(1211) 및 고정 자성층(1214)은 박막 증착을 위한 일반적인 공정, 예를 들면 원자층 증착(ALD), 화학 증착(CVD), 물리 증착(PVD)의 방법으로 형성할 수 있다. 각각의 두께는 수 nm 내지 수십 nm 일 수 있으며, 특별히 제한되지 않는다.
상기 제어층(1213)은 절연층과 접합된 구조인 것이 바람직할 수 있다. 상기 제어층은 절연층 또는 자유 자성층과 인접하여 배치될 수 있다.
상기 제어층(1213)은 산화물일 수 있고, 바람직하게 알루미늄 산화물(Aluminum Oxide, AlOx), 티타늄 산화물(Titanium Oxide, TiOx) 또는 탄탈륨 산화물(Tantalum Oxide, TaOx) 중 적어도 하나일 수 있으나, 이에 특별히 제한되는 것은 아니다.
상기 제어층(1213)의 산화 시간은 25초 내지 125초일 수 있다.
상기 제어층(1213)은 금속층을 형성한 후 산화하여 제조될 수 있다. 상기 산화 시간은 25초 내지 125초일 수 있다. 상기 제어층을 제조하는 공정 중 산화 시간을 조절함으로써 상기 제어층의 산화 정도를 조절할 수 있다. 상기 제어층의 산화 정도에 따라 자유 자성층의 자기 이방성이 변할 수 있다.
상기 제어 전압 게이트는 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가할 수 있고, 상기 제어층은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어될 수 있다.
이때, 상기 제어 전압 게이트에 인가되는 전압을 조절하는 제어 전압 게이트 스위치를 더 포함할 수 있다. 상기 제어 전압 게이트 스위치는 반도체에서 일반적으로 전압의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
상기 전압 게이트는 상기 자유 자성층(1211) 및 고정 자성층(1214) 사이에 전압을 인가하기 위한 구성으로써, 상기 고정자성층(1214)일 수 있으며, 상기 고정자성층(1214)에 연결된 제2 전극(1300)일 수 있다.
상기 제어 전압 게이트에 의해 인가되는 전압이 일정한 값을 넘는 경우 상기 자기터널접합을 포함하는 셀의 전기적 또는 자기적 특성이 변화될 수 있다.
상기 자기터널접합을 포함하는 셀(1210)은 제어 전압 게이트에 의해 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 전기적 또는 자기적 특성은 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 자기터널접합을 포함하는 셀(1210)에 전압을 인가하여 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다.
일 예로, 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층(1211) 및 절연층(1212) 계면의 전기 레벨을 제어할 수 있다. 이때, 상기 제어층(1213)은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층(1213)이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계전류값이 제어될 수 있다.
도 2는 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 2에서 기판(산화된 실리콘)-제1전극(Ta(5 nm))/자유자성층(Co32Fe48B20(CoFeB, 1 nm)/절연층(MgO, 1.6 nm)/제어층(AlOx(1.8 nm))의 구조로 반도체 소자를 제작하였고, 상기 제어층 상에 제2 전극으로 루테늄(Ru)을 증착하여 형성하였다.
상기 금속층은 작동 압력 0.4 Pa (3 mTorr)에서 d.c. 스퍼터링 방법으로 성장되었고, MgO 층은 RF 스퍼터링(150 W) 방법으로 MgO 타켓을 이용하여 1.33 Pa (10 mTorr)에서 증착되었다. AlOx는 1.5nm의 금속 Al 층을 증착하여 형성한 후, 4 Pa (30 mTorr)의 압력에서 30w의 파워로 다양한 산화 시간(tox)에 걸쳐서 O2 플라즈마에 노출시켰다. 또한, 수직 자기 이방성을 증진시키기 위해서, 250℃ 진공 조건에서 약 40분간 열처리를 수행하였다.
상기 제어층(1213)의 산화 시간을 25초 내지 125초로 조절하여, 상기 제어층의 산화시간에 따른 전압 극성에 따른 자기 이방성 의존성을 측정하였다.
도 3a 내지 도 3c는 도2의 반도체 소자의 제어층(1213)의 산화 시간에 따른 자기장에 대한 변칙 홀 효과의 변화를 도시한 것이다.
도 3a를 참조하면, 제어층(알루미늄 산화물)의 산화 시간이 25초 일 때, 면내 자기장(Bx)에 의해 감소되는 변칙 홀 효과의 기울기는 제어 전압 게이트에 의해 인가되는 전압이 마이너스(-20V)인 경우 보다 플러스(22V)인 경우 큰 것으로 관찰되었다. 도 3b를 참조하면, 제어층(알루미늄 산화물)의 산화 시간이 75초 일 때는 큰 차이가 없는 것으로 관찰되었다. 도 3c를 참조하면, 도 3a의 결과와는 반대로 제어층(알루미늄 산화물)의 산화 시간이 125초 일 때, 면내 자기장(Bx)에 의해 감소되는 변칙 홀 효과의 기울기는 제어 전압 게이트에 의해 인가되는 전압이 플러스(22V)인 경우 보다 마이너스(-20V)인 경우 큰 것으로 관찰되었다.
상기 결과를 통해 제어층(1213)의 산화 상태를 조절하여, 제어 전압 게이트를 통해 인가되는 전압에 의해 변칙 홀 효과의 극성이 반전될 수 있음을 확인하였다.
도 4는 도 2의 반도체 소자의 제어층(1213)의 산화 시간에 따른 수직 이방성 필드의 변화량(△Hk) 및 임계전류의 변화량(△Ic)의 변화를 도시한 것이다.
도 4를 참조하면, 75초의 산화시간(tox)을 기준으로 하여, 산화 시간이 75초를 초과하면 수직 이방성 필드(Hk, perpendicular anisotropy field)가 증가하고, 75초 미만으로 산화 시간이 감소하면 수직 이방성 필드가 감소하는 것을 알 수 있다. 또한, 75초의 산화시간(tox)을 기준으로 하여, 75초 초과로 산화 시간이 증가하면 자유 자성층의 자화 반전을 위한 임계전류(critical current)가 증가하고, 75초 미만으로 산화 시간이 감소하면 자유 자성층의 자화 반전을 위한 임계전류가 감소하는 것을 알 수 있다. 상기한 변화는 CoFeB/MgO 계면에서 제어층인 알루미늄 산화막의 산화 상태의 변화, 즉 산화시간의 변화에 따라 수직 자기 이방성의 변화에 의한 것일 수 있다.
도 5a 내지 도 5c는 도2의 반도체 소자의 제어층(1213)의 산화 시간에 따른 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 5a를 참조하면, 상기 제어층(1213)의 산화 시간이 25초일 때, 상기 제어 전압 게이트에 24V의 전압이 인가될 때 임계전류는 6.5mA이고, -24V의 전압이 인가될 때 임계전류는 8.8mA로 이보다 큰 것을 알 수 있다. 도 5b를 참조하면, 상기 제어층(1213)의 산화 시간이 75초이면, 상기 제어 전압 게이트에 인가되는 전압의 극성에 따른 임계전류 변화는 없는 것을 알 수 있다. 도 5c를 참조하면,상기 제어층(1213)의 산화 시간이 125초일 때는 상기 도 5a의 결과와는 반대로, -24V의 전압이 인가될 때 임계전류의 절대값(|IC|)은 +24V의 전압이 인가될 때 임계전류의 절대값보다 더 작은 것을 알 수 있다. 반면, 상기 제어층의 산화 시간이 75초일 때는 제어 전압 게이트의 극성의 변화에 따른 |IC|의 변화는 무시할 수 있는 수준이었다.
도 3 내지 도 5를 참조하면, 상기 제어층(1213)의 산화 시간이 75초인 경우, 외부전압에 큰 의존성이 없을 수 있다. 따라서, 상기 제어 전압 게이트에 의해 인가되는 전압의 극성 변화에 따른 임계 전류의 값의 차이가 작을 경우 상기 제어층을 정상 산화 제어층이라 지칭할 수 있다.
도 3 내지 도 5를 참조하면, 상기 제어층(1213)의 산화 시간이 25초인 경우, 상기 제어 전압 게이트에 인가되는 전압의 극성이 플러스(+)일 때 제어 전압 게이트에 인가되는 전압의 극성이 마이너스(-)인 경우 대비 임계 전류가 감소할 수 있고, 이러한 상태의 제어층을 저산화(under-oxidized) 제어층이라 지칭할 수 있다.
도 3 내지 도 5를 참조하면, 상기 제어층(1213)의 산화 시간이 125초인 경우,
상기 제어 전압 게이트에 인가되는 전압의 극성이 마이너스(-)일 때 제어 전압 게이트에 인가되는 전압의 극성이 플러스(+)인 경우 대비 임계 전류가 감소할 수 있고, 이러한 상태의 제어층을 과산화(over-oxidized) 제어층이라 지칭할 수 있다.
앞선 도 3 내지 도 5의 결과를 통해, 본 발명의 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자의 임계 전류는 제어 전압 게이트에 의해 효과적으로 조정될 수 있으며, 또한 제어층(1213)의 산화 상태에 의해 효과적으로 조정될 수 있음을 알 수 있다.
도 6은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(2000)를 도시한 것이다.
도 6을 참조하면, 본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자(2000)는 제1 위치 및 제2 위치를 포함하는 제1 전극(2100)에 전류를 인가하는 제1 입력터미널 ; 상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀(2210) 및 제2 셀(2220); 상기 제1 입력터미널 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 입력터미널 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널; 및 상기 제1 셀 및 제2 셀의 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널;을 포함하고, 상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
상기 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층은 앞서 설명한 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층에 관한 내용과 동일할 수 있다.
상기 출력값은 필요에 따라 로직 반도체 소자의 특정 위치 또는 특정 위치 사이에서 측정된 전류값, 저항값 및 전압값 중 어느 하나일 수 있다. 상기 출력값을 기 설정된 기준값과 비교하여 상기 기준값을 보다 큰 경우 디지털 1, 상기 기준값 보다 작은 경우 디지털 0으로 구분할 수 있다. 또는, 상기 출력값을 기 설정된 기준값과 비교하여 상기 기준값을 보다 큰 경우 디지털 0, 상기 기준값 보다 작은 경우 디지털 1로 구분할 수 있다. 이와 같이, 본 발명의 실시 예를 따르는 로직 반도체 소자는 2진법에 따른 정보 저장 및 읽기가 가능하다.
상기 본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 CMOS AND/OR 게이트, CMOS NAND/NOR 게이트, CMOS Inverter, CMOS SRAM 또는 CMOS Op-AMP 중 적어도 하나로 사용될 수 있다.
상기 제1 입력터미널은 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가할 수 있고, 인가되는 전류의 크기를 제어할 수 있다.
상기 제1 입력터미널에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하더라도, 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 자유 자성층의 자기적 특성은 변하지 않는다. 상기 제1 입력터미널에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 자유 자성층의 자기적 특성이 변하게 되며, 이때의 전류 값을 자유 자성층의 임계전류라고 할 수 있다. 즉, 상기 제1 입력터미널은 제1 위치 및 제2 위치를 포함하는 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 자유 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 제1 입력터미널에 인가되는 전류를 제어하는 전류제어 스위치를 더 포함할 수 있다. 상기 제1 입력터미널은 제1 전극의 일단에 연결된 전극일 수 있으며, 상기 전류제어 스위치는 반도체에서 일반적으로 전류의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
상기 자기터널접합을 포함하는 제1 셀 및 제2 셀은 상기 제1 입력터미널에 인가되는 전류의 크기에 의해 상기 제1 셀 및 제2 셀의 자유 자성층의 자화 방향이 변경될 수 있고, 상기 자기터널접합을 포함하는 제1 셀 및 제2 셀은 자화 방향 변경의 임계전류가 서로 다를 수 있다.
상기 자기터널접합을 포함하는 제1 셀의 제어층(2213) 및 제 2셀의 제어층(2223)은 정상 산화 제어층, 저산화 제어층 또는 과산화 제어층일 수 있다.
예를 들어, 상기 자기터널접합을 포함하는 제1 셀은 정상 산화 제어층을 포함할 수 있고, 상기 자기터널접합을 포함하는 제1 셀은 과산화 제어층을 포함할 수 있다. 또는, 상기 자기터널접합을 포함하는 제1 셀은 저산화 제어층을 포함할 수 있고, 상기 자기터널접합을 포함하는 제1 셀은 과산화 제어층을 포함할 수 있다.
상기 제2 입력터미널은 상기 제1셀 및 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가할 수 있고, 상기 제어층은 상기 제2 입력터미널에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어될 수 있다.
상기 제2 입력터미널에 인가되는 전압를 제어하는 전압제어 스위치를 더 포함할 수 있다. 상기 제2 입력터미널은 제2 전극의 일단에 연결된 전극일 수 있으며, 상기 전압제어 스위치는 반도체에서 일반적으로 전압의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
상기 제2 입력터미널은 상기 제1셀 및 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하기 위한 구성으로써, 상기 고정자성층일 수 있으며, 상기 고정자성층에 연결된 전극일 수 있다.
상기 자기터널접합을 포함하는 제1 셀(2210) 및 제2 셀(2220)은 제2 입력터미널에 의해 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 전기적 또는 자기적 특성은 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 자기터널접합을 포함하는 제1 셀(2210) 및 제2 셀(2220)에 전압을 인가하여 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다.
또한, 상기 제2 입력터미널에 인가되는 전압에 의해 제1 셀의 제어층(2213)이 제어하는 상기 자유 자성층(2211) 및 절연층(2212) 계면의 전기 레벨 및 상기 제2 셀의 제어층(2223)이 제어하는 상기 자유 자성층(2221) 및 절연층(2222) 계면의 전기 레벨이 상이하고, 상기 각각의 제어층에 의해 상이하게 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 상이하게 제어되고, 상기 제1 셀 및 제2 셀의 각각의 자유 자성층의 자화방향에 따라 상기 출력터미널에서 출력되는 출력값 레벨이 제어될 수 있다.
바람직하게는, 상기 자기터널접합을 포함하는 제1 셀의 제어층(2213)은 과산화 제어층일 수 있고, 상기 자기터널접합을 포함하는 제2 셀의 제어층(2223)은 저산화 제어층일 수 있다. 또는, 상기 자기터널접합을 포함하는 제1 셀의 제어층(2213)은 저산화 제어층일 수 있고, 상기 자기터널접합을 포함하는 제2 셀의 제어층(2223)은 과산화 제어층일 수 있다. 상기한 경우, 상기 자기터널접합을 포함하는 제1 셀 및 제2 셀은 제2 입력터미널에 걸리는 플러스 전압 또는 마이너스 전압에 대한 거동이 서로 상이하게 제어될 수 있다.
상기 출력터미널은 상기 제1 입력터미널 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 입력터미널 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력될 수 있다. 상기 출력터미널은 상기 고정 자성층에 연결된 전극일 수 있으며, 상기 출력값을 리드 라인(Read-Line) 등을 통해 전달할 수 있는 역할을 수행할 수 있다.
상기 제1 입력터미널 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 입력터미널 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값은 터널자기저항(출력터미널, Tunnel Magnetoresistance) 또는 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압일 수 있다.
상기 제1 입력터미널 및 제1 셀에 전류가 통과할 때, 상기 제1 셀의 자유 자성층 및 고정 자성층의 자화 방향이 평행 상태일 때는 동일 제1 레벨의 출력값이 출력될 수 있고, 상기 제1 레벨의 출력값은 높은 전류값 또는 낮은 저항값일 수 있다. 상기 제1 입력터미널 및 제1 셀에 전류가 통과할 때, 상기 제1 셀의 자유 자성층 및 고정 자성층의 자화 방향이 비평행 상태일 때는 동일 제2 레벨의 출력값이 출력될 수 있고, 상기 제2 레벨의 출력값은 낮은 전류값 또는 높은 저항값일 수 있다.
상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분될 수 있다.
본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 전압에 대한 자화반전의 극성이 서로 상이하여, 종래의 상보성 금속 산화막 반도체(CMOS, Complementary metal oxide semiconductor)와 유사한 기능을 하는 소자로 활용될 수 있다.
본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자(2000)는 제2 입력터미널에 걸리는 전압이 플러스 전압일 때는 예를 들어 제1셀의 자화 반전만 가능할 수 있고, 제2 입력터미널에 걸리는 전압이 마이너스 전압일 때는 예를 들어 제2셀의 자화 반전만 가능할 수 있다. 상기 제2 입력터미널은 상기 제1셀 및 제2셀에 함께 인가되는 공용 전극을 통해 전압이 인가될 수 있고, 이를 통해 상기 제1 셀 또는 제2 셀 중 적어도 하나의 셀의 자유 자성층의 자화방향은 제1 방향일 수 있고, 적어도 하나의 셀의 셀의 자유 자성층의 자화방향은 제1 방향일 수 있다.
상기 제1셀 또는 제2 셀의 자화 방향을 초기화 하기 위해서는 상기 제1 셀 또는 제2 셀의 임계전류를 초과하는 전류를 인가하면 제1 방향 또는 제2 방향으로 자화 방향을 초기화 하는 것이 가능할 수 있다.
상기 제1 셀 또는 제2 셀의 자유 자성층의 자화방향이 제1 방향 또는 상(Up) 방향인 경우, 상기 제1 셀 또는 제2 셀의 고정 자성층의 자화방향이 상기 자유 자성층의 자화방향과 반평행(Anti-parallel)인 제1 방향일 수 있고, 이에 의해서 높은 저항값 또는 높은 터널자기저항(TMR, Tunnel Magnetoresistance) 수치를 나타낼 수 있다. 상기 제1 셀 또는 제2 셀의 자유 자성층의 자화방향이 제2 방향 또는 하(Down) 방향인 경우, 상기 제1 셀 또는 제2 셀의 고정 자성층의 자화방향은 상기 자유 자성층의 자화방향과 같은방향인 제2 방향일 수 있고, 이때 자유 자성층 및 고정 자성층의 자화방향이 평행(Parallel) 상태일 수 있고, 이에 의해서 낮은 저항값 또는 낮은 터널자기저항(TMR, Tunnel Magnetoresistance) 수치를 나타낼 수 있다.
도 7은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(2000)에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 7에서 기판(산화된 실리콘)-제1전극(Ta(5 nm))/자유자성층(Co32Fe48B20(CoFeB, 1 nm)/절연층(MgO, 1.6 nm)/제어층(AlOx)의 구조로 반도체 소자를 제작하였고, 상기 제어층 상에 제2 전극으로 루테늄을 증착하여 형성하였다. 이때, 상기 제1 셀의 제어층은 산화 시간을 25초로 설정하여 n-타입 유사 셀로 준비하였고, 상기 제2 셀의 제어층은 산화 시간을 125초로 설정하여 p-타입 유사 셀로 준비하였다.
도 8은 도 7의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력 값 및 이에 따른 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 8을 참조하면, 초기 자화 상태는 상(Up) 방향으로 초기화 하였고, 이에 따라 상기 제1셀 및 제2셀의 정규화된 변칙 홀 저항(normalized anomalous Hall resistance)은 각각 +2W으로 측정되었다. 후속으로 제2 입력터미널에 +24V의 전압을 인가하고, 제1 입력터미널에 순차적으로 ±12 mA 전류를 인가하였다. 이때, n-타입 유사 셀은 하(Down)-상(Up)으로 자화반전되었으나, p-타입 유사 셀은 변하지 않았다. 이와는 반대로, 제2 입력터미널에 -24V의 전압을 인가하고, 제1 입력터미널에 인가되는 전류에 의해 p-타입 유사 셀만을 선택적으로 자화반전할 수 있었다.
또한, 제1 입력터미널에 14mA보다 큰 저류를 인가하였을 때, 제1 입력터미널에 인가되는 전압에 상관없이 제1 셀 및 제2셀을 동시에 제어할 수 있었다.
이를 통해, 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자는 제2 입력터미널에 플러스 전압이 인가되면, n-타입 유사 셀만을 선택적으로 제어할 수 있고, 제2 입력터미널에 마이너스 전압이 인가되면, p-타입 유사 셀만을 선택적으로 제어할 수 있음을 알 수 있다.
또한, 상기 제1 입력터미널에 전류가 인가되고 상기 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력될 수 있다:
(a) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제1 레벨을 출력,
(b) 제1 셀의 자유 자성층의 자화방향이 제1 방향이고, 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제2 레벨을 출력,
(c) 제1 셀의 자유 자성층의 자화방향이 제2 방향이고, 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제2 레벨을 출력, 및
(d) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제3 레벨을 출력.
도 8을 참조하면, 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향 즉, 상(Up)으로 자화반전된 상태인 경우 상기 출력터미널에 제1 레벨을 출력할 수 있고, 제1 셀 및 제2 셀의 자유 자성층의 적어도 하나의 자화방향이 제1 방향이고, 제1 셀 및 제2 셀의 자유 자성층의 적어도 하나의 자화방향이 제2 방향이면 상기 출력터미널에 제2 레벨을 출력할 수 있고, 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향 즉, 다운(Down)으로 자화반전된 상태인 경우 상기 출력터미널에 제3 레벨을 출력할 수 있다.
도 9는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(3000)를 도시한 것이다.
도 9를 참조하면, 본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자(3000)는 제1 위치 및 제2 위치를 포함하는 제1 전극(3100)에 전류를 인가하는 입력 회로; 상기 제1 전극(3100)의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀(3210) 및 제2 셀(3220); 및 상기 제1 셀의 자유 자성층(3211) 및 고정 자성층(3214) 사이에 전압을 인가하는 제1 입력터미널; 상기 제2 셀의 자유 자성층(3221) 및 고정 자성층(3224) 사이에 전압을 인가하는 제2 입력터미널; 및 상기 제1 전극(3100) 및 제1 셀(3210)을 통과한 전류에 의해 생성된 값, 및 상기 제1 전극(3100) 및 제2 셀(3220)을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널;을 포함하고, 상기 입력 회로가 상기 제1 전극에 전류를 인가하는 경우, 상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
상기 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층은 앞서 설명한 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층에 관한 내용과 동일할 수 있다.
상기 입력회로는 제1 위치 및 제2 위치를 포함하는 제1 전극(3100)에 전류를 인가할 수 있고, 인가되는 전류의 크기를 제어할 수 있다.
상기 입력 회로에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극(3100)에 전류를 인가하더라도, 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 자유 자성층의 자기적 특성은 변하지 않는다. 상기 입력 회로에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 자유 자성층의 자기적 특성이 변하게 되며, 이때의 전류 값을 자유 자성층의 임계전류라고 할 수 있다. 즉, 상기 입력 회로는 제1 위치 및 제2 위치를 포함하는 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 자유 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 입력 회로에 인가되는 전류를 제어하는 전류제어 스위치를 더 포함할 수 있다. 상기 전류제어 스위치는 반도체에서 일반적으로 전류의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
도 10은 입력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 10을 참조하면, 상기 입력회로는 상기 제1 전극(3100)에서 상기 제1 셀(3210) 및 제2 셀(3220)을 사이에 두고 배치된 제1 위치 및 제2 위치 사이에 전류를 인가할 수 있고, 쓰기 블록(Writing Block, 3610), 소스 라인(Source-Line, 3510), 제1 전극 상에 흐르는 전류를 제어하는 트랜지스터, 제1 셀(3210), 제2셀(3220) 및 쓰기 라인(Write-Line, 3520)을 거치고 다시 쓰기 블록(Writing Block, 3610)으로 돌아오는 경로를 가질 수 있다.
상기 쓰기 블록(3610)은 소스 라인(3510) 및 쓰기 라인(3520)을 제어할 수 있고, 상기 스위치(3620)는 제1 비트 라인(3531), 제2 비트 라인(3532) 및 제3 비트 라인(3533)을 제어할 수 있고, 상기 제1 비트 라인(3531)은 제1 전극 상에 흐르는 전류를 제어하는 트랜지스터를 제어할 수 있고, 상기 제2 비트 라인(3532)은 상기 제1셀에 전압을 제어하는 트랜지스터를 제어할 수 있고, 상기 제3 비트 라인(3533)은 상기 제2셀에 전압을 제어하는 트랜지스터를 제어할 수 있다.
상기 소스 증폭기(3630)는 상기 리드 라인(3541,3542)에서 출력되는 제1셀 및 제2셀의 출력값을 증폭하여 인식할 수 있다.
상기 자기터널접합을 포함하는 제1 셀 및 제2 셀은 상기 입력 회로에 인가되는 전류의 크기에 의해 상기 제1 셀 및 제2 셀의 자유 자성층의 자화 방향이 변경될 수 있고, 상기 자기터널접합을 포함하는 제1 셀 및 제2 셀은 자화 방향 변경의 임계전류가 서로 다를 수 있다.
상기 제1 입력터미널은 상기 제1셀(3210)의 자유 자성층(3211) 및 고정 자성층(3214) 사이에 전압을 인가할 수 있고, 상기 제어층(3213)은 상기 제1 입력터미널에 인가되는 전압에 의해 상기 자유 자성층(3211) 및 절연층(3212) 계면의 전기 레벨을 제어하고, 상기 제어층(3213)이 상기 전기 레벨을 제어함에 따라 상기 제1 셀(3210)의 임계 전류값이 제어될 수 있다.
본 발명의 다른 실시 예를 따르는 로직 반도체 소자(3000)는 상기 제1 입력터미널에 인가되는 전압를 제어하는 전압제어 스위치를 더 포함할 수 있다. 상기 전압제어 스위치는 반도체에서 전압을 제어하기 위해 일반적인 스위치 구조를 포함할 수 있으며, 특별히 제한되지 않는다.
상기 제1 입력터미널은 상기 제1셀(3210)의 자유 자성층(3211) 및 고정 자성층(3214) 사이에 전압을 인가하기 위한 구성으로써, 상기 고정 자성층(3214)일 수 있으며, 상기 고정자성층에 연결된 제2 전극(3300)일 수 있다.
상기 자기터널접합을 포함하는 셀은 제1 입력터미널에 의해 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 전기적 또는 자기적 특성은 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 자기터널접합을 포함하는 셀에 전압을 인가하여 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다.
또한, 상기 제1 입력터미널에 인가되는 전압에 의해 제1 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 상이하고, 상기 각각의 제어층에 의해 상이하게 제어된 전기 레벨에 의해 상기 제1 셀의 임계전류값이 상이하게 제어되고, 상기 제1 셀의 자유 자성층의 자화방향에 따라 상기 출력터미널에서 출력되는 출력값 레벨이 제어될 수 있다.
상기 자기터널접합을 포함하는 제1 셀의 제어층은 정상 제어층, 과산화 제어층 또는 저산화 제어층 중 적어도 하나일 수 있다.
상기 제2 입력터미널은 상기 제2셀(3220)의 자유 자성층(3221) 및 고정 자성층(3224) 사이에 전압을 인가할 수 있고, 상기 제어층(3223)은 상기 제2 입력터미널에 인가되는 전압에 의해 상기 자유 자성층(3221) 및 절연층(3222) 계면의 전기 레벨을 제어하고, 상기 제어층(3223)이 상기 전기 레벨을 제어함에 따라 상기 제2 셀(3220)의 임계 전류값이 제어될 수 있다.
본 발명의 다른 실시 예를 따르는 로직 반도체 소자는 상기 제2 입력터미널에 인가되는 전압를 제어하는 전압제어 스위치를 더 포함할 수 있다. 상기 전압제어 스위치는 반도체에서 전압을 제어하기 위해 일반적인 스위치 구조를 포함할 수 있으며, 특별히 제한되지 않는다.
상기 제2 입력터미널은 상기 제2 셀(3220)의 자유 자성층(3221) 및 고정 자성층(3224) 사이에 전압을 인가하기 위한 구성으로써, 상기 고정자성층(3224)일 수 있으며, 상기 고정자성층에 연결된 제2 전극(3300)일 수 있다.
상기 자기터널접합을 포함하는 셀은 제2 입력터미널에 의해 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 전기적 또는 자기적 특성은 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 자기터널접합을 포함하는 셀에 전압을 인가하여 상기 자기터널접합을 포함하는 셀의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다.
또한, 상기 제2 입력터미널에 인가되는 전압에 의해 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 상이하고, 상기 각각의 제어층에 의해 상이하게 제어된 전기 레벨에 의해 상기 제2 셀의 임계전류값이 상이하게 제어되고, 상기 제2 셀의 자유 자성층의 자화방향에 따라 상기 출력터미널에서 출력되는 출력값 레벨이 제어될 수 있다.
상기 자기터널접합을 포함하는 제2 셀의 제어층은 정상 제어층, 과산화 제어층 또는 저산화 제어층 중 적어도 하나일 수 있다.
상기 출력터미널은 상기 제1 전극 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 전극 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력될 수 있다.
또한, 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압에 의해 상기 제1 셀 및 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 제어되고, 상기 제어층에 의해 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 제어될 수 있다.
도 11은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 11에서 기판(산화된 실리콘)-제1전극(Ta(5 nm))/자유자성층(Co32Fe48B20(CoFeB, 1 nm)/절연층(MgO, 1.6 nm)/제어층(AlOx)의 구조로 반도체 소자를 제작하였고, 상기 제어층 상에 제2 전극으로 루테늄을 증착하여 형성하였다. 이때, 상기 제1 셀 및 제2셀의 제어층의 산화 시간을 125초로 설정하여, 제1셀 및 제2셀 모두 p-타입 유사 셀로 준비하였다.
도 12a 및 도 12b는 도11의 반도체 소자의 제1셀 및 제2셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 12a 및 도12b를 참조하면, 상기 제1 입력터미널 및 제2 입력터미널에 각각 +24V를 인가한 상태에서, 입력회로에 14.5±0.5 mA의 전류가 인가되었을 때 자화반전이 일어나고, 상기 제1 입력터미널 및 제2 입력터미널에 각각 -24V를 인가한 상태에서, 입력회로에 12.5±0.5 mA의 전류가 인가되었을 때 자화반전이 일어나는 것을 알 수 있다. 또한, 도10을 참조하면 상기 제1셀 및 제2셀은 p-타입 유사 셀로서, 임계 전류의 절대값은 제1 입력터미널 및 제2 입력터미널에서 인가되는 전압이 마이너스일 때 더 작은 것을 알 수 있다.
또한, 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력함으로써 AND 또는 OR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력터미널에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력터미널에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력터미널에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력터미널에 제3 레벨의 출력값을 출력.
도 13은 도 11의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값, 입력회로에 의해 인가되는 전류에 의해 제1 셀 및 제2셀의 출력터미널에서 측정된 값을 도시한 것이다.
도 13을 참조하면, 초기 자화 상태는 상(Up) 방향일 때 제1 셀 또는 제2셀의 자화 또는 정규화된 변칙 홀 저항은 상기 제1셀 또는 제2셀이 p-타입 유사 셀이기 때문에, 상기 제1 입력터미널 또는 제2 입력터미널에 인가되는 전압이 오직 -24V일 때 변경될 수 있다.
AND 게이트 또는 OR 게이트 논리 구동(logic operation)을 설명하기 위해 기준(reference)을 하기와 같이 정의하였다.
Rref,UP = (Rxy,1st + Rxy,2nd )/2 = +2W
Rref,DOWN= (Rxy,1st + Rxy,2nd )/2 = -2W
도 13 및 상기 Rref값을 참조하여, 하기 제1 입력터미널 및 제2 입력터미널의 입력값에 의해 출력값이 결정되는 표 1의 진리표(truth table)를 도출하였다. 하기 표 1의 진리표는 제1 셀 및 제2 셀의 자화 방향을 매번 방향으로 초기화시키고, 입력 회로에 인가되는 전류가 -12mA일 때의 극히 제한된 경우의 진리표이다.
| Logic Input | Logic Output | |||
| VG,1 |
VG,2 | Rxy,1 + Rxy,2 | Rref,UP (+2 Ω) | Rref,DOWN (-2 Ω) |
| -24V(0) | -24V(0) | -4 Ω | 0 | 0 |
| -24V(0) | +24V(1) | 0 Ω | 0 | 1 |
| +24V(1) |
-24V(0) | 0 Ω | 0 | 1 |
| +24V(1) | +24V(1) | +4 Ω | 1 | 1 |
표 1을 참조하면, Rref,UP 을 기준으로 할 때 Rref,UP 보다 출력값(Routput 또는 Rxy,1st + Rxy,2nd)이 큰 경우는 오직 제1 입력터미널 및 제2 입력터미널에 +24V(제2 레벨)이 인가될 때이고, Rref,DOWN 을 기준으로 할 때 Rref,DOWN 보다 출력값(Routput 또는 Rxy,1st + Rxy,2nd)이 작은 경우는 오직 제1 입력터미널 및 제2 입력터미널에 -24V(제1 레벨)가 인가될 때이다.
따라서, Rref,UP 을 기준값으로 채택할 때는 AND 게이트 작동이 가능할 수 있고, 상기 출력터미널에 제1 레벨 또는 제2 레벨의 값이 출력될 때는 디지털 0으로 구분될 수 있고, 상기 출력터미널에 제3 레벨의 값이 출력될 때는 디지털 1로 구분될 수 있다. 즉, 제1 입력터미널 및 제2 입력터미널의 입력값이 제2레벨로 동일할 때 디지털 1로 구분될 수 있다.
따라서, Rref,DOWN 을 채택할 때는 OR 게이트 작동이 가능할 수 있고, 상기 출력터미널에 제1 레벨 값이 출력될 때는 디지털 0으로 구분될 수 있고, 상기 출력터미널에 제2 레벨 또는 제3 레벨의 값이 출력될 때는 디지털 1로 구분될 수 있다. 즉, 제1 입력터미널 또는 제2 입력터미널의 입력값 중 적어도 하나가 제2레벨일 때 디지털 1로 구분될 수 있다.
또한, 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력되는 NAND 또는 NOR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력단에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력단에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력단에 제3 레벨의 출력값을 출력.
도 14는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 14에서 기판(산화된 실리콘)-제1전극(Ta(5 nm))/자유자성층(Co32Fe48B20(CoFeB, 1 nm)/절연층(MgO, 1.6 nm)/제어층(AlOx)의 구조로 반도체 소자를 제작하였고, 상기 제어층 상에 제2 전극으로 루테늄을 증착하여 형성하였다. 이때, 상기 제1 셀 및 제2셀의 제어층의 산화 시간을 25초로 설정하여, 제1셀 및 제2셀 모두 n-타입 유사 셀로 준비하였다.
도 14의 제1셀 및 제2셀 모두 n-타입 유사 셀인 경우는 앞선 결과와 전압의 극성에 대한 자화 방향이 반대로 되어, 진리표는 하기의 표 2와 같이 도출될 수 있다.
| Logic Input | Logic Output | |||
| VG,1 | VG,2 | Rxy,1 + Rxy,2 | Rref,UP (+2 Ω) | Rref,DOWN(-2 Ω) |
| -24V(0) | -24V(0) | +4 Ω | 1 | 1 |
| -24V(0) | +24V(1) | 0 Ω | 0 | 1 |
| +24V(1) |
-24V(0) | 0 Ω | 0 | 1 |
| +24V(1) | +24V(1) | -4 Ω | 0 | 0 |
표 2를 참조하면, Rref,UP 을 기준으로 할 때 Rref,UP 보다 출력값(Routput 또는 Rxy,1st + Rxy,2nd)이 큰 경우는 오직 제1 입력터미널 및 제2 입력터미널에 마이너스 전압(제1 레벨)이 인가될 때이고, Rref,DOWN 을 기준으로 할 때 Rref,DOWN 보다 출력값(Routput 또는 Rxy,1st + Rxy,2nd)이 작은 경우는 오직 제1 입력터미널 및 제2 입력터미널에 플러스 전압(제2 레벨)이 인가될 때이다.
따라서, Rref,UP 을 기준값으로 채택할 때는 NAND 게이트 작동이 가능할 수 있고, 상기 출력터미널에 제2 레벨 또는 제3 레벨의 값이 출력될 때는 디지털 0으로 구분될 수 있고, 상기 출력터미널에 제1 레벨의 값이 출력될 때는 디지털 1로 구분될 수 있다. 즉, 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우에만 디지털 1로 구분될 수 있다.
따라서, Rref,DOWN 을 채택할 때는 NOR 게이트 작동이 가능할 수 있고, 상기 출력터미널에 제1 레벨 또는 제2 레벨의 값이 출력될 때는 디지털 1로 구분될 수 있고, 상기 출력터미널에 제3 레벨 값이 출력될 때는 디지털 0으로 구분될 수 있다. 즉, 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우에만 디지털 0으로 구분될 수 있다.
도 15는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(4000)를 도시한 것이다.
도 15를 참조하면, 본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자(4000)는 제1 위치 및 제2 위치를 포함하는 제1 전극(4100)에 전류를 인가하는 제1 입력터미널; 상기 제1 전극(4100)의 제1 위치 및 제2 위치 사이에 배치되고, 상기 제1 전극 상에 배치된 자유 자성층(4211), 상기 자유 자성층 상(4211)에 배치된 절연층(4212), 상기 절연층(4212) 상에 배치된 제어층(4213), 및 상기 제어층(4213) 상에 배치된 고정 자성층(4214)을 포함하는 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀(4210); 상기 셀(4210)의 자유 자성층(4211) 및 고정 자성층(4214) 사이에 전압을 인가하는 제2 입력터미널; 및 상기 제1 전극(4100) 및 셀(4210)을 통과한 전류에 의해 생성된 값이 출력되는 출력터미널;을 포함하고, 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분된다.
상기 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층은 앞서 설명한 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층에 관한 내용과 동일할 수 있다.
상기 제1 입력터미널은 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가할 수 있고, 인가되는 전류의 크기를 제어할 수 있다.
상기 제1 입력터미널에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하더라도, 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 자유 자성층의 자기적 특성은 변하지 않는다. 상기 제1 입력터미널에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 자유 자성층의 자기적 특성이 변하게 되며, 이때의 전류 값을 자유 자성층의 임계전류라고 할 수 있다. 즉, 상기 제1 입력터미널은 제1 위치 및 제2 위치를 포함하는 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 자유 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 제1 입력터미널에 인가되는 전류를 제어하는 전류제어 스위치를 더 포함할 수 있다. 상기 제1 입력터미널은 제1 전극의 일단에 연결된 전극일 수 있으며, 상기 전류제어 스위치는 반도체에서 일반적으로 전류의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
상기 자기터널접합을 포함하는 셀(4210)은 상기 제1 입력터미널에 인가되는 전류의 크기에 의해 상기의 자유 자성층의 자화 방향이 변경될 수 있다.
제2 입력터미널은 상기 셀(4210)의 자유 자성층(4211) 및 고정 자성층(4214) 사이에 전압을 인가할 수 있고, 상기 제어층(4213)은 상기 제2 입력터미널에 인가되는 전압에 의해 상기 자유 자성층(4211) 및 절연층(4212) 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계 전류값이 제어될 수 있다.
상기 출력터미널은 상기 제1 전극 및 셀을 통과한 전류에 의해 생성된 값이 출력될 수 있다.
제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분될 수 있다.
도 16은 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(4000)에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 16에서 기판(산화된 실리콘)-제1전극(Ta(5 nm))/자유자성층(Co32Fe48B20(CoFeB, 1 nm)/절연층(MgO, 1.6 nm)/제어층(AlOx)의 구조로 반도체 소자를 제작하였고, 상기 제어층 상에 제2 전극으로 루테늄을 증착하여 형성하였다. 이때, 상기 셀의 제어층은 산화 시간을 125초로 설정하여 p-타입 유사 셀로 준비하였다.
도 17은 도 16의 반도체 소자의 셀의 변칙 홀 효과 및 자화반전을 도시한 것이다.
도 17을 참조하면, 상기 셀은 p-타입 유사 셀로써 상기 제2 입력터미널에 플러스 전압이 인가되었을 때의 임계전류 절대값이 더 큰 것을 알 수 있다.
또한, 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 입력에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력됨에 따라 OR 게이트로 작동할 수 있다:
(a) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력단에 제1 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제2 방향으로 유지 또는 변경되고, 상기 출력단에 제2 레벨의 출력값을 출력.
도 18은 도 16의 반도체 소자의 제1 입력터미널 및 제2 입력터미널의 입력값에 따른 출력터미널에서 측정된 값을 도시한 것이다.
도 18을 참조하면, 상기 셀은 제2 입력터미널에 ±24V가 인가되고, 제1 입력터미널에 ±13 mA가 인가될 때, 오직 제2 입력터미널에 마이너스 전압이 인가되었을 때만 상기 셀의 자화상태 또는 변칙 홀 저항이 반전되는 것을 알 수 있다.
도 18을 참조하여, 하기 표 3의 진리표를 도출하였다.
| Logic Input | Logic Output | |
| IIN | VG | Rxy,1 + Rxy,2 |
| -13mA (0) | -24V (0) | -2 Ω (0) |
| -13mA (0) | +24V (1) | +2 Ω (1) |
| +13mA (1) | -24V (0) | +2 Ω (1) |
| +13mA (1) | +24V (1) | +2 Ω (1) |
상기 제1 입력터미널 및 제2 입력터미널에 인가되는 입력에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력됨에 따라 OR 게이트로 작동할 수 있고, 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 되는 경우에만 디지털 0으로 구분될 수 있다. 상기 제1 입력터미널에 제1 레벨의 전류가 인가되거나 또는 상기 제2 입력터미널에 제1 레벨의 전압이 인가되는 경우 디지털 1으로 구분될 수 있다.
도 19는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자(5000)를 도시한 것이다.
도 19를 참조하면, 본 발명의 다른 실시 예를 따르는 스핀 오빗 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자는 제1 전극(5100)에 전류를 인가하는 제1 입력터미널; 상기 제1 전극(5100) 상에 배치되고, 절연층(5212) 및 제어층(5213)이 접합된 구조를 사이에 두고 자유 자성층(5211) 및 고정 자성층(5214)이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀(5210); 상기 제1 셀(5210)의 자유 자성층(5211) 및 고정 자성층(5214) 사이에 전압을 인가하는 제1 전압 게이트; 상기 제1 셀을 통과한 전류를 인가받는 제2 전극(5300) 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제2 셀(5220); 상기 제2 셀의 자유 자성층(5220) 및 고정 자성층(5220) 사이에 전압을 인가하는 제2 전압 게이트; 상기 제2 셀을 통해 출력되는 출력값을 출력하는 출력터미널; 및 상기 제1 입력터미널로부터 인가된 전류가 제1 전극(5220), 제1 셀 및 제2 전극(5300)을 따라 흐르는 입력 회로; 및 상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 셀을 따라 흐르는 출력 회로;를 포함한다.
상기 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층은 앞서 설명한 제1 전극, 절연층, 제어층, 자유 자성층 및 고정 자성층에 관한 내용과 동일할 수 있다.
상기 제1 입력터미널은 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가할 수 있고, 인가되는 전류의 크기를 제어할 수 있다.
상기 제1 입력터미널에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하더라도, 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 자유 자성층의 자기적 특성은 변하지 않는다. 상기 입력 회로에 의해 제1 위치 및 제2 위치를 포함하는 제1 전극에 상기 자유 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 자유 자성층의 자기적 특성이 변하게 되며, 이때의 전류 값을 자유 자성층의 임계전류라고 할 수 있다. 즉, 상기 입력 회로는 제1 위치 및 제2 위치를 포함하는 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 자유 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 제1 입력터미널에 인가되는 전류를 제어하는 전류제어 스위치를 더 포함할 수 있다. 상기 제1 입력터미널은 제1 전극의 일단에 연결된 전극일 수 있으며, 상기 전류제어 스위치는 반도체에서 일반적으로 전류의 흐름을 제어하기 위해 사용되는 스위치 구성을 포함할 수 있다.
상기 제1 전압 게이트는 상기 제1 셀(5210)의 자유 자성층(5211) 및 고정 자성층(5214) 사이에 전압을 인가할 수 있다.
상기 제2 전압 게이트는 상기 제2 셀(5220)의 자유 자성층(5221) 및 고정 자성층(5214) 사이에 전압을 인가할 수 있다.
상기 출력 터미널은 상기 제2 셀을 통해 출력되는 출력값을 출력할 수 있다.
도 20은 입력회로 및 출력회로를 포함하는 본 발명의 다른 실시 예를 따르는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자를 도시한 것이다.
도 20을 참조하면, 상기 입력 회로는 상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 전극을 따라 흐를 수 있고,
상기 입력 회로는 쓰기 블록(Writing Block), 소스 라인(Source-Line), 제1 전극 상에 흐르는 전류를 제어하는 트랜지스터, 제1 셀 및 쓰기 라인(Write-Line)을 거치고, 제2 전극, 제1 셀을 제어하는 트랜지스터의 경로일 수 있다.
도 20을 참조하면, 상기 출력 회로는 상기 제1 입력터미널로부터 인가된 전류가 제1 전극(5100), 제1 셀(5210) 및 제2 셀(5220)을 따라 흐를 수 있고, 상기 출력 회로는 쓰기 블록(Writing Block, 5610), 소스 라인(Source-Line, 5510), 제1 전극(5100), 제1 셀(5210), 제2전극(5400), 제2셀(5220) 및 리드 라인(Read-Line, 5540)을 거쳐서 소스 증폭기(SA, 5630)를 통해 출력되는 경로를 가질 수 있다.
상기 쓰기 블록(5610)은 소스 라인(5510) 및 쓰기 라인(5520)을 제어할 수 있고, 상기 스위치(5620)는 제1 비트 라인(5531), 제2 비트 라인(5532) 및 제3 비트 라인(5533)을 제어할 수 있고, 상기 제1 비트 라인(5531)은 제1 전극 상에 흐르는 전류를 제어하는 트랜지스터를 제어할 수 있고, 상기 제2 비트 라인(5532)은 상기 제1셀에 전압을 제어하는 트랜지스터를 제어할 수 있고, 상기 제3 비트 라인(5533)은 상기 제2셀에 전압을 제어하는 트랜지스터를 제어할 수 있다.
상기 소스 증폭기(5630)는 상기 리드 라인(5540)에서 출력되는 제1셀 및 제2셀의 출력값을 증폭하여 인식할 수 있다.
상기 제1 셀은 상기 제1 전압 게이트에 의해 인가되는 전압에 의해 상기 입력 회로를 따라 상기 제2 전극으로 인가되는 전류의 레벨은 상기 제1 셀의 자화 방향에 따라 달라질 수 있다.
상기 제2 셀의 자유 자성층의 자화방향은 상기 제1 셀의 자유 자성층의 자화방향에 따라 제어된 상기 제2 전극의 면내 전류 및 상기 제2 전압 게이트에 의해 인가되는 전압의 레벨에 의해 제어될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1000, 2000, 3000, 4000, 5000: 반도체 소자
1100, 2100, 3100, 4100, 5100: 제1 전극
1210, 2210, 3210, 4210, 5210: 제1 셀
1211, 2211, 3211, 4211, 5211: 제1 셀 자유 자성층
1212, 2212, 3212, 4212, 5212: 제1 셀 절연층
1213, 2213, 3213, 4213, 5213: 제1 셀 제어층
1214, 2214, 3214, 4214, 5214: 제1 셀 고정 자성층
1220, 2220, 3220, 4220, 5220: 제2 셀
1221, 2221, 3221, 4221, 5221: 제1 셀 자유 자성층
1222, 2222, 3222, 4222, 5222: 제1 셀 절연층
1223, 2223, 3223, 4223, 5223: 제1 셀 제어층
1224, 2224, 3224, 4224, 5224: 제1 셀 고정 자성층
1300, 2300, 3300, 4300, 5300: 제1셀 제2 전극
2400, 3400, 5400: 제2 셀 제2 전극
3510, 5510: 소스 라인
3520, 5520: 쓰기 라인
3530, 5530: 비트라인
3531, 5531: 제1 비트라인
3532, 5532: 제2 비트라인
3533, 5533: 제3 비트라인
3540, 5540: 리드 라인
3610, 5610: 쓰기 블록
3620, 5620: 스위치
3630, 5630: 소스 증폭기
1100, 2100, 3100, 4100, 5100: 제1 전극
1210, 2210, 3210, 4210, 5210: 제1 셀
1211, 2211, 3211, 4211, 5211: 제1 셀 자유 자성층
1212, 2212, 3212, 4212, 5212: 제1 셀 절연층
1213, 2213, 3213, 4213, 5213: 제1 셀 제어층
1214, 2214, 3214, 4214, 5214: 제1 셀 고정 자성층
1220, 2220, 3220, 4220, 5220: 제2 셀
1221, 2221, 3221, 4221, 5221: 제1 셀 자유 자성층
1222, 2222, 3222, 4222, 5222: 제1 셀 절연층
1223, 2223, 3223, 4223, 5223: 제1 셀 제어층
1224, 2224, 3224, 4224, 5224: 제1 셀 고정 자성층
1300, 2300, 3300, 4300, 5300: 제1셀 제2 전극
2400, 3400, 5400: 제2 셀 제2 전극
3510, 5510: 소스 라인
3520, 5520: 쓰기 라인
3530, 5530: 비트라인
3531, 5531: 제1 비트라인
3532, 5532: 제2 비트라인
3533, 5533: 제3 비트라인
3540, 5540: 리드 라인
3610, 5610: 쓰기 블록
3620, 5620: 스위치
3630, 5630: 소스 증폭기
Claims (13)
- 제1 전극;
상기 제1 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀; 및
상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제어 전압 게이트;를 포함하고,
상기 제어층은 상기 제어 전압 게이트에 인가되는 전압에 의해 상기 자유 자성층 및 절연층 계면의 전기 레벨을 제어하고, 상기 제어층이 상기 전기 레벨을 제어함에 따라 상기 셀의 임계전류값이 제어되는 것으로,
상기 제어층은 금속 산화물로, 상기 제어층의 산화상태에 따라, 상기 제어 전압 게이트에 인가되는 전압에 따른 임계전류값을 상이하게 제어하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자.
- 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 제1 입력터미널 ;
상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀 및 제2 셀;
상기 제1 입력터미널 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 입력터미널 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널; 및
상기 제1 셀 및 제2 셀의 상기 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널;을 포함하고,
상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분되는 것으로,
상기 제어층은 금속 산화물로, 상기 제어층의 산화상태에 따라, 상기 제2 입력터미널에 인가되는 전압에 따른 임계전류값을 상이하게 제어하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자.
- 제2항에 있어서,
상기 제2 입력터미널에 인가되는 전압에 의해 제1 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨 및 상기 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 상이하고, 상기 각각의 제어층에 의해 상이하게 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 상이하게 제어되고,
상기 제1 셀 및 제2 셀의 각각의 자유 자성층의 자화방향에 따라 상기 출력터미널에서 출력되는 출력값 레벨이 제어되는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자.
- 제2항에 있어서,
상기 제1 입력터미널에 전류가 인가되고 상기 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력되는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자:
(a) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제1 레벨을 출력,
(b) 제1 셀의 자유 자성층의 자화방향이 제1 방향이고, 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제2 레벨을 출력,
(c) 제1 셀의 자유 자성층의 자화방향이 제2 방향이고, 제2 셀의 자유 자성층의 자화방향이 제1 방향인 경우 제2 레벨을 출력, 및
(d) 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향인 경우 제3 레벨을 출력.
- 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 입력 회로;
상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀 및 제2 셀; 및
상기 제1 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제1 입력터미널;
상기 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널; 및
상기 제1 전극 및 제1 셀을 통과한 전류에 의해 생성된 값, 및 상기 제1 전극 및 제2 셀을 통과한 전류에 의해 생성된 값을 합산한 출력값이 출력되는 출력터미널;을 포함하고,
상기 입력 회로가 상기 제1 전극에 전류를 인가하는 경우, 상기 제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분되는 것으로,
상기 제어층은 금속 산화물로, 상기 제어층의 산화상태에 따라, 상기 제1 입력터미널과 제2 입력터미널에 인가되는 각각의 전압에 따른 임계전류값을 상이하게 제어하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자.
- 제5항에 있어서,
상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압에 의해 상기 제1 셀 및 제2 셀의 제어층이 제어하는 상기 자유 자성층 및 절연층 계면의 전기 레벨이 제어되고, 상기 제어층에 의해 제어된 전기 레벨에 의해 상기 제1 셀 및 제2 셀의 임계전류값이 제어되는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자.
- 제5항에 있어서,
상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력함으로써 AND 또는 OR 게이트로 작동하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력터미널에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력터미널에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 유지되고, 상기 출력터미널에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 변경되고, 상기 출력터미널에 제3 레벨의 출력값을 출력.
- 제5항에 있어서,
상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향이고, 상기 입력 회로가 전류를 인가하고 상기 제1 입력터미널 및 제2 입력터미널에 전압이 인가됨에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력되는 NAND 또는 NOR 게이트로 작동하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자:
(a) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력터미널에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 인가되는 전압이 제1 레벨이고 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고 상기 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력터미널에 제2 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 인가되는 전압이 제2 레벨이고 제2 입력터미널에 인가되는 전압이 제1 레벨인 경우, 상기 제1 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고 상기 제2 셀의 자유 자성층의 자화방향이 제1 방향으로 변경되고, 상기 출력터미널에 제2 레벨의 출력값을 출력, 및
(d) 상기 제1 입력터미널 및 제2 입력터미널에 인가되는 전압이 제2 레벨인 경우 상기 제1 셀 및 제2 셀의 자유 자성층의 자화방향이 제2 방향으로 유지되고, 상기 출력터미널에 제3 레벨의 출력값을 출력.
- 제1 위치 및 제2 위치를 포함하는 제1 전극에 전류를 인가하는 제1 입력터미널;
상기 제1 전극의 제1 위치 및 제2 위치 사이에 배치되고, 상기 제1 전극 상에 배치된 자유 자성층, 상기 자유 자성층 상에 배치된 절연층, 상기 절연층 상에 배치된 제어층, 및 상기 제어층 상에 배치된 고정 자성층을 포함하는 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 셀;
상기 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 입력터미널; 및
상기 제1 전극 및 셀을 통과한 전류에 의해 생성된 값이 출력되는 출력터미널;을 포함하고,
제1 입력터미널 및 제2 입력터미널에 입력되는 입력값의 레벨에 따라 상기 출력터미널에서 출력되는 출력값이 디지털 O 또는 디지털 1로 구분되는 것으로,
상기 제어층은 금속 산화물로, 상기 제어층의 산화상태에 따라, 상기 제2 입력터미널에 인가되는 전압에 따른 임계전류값을 상이하게 제어하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자.
- 제9항에 있어서,
상기 제1 입력터미널 및 제2 입력터미널에 인가되는 입력에 따라 상기 출력터미널에 아래의 출력값 레벨이 출력됨에 따라 OR 게이트로 작동하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 로직 반도체 소자:
(a) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력터미널에 제1 레벨의 출력값을 출력,
(b) 상기 제1 입력터미널에 제1 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력터미널에 제1 레벨의 출력값을 출력,
(c) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제1 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제1 방향으로 유지 또는 변경되고, 상기 출력터미널에 제1 레벨의 출력값을 출력, 및
(a) 상기 제1 입력터미널에 제2 레벨의 전류가 인가되고 상기 제2 입력터미널에 제2 레벨의 전압이 인가됨에 따라 상기 셀의 자유 자성층의 자화방향이 제2 방향으로 유지 또는 변경되고, 상기 출력터미널에 제2 레벨의 출력값을 출력.
- 제1 전극에 전류를 인가하는 제1 입력터미널;
상기 제1 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제1 셀;
상기 제1 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제1 전압 게이트;
상기 제1 셀을 통과한 전류를 인가받는 제2 전극 상에 배치되고, 절연층 및 제어층이 접합된 구조를 사이에 두고 자유 자성층 및 고정 자성층이 배치된 자기터널접합(MTJ: magnetic Tunnel Junction)을 포함하는 제2 셀;
상기 제2 셀의 자유 자성층 및 고정 자성층 사이에 전압을 인가하는 제2 전압 게이트;
상기 제2 셀을 통해 출력되는 출력값을 출력하는 출력터미널; 및
상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 전극을 따라 흐르는 입력 회로; 및
상기 제1 입력터미널로부터 인가된 전류가 제1 전극, 제1 셀 및 제2 셀을 따라 흐르는 출력 회로;를 포함하는 것으로,
상기 제어층은 금속 산화물로, 상기 제어층의 산화상태에 따라, 상기 제1 전압 게이트와 제2 전압 게이트에 인가되는 각각의 전압에 따른 임계전류값을 상이하게 제어하는 스핀 오핏 토크(SOT: Spin Orbit Torque) 효과 기반의 반도체 소자.
- 제11항에 있어서,
상기 제1 셀은 상기 제1 전압 게이트에 의해 인가되는 전압에 의해 상기 입력 회로를 따라 상기 제2 전극으로 인가되는 전류의 레벨을 제어하는 반도체 소자.
- 제11항에 있어서,
상기 제2 셀의 자유 자성층의 자화방향은 상기 제1 셀의 자유 자성층의 자화방향에 따라 제어된 상기 제2 전극의 면내 전류 및 상기 제2 전압 게이트에 의해 인가되는 전압의 레벨에 의해 제어되는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170101259A KR102458889B1 (ko) | 2017-08-09 | 2017-08-09 | 반도체 소자 및 반도체 로직 소자 |
| CN201780065165.9A CN109891613B (zh) | 2016-10-21 | 2017-08-23 | 半导体器件和半导体逻辑器件 |
| PCT/KR2017/009212 WO2018074724A1 (ko) | 2016-10-21 | 2017-08-23 | 반도체 소자 및 반도체 로직 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170101259A KR102458889B1 (ko) | 2017-08-09 | 2017-08-09 | 반도체 소자 및 반도체 로직 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190017092A KR20190017092A (ko) | 2019-02-20 |
| KR102458889B1 true KR102458889B1 (ko) | 2022-10-27 |
Family
ID=65562242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170101259A KR102458889B1 (ko) | 2016-10-21 | 2017-08-09 | 반도체 소자 및 반도체 로직 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102458889B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102284925B1 (ko) | 2020-05-07 | 2021-08-03 | 한국과학기술원 | 자기 로직 소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101266791B1 (ko) * | 2012-09-21 | 2013-05-27 | 고려대학교 산학협력단 | 면내 전류와 전기장을 이용한 자기메모리 소자 |
| US20160267961A1 (en) * | 2015-02-09 | 2016-09-15 | Qualcomm Incorporated | Spin-orbit-torque magnetoresistive random access memory with voltage-controlled anisotropy |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699293A (en) | 1996-10-09 | 1997-12-16 | Motorola | Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device |
| US5986925A (en) | 1998-04-07 | 1999-11-16 | Motorola, Inc. | Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method |
| KR100546177B1 (ko) * | 2003-06-25 | 2006-01-24 | 주식회사 하이닉스반도체 | 자기저항 램 |
| FR2963152B1 (fr) | 2010-07-26 | 2013-03-29 | Centre Nat Rech Scient | Element de memoire magnetique |
| CN103890855B (zh) | 2011-08-18 | 2016-09-21 | 康奈尔大学 | 自旋霍尔效应磁性设备、方法及应用 |
-
2017
- 2017-08-09 KR KR1020170101259A patent/KR102458889B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101266791B1 (ko) * | 2012-09-21 | 2013-05-27 | 고려대학교 산학협력단 | 면내 전류와 전기장을 이용한 자기메모리 소자 |
| US20160267961A1 (en) * | 2015-02-09 | 2016-09-15 | Qualcomm Incorporated | Spin-orbit-torque magnetoresistive random access memory with voltage-controlled anisotropy |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190017092A (ko) | 2019-02-20 |
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