KR102284925B1

KR102284925B1 - 자기 로직 소자

Info

Publication number: KR102284925B1
Application number: KR1020200054160A
Authority: KR
Inventors: 박병국; 김갑진; 이근희
Original assignee: 한국과학기술원
Priority date: 2020-05-07
Filing date: 2020-05-07
Publication date: 2021-08-03
Also published as: KR102303888B1; US11362661B2; US20210351776A1

Abstract

본 발명의 일 실시예에 따른 자기 로직 소자는, 차례로 적층된 비자성 금속층, 자유층, 및 절연층을 포함하는 자기 나노 와이어로 구성된 복수의 입력 브랜치들; 상기 자기 나노 와이어로 구성된 출력 브랜치; 상기 자기 나노 와이어로 구성되고 상기 입력 브랜치들과 상기 출력 브랜치가 만나는 결합부; 상기 복수의 입력 브랜치들 각각에서 상기 절연층에 인접하게 배치된 게이트 전극들; 및 상기 복수의 입력 브랜치들 각각에서 상기 비자성 금속층에 인접하게 배치된 면내 이방성 강자성층;을 포함한다.

Description

자기 로직 소자{Magnetic Logic Device}

본 발명은 자기 로직 소자에 관한 것으로 더 구체적으로, 스핀 궤도 토크를 이용하여 자구벽을 이동시키어 로직 연산을 수행하는 자기 소자에 관한 것이다.

본 발명은 2020년도 삼성전자(주)가 지원하는 "스핀 CMOS를 이용한 스마트 로직소자 개발" 과제에 의하여 수행되었습니다.

통상적인 자기 다수결 게이트 로직 소자(magnetic majority gate logic device)는 십자형의 자기 나노와이어를 이용한다. 3개의 브랜치는 입력으로 사용하고, 1개의 브랜치는 출력으로 사용한다. 미국 등록 특허(US 1,0236,046 B2)는 자기터널접합을 이용하여 스핀 전달토크(spin transfer torque)를 이용하여 자구에 정보를 기록한다. 또한, 로직 연산을 위하여 자구는 상기 자기 나노와이어에 전류를 인가하여 스핀 전달토크에 의하여 이동하면서 로직 연산을 수행한다.

그러나, 스핀 전달 토크는 자구벽의 이동 속도에 한계를 가지며, 더 빠른 속도의 로직 연산이 요구된다. 또한, 스핀 전달 토크를 이용한 쓰기 동작은 터널 절연층의 손상을 유발할 수 있다.

본 발명의 해결하고자 하는 일 기술적 과제는 고속 연산이 가능한 자기 로직 소자를 제공하는 것이다.

본 발명의 해결하고자 하는 일 기술적 과제는 절연층의 열화가 없는 자기 로직 소자를 제공하는 것이다.

본 발명의 해결하고자 하는 일 기술적 과제는 NAND/NOR 또는 AND/OR을 선택적으로 수행할 수 있는 자기 로직 소자를 제공하는 것이다.

본 발명의 일 실시예에 따른 자기 로직 소자는, 차례로 적층된 비자성 금속층, 자유층, 및 절연층을 포함하는 자기 나노 와이어로 구성된 복수의 입력 브랜치들; 상기 자기 나노 와이어로 구성된 출력 브랜치; 상기 자기 나노 와이어로 구성되고 상기 입력 브랜치들과 상기 출력 브랜치가 만나는 결합부; 상기 복수의 입력 브랜치들 각각에서 상기 절연층에 인접하게 배치된 게이트 전극들; 및 상기 복수의 입력 브랜치들 각각에서 상기 비자성 금속층에 인접하게 배치된 면내 이방성 강자성층;을 포함한다. 상기 게이트 전극에 인가된 게이트 전압은 상기 자유층의 자기 이방성을 감소시키고, 상기 자유층은 수직 자기 이방성을 가지고, 상기 비자성 금속층 및 상기 자유층은 비대칭 교환결합을 제공한다. 상기 입력 브랜치에 인가되는 기록 면내 전류는 상기 게이트 전압과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압에 의하여 감소된 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다. 상기 자화 반전은 한 쌍의 닐 자구벽을 형성한다. 상기 입력 브랜치들 각각에 기록된 정보는 이동 면내 전류에 이동하여 상기 결합부에서 로직 연산을 수행하고 연산 결과를 상기 출력 브랜치로 출력한다.

본 발명의 일 실시예에 있어서, 상기 비자성 금속층은 Pt이고, 상기 자유층은 CoFeB일 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력 브랜치들은 3개이고, 상기 입력 브랜치들과 상기 출력 브랜치들은 십자 형태로 배치되고, 상기 제1 상태가 "down" 상태인 경우, 상기 로직 연산은 AND 및 OR 연산을 수행할 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력 브랜치들은 3개이고, 상기 입력 브랜치들과 상기 출력 브랜치들은 십자 형태로 배치되고, 상기 제1 상태가 "up" 상태인 경우, 상기 로직 연산은 NAND 및 NOR 연산을 수행할 수 있다.

본 발명의 일 실시예에 있어서, 상기 출력 브랜치에서 상기 절연층에 인접하게 배치된 고정층을 더 포함하고, 상기 자유층, 상기 절연층, 및 상기 고정층은 자기 터널 접합을 제공하고, 상기 자기 터널 접합은 상기 연산 결과를 검출할 수 있다.

본 발명의 일 실시예에 따른 자기 로직 소자는, 차례로 적층된 비자성 금속층, 자유층, 및 절연층을 포함하는 자기 나노 와이어로 구성된 복수의 입력 브랜치들; 상기 자기 나노 와이어로 구성된 출력 브랜치; 상기 자기 나노 와이어로 구성되고 상기 입력 브랜치들과 상기 출력 브랜치가 만나는 결합부; 상기 복수의 입력 브랜치들 각각에서 상기 절연층에 인접하게 배치된 게이트 전극들; 및 상기 복수의 입력 브랜치들 각각에서 상기 비자성 금속층에 인접하게 배치된 면내 이방성 강자성층들;을 포함한다. 상기 자기 로직 소자의 동작 방법은, 외부로부터 제공받은 정보에 대응하도록 게이트 전극들 각각에 게이트 전압을 인가하면서 입력 브랜치들의 상기 비자성 금속층에 기록 면내 전류를 인가하여 상기 자유층의 자화 반전을 수행하여 정보를 기록하는 단계; 상기 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 기록된 정보를 이동시키면서 상기 결합부에서 논리 연산을 수행하는 단계; 및 상기 비자성 금속층의 상기 이동 면내 전류에 의하여 논리 연산된 정보를 상기 출력 브랜치로 이동시키어 자기 터널 접합 구조를 통하여 검출하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 상기 자기 나노 와이어의 초기 자화 상태를 변경하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 자기 나노 와이어의 초기 자화 상태를 변경하는 단계는, 모든 게이트 전극들 각각에 게이트 전압을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층에 기록 면내 전류를 인가하여 상기 자유층의 자화 반전을 수행하여 제1 및 제2 자구벽을 형성하는 단계; 모든 게이트 전극들 각각에 게이트 전압을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 제2 자구벽을 게이트 전극의 경계로 이동시키는 단계; 모든 게이트 전극들 각각에 게이트 전압을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 상기 제2 자구벽를 피닝한 상태에서 상기 제1 자구벽을 상기 출력 브랜치의 끝까지 이동시키는 단계; 및 모든 게이트 전극들 각각에 게이트 전압을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 반대 방향의 이동 면내 전류를 인가하여 제2 자구벽을 입력 브랜치들의 입력단으로 이동시키는 단계;를 포함할 수 있다.

본 발명의 일 실시예에 따른 논리 소자는 상기 자유층의 초기 자화 상태에 따라 다른 논리 연산을 수행한다. 상기 자유층의 초기 자화 상태는 소정의 동작을 통하여 변경될 수 있다. 따라서, 다양한 논리 연산이 동일한 소자에서 수행될 수 있다.

본 발명의 일 실시예에 따른 논리 소자는 스핀 궤도 토크를 사용하여 스핀 전달 토크보다 빠른 자화 반전을 제공하여 낮은 기록 면내 전류로 빠른 스위칭 동작을 제공할 수 있다. 또한, 정보 기록 동작에서 자기터널접합을 사용하지 않으므로, 터널 절연층의 손상이 방지되어 정보 기록 신뢰성을 증가시킬 수 있다.

본 발명의 일 실시예에 따른 논리 소자는 스핀궤도토크를 사용하여 빠른 이동 속도를 제공하여 빠른 논리 연산 동작을 수행할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 자기 논리 소자를 나타내는 사시도이다.
도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.
도 2a는 도 1a의 자기 논리 소자에서 정보 기록 동작을 설명하는 단면도이다.
도 2b는 도 1a의 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 단면도이다.
도 2c는 도 1a의 자기 논리 소자에서 정보 검출 동작을 설명하는 단면도이다.
도 3a는 도 1a의 자기 논리 소자에서 초기 상태를 설명하는 평면도이다.
도 3b는 도 1a의 자기 논리 소자에서 정보 기록 동작을 설명하는 평면도이다.
도 3c는 도 1a의 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 평면도이다.
도 3d는 도 1a의 자기 논리 소자에서 정보 검출 동작을 설명하는 평면도이다.
도 4는 도 1a의 자기 논리 소자의 [111] 신호 연산을 나타내는 타이밍도이다.
도 5는 도 1a의 자기 논리 소자의 논리 연산 결과를 나타낸다.
도 6a는 [100]의 논리 연산을 위한 자기 논리 소자에서 초기 상태를 설명하는 평면도이다.
도 6b는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 기록 동작을 설명하는 평면도이다.
도 6c는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 평면도이다.
도 6d는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 검출 동작을 설명하는 평면도이다.
도 7은 자기 논리 소자의 [100] 신호 연산을 나타내는 타이밍도이다.
도 8a는 본 발명의 다른 실시예에 따른 자기 로직 소자를 나타내는 개념도이다.
도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.
도 9a는 도 8a의 자기 로직 소자에서 정보 기록 동작을 설명하는 단면도이다.
도 9b는 도 8a의 자기 로직 소자에서 정보 이동 및 연산 동작을 설명하는 단면도이다.
도 9c는 도 8a의 자기 로직 소자에서 정보 검출을 설명하는 단면도이다.
도 10a는 도 8a의 자기 로직 소자의 초기 상태를 나타내는 평면도이다.
도 10b는 도 8a의 자기 로직 소자의 정보 기록 동작을 나타내는 평면도이다.
도 10c는 도 8a의 자기 로직 소자의 정보 이동 및 연산 동작을 나타내는 평면도이다.
도 10d는 도 8a의 자기 로직 소자의 정보 검출 동작을 나타내는 평면도이다.
도 11은 도 8a의 자기 로직 소자의 타이밍 차트이다.
도 12는 도 8a의 자기 로직 소자의 논리 연산 결과를 나타낸다.
도 13은 자기 로직 소자의 논리 연산을 변경하는 동작을 설명하는 타이밍도이다.
도 14a는 자기 로직 소자의 "down" 초기 상태를 설명하는 단면도이다.
도 14b는 자기 로직 소자의 초기 상태를 변경하기 위한 자구 기록 단계를 설명하는 단면도이다.
도 14c는 자기 로직 소자의 초기 상태를 변경하는 위한 게이트 전극의 끝으로 자구 이동 단계를 설명하는 단면도이다.
도 14d는 자기 로직 소자의 초기 상태를 변경하기 위한 제1 자구벽을 우측으로 이동시키는 단계를 설명하는 단면도이다.
도 14e는 자기 로직 소자의 초기 상태를 변경하기 위한 제2 자구벽을 좌측으로 이동시키는 단계를 설명하는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 자기 로직 소자를 나타내는 개년도이다.
도 16a은 본 발명의 또 다른 실시예에 따른 자기 로직 소자를 나타내는 개념도이다.
도 16b은 도 16a의 자기 로직 소자를 나타내는 평면도이다.

수직자기 이방성(perpendicular magnetic anisotropy; PMA)은 평면에 수직한 방향으로 스핀들이 정렬되어 있는 상태이다. 상기 수직자기이방성을 가지는 강자성체 박막 구조에서, 자화 방향이 수직방향의 평행(parallel) 또는 반평행(antiparallel) 방향으로 정렬된 구역을 자구라고 하고, 자구와 자구 사이의 경계를 자구벽(magnetic domain wall)이라고 한다.

본 발명의 일 실시예에 따른 자기 논리 소자는 비자성 금속층/자유층/절연층 구조의 자기 나노 와이어를 사용한다. 상기 논리 소자는 외부 정보를 제공받아 기록하는 복수의 입력 브랜치들; 기록된 정보를 연산한 후 출력하는 출력 브랜치; 및 상기 입력 브랜치들과 상기 출력 브랜치를 결합하고 논리 연산을 수행하는 결합부를 포함한다. 상기 논리 소자는 십자형 형상을 가진다. 게이트 전극은 입력 브랜치들의 절연층 상에 배치된다. 상기 게이트 전극은 외부로부터 제공받은 정보에 대응하는 게이트 전압을 인가한다. 상기 자유층은 수직 자기 이방성을 가지며, 상기 게이트 전극에 인가된 게이트 전압은 상기 자유층의 자기 이방성을 감소시킨다. 상기 비자성 금속층 및 상기 자유층은 비대칭 교환결합을 제공하여, 상기 자유층이 상기 게이트 전압 및 기록 면내 전류에 의하여 국부적으로 자화 스위칭된 경우, 국부적 자화 반전된 자구와 상기 자화 스위칭된 자구의 양측에 한 쌍의 닐 자구벽이 생성된다. 이에 따라, 정보가 자유층에 기록된다. 상기 입력 브랜치에 인가되는 기록 면내 전류는 상기 게이트 전압과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압에 의하여 감소된 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다.

한 쌍의 자구벽은 비대칭 교환결합(Antisymmetric exchange)에 의해서 발생하는 카이럴(chiral) 자구벽이다. 한 쌍의 자구벽은 닐 자구벽이다. 한 쌍의 자구벽이 면내 이동 전류에 의하여 일정한 방향으로 동시에 이동함에 따라, 기록된 정보가 이동한다. 따라서, 상기 입력 브랜치들 각각에 기록된 정보는 이동 면내 전류에 이동하여 상기 결합부 방향으로 이동한다. 상기 결합부에서 모인 정보들은 결합부에서 논리 연산된다. 논리 연산된 정보는 상기 출력 브랜치로 이동한다. 상기 출력 브랜치 상에 배치된 자기터널접합 소자는 이동하는 정보를 검출한다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 실험 조건, 물질 종류 등에 의하여 본 발명이 제한되거나 한정되지는 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 구성요소는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1a는 본 발명의 일 실시예에 따른 자기 논리 소자를 나타내는 사시도이다.

도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.

도 2a는 도 1a의 자기 논리 소자에서 정보 기록 동작을 설명하는 단면도이다.

도 2b는 도 1a의 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 단면도이다.

도 2c는 도 1a의 자기 논리 소자에서 정보 검출 동작을 설명하는 단면도이다.

도 3a는 도 1a의 자기 논리 소자에서 초기 상태를 설명하는 평면도이다.

도 3b는 도 1a의 자기 논리 소자에서 정보 기록 동작을 설명하는 평면도이다.

도 3c는 도 1a의 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 평면도이다.

도 3d는 도 1a의 자기 논리 소자에서 정보 검출 동작을 설명하는 평면도이다.

도 4는 도 1a의 자기 논리 소자의 [111] 신호 연산을 나타내는 타이밍도이다.

도 5는 도 1a의 자기 논리 소자의 논리 연산 결과를 나타낸다.

도 1 내지 도 5를 참조하면, 자기 로직 소자(100)는, 차례로 적층된 비자성 금속층(112), 자유층(113), 및 절연층(114)을 포함하는 자기 나노 와이어(101)로 구성된 복수의 입력 브랜치들(102a,102b,102c); 상기 자기 나노 와이어(101)로 구성된 출력 브랜치(104); 상기 자기 나노 와이어(101)로 구성되고 상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치(104)가 만나는 결합부(103); 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 절연층(114)에 인접하게 배치된 게이트 전극들(110a,110b,110c); 및 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 비자성 금속층(112)에 인접하게 배치된 면내 이방성 강자성층들(111);을 포함한다. 상기 게이트 전극들(110a,110b,110c)에 인가된 게이트 전압(VG)은 상기 자유층(113)의 수직 자기 이방성을 감소시킨다. 상기 자유층(113)은 수직 자기 이방성을 가진다. 상기 입력 브랜치(102a,102b,102c)에 인가되는 기록 면내 전류(Iw)는 상기 게이트 전압(VG)과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압(VG)에 의하여 감소된 수직 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다. 상기 자화 반전에 의하여 형성된 한 쌍의 자구벽은 닐 자구벽(10a, 10b)이다.

상기 입력 브랜치들(102a,102b,102c)은 3개이고, 상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치들(104)은 십자 형태로 배치될 수 있다. 상기 입력 브랜치들(102a,102b,102c)의 길이는 동일할 수 있다. 상기 출력 브랜치들(104)는 접지될 수 있다. 제1 입력 브랜치(102a)를 통하여 흐르는 면내 전류는 I1이고, 제2 입력 브랜치(102b)를 통하여 흐르는 면내 전류는 I2이고, 제3 입력 브랜치(102c)를 통하여 흐르는 면내 전류는 I3이다. 제1 게이트 전극(110a)의 전압은 VG_A이고, 제2 게이트 전극(110b)의 전압은 VG_B이고, 제3 게이트 전극(110c)의 전압은 VG_C이다. 상기 게이트 전압(VG)은 기록 동작을 수행하는 동안 양의 게이트 쓰기 전압(Vw)을 인가할 수 있다. 상기 면내 전류는 기록 동작시 인가되는 기록 면내 전류(Iw) 또는 이동 동작시 인가되는 이동 면내 전류(Is)일 수 있다.

상기 비자성 금속층(112)은 스핀홀 효과를 제공하는 물질일 수 있다. 상기 비자성 금속층은 백금, 텅스텐, 및 탄탈 중에서 적어도 하나를 포함할 수 있다.

상기 자유층(113)은 수직 자기 이방성을 가진 강자성체일 수 있다. 상기 자유층은 CoFeB일 수 있다.

상기 절연층(114)은 상기 게이트 전극(110a,110b,110c)과 절연시키고, 상기 검출 소자(130)의 터널 절연층을 제공할 수 있다. 상기 절연층(114)은 MgO일 수 있다.

상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치(104)는 십자형으로 배열되고, 결합부(103)는 상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치(104)의 교차 부위일 수 있다.

상기 게이트 전극(110a,110b,110c)은 Ru, Ta, Cu, 또는 Al 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(110a,110b,110c)은 복층 구조일 수 있다.

상기 자기 로직 소자(100)는 외부로부터 정보를 제공받아 입력 브랜치들(102a,102b,102c)에 정보를 기록하는 동작, 기록된 정보를 이동시키면서 논리 연산하는 동작, 및 논리 연산된 정보를 이동시키어 검출하는 동작을 포함한다.

스핀 궤도 토크(spin orbit torque)에 의한 자화 반전 동작 또는 기록 동작은 입력 브랜치(102a,102b,102c)의 비자성 금속층(112)에 인가되는 기록 면내 전류(Iw)에 의하여 수행될 수 있다.

또한, [111] 정보 기록을 위하여 전압 제어 자기 이방성(voltage-controlled magnetic anisotropy) 효과를 이용한다. 즉, 정보 기록을 위하여 입력 브랜치(102a,102b,102c)에 배치된 게이트 전극(110a,110b,110c)은 전압 제어 자기 이방성(voltage-controlled magnetic anisotropy) 효과를 상기 자유층(113)에 제공한 상태에서, 입력 브랜치(102a,102b,102c)의 비자성 금속층(112)에 기록 면내 전류(Iw)가 흐른다. 상기 비자성 금속층(112)에 흐르는 기록 면내 전류(Iw)는 박막에 수직한 스핀 전류(I_spin)를 형성한다. 상기 스핀 전류( 또는 스핀 홀 전류, Spin Hall Current)는 인접한 비자성 금속층(112)에서 스핀홀 효과(spin Hall effect) 또는 라시바 효과(Rashiba effect)에 의하여 상기 자유층(113)에 발생된다. 상기 스핀 전류( 또는 스핀 홀 전류)는 상기 자유층(113) 내로 주입될 수 있다. 상기 스핀 전류( 또는 스핀 홀 전류)는 스핀 궤도 토크에 의하여 전압 제어 자기 이방성(voltage-controlled magnetic anisotropy) 영역에서 상기 자유층(113)의 자화를 국부적으로 스위칭할 수 있다. 자화 스위칭 또는 자화 역전은 주위에 한 쌍의 닐 자구벽(10a,10b)을 현성한다.

통상적으로, 스핀 궤도 토크가 특정한 방향으로 자화 반전을 수행하기 위하여 면내 외부 자기장이 요구된다. 자구를 국부적으로 특정한 방향으로 스위칭하기 위하여, 면내 자기이방성 강자성층(111)은 수직 자기이방성 강자성을 가진 상기 자유층(113)에 강자성 교환 결합(또는 교환 바이어스 자기장)을 제공할 수 있다. 또한 상기 면내 자기이방성 강자성층(111)은 수직 자기이방성 강자성을 가진 상기 자유층(113)에 표유자기장(stray magnetic field) 또는 누설 자기장을 제공할 수 있다. 이에 따라, 상기 기록 면내 전류(Iw)에 의하여 유도된 스핀 전류(I_spin)는 상기 게이트 전극에 의하여 감소된 자기 이방성을 가진 영역(또는 게이트 전극 영역)에 결정적(deterministic) 스위칭을 제공할 수 있다. 상기 교환 바이어스 자기장 혹은 표유자기장은 결정적 스위칭(deterministic switching)을 위한 외부 면내 자기장의 역할을 대체할 수 있다. 상기 교환 바이어스 자기장 혹은 표유 자기장은 면내 자기이방성 강자성층(111) 또는 면내 자기 이방성을 가진 반강자성층/면내 자기 이방성 강자성층에 의하여 형성될 수 있다. 상기 면내 자기이방성 강자성층(111)은 CoFe 또는 CoFeB일 수 있다.

자화의 스위칭을 위한 스핀 궤도 토크(τ_SOT)는 다음과 같은 식으로 나타난다.

[수학식 1]

여기서, 자성층 또는 자유층(113)의 포화 자화의 크기는 M_S 이고, 자화의 방향은

이고, 자유층(113)의 두께는 t이다. 면내 전류를 흘렸을 때 비자성 금속층(112)에서 스핀홀 효과 혹은 라시바 효과에 의해서 스핀 전류(I_spin)가 발생하는 효율의 크기(또는 스핀홀 앵글)는 θ_SH이다. 비자성 금속층(112)에 흘려주는 면내 전류 밀도는 J이다. 스핀 전류(I_spin)의 스핀 모멘트 방향은

이다. τ₀는

에 해당한다.

이며, h는 플랑크 상수이다.

예시적으로, 자화의 방향(

)은 +z방향이고, 입사되는 스핀 전류(I_spin)의 스핀 모멘트의 방향(

)은 +y방향이다. 이 경우, [수학식 1]로 기술되는 스핀 궤도 토크(τ_SOT)의 방향은 +y방향이 다. 따라서 상기 스핀 궤도 토크만으로는 자화를 +z 방향에서 -z 방향으로 스위칭시킬 수 없다. 이를 해결하기 위해서는 +x 방향으로 면내 바이어스 자기장(

)이 필요하다. 상기 면내 바이어스 자기장(

)에 의한 토크(τ_H)는 다음과 같이 주어진다.

[수학식 2]

여기서, 자화의 방향(

)이 +y방향일 때, 상기 면내 바이어스 자기장(

)에 의한 토크(τ_H)의 방향은 +z방향이다.

자화의 방향(

)이 -y방향일 때 면내 바이어스 자기장(

)에 의한 토크(τ_H)의 방향은 -z방향이다. 따라서, 선택적인 스위칭이 가능하다.

자화 스위칭의 방향은 스핀전류의 스핀 모멘트 방향(

)과 면내 바이어스 자기장(

)의 방향으로 조절된다. 따라서, 스핀홀 효과의 부호가 반대인 물질, 혹은 면내 바이어스 자기장(

)을 반대로 걸어줌으로써, 선택적으로 스위칭을 조절할 수 있다.

본 발명의 일 실시예에 따르면, 상기 면내 바이어스 자기장(

)의 방향을 고정시킨 상태에서, 주입되는 기록 면내 전류(Iw)의 방향을 바꿈으로써, 스핀전류의 스핀 모멘트 방향(

)을 변경하여, 자화의 방향(

)은 "up"에서 "down", 또는 "down"에서 "up"으로 스위칭될 수 있다.

상기 자화 스위칭이 일어나기 위해서는 스핀궤도 토크가 상기 자유층(113)의 자기 이방성을 극복하여야 한다. 따라서, 자화 스위칭의 에너지 베리어는 자유층(113)의 자기이방성에 의하여 결정된다. 즉, 상기 자유층(113)의 자기이방성 조절을 조절하면, 자화 스위칭이 수행되는 조건을 충족할 수 있다.

본 발명의 일 실시예에 따르면, 게이트 전압(VG)을 통해 상기 자유층(113)의 자기이방성을 국부적으로 낮출 수 있다. 이에 따라, 스핀궤도토크에 의한 자화 스위칭이 국부적으로 발현된다. 이에 따라, 국부적 자화 반전 및 한 쌍의 닐(Neel) 자구벽이 생성된다.

자화 스위칭은 스핀 주입에 의한 스핀 궤도 토크(τ_SOT)와 면내 자기장에 의한 스핀 궤도 토크(τ_H)를 합한 토크가 상기 자유층(113)의 자기이방성을 넘어서게 되면 일어난다. 따라서, 자화 스위칭을 위한 면내 전류 (또는 면내 전류 밀도(J)) 및/또는 면내 바이어스 자기장(

)의 크기는 게이트 전압으로 제어할 수 있는 자기이방성의 크기에 따라 달라진다. 즉, 자기이방성을 많이 낮출 수 있다면, 스위칭 전류 및/또는 면내자기장의 크기가 줄어든다.

본 발명의 시뮬레이션에 따르면, 게이트 전압(VG)에 의해서 국소적으로 자기이방성이 12% 줄어드는 상황을 가정하였다. 면내 바이어스 자기장(

)은 0.1 Tesla가 존재하는 상황에서, 면내 전류 밀도 J = 8.5 x 10^11 A/m^2에서 스위칭이 일어난다. 면내 자기장이나 면내 전류 밀도는 동일한 게이트 전압에 의한 자기이방성 조절값에 따라 높이거나 낮출 수 있다.

기록된 정보를 이동시키면서 논리 연산하는 동작을 위하여, 기록된 정보는 이동 면내 전류(Is)에 의하여 특정한 방향으로 이동할 수 있다. 기록된 정보는 자구와 상기 자구의 양측에 배치된 한 쌍의 자구벽에 의하여 구별된다.

전류-유도 자구벽 이동(Current-induced domain wall motion, CIDWM)은 종래에는 비자성 금속층이 제거된 상태에서 스핀 전달 토크 이론에 의하여 설명되었다.

본 발명에 따르면, 전류-유도 자구벽 이동은 비자성 금속층/강자성층을 구비한 자기 나노와이어에서 비대칭 교환결합 또는 DzyaloshinskiiMoriya interaction(DMI)과 스핀 궤도 토크 이론에 의하여 설명된다.

비자성 금속층/자유층/절연층을 구비한 나노와이어(101)에 한 쌍의 자구벽(10a,10b)의 이동을 위하여, 비자성 금속층(112)에 흐르는 이동 면내 전류(Is)는 박막에 수직한 스핀 전류(I_spin)를 형성한다. 상기 스핀 전류( 또는 스핀 홀 전류, Spin Hall Current)가 인접한 비자성 금속층(112)에서 스핀홀 효과(spin Hall effect) 또는 라시바 효과(Rashba effect)에 의하여 자유층(113)에 발생된다. 상기 스핀 전류( 또는 스핀 홀 전류)는 상기 자유층(113) 내로 주입될 수 있다. 상기 스핀 전류는 스핀 궤도 토크(spin orbit torque)에 의하여 외부 자기장없이 상기 한 쌍의 자구벽(10a,10b)을 빠르게 같은 방향으로 이동시킨다.

스핀 궤도 토크(spin orbit torque)에 의한 자구벽(10a,10b)의 이동속도는 종래의 자유층만에 흐르는 전하 전류에 의한 스핀 전달 토크(spin transfer torque)에 의한 자구벽의 이동속도보다 빠를 수 있다.

상기 비자성 금속층(112)에 이동 면내 전류(Is)를 흘려주는 경우, 스핀토크 현상에 의해 상기 자유층의 한 쌍의 자구벽(10a,10b)이 한쪽 방향으로 이동하는 현상이 발생한다. 이동 면내 전류(Is)의 크기는 기록 면내 전류(Iw)보다 작다.

구체적으로, 스핀 궤도 토크에 의한 자구벽(10a,10b)의 이동을 설명한다. 자기 나노와이어(101)가 x방향으로 연장되고, 이동 면내 전류(Is)를 +x방향으로 흘린다고 가정한다. 상기 자유층(113)이 수직자기이방성을 가지는 경우, 상기 한 쌍의 자구벽(10a,10b)은 up(+z 자화 방향)와 down(-z 자화 방향)의 경계에 형성된다. 상기 자유층(113)에서 자화는 상기 자구벽(10a,10b)에서도 연속적으로 바뀐다. 상기 자구벽(10a,10b)의 가운데 지점에서 자화가 가질 수 있는 방향은 면내 방향 (y방향 혹은 x방향)이 된다. 이 때, 상기 한 쌍의 자구벽(10a,10b)의 방향이 +y 또는 -y 방향을 향하는 경우, 블로흐 자구벽 (Bloch domain wall)이 형성된다. 한편, 한 쌍의 자구벽(10a,10b)의 방향이 +x 또는 -x 방향을 향하는 경우, 닐 자구벽 (Neel doamin wall)이 형성된다.

비자성 금속층/자유층 구조에 이동 면내 전류(Is)를 +x방향으로 흘리면, 스핀 홀 효과 혹은 라시바 효과로 인해 y방향의 스핀 모멘트는 자유층(113)에 주입되게 된다. 이 때, 스핀 모멘트의 방향은 스핀 홀 부호에 따라 +y 방향또는 -y 방향일 수 있다. 스핀 홀 부호는 비자성 금속층(112)의 종류에 의해 결정된다. 예를 들어, 백금(Pt)의 경우, 스핀 모멘트의 방향은 -y 방향이다. 탄탈(Ta)의 경우, 스핀 모멘트의 방향은 +y 방향이다. 이 때, 자유층(113)에서 발생하는 스핀 궤도 토크는 [수학식 1]로 주어질 수 있다.

한 쌍의 자구벽(10a,10b)의 자화의 방향이 면내 방향을 향하고 있다. 따라서, 상기 자구벽의 자화의 방향(

)은 x방향 혹은 y방향일 수 있다. 스핀 홀 효과(혹은 라시바 효과)에 의해서 주입되는 스핀 모멘트의 방향(

)이 y방향이다. 한 쌍의 자구벽의 자화 방향(

)이 y방향일 때(즉, 블로흐 자구벽일 때)는 스핀 궤도 토크(τ_SOT)가 영(zero)이 된다. 따라서, 블로흐 자구벽의 경우는 스핀 궤도 토크(τ_SOT)로 움직일 수 없다.

스핀 궤도 토크(τ_SOT)에 의하여 상기 자구벽(10a,10b)을 움직이기 위해서는, 상기 자구벽(10a,10b)은 반드시 닐 자구벽이어야 한다. 스핀 궤도 토크(τ_SOT)의 방향은 스핀 모멘트의 방향(

)과 닐 자구벽의 방향 (+x 혹은 -x)에 따라 결정된다.

닐 자구벽의 이동 메커니즘 및 속도를 계산하기 위해서 스핀 궤도 토크(τ_SOT)의 [수학식 1]은 다음과 같이 주어질 수 있다.

[수학식 3]

여기서

는 스핀 궤도 토크에 의한 유효자기장이다. 즉, 스핀 홀 효과에 의해서 스핀 모멘트의 방향(

)이 +y인 스핀이 주입되고, 닐 자구벽의 방향(

)이 +x방향 인 경우, +z방향의 유효자기장(H_eff)이 인가된다. 따라서, +z방향의 유효자기장(H_eff)은 up자화 영역을 확장하므로, up-down 자구벽의 경우, "up"이 확장하는 방향으로 이동한다.

물질 내부의 스핀홀 효과나 자화 등을 고려한 유효자기장(H_eff)의 크기는 아래와 같이 주어진다.

[수학식 4]

여기서, μ₀는 투자율이다. 이 때 자구벽의 속도는 아래와 같다.

[수학식 5]

여기서, γ는 자기회전비 (gyromagnetic ratio),λ는 자구벽의 폭, α는 자기감쇄 상수이다. 물질의 특성에 따라 차이가 있지만, 일반적인 자구벽의 속도는 100 m/s 이상이다.

스핀홀 효과가 큰 물질을 쓰면, 스핀홀 앵글(θ_SH)이 증가할 수 있다. 따라서, 스핀궤도토크는 스핀 전달 토크에 비해서 높은 효율을 가지고 높은 이동속도를 제공한다. 스핀 전달 토크의 경우, 자성층이 결정되면 그 효율이 결정된다. 한편, 스핀 궤도 토크의 경우, 비자성층에 따라 효율이 달라져, 비자성층의 선택에 따라 자성층의 자구벽 이동속도가 달라진다.

본 발명의 일 실시예에 따르면, M_S=560 X 10^3 A/m, α=0.6, θ_SH= 0.1 등, 실제 물질에서 보고된 값을 사용하였다. 면내 전류밀도 J= 1.58 x 10^11 A/m^2에서 자구벽의 속도는 100 m/s일 수 있다. 이 속도값은 면내 전류밀도를 증가시키거나, 스핀홀 효과를 증대시킴으로써 증가시킬 수 있다.

한 쌍의 자구벽(10a,10b)이 동일한 방향으로 이동하기 위해서는, 반드시 카이럴 닐 자구벽이 형성되어야 한다. 카이럴 닐 자구벽이란 자성체의 자화가 일정한 방향으로 꼬여, 인접한 닐 자구벽의 자화 방향이 반대가 되는 경우를 의미한다. 예를 들어 인접한 한 쌍의 자구벽은 up-left-down 자구벽과 down-right-up 자구벽이 되어야 한다. 이는 비대칭 교환결합 (DMI)에 의해서 달성될 수 있다. 비대칭 교환결합(DMI)은 자성층과 비자성층 계면에서 발생하는 현상이다. 비대칭 교환결합(DMI)는 자성층의 자화를 특정 방향으로 꼬이게 만드는 (chiral)는 역할을 한다.

비대칭 교환결합 에너지(E_DMI)는 아래와 같이 주어진다.

[수학식 6]

여기서, D는 DMI 계수이고, S_i,S_j는 이웃한 자기 스핀을 나타낸다. 두 인접한 자화 스핀의 방향이 평행이 아닐 때, 비대칭 교환결합 에너지는 더 안정하게 된다. 또한, S_i와S_j는 에너지를 낮추는 방향으로 꼬이게 된다. 이는 자구벽과 같이 자화가 공간적으로 변하는 상황에서 작동한다.

DMI가 있는 상황에서 자화의 변화는 DMI의 크기에 의존한다. DMI의 크기는 통상적으로 유효자기장으로 나타낸다. DMI에 의한 유효자기장(H_DMI)의 크기는 다음과 같이 주어진다.

[수학식 7]

D는 물질에 의존하는 DMI 계수, Ms는 포화 자화, λ는 자구벽의 폭을 나타낸다. DMI가 존재할 때, 유효자기장(H_DMI)이 자구벽에 인가된다. 이러한 유효자기장은 닐 자구벽을 안정화시킨다.

스핀 궤도 토크(τ_SOT)에 의해서 자구벽(10a,10b)이 움직이기 위해서 닐 자구벽이 필요하다. DMI는 닐 자구벽을 형성하고 한 쌍의 자구벽을 동일한 방향으로 이동시키기 위하여 필요하다.

본 발명의 일 실시예에 따르면, Pt/Co 구조에서 보고되는 D=0.5 mJ/m^2을 사용하였다.

DMI에 의한 다른 효과로 자구벽 내에서 자화는 특정한 방향으로 회전한다. 예를 들어, 자구벽 내에서, 좌측이 up 상태이고, 우측이 down 상태이다. 자구벽 내에서 자화는 반드시 정해진 방향으로 돌아간다. 예를 들어, 오른쪽으로 진행하면서 반시계방향으로 돌아가는 것이 안정하다면, 시계방향으로 돌아가는 것은 불안정해진다. DMI는 chiral 자구벽을 제공한다.

시계 방향 또는 반시계 방향 중에서 어떤 방향이 안정하게 되는지는 물질에 따라서 달라진다. 구체적으로, 자성층과 비자성층을 어떤 물질을 쓰느냐에 따라서 달라진다. 예를 들면 Pt/CoFeB의 경우 반시계방향이 안정하고, W/CoFeB의 경우 시계방향이 안정하다.

chiral 자구벽 특성은 이동 면내 전류에 의하여 한 쌍의 자구벽을 동일한 방향으로 이동시킨다. 스핀 궤도 토크(τ_SOT)가 한 쌍의 자구벽(10a,10b)에 미치는 유효자기장(H_eff)은 [수학식 3]과 같이 주어진다. 이 때, 자구벽의 자화 방향에 따라 유효자기정이 결정된다.

한 쌍의 자구벽이 존재한다. 이 경우, 자화는 [up - 제1 닐 자구벽- down - 제2 닐 자구벽 - up]으로 변할 것이다. 제1 닐 자구벽 및 제2 닐 자구벽이 면내 전류에 의하여 동시에 오른쪽으로 이동하기 위해서는 제1 닐 자구벽에는 up방향의 유효자기장이 필요하고, 제2 닐 자구벽)의 경우에는 down방향으로 유효자기장이 요구된다.

따라서, 제1 닐 자구벽 및 제2 닐 자구벽에 걸리는 유효자기장이 서로 반대가 되어야 한다. 이를 위해서는 제1 닐 자구벽 및 제2 닐 자구벽의 자화방향이 서로 반대가 되어야 한다. 예를 들면, up-right-down-left-up 혹은 up-left-down-right-up 과 같이 자화가 변해야 한다. DMI에 의한 chiral 자구벽은 일정한 방향으로 회전하는 조건을 만족시킨다.

결론적으로, DMI가 존재하기만 하면 한 쌍의 자구벽은 스핀궤도토크에 의해 같은 방향으로 이동하게 된다. 이 때 이동방향은 스핀홀효과에 의해서 입사되는 스핀의 방향이나 DMI에 의해서 결정되는 닐 자구벽의 방향에 의해서 결정되고, 이는 물질 선택을 통해서 조절가능하다.

비대칭 상호 교환결합 또는 Dzyaloshinskii Moriya interaction(DMI)는 비자성 금속층과 수직 자기 이방성 강자성층 사이의 계면 효과에 의하여 발생할 수 있다. 구체적으로, 상기 비자성 금속층이 백금(Pt)이고, 수직 자기 이방성 강자성층이 CoFeB인 경우, 스핀 궤도 토크에 의한 자화 반전(기록 동작) 및 스핀 궤토 토크에 의한 자구벽 이동 동작(논리 연산 동작)이 수행될 수 있다.

자기 로직 소자의 동작 방법은, 외부로부터 제공받은 정보에 대응하도록 게이트 전극들(110a,110b,110c) 각각에 게이트 전압(VG)을 인가하면서 입력 브랜치들(102a,102b,102c)의 상기 비자성 금속층(112)에 기록 면내 전류(Iw)를 인가하여 상기 자유층(113)의 자화 반전을 수행하여 정보를 기록하는 단계; 상기 입력 브랜치들(102a,102b,102c) 의 상기 비자성 금속층(112)에 이동 면내 전류(Is)를 인가하여 기록된 정보를 이동시키면서 상기 결합부(103)에서 논리 연산을 수행하는 단계; 및 상기 비자성 금속층(112)의 상기 이동 면내 전류에 의하여 논리 연산된 정보를 상기 출력 브랜치(104)로 이동시키어 자기 터널 접합 구조를 통하여 검출하는 단계를 포함한다. 자기 로직 소자의 동작 방법은, 상기 자기 나노 와이어(101)의 초기 자화 상태를 변경하는 단계를 더 포함할 수 있다.

정보를 기록하는 단계는, 기록 정보에 따라 게이트 전극들(110a,110b,110c) 에 게이트 전압을 인가하고 입력 브랜치들(102a,102b,102c)에 기록 면내 전류(Iw)를 인가할 수 있다. 상기 출력 브랜치(104)의 일단은 접지될 수 있다.

예를 들어, 초기 상태에서, 입력 브랜치들(102a,102b,102c) , 결합부(103), 및 출력 브랜치(104)는 모두 "down" 상태일 수 있다.

기록 정보가 [111]인 경우, 제1 입력 브랜치(102a)에 "up"을 기록하고, 제2 입력 브랜치(102b)에 "up"을 기록하고, 제3 입력 브랜치(103)에 "up"을 기록할 수 있다.

구체적으로, 상기 제1 입력 브랜치(102a)에 제1 기록 면내 전류(Iw)를 인가하고, 제1 게이트 전극(110a)에 제1 게이트 기록 전압(V_W)을 펄스 형태로 기록 구간(T1)에 인가한다. 이에 따라, 상기 제1 입력 브랜치(102a)는 제1 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 자화 반전을 수행한다.

상기 제2 입력 브랜치(102b)에 제2 기록 면내 전류(Iw)를 인가하고, 제2 게이트 전극에 제2 게이트 기록 전압(Vw)을 기록 구간(T1)에 인가한다. 이에 따라, 상기 제2 입력 브랜치는 제2 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 자화 반전을 수행한다.

상기 제3 입력 브랜치(102c)에 제3 기록 면내 전류(Iw)를 인가하고, 제3 게이트 전극에 제3 게이트 기록 전압(Vw)을 기록 구간(T1)에 인가한다. 이에 따라, 상기 제3 입력 브랜치는 제3 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 자화 반전을 수행한다.

3개의 입력 브랜치(102a,102b,102c)와 하나의 출력 브랜치(104)를 구비한 다수결 게이트가 작동하는 원리가 설명된다. 자구벽들은 대응하는 입력 브랜치의 이동 면내 전류에 의해서 각각의 입력 브랜치로부터 결합부(103)로 진행할 수 있다. 각 자구벽은 상기 결합부(103)에서 동시에 만난다. 또한, 상기 결합부(103)에서 3개의 면내 전류가 만난다. 상기 자구벽은 이 전류 흐름에 의해서 움직인다.

예를 들어, 제2 브랜치(102b)를 따라 흐르는 제2 면내 전류는 -y축 방향으로 흐르고, 제3 브랜치(102c)를 따라 흐르는 제3 면내 전류는 +y축 방향으로 흐른다. 따라서, 결합부에서 y 방향 전류 성분은 0이 된다. 한편, 제1 브랜치(102a)를 따라 흐르는 제1 면내 전류는 +x 축 방향으로 흐르고, 출력 브랜치(104)의 전류는 3개의 입력 브랜치의 전류들의 합이다.

자구벽이 결합부(103)에 도달하면, 자구벽이 확장하는 영역은 자구벽 입력의 개수에 의해서 결정된다. 자구벽의 입력이 1개인 경우, 제1 자구벽은 상기 결합부의 좁은 영역만 확장하고 더 이상 진행하지 않는다. 따라서, 뒤따라오는 제2 자구벽은 상기 제1 자구벽과 만나, 정보가 저장된 자구가 소멸한다.

상기 자구벽 입력이 2개 이상인 경우, 서로 다른 입력 브랜치들에서 진행하는 제1 자구벽들(10a)은 상기 결합부(103)에서 서로 연결되어 넓은 영역을 확보한다. 또한 뒤따른 제2 자구벽들(10b)도 서로 연결된다. 결합된 자구벽은 면내 전류에 의하여 상기 출력 브랜치(104)으로 진행한다.

기록된 정보를 이동시키면서 상기 결합부(103)에서 논리 연산을 수행하는 단계는 정보가 기록된 상기 입력 브랜치들 각각에 이동 면내 전류(Is)를 인가한다. 즉, 제1 입력 브랜치(102a)에서 자화 반전에 의하여 정보가 기록된 상태로, 기록 면내 전류(Iw)에 연속적으로 이동 면내 전류(Is)가 제2 시간 구간(T2) 동안 수행한다. 이에 따라, 각각의 입력 브랜치(102a,102b,102c)에 저장된 정보는 상기 결합부(103)로 이동한 후 연산되어 상기 출력 브랜치(104)로 이동한다.

자기 나노 와이어(101)가 초기에 "down" 상태 (Mz=-1)로 초기화되고, 3개의 입력 브랜치들(102a,102b,102c)에 입력된 정보들 중에서 하나 이하가 "up" 상태 (Mz=+1)인 경우, 출력 브랜치(103)는 "down" 상태 (Mz=-1)을 출력한다. 여기서, "down" 상태는 로직 "0" , "up" 상태는 로직 "1"을 나타낸다. 한편, 상기 3개의 입력 브랜치들(102a,102b,102c)에 입력된 정보들 중에서 둘 이상이 "up" 상태(Mz=+1)인 경우, 출력 브랜치(103)는 "up" 상태 (Mz=+1) 을 출력한다. 자기 로직 소자는 AND 및 OR 동작을 수행할 수 있다.

논리 연산된 정보를 이동시키어 검출하는 동작은 출력 브랜치(104)에 배치된 검출 소자(130)에 의하여 수행될 수 있다. 자구의 자화 상태를 검출하기 검출 소자(130)는 상기 출력 브랜치(104)에 배치될 수 있다. 상기 검출 소자(130)는 자기 저항 소자일 수 있다. 바람직하게는 상기 검출 소자(130)는 자기 터널 접합 소자일 수 있다. 상기 검출 소자(130)는 이동 면내 전류(Is)에 의하여 상기 출력 브랜치를 따라 이동하는 논리 연산된 자구를 검출할 수 있다. 상기 출력 브랜치(104)의 끝에 도달한 자구벽은 소멸할 수 있다.

상기 검출 소자(130)는 차례로 적층된 상기 비자성 도전층(112), 상기 자유층(113), 상기 절연층(114), 고정층(135), 및 전극층(136)을 포함할 수 있다. 상기 고정층(135)은 상기 출력 브랜치(104)에서 상기 절연층(114)에 인접하게 배치된다. 상기 자유층(113), 상기 절연층(114), 및 상기 고정층(135)은 자기 터널 접합을 제공할 수 있다. 상기 전극층(136)은 외부 검출 회로에 연결되어 검출 전압을 인가할 수 있다. 상기 외부 검출 회로는 터널 전류를 이용하여 자기 저항을 검출할 수 있다. 상기 자기 터널 접합 또는 상기 검출 소자(130)는 정보의 상기 연산 결과를 검출할 수 있다. 상기 고정층(135)의 자화와 상기 자유층(113)의 자화가 서로 평행한 경우, 자기 저항은 낮다. 한편, 상기 고정층(135)의 자화와 상기 자유층(113)의 자화가 서로 반평행한 경우, 자기 저항은 높다.

도 6a는 [100]의 논리 연산을 위한 자기 논리 소자에서 초기 상태를 설명하는 평면도이다.

도 6b는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 기록 동작을 설명하는 평면도이다.

도 6c는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 이동 동작 및 연산 동작을 설명하는 평면도이다.

도 6d는 [100]의 논리 연산을 위한 자기 논리 소자에서 정보 검출 동작을 설명하는 평면도이다.

도 7은 자기 논리 소자의 [100] 신호 연산을 나타내는 타이밍도이다.

도 6 내지 도 7을 참조하면, 기록 정보가 [100]인 경우, 제1 입력 브랜치(102a)에 "up"을 기록하고, 제2 입력 브랜치(102b)에 "down"을 기록하고, 제3 입력 브랜치(103)에 "down"을 기록할 수 있다.

상기 제2 입력 브랜치(102b)는 이미 초기 상태에서 "down"으로 유지되어, 게이트 기록 전압이 인가되지 않아 기록 동작이 수행되지 않는다.

상기 제3 입력 브랜치(102c)는 이미 초기 상태에서 "down"으로 유지되어, 게이트 기록 전압이 인가되지 않아 기록 동작이 수행되지 않는다.

기록된 정보를 이동시키면서 상기 결합부(103)에서 논리 연산을 수행하는 단계는 정보가 기록된 상기 입력 브랜치(102a)에 이동 면내 전류(Is)를 인가한다. 즉, 제1 입력 브랜치(102a)에서 자화 반전에 의하여 정보가 기록된 상태로, 기록 면내 전류(Iw)에 연속적으로 이동 면내 전류(Is)가 제2 시간 구간(T2) 동안 수행한다. 이에 따라, 각각의 입력 브랜치(102a,102b,102c)에 저장된 정보는 상기 결합부(103)로 이동한 후 연산되어 상기 출력 브랜치(104)로 이동한다.

논리 연산 동작은 자구벽의 이동 특성에 의하여 결정될 수 있다. 하나의 자구는 한 쌍의 자구벽(제1 자구벽 및 제2 자구벽)에 의하여 구별된다. 한 쌍의 자구벽이 상기 이동 면내 전류에 의하여 제1 입력 브랜치(102a)를 따라 이동하는 경우, 상기 제1 자구벽(10a)은 상기 결합부(103)에서 정지하고, 뒤따르는 제2 자구벽(10b)은 상기 결합부(103)까지 이동할 수 있다. 이에 따라, 제2 자구벽(10b)이 상기 제1 자구벽(10a)에 도달한 경우, 상기 제1 자구벽(10a) 및 제2 자구벽(10b)은 소멸할 수 있다.

도 8a는 본 발명의 다른 실시예에 따른 자기 로직 소자를 나타내는 개념도이다.

도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.

도 9a는 도 8a의 자기 로직 소자에서 정보 기록 동작을 설명하는 단면도이다.

도 9b는 도 8a의 자기 로직 소자에서 정보 이동 및 연산 동작을 설명하는 단면도이다.

도 9c는 도 8a의 자기 로직 소자에서 정보 검출을 설명하는 단면도이다.

도 10a는 도 8a의 자기 로직 소자의 초기 상태를 나타내는 평면도이다.

도 10b는 도 8a의 자기 로직 소자의 정보 기록 동작을 나타내는 평면도이다.

도 10c는 도 8a의 자기 로직 소자의 정보 이동 및 연산 동작을 나타내는 평면도이다.

도 10d는 도 8a의 자기 로직 소자의 정보 검출 동작을 나타내는 평면도이다.

도 11은 도 8a의 자기 로직 소자의 타이밍 차트이다.

도 12는 도 8a의 자기 로직 소자의 논리 연산 결과를 나타낸다.

도 8 내지 도 12를 참조하면, 자기 로직 소자(100a)는, 차례로 적층된 비자성 금속층(112), 자유층(113), 및 절연층(114)을 포함하는 자기 나노 와이어(101)로 구성된 복수의 입력 브랜치들(102a,102b,102c); 상기 자기 나노 와이어(101)로 구성된 출력 브랜치(104); 상기 자기 나노 와이어(101)로 구성되고 상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치(104)가 만나는 결합부(103); 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 절연층(114)에 인접하게 배치된 게이트 전극들(110a,110b,110c); 및 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 비자성 금속층(112)에 인접하게 배치된 면내 이방성 강자성층들(111);을 포함한다. 상기 게이트 전극들(110a,110b,110c)에 인가된 게이트 전압(VG)은 상기 자유층(113)의 수직 자기 이방성을 감소시킨다. 상기 자유층(113)은 수직 자기 이방성을 가진다. 상기 입력 브랜치(102a,102b,102c)에 인가되는 기록 면내 전류(Iw)는 상기 게이트 전압(VG)과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압(VG)에 의하여 감소된 수직 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다. 상기 자화 반전에 의하여 형성된 한 쌍의 자구벽은 카이럴 닐 자구벽(10a, 10b)이다.

상기 자기 나노 와이어(101)는 "up" 상태로 초기화될 수 있다.

정보를 기록하는 단계는, 기록 정보에 따라 게이트 전극들(110a,110b,110c) 에 게이트 전압을 인가하고 입력 브랜치들(102a,102b,102c)에 기록 면내 전류를 인가할 수 있다. 상기 출력 브랜치(104)의 일단은 접지될 수 있다.

예를 들어, 초기 상태에서, 입력 브랜치들(102a,102b,102c) , 결합부(103), 및 출력 브랜치(104)는 모두 "up" 상태일 수 있다.

기록 정보가 [111]인 경우, 제1 입력 브랜치(102a)에 "down"을 기록하고, 제2 입력 브랜치(102b)에 "down"을 기록하고, 제3 입력 브랜치(103)에 "down"을 기록할 수 있다.

구체적으로, 상기 제1 입력 브랜치(102a)에 제1 기록 면내 전류(Iw)를 인가하고, 제1 게이트 전극(110a)에 제1 게이트 기록 전압(V_W)을 펄스 형태로 기록 구간(T1)에 인가한다. 이에 따라, 상기 제1 입력 브랜치(102a)는 제1 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 자화 반전을 수행한다. 다만, 제1 기록 면내 전류(Iw)는 출력 브랜치에서 제1 입력 브랜치 방향으로 흐를 수 있다. 즉, 상기 제1 기록 전류(Iw)는 제1 입력 브랜치에서 출력 브랜치 방향으로 흐르는 경우 양의 값으로 정의한 경우, 상기 제1 기록 전류(Iw)는 음의 값을 가질 수 있다. 음의 제1 기록 전류는 "up"에서 "down" 상태로 자화 반전하기 위한 스핀 퀘도 토크에 기인한다.

상기 제2 입력 브랜치(102b)에 제2 기록 면내 전류(Iw)를 인가하고, 제2 게이트 전극에 제2 게이트 기록 전압(Vw)을 기록 구간(T1)에 인가한다. 이에 따라, 상기 제2 입력 브랜치는 제2 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 "up"에서 "down" 상태로 자화 반전을 수행한다.

상기 제3 입력 브랜치(102c)에 제3 기록 면내 전류(Iw)를 인가하고, 제3 게이트 전극에 제3 게이트 기록 전압(Vw)을 기록 구간(T1)에 인가한다. 이에 따라, 상기 제3 입력 브랜치는 제3 게이트 전극에 대응하는 상기 자유층(113)에 국부적으로 "up"에서 "down" 상태로 자화 반전을 수행한다.

기록된 정보를 이동시키면서 상기 결합부(103)에서 논리 연산을 수행하는 단계는 정보가 기록된 상기 입력 브랜치들 각각에 이동 면내 전류(Is)를 인가한다. 상기 이동 면내 전류(Is)는 양의 값을 가질 수 있다. 즉, 제1 입력 브랜치(102a)에서 자화 반전에 의하여 정보가 기록된 상태로, 기록 면내 전류(Iw)에 연속적으로 이동 면내 전류(Is)가 제2 시간 구간(T2) 동안 수행한다. 이에 따라, 각각의 입력 브랜치(102a,102b,102c)에 저장된 정보는 상기 결합부(103)로 이동한 후 연산되어 상기 출력 브랜치(104)로 이동한다.

자기 나노 와이어(101)가 초기에 "up" 상태 (Mz=+1)로 초기화되고, 상기 3개의 입력 브랜치들(102a,102b,102c)에 입력된 정보들 중에서 하나 이하가 "down" 상태 (Mz=-1)인 경우, 출력 브랜치(103)는 "up" 상태 (Mz=+1) 을 출력한다. 한편, 상기 3개의 입력 브랜치들(102a,102b,102c)에 입력된 정보들 중에서 둘 이상이 "down" 상태 (Mz=-1)인 경우, 출력 브랜치(103)는 "down" 상태 (Mz=-1)을 출력한다. 이에 따라, 자기 로직 소자는 NAND 및 NOR 동작을 수행할 수 있다.

도 13은 자기 로직 소자의 논리 연산을 변경하는 동작을 설명하는 타이밍도이다.

도 14a는 자기 로직 소자의 "down" 초기 상태를 설명하는 단면도이다.

도 14b는 자기 로직 소자의 초기 상태를 변경하기 위한 자구 기록 단계를 설명하는 단면도이다.

도 14c는 자기 로직 소자의 초기 상태를 변경하는 위한 게이트 전극의 끝으로 자구 이동 단계를 설명하는 단면도이다.

도 14d는 자기 로직 소자의 초기 상태를 변경하기 위한 제1 자구벽을 우측으로 이동시키는 단계를 설명하는 단면도이다.

도 14e는 자기 로직 소자의 초기 상태를 변경하기 위한 제2 자구벽을 좌측으로 이동시키는 단계를 설명하는 단면도이다.

도 13 내지 도 14a를 참조하면, 상기 자기 나노 와이어(101)의 초기 자화 상태는 변경된다. 상기 자기 나노 와이어(101)는 "down" 상태에서 "up" 상태로 변경된다. 상기 자기 나노 와이어(101)가 "down" 상태를 초기 상태로 가지는 경우, AND 또는 OR 논리 연산을 수행할 수 있다. 한편, 상기 자기 나노 와이어(101)가 "up" 상태를 초기 상태로 가지는 경우, NAND 또는 NOR 논리 연산을 수행할 수 있다.

도 14b를 참조하면, 자구 기록 단계는 "down"에서 "up" 상태로 자환반전시킨다. 즉, 모든 게이트 전극들(110a,110b,110c) 각각에 게이트 전압(VG)을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층(113)에 기록 면내 전류(Iw)를 인가하여 상기 자유층의 자화 반전을 수행하여 제1 및 제2 자구벽(10a,10b)을 형성한다. 즉, [111] 정보가 기록된다.

도 14c를 참조하면, 모든 게이트 전극들 각각에 게이트 전압을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류(Is)를 인가하여 제2 자구벽을 게이트 전극의 경계로 이동시킨다. 제1 자구벽은 우측으로 이동하고, 제2 자구벽은 게이트 전극의 경계로 이동한다.

도 14d를 참조하면, 모든 게이트 전극들 각각에 게이트 전압을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 상기 제2 자구벽를 피닝한 상태에서 상기 제1 자구벽을 상기 출력 브랜치의 끝까지 이동시킨다.

제1 자구벽은 이동 면내 전류에 의하여 결합부를 통하여 출력 브랜치의 끝까지 이동한다. 한편, 제2 자구벽은 게이트 전압에 의하여 피닝된다. 한편, 이동 면내 전류는 기록 면내 전류보다 작아 자화 반전을 수행하지 못한다.

도 14e를 참조하면, 모든 게이트 전극들(110a,110b,110c,110d) 각각에 게이트 전압(VG)을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 반대 방향의 이동 면내 전류(Is)를 인가하여 제2 자구벽(10b)을 입력 브랜치들(102a,102b,102c,102d)의 입력단으로 이동시킨다. 이에 따라, 자기 나노와이어의 자화는 모두 "up" 상태로 변경된다.

도 15는 본 발명의 또 다른 실시예에 따른 자기 로직 소자를 나타내는 개년도이다.

도 15를 참조하면, 자기 로직 소자(200)는, 차례로 적층된 비자성 금속층(112), 자유층(113), 및 절연층(114)을 포함하는 자기 나노 와이어(101)로 구성된 복수의 입력 브랜치들(102a,102b,102c); 상기 자기 나노 와이어(101)로 구성된 출력 브랜치(104); 상기 자기 나노 와이어(101)로 구성되고 상기 입력 브랜치들(102a,102b,102c)과 상기 출력 브랜치(104)가 만나는 결합부(103); 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 절연층(114)에 인접하게 배치된 게이트 전극들(110a,110b,110c); 및 상기 복수의 입력 브랜치들(102a,102b,102c) 각각에서 상기 비자성 금속층(112)에 인접하게 배치된 면내 이방성 강자성층들(111);을 포함한다. 상기 게이트 전극들(110a,110b,110c)에 인가된 게이트 전압(VG)은 상기 자유층(113)의 수직 자기 이방성을 감소시킨다. 상기 자유층(113)은 수직 자기 이방성을 가진다. 상기 입력 브랜치(102a,102b,102c)에 인가되는 기록 면내 전류(Iw)는 상기 게이트 전압(VG)과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압(VG)에 의하여 감소된 수직 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다. 상기 자화 반전에 의하여 형성된 한 쌍의 자구벽은 닐 자구벽(10a, 10b)이다.

교환 바이어스 자기장 혹은 표유 자기장은 면내 자기 이방성을 가진 반강자성층(211)/면내 자기 이방성 강자성층(111)에 의하여 형성될 수 있다. 상기 반강자성층(211)은 상기 면내 자기 이방성 강자성층(111)과 상기 비자성 도전층(112) 사이에 배치되고 면내 자기 이방성을 가질 수 있다.

도 16a은 본 발명의 또 다른 실시예에 따른 자기 로직 소자를 나타내는 개념도이다.

도 16b은 도 16a의 자기 로직 소자를 나타내는 평면도이다.

도 16a 및 도 16b를 참조하면, 자기 로직 소자(300)는, 차례로 적층된 비자성 금속층(112), 자유층(113), 및 절연층(114)을 포함하는 자기 나노 와이어(101)로 구성된 복수의 입력 브랜치들(302a,302b,302c); 상기 자기 나노 와이어(101)로 구성된 출력 브랜치(104); 상기 자기 나노 와이어(101)로 구성되고 상기 입력 브랜치들(302a,302b,302c)과 상기 출력 브랜치(104)가 만나는 결합부(103); 상기 복수의 입력 브랜치들(302a,302b,302c)각각에서 상기 절연층(114)에 인접하게 배치된 게이트 전극들(110a,110b,110c); 및 상기 복수의 입력 브랜치들(302a,302b,302c) 각각에서 상기 비자성 금속층(112)에 인접하게 배치된 면내 이방성 강자성층들(111);을 포함한다. 상기 게이트 전극들(110a,110b,110c)에 인가된 게이트 전압(VG)은 상기 자유층(113)의 수직 자기 이방성을 감소시킨다. 상기 자유층(113)은 수직 자기 이방성을 가진다. 상기 입력 브랜치(302a,302b,302c)에 인가되는 기록 면내 전류(Iw)는 상기 게이트 전압(VG)과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압(VG)에 의하여 감소된 수직 자기 이방성에 의하여 국부적으로 자화 반전을 제공한다. 상기 자화 반전에 의하여 형성된 한 쌍의 자구벽은 닐 자구벽(10a, 10b)이다.

제1 입력 브랜치는 상기 출력 브랜치와 직선 상에 배치될 수 있다. 제2 입력 브랜치와 상기 제3 입력 브랜치 각각은 90도 구부러져 상기 결합부에 연결될 수 있다. 상기 입력 브랜치들(302a,302b,302c)은 동일한 거리(L)를 가질 수 있다. 이에 따라, 이동 면내 전류(Is)에 의하여 한 쌍의 자구벽은 동일한 시간에 상기 결합부에서 만난 연산 동작을 수행할 수 있다.

이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시할 수 있는 다양한 형태의 실시예들을 모두 포함한다.

100: 자기 로직 소자
101: 자기 나노 와이어
102a,102b,102c: 입력 브랜치들
103: 결합부
104: 축력 브랜치
110a,110b,110c: 게이트 전극들
112: 비자성 금속층
113: 자유층
114: 절연층

Claims

차례로 적층된 비자성 금속층, 자유층, 및 절연층을 포함하는 자기 나노 와이어로 구성된 복수의 입력 브랜치들;
상기 자기 나노 와이어로 구성된 출력 브랜치;
상기 자기 나노 와이어로 구성되고 상기 입력 브랜치들과 상기 출력 브랜치가 만나는 결합부;
상기 복수의 입력 브랜치들 각각에서 상기 절연층에 접촉하도록 배치된 게이트 전극들; 및
상기 복수의 입력 브랜치들 각각에서 상기 비자성 금속층에 접촉하도록 배치된 면내 이방성 강자성층;을 포함하고,
상기 게이트 전극에 인가된 게이트 전압은 상기 자유층의 자기 이방성을 감소시키고,
상기 자유층은 수직 자기 이방성을 가지고,
상기 비자성 금속층 및 상기 자유층은 비대칭 교환결합을 제공하고,
상기 입력 브랜치에 인가되는 기록 면내 전류는 상기 게이트 전압과 동기화되고 제1 상태로 초기 자화된 자구를 상기 게이트 전압에 의하여 감소된 자기 이방성에 의하여 국부적으로 자화 반전을 제공하고,
상기 자화 반전은 한 쌍의 닐 자구벽을 형성하고,
상기 입력 브랜치들 각각에 기록된 정보는 이동 면내 전류에 이동하여 상기 결합부에서 로직 연산을 수행하고 연산 결과를 상기 출력 브랜치로 출력하는 것을 특징으로 하는 자기 로직 소자.
제1 항에 있어서,
상기 비자성 금속층은 Pt이고,
상기 자유층은 CoFeB인 것을 특징으로 하는 자기 로직 소자.
제1 항에 있어서,
상기 입력 브랜치들은 3개이고,
상기 입력 브랜치들과 상기 출력 브랜치들은 십자 형태로 배치되고,
상기 제1 상태가 "down" 상태인 경우, 상기 로직 연산은 AND 및 OR 연산을 수행하는 것을 특징으로 하는 자기 로직 소자.
제1 항에 있어서,
상기 입력 브랜치들은 3개이고,
상기 입력 브랜치들과 상기 출력 브랜치들은 십자 형태로 배치되고,
상기 제1 상태가 "up" 상태인 경우, 상기 로직 연산은 NAND 및 NOR 연산을 수행하는 것을 특징으로 하는 자기 로직 소자.
제1 항에 있어서,
상기 출력 브랜치에서 상기 절연층에 접촉하도록 배치된 고정층을 더 포함하고,
상기 자유층, 상기 절연층, 및 상기 고정층은 자기 터널 접합을 제공하고,
상기 자기 터널 접합은 상기 연산 결과를 검출하는 것을 특징으로 하는 자기 로직 소자.
차례로 적층된 비자성 금속층, 자유층, 및 절연층을 포함하는 자기 나노 와이어로 구성된 복수의 입력 브랜치들; 상기 자기 나노 와이어로 구성된 출력 브랜치; 상기 자기 나노 와이어로 구성되고 상기 입력 브랜치들과 상기 출력 브랜치가 만나는 결합부; 상기 복수의 입력 브랜치들 각각에서 상기 절연층에 접촉하도록 배치된 게이트 전극들; 및 상기 복수의 입력 브랜치들 각각에서 상기 비자성 금속층에 접촉하도록 배치된 면내 이방성 강자성층들;을 포함하는 자기 로직 소자의 동작 방법에 있어서,
외부로부터 제공받은 정보에 대응하도록 게이트 전극들 각각에 게이트 전압을 인가하면서 입력 브랜치들의 상기 비자성 금속층에 기록 면내 전류를 인가하여 상기 자유층의 자화 반전을 수행하여 정보를 기록하는 단계;
상기 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 기록된 정보를 이동시키면서 상기 결합부에서 논리 연산을 수행하는 단계; 및
상기 비자성 금속층의 상기 이동 면내 전류에 의하여 논리 연산된 정보를 상기 출력 브랜치로 이동시키어 자기 터널 접합 구조를 통하여 검출하는 단계를 포함하는 것을 특징으로 하는 자기 로직 소자의 동작 방법.
제6항에 있어서,
상기 자기 나노 와이어의 초기 자화 상태를 변경하는 단계를 더 포함하는 것을 특징으로 하는 자기 로직 소자의 동작 방법.
제7항에 있어서,
상기 자기 나노 와이어의 초기 자화 상태를 변경하는 단계는:
모든 게이트 전극들 각각에 게이트 전압을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층에 기록 면내 전류를 인가하여 상기 자유층의 자화 반전을 수행하여 제1 및 제2 자구벽을 형성하는 단계;
모든 게이트 전극들 각각에 게이트 전압을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 제2 자구벽을 게이트 전극의 경계로 이동시키는 단계;
모든 게이트 전극들 각각에 게이트 전압을 인가하면서 모든 입력 브랜치들의 상기 비자성 금속층에 이동 면내 전류를 인가하여 상기 제2 자구벽을 고정한 상태(pinning state)에서 상기 제1 자구벽을 상기 출력 브랜치의 끝까지 이동시키는 단계; 및
모든 게이트 전극들 각각에 게이트 전압을 제거하면서 모든 입력 브랜치들의 상기 비자성 금속층에 반대 방향의 이동 면내 전류를 인가하여 제2 자구벽을 입력 브랜치들의 입력단으로 이동시키는 단계;를 포함하는 것을 특징으로 자기 로직 소자의 동작 방법.