KR20160064077A - 스핀트로닉 로직 소자 - Google Patents

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사시칸쓰 마니파트루니
마이클 키시네브스키
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Abstract

한 실시예는 스핀트로닉 기술을 이용하여 C-소자를 구현함으로써 비동기 로직의 소형 및 저전력 구현을 제공하는 스핀 로직 디바이스로서 구현된 C-소자 로직 게이트를 포함한다. 한 실시예는 제1 콘택과 제1 고정 자성층을 포함하는 제1 나노필라; 제2 콘택과 제2 고정 자성층을 포함하는 제2 나노필라; 및 제3 콘택, 터널 장벽 및 제3 고정 자성층을 포함하는 제3 나노필라를 포함하고, 여기서 (a) 제1, 제2 및 제3 나노필라들 모두는 자유 자성층 위에 형성되고, (b) 제3 고정 자성층, 터널 장벽 및 자유 자성층은 자기 터널 접합(MTJ)을 형성한다. 다른 실시예들은 본 명세서에서 설명된다.

Description

스핀트로닉 로직 소자{SPINTRONIC LOGIC ELEMENT}
본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것으로서, 구체적으로는 스핀트로닉 로직에 관한 것이다.
스핀 전달 토크 메모리(STTM)와 같은 일부 자기 메모리들은 메모리의 자기 상태의 스위칭 및 검출을 위해 자기 터널 접합(MTJ)을 이용한다. 도 1은 STTM의 한 형태인 스핀 전달 토크 랜덤 액세스 메모리(STTRAM)를 설명한다. 도 1은 강자성(FM) 층들(125, 127) 및 터널링 장벽(126)(예로서, 산화 마그네슘(MgO))으로 구성되는 MTJ를 포함한다. MTJ는 비트 라인(BL)(105)을 선택 스위치(120)(예로서, 트랜지스터), 워드 라인(WL)(110) 및 감지 라인(SL)(115)에 연결한다. 메모리(100)는 FM 층들(125, 127)의 상이한 상대적 자화들에 대한 저항(예로서, 터널링 자기저항(TMR))의 변화를 평가함으로써 "판독"된다.
보다 구체적으로, MTJ 저항은 층들(125, 127)의 상대적 자화 방향들에 의해 결정된다. 2개의 층들 사이의 자화 방향들이 역평행일 때, MTJ는 고저항 상태에 있게 된다. 2개의 층들 사이의 자화 방향들이 평행할 때, MTJ는 저저항 상태에 있게 된다. 층(127)은 "기준 층" 또는 "고정 층"인데, 그 이유는 그의 자화 방향이 고정되기 때문이다. 층(125)은 "자유 층"인데, 그 이유는 그의 자화 방향이 기준 층에 의해 분극되는 구동 전류를 통과시킴으로써 변경되기 때문이다(예를 들어, 층(127)에 인가되는 양의 전압은 층(127)의 자화 방향과 반대로 층(125)의 자화 방향을 회전시키며, 층(127)에 인가되는 음의 전압은 층(127)과 동일한 방향으로 층(125)의 자화 방향을 회전시킨다).
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예들의 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다.
도 1은 종래의 자기 메모리 셀을 나타낸다;
도 2a는 종래의 C-소자를 다루고 도 2b는 상응하는 진리값표를 다룬다;
도 3은 본 발명의 실시예에서 스핀트로닉 C-소자의 평면도를 묘사한다. 도 4는 C-소자의 상응하는 측면도를 묘사한다;
도 5a, 5b, 6a, 6b, 6c, 7a, 7b 및 7c는 스핀트로닉 C-소자의 실시예가 어떻게 작동하는지 예시한다;
도 8a 및 8b는 본 발명의 실시예의 스핀트로닉 C-소자에서 비-자성 와이어들에 의해 연결된 분리된 나노마그네트들을 묘사한다;
도 9는 본 발명의 실시예의 스핀트로닉 C-소자에서 비-자성 와이어들에 의해 연결된 분리된 나노마그네트들을 묘사한다;
도 10은 본 발명의 실시예들에 사용하기 위한 시스템을 묘사한다.
이제 유사한 구조들이 유사한 접미사 참조가 지정되어 제공될 수 있는 도면들에 대한 참조가 이루어질 것이다. 다양한 실시예들의 구조들을 더 명확히 보여주기 위해, 본 명세서에 포함되는 도면들은 집적 회로 구조들의 도식적 표현들이다. 그러므로, 예를 들어 현미경 사진으로 봤을 때, 제조된 집적 회로 구조들의 실제 외양은, 다르게 보일 수 있지만, 여전히 도해된 실시예들의 청구된 구조들을 수용한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데에 유용한 구조들만을 보여줄 수 있다. 본 기술 분야에 알려진 추가 구조들은 도면들의 명료성을 유지하기 위해 포함되지 않을 수 있다. "한 실시예", "다양한 실시예들" 등은 그렇게 설명되는 실시예(들)가 특정 특징들, 구조들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징들, 구조들 또는 특성들을 포함하지는 않는다는 것을 나타낸다. 일부 실시예들은 다른 실시예들에 대해 설명된 특징들 중 일부 또는 전부를 갖거나, 또는 그 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통 객체를 설명하며, 유사한 객체들의 상이한 사례들이 참조된다는 것을 나타낸다. 그와 같은 형용사들은 그렇게 설명된 객체들이 시간적으로, 공간적으로, 순위에서, 또는 임의의 다른 방식으로, 주어진 시퀀스에 있어야 한다는 것을 함의하지 않는다. "접속된"은 요소들이 서로 물리적으로 또는 전기적으로 직접 접촉되어 있다는 것을 나타낼 수 있고, "결합된"은 요소들이 서로 협력하거나 상호작용하지만, 이들이 물리적으로 또는 전기적으로 직접 접촉할 수 있거나 접촉하지 않을 수 있다는 것을 나타낼 수 있다. 또한, 비슷하거나 동일한 번호들이 상이한 도면들에서 동일하거나 유사한 부분들을 지정하는데 사용될 수 있는 반면, 그렇게 하는 것이 비슷하거나 동일한 번호들을 포함하는 모든 도면들이 단일의 또는 동일한 실시예를 구성하는 것을 의미하지는 않는다.
전술한 STTRAM은, 상보형 금속-산화물-반도체(CMOS) 기술들에 의해 완전히 구현되지 않은 장치들 및 프로세스들과 관련되는 "CMOS 이후(beyond CMOS)" 기술(또는 "논-CMOS 기반(non-CMOS based)" 기술)의 일례일 뿐이다. CMOS 이후 기술은(기본 입자들의 스핀 또는 고유 각운동량이 주어진 방향과 정렬되는 정도와 관련되는) 스핀 분극, 및, 보다 일반적으로는 스핀트로닉스(전자의 고유 스핀, 그와 관련된 자성 모멘트, 및 전자의 기본 전하와 관련되는 전자 공학의 한 분야)에 의존할 수 있다. 스핀트로닉스 디바이스들은, 강자성 층들을 분리하기 위해 얇은 절연체를 통한 전자들의 양자 역학적 터널링을 사용하는 TMR, 및 강자성 전극들의 자화 방향을 제어하기 위해 스핀 분극된 전자들의 전류가 사용될 수 있는 스핀 전달 토크(STT)와 관련될 수 있다.
CMOS 이후 디바이스들은, 예를 들어, 메모리에서 구현된 스핀트로닉 디바이스들(예를 들어, 3 단자 STTRAM), 스핀 로직 디바이스들(예를 들어, 로직 게이트들), 터널 전계 효과 트랜지스터들(TFETs), 충격 이온화 MOS(IMOS) 디바이스들, 나노 전자 기계 스위치들(NEMS), 네거티브 공통 게이트 FET들, 공진 터널링 다이오드들(RTD), 단일 전자 트랜지스터들(SET), 스핀 FET들, 나노 자기 로직(NML), 도메인 벽 로직, 도메인 벽 메모리 등을 포함한다.
로직 소자들에 관하여 그리고 도 2a에서 나타난 것처럼, 뮬러(Muller) C-소자 로직 게이트는 비동기 로직을 구현시키기 위해 사용된 결정적 로직 디바이스이고, 최소한 2개의 입력들 A와 B 및 출력 C(본 명세서에서 "C" 또는 "Cout"로서 지칭됨)를 갖는다. 도 2a의 C-소자는 4개의 NAND 게이트들을 포함하지만 C-소자들의 많은 다른 변형들이 존재한다. 도 2b의 진리값표(200)에 설명된 것과 같이, C-소자 회로의 출력 C는 단지 모든 입력들 A와 B가 하이인 경우에만 하이(로직 "1")가 된다. 출력은 또한 모든 입력들 A와 B가 로우인 경우에만 로우(로직 "0")가 된다. C-소자는 2개보다 많은 입력들을 가지고 있을 수 있지만, 진리값표(200)에서 설명된 동작을 특징으로 한다. 즉, 모든 입력들이 로직 "0"일 때에만 C-소자의 출력이 로직 "0"이 되고, 그리고 모든 입력들이 로직 "1"일 때에만 출력이 로직 "1"이 된다. 다른 모든 입력 조합들에 대해서, C-소자의 출력은 그것의 이전 값을 보유할 것이다(표(200)에서 "C"로 표시된다). C-소자들은 비동기적 아키텍처들을 위한 래치로서 사용될 수 있고, 많은 다른 기본 회로들의 일부분이다.
C-소자들은 로직 디바이스의 특정한 구현에 따라서 많은 트랜지스터들(예를 들어, 16개의 트랜지스터들)을 요구할 수 있다. 많은 트랜지스터들에 대한 필요성은 큰 다이 영역을 갖는 로직 디바이스를 유발한다. 게이트당 영역은 프로세스 생성 파라미터 F의 관점에서 상세화될 수 있다. 예를 들어, F = 22 nm 반도체 프로세스는 현재 이용 가능하다. 파라미터 F는 이용 가능한 리소그래피 방법들의 해상도에 의해 결정되고, 대략 DRAM 어레이들의 반-피치와 동일하다. 예를 들어, 75 F2 트랜지스터당 평균 영역으로, 16 트랜지스터 회로는 1,200 F2의 영역을 갖는다. 게다가, 그러한 큰 회로는 큰 스위칭 에너지를 요구한다. 또한, 그러한 큰 회로는 휘발성이다(즉, 회로는 전원을 필요로 하고, 상태 스위칭 사이에 그것의 로직 디바이스의 상태를 유지하기 위해 대기 전원을 소비하게 한다).
그러나, 실시예는 스핀 로직 디바이스로서 구현된 C-소자 로직 게이트를 제공한다. 스핀트로닉 로직 디바이스의 효율과 사이즈 때문에, 종래의 CMOS C-소자들과 관련된 다이 실면적, 스위칭 에너지, 및 휘발성 문제들은 감소되거나 해결된다. 다시 말하면, 실시예는 스핀트로닉 기술을 이용하여 그와 같은 로직, C-소자의 빌딩 블록을 구현함으로써 비동기 로직의 더 소형이고 저전력의 구현을 제공한다.
실시예는 FM 필름의 자화를 이용하여 로직 상태를 암호화함으로써 스핀트로닉 디바이스를 가진 C-소자의 로직 기능성을 구현한다. 기입은 STT 효과를 이용하여 수행된다. 판독은 MTJ의 TMR를 감지함으로써 수행된다. 실시예는 1 *F의 폭을 가지고 있는 FM 와이어 상의 C-소자를 구현한다. C-소자 실시예의 영역은 보수적으로 32 F2로 추정될 수 있다(CMOS 구현된 C-소자들보다 ~40x 작음). 스핀트로닉 C-소자는 심지어 디바이스에 대한 전력이 꺼질 때(예를 들어, 1 시간, 1 일, 1 주 또는 1 년 동안), 회로는 자화가 변화없이 지속되기 때문에 여전히 그것의 로직 상태를 유지한다는 점에서 또한 비휘발성이다. 이것은 게이트가 스위칭되지 않고 있을 때 대기 전원을 소비할 필요성을 제거한다.
도 3은 본 발명의 실시예에서 C-소자를 포함한다. 이것은 평면도를 포함하고, 그에 의해 콘택들 A, B 및 Cout은 3개의 나노필라들 상단에 도시된다. 3개의 나노필라들 모두는 공통 자기성 자유 층(305) 상에 안착된다. "공통" 자유 층은, 본 명세서에서 사용된 바와 같이, 3개의 나노필라들 모두에 "공통"적이고, 그들 간에 "공유된다". 한 실시예에서 자유 층은 모놀리식(monolithic)이고, 반면에 나노필라들 내의 고정 층들은 서로 모놀리식이 아니다. 이러한 배열은 나노필라들의 상부들로부터 자유 층의 표면까지의 나노필라들에 직류 전류가 들어가게 하기 위해서 나노필라들(자유 층 위의)을 전기적으로 서로 절연시킨다. 레이아웃(도 3)의 현재 형상은 단지 예로서 나타내어진다. 다른 실시예들은 다른 구성들을 고려할 수 있는데, 여기서, 예를 들어, 자유 층의 세그멘트는 나노필라들 "A"와 "Cout"을 연결시키고 자유 층의 세그멘트는 나노필라들 "B"와 "Cout"을 연결시킨다(그러나 반드시 "T" 형성에 필요한 것은 아니다). 예를 들어, 한 실시예는 "스테어 스텝(stair step)" 또는 "조그된(jogged)" 패턴을 이용할 수 있는데, 여기서 A 나노필라는 Cout 나노필라의 한 측의 자유 층에 결합되고(90도 각도에서) B 나노필라는 Cout 나노필라의 또 다른 측의 자유 층에 결합된다(90도 각도에서). 또 다른 실시예에서, A 나노필라는 Cout 나노필라의 한 측의 자유 층에 결합되고 B 나노필라는 Cout 나노필라의 또 다른 측의 자유 층에 결합되는데, 여기서 A, B 및 C 나노필라들은 선형으로 배열된다. 그러므로, 도 3에 나타난 "T" 형성은 필수적이지 않거나 모든 실시예들에서 요구되지는 않는다.
도 4는 C-소자에 대한 단면도를 제공한다. 자유 강자성 층(405)은 선택적 템플릿 층(예를 들어, Ta와 Ru)(413) 또는 기판 위에 형성되고 또는 일부 다른 층이 기판 위에 형성된다. 템플릿 층의 목적은 균일한 결정 구조와 균일한 두께를 가진 강자성 층의 피착을 촉진하는 결정 격자 구조를 가진 표면을 제공하는 것이다. 자기성 접합 또는 접합들은 자유 FM 층(405), 임의의 또는 모든 비강자성 층들(410, 411 및 430), 및 임의의 또는 모든 고정 FM 층(407, 409, 408)으로부터 형성될 수 있다. 한 실시예에서 임의의 비강자성 층들(410, 411 및 430)은 터널링 장벽(예를 들어, MgO, Al2O3, EuO, 및 그들의 합금들)일 수 있다. 또 다른 실시예에서(또는 바로 앞선 실시예에서), 임의의 비강자성 층들(410, 411 및 430)은 Cu와 같은, 비강자성 금속일 수 있다. 한 실시예에서 층(411)은 출력 전류 경로에서 TMR 비를 증가시키기 위해 나노필라(416) 아래 형성된 터널링 장벽이다. 또 다른 실시예에서, 비강자성 금속층들(410과 430)은 입력 전류 경로에서 저항을 감소시키기 위해 나노필라들(414와 415) 아래에 형성된다.
한 실시예에서 나노필라(416)는 콘택(403)의 아래에 반강자성(AFM) 층(406)을 더 포함한다. 피닝 AFM 층(406)의 역할은 고정 FM 층이 STT의 결과로서 회전되는 것을 방지하는 것이다. 나노필라들(414와 415)은 또한 각각 상기와 같은 동일한 목적을 위해, 콘택들(401과 402)의 아래에 AFM 층들(404와 412)을 포함한다. AFM 층은 예를 들어, 철-망간 합금 또는 백금-망간 합금과 같은 강자성체에 표면 교환 바이어스를 가하는 임의의 물질을 포함할 수 있다. 나노필라(415)는 자유 층(405) 위에 비강자성 층(430)을 포함하고, 또한 반강자성 층(412)와 콘택(402)의 아래에 고정 층(408)을 포함한다. 나노필라(414)는 자유 층(405) 위에 비강자성 층(410)을 포함하고, 또한 반강자성 층(404)과 콘택(401)의 아래에 고정 층(407)을 포함한다. 백색 삼각형들은 C-소자에서 다양한 위치들에서의 자화 방향을 묘사한다.
한 실시예에서, 터널링 장벽(411)은 MgO의 1 nm 층을 포함할 수 있다. 자유 FM 층(405)은 Co의 3 nm 층을 포함할 수 있고, 고정 FM 층들(407, 408, 409)은 Co의 10 nm 층을 포함할 수 있고, 피닝 AFM 층들은 각각 PtMn, IrMn 및/또는 그들의 합금들의 20 nm 층을 포함할 수 있고, 전극들(401, 402, 403)은 Cu의 층들을 포함할 수 있다. 한 실시예에서, 나노필라(414)는 나노필라들(415, 416)과 똑같거나 비슷한 치수를 포함한다. 나노필라(414)는 긴 축(425)을 가질 수 있는데, 이는 층(410)의 바닥부에서 콘택(401)의 상단까지 약 130 nm로 측정된다. 나노필라(414)는 짧은 축(326)(나노필라(414)가 필라 A와 유사한 도 3 참조)을 포함할 수 있는데, 이는 나노필라의 폭을 가로질러 약 70 nm로 측정된다. 그러나, 다른 그와 같은 실시예들은 그렇게 제한되지 않고, 층(405)의 상단에서 그들 각각의 콘택들의 상단들까지 90, 100, 110, 120, 140, 150 nm의 높이들을 포함할 수 있다. 또한 각각은 10, 20, 30, 40, 50, 60, 80, 90 nm 또는 그 이상의 폭을 포함할 수 있다. 한 실시예에서, 각각의 나노필라는 20 nm x 20 nm(수평 단면)를 가지고 있고 그리고 10 - 300 nm 높이(축(425)을 따라 수직으로)의 어딘가에 있다. 전류(나노필라(414)의 재료 스택의 전체에 걸쳐서 인가된 전압에 의해서 공급된)에 의한 전자들의 전송은 고정 FM 층(407)을 통해 전자들을 구동함으로써 자유 FM 층(405)에 토크를 가한다.
한 실시예에서, 나노필라들(414와 415)은 입력들이고, 나노필라(416)는 출력이며, 반강자성체들(404, 406 및 412)은 동일 재질 층으로 형성된다. 한 실시예에서, 부분들(410, 411 및 430)은 비자성 금속(예를 들어, 3 nm 두께의 Cu)으로부터 형성된다. 또 다른 실시예에서, 부분(411)은 터널링 산화물(예를 들어, 1 nm 두께의 MgO)을 포함하고 부분들(410과 430)은 Cu(예를 들어, 3 nm 두께)를 포함한다. 이러한 배열은 판독 신호를 위한 TMR를 증가시킨다(판독을 더 정확하게 한다). 한 실시예에서, 부분들(410, 411 및 430) 모두는 두께가 1 nm인 MgO이다. 이것은 부분(405) 내로의 주입을 위한 스핀 분극을 증가시키고 스핀 토크를 향상시킨다. 그러므로, 부분들(410, 411, 430)은 다양한 실시예들에서, 그 개별적 부분들(410, 411, 430)이 각각의 나노필라들 아래에 위치한 금속 또는 터널링 장벽일 수 있는 비강자성 층을 구성한다. 한 실시예에서, 출력 아래에 터널링 장벽이 있고 양쪽 입력들 아래에 금속이 있지만, 다른 실시예들은 그렇게 제한되지 않는다.
도 4는 또한 C-소자를 포함하는 칩 상의 임의의 다른 곳에 위치한 STTRAM의 일반적 층들이(층들이 이미 STTRAM을 위해 존재했기 때문에) C-소자를 거의 증가되지 않은 비용으로 형성하기 위해 비슷한 방식(예를 들어, TMR를 제공하는 MTJ들을 형성함으로써)에 사용될 수 있는 방법을 도시한다. 또한, 실시예들은 C-소자들로 제한되지 않고, 또한 AND 및 OR 로직 함수들, 가산기 게이트들, 등을 수행할 수 있는 대부분의 게이트들을 포함할 수 있다.
도 5a, 5b, 6a, 6b, 6c 및 7a, 7b, 7c는 스핀트로닉 C-소자의 실시예가 작동하는 방법을 예시한다.
도 5a에서, 입력들(A와 B)에서의 전류의 방향은 자유 층(505)에 인가된 스핀 전송 토크의 방향을 결정하고, 나노필라들(예를 들어, 도 4의 414, 415, 416) 아래의 FM 자유 층(505)에서의 자화 방향을 조장한다. 예를 들어, A와 B 상의, 0.5V와 같은, 양의 전압(로직 "1")은 자유 층(505) 자화를 "하향" 방향으로 스위칭하도록 작동하고, A와 B 상의, -0.5V와 같은, 음의 전압(로직 "0")은 자유 층(505) 자화를 "상향" 방향으로 스위칭하도록 작동한다. 이러한 전압들과 관련된 전류들은 한 실시예에서 펄스들(예를 들어, 2 ns 동안 100 ㎂)로서 인가된다. 펄스들은 A와 B에 동시에 인가될 필요는 없지만, 동시에 인가될 수 있다(예를 들어, A와 B에 대한 펄스들 내에서의 일부 타이밍 미스매치는 허용 가능하다). 또한, 자성층들(자유 및/또는 고정)을 위한 물질들의 선택은 펄스 기간을 낮출 수 있다. 예를 들어, 호이슬러 합금(Heusler alloy)의 사용은 펄스 지속 시간을 30 ps로 낮출 수 있다.
도 5a는 음의 전압이 양쪽 A와 B에 인가되는 특별한 경우를 도시한다. C는 로우 로직 상태("0")인 이전 상태(즉, A와 B에의 상술한 음의 전압 인가 이전에 존재했던 상태)를 갖는다. 도 5b는 A 및/또는 B로의 펄스가 스위칭 오프된 후, 전체 FM 자유 층(505)이 자화의 단일 방향으로 정착되는 방법을 도시한다. 그것은 출력 나노필라(Cout)를 통하는 전류를 검출함으로써 독출된다. 예를 들어, 자화가 "상향"이면, 작은 저항(TMR)이 있게 되고 따라서 큰 전류가 검출되지만, 자화가 "하향"이면, 큰 저항이 있게 되고 따라서 작은 전류가 검출된다. 도 5b는 도 5a의 A와 B 양쪽에 인가되는 음의 전압을 기반으로, 자유 층(505)이 로우 로직 상태를 유지하는 특별한 경우를 도시한다.
도 6a는 음의 전압이 A에 인가되고 양의 전압이 B에 인가되는 특별한 경우를 도시한다. C는 로우 상태인 이전의 로직 상태(즉, A와 B에의 상기 전압 인가 이전)를 갖는다. 도 6b는 A 및/또는 B로의 펄스가 스위칭 오프된 후, 전체 FM 자유 층(505)이 자화의 단일 방향으로 정착되는 방법을 도시한다. 이 경우, A와 B 입력들이 혼합된 전압으로 되어 있기 때문에, 이전의 Cout 상태(로우)는 자유 층(605)이 로우 로직 상태를 유지한 것과 같이 유지된다. 도 6c는 C-소자가 일시적으로 "0"으로부터 "1" 상태로 전이하지만 그 다음에는 "하이로 되는(going high)" B 입력의 5 ns 내에 "0" 상태로 복귀하는 것을 도시한다. 특히, 도 6c는 자유 층(605)이 입력들 A와 B가 입력된 후에 안정되려고 시도하는 것을 예시한다. 도 6c의 x 축을 따라 중간 지점에 도시된 것처럼 중간의 불안정 상태가 있다. 그러나, 도 6c의 우측부에 도시된 것처럼, 자유 층은 A와 B 중 하나만이 하이로 펄스되기 때문에 결국 안정되어 로우 상태를 유지한다.
도 7a는 양의 전압이 양쪽 A와 B에 인가되는 특별한 경우를 도시한다. C는 로우인 이전 로직 상태(즉, A와 B에의 상기 전압 인가 이전)를 갖는다. 도 7b는 A 및/또는 B로의 펄스가 스위칭 오프된 후, 전체 FM 자유 층(705)이 단일의 자화 방향으로 안정되는 방법을 도시한다. 이 경우에, 입력들이 양의 전압으로 되어 있기 때문에, 이전의 Cout 상태(로우)는 자유 층(705)이 하이 로직 상태로 플립(flip)되는 것처럼 하이로 변경된다(도 7a과 7b 사이의 자유 층의 상이한 해싱이 상이한 로직 상태들, 및 "뷰어를 향한 평면 외부로(out of plane towards viewer)" 및 "뷰어로부터 떨어진 평면 내부로(into plane away from viewer)"와 같은 자화 방향들을 나타내는 것을 주목한다). 도 7c는 "하이로 되는" A와 B 입력들의 2 ns 내에 "0"으로부터 "1" 상태로 전이하는 C-소자를 도시한다. 그러므로, 도 7a, 7b 및 7c는 그 상태를 변경하는 C-소자를 예시한다. 그 안에 묘사된 C-소자 과도 응답은, Ms(포화 자화 또는 자기 모멘트) = 0.4 MA/m, 와이어 폭 = 20 nm(706), 길이 = 140 nm(707), 두께 = 2 nm, 각각의 전극들 A와 B에의 입력 전류 100 ㎂, 전류를 위한 2 ns의 펄스 시간, 길버트 댐핑(Gilbert damping) = 0.015, 스핀 분극 = 0.9, 및 면외 일축 이방성 = 0.1 MJ/m3인 강자성체를 포함한다.
한 실시예에서, C-소자들은 로직 상태 신호를 자기 형태로부터 전기 형태로 변환하지 않는다. 그 대신, 하나의 C-소자의 출력 자기 선들은 또 다른 C-소자 또는 다른 로직 게이트를 위한 입력의 역할을 할 수 있다(그에 의해 자기/전기 변환(들)를 방지한다). 이것은 자화의 변화를 하나의 소자로부터 또 다른 소자로 전달한다. 또 다른 실시예에서, 스핀 분극 전류는 하나의 소자로부터 다음으로 통과하고 STT에 의해 자화를 스위칭시킨다. 그러나, 다른 실시예들에서, 그와 같은 변환들은 트랜스듀서의 한 실시예를 이용하여 수행된다. 예를 들어, 제1 C-소자에서 신호는 센스 증폭기를 이용하여 자기 신호로부터 전기 신호로 변형된다. 그리고 나서, 다음 C-소자에서, CMOS 드라이버는 나노필라들 중 하나에 전류를 공급하고, 전기 신호로부터 자기 신호로 다시 변환한다.
다양한 실시예들은 스핀 로직 회로들을 가능하게 하기 위해 비-자성 인터커넥트들과 자기 리피터들을 이용한다. 예를 들어, 한 실시예는 스핀 신호들의 재생을 수행하기 위해 와이어를 따라 정규 간격들(또는 비정규 간격들)로 배치된 자기 소자들을 가진 스핀 전류 전파를 위한 비자성 금속 와이어 인터커넥트들을 이용한다. 한 실시예는 비-자성 금속 인터커넥트들을 통해 (리피터들의 체인에서(in a chain of repeaters)) 서로 통신하는 나노-자성 스핀 전류 리피터들을 포함하는 올 스핀 상호접속 시스템(all spin interconnect system)을 포함한다. 일부 실시예들은 스핀과 전기 신호들 사이의 반복된 변환 없이 스핀 전류량 신호를 전달한다(그 대신 도 8a와 8b와 관련하여 하기에 설명된 상호접속 시스템을 이용하여 스핀 전류를 재생한다). 이것은 전력 요건을 감소시키고(즉, 전적으로 또는 본질적으로 전적으로 변환 손실들을 방지함으로써), 회로 사이즈를 줄이고, 회로 속력을 증가시킴으로써 스핀 로직 회로들을 가능하게 하는 것을 돕는다.
도 8a와 8b는 올 스핀 로직 실시예(all-spin logic embodiment)를 포함한다. (유사한 스핀 로직은 예를 들어, 미국 캘리포니아주 산타 클라라 소재의 인텔 주식회사에 양도된 미국 특허 제13/630,499호에 설명된다). 도 8a는 상호접속 시스템의 구조적 요소들을 도시한다. 도 8b는 로직 회로를 형성하기 위해 상호접속 시스템을 이용한다. 도 8a는 상호접속의 실시예가 작동하는 방법을 이해하기 위해 먼저 논의되고 그리고 나서 도 8b는 로직 회로의 실시예가 작동하는 방법을 이해하기 위해 논의된다.
도 8a는 한 실시예에서 로직 회로의 일부를 형성하는 상호접속 시스템을 도시한다. 도 8a에서, 분리된 나노마그네트들(806, 807)은 비-자성 와이어들(801, 802, 803)에 의해/에 연결된다. 정보(예를 들어, 로직 상태)는 (확산) 스핀 분극 전류의 흐름에 의해 전달된다.
더 상세하게는, 시스템 또는 디바이스(800)는 기판(본 도면에 도시되지 않음), 직접적으로 서로 접촉하지 않는 금속 부분들(808, 809)을 포함하는, 기판 상의 금속층을 포함한다. 기판 상의 강자성 층은, 금속 부분(808)과 직접적으로 접촉하는 강자성 부분(806), 및 강자성 부분(806)이 아닌 금속 부분(809)과 직접적으로 접촉하는 강자성 부분(807)을 포함한다. 금속 인터커넥트/와이어(802)는 강자성 부분(807)에 강자성 부분(806)을 결합시킨다. 금속 부분들(808, 809) 중 어느 하나와 직접적으로 접촉하는 다른 강자성 부분(부분들(806, 807) 이외에)들은 없다. 이러한 실시예에서, 금속 스핀 인터커넥트(802)는 강자성 부분들(806, 807)과 직접적으로 접촉하지만 다른 실시예들은 그렇게 제한되지 않고 콘택은 간접적일 수 있다.
강자성 부분(806)은 금속 인터커넥트(802)와 중첩되고 강자성 부분(807)은 금속 인터커넥트(802)와 중첩된다. 이러한 2개의 중첩된 거리들은 상이한 실시예들에서 다를 수 있다. 한 실시예에서, 부분(807)이 인터커넥트(802)와 중첩되는 것(예를 들어, 10 내지 300 nm이지만 806과 802 사이에서 중첩되는 것보다는 작은)보다 부분(806)은 더 많이 인터커넥트(802)와 중첩될 수 있다(예를 들어, 10 내지 300 nm). 시스템(800)은 802/806 사이에의 중첩 거리보다 더 짧은 802/807 사이의 중첩 거리를 기반으로 강자성 부분(806)으로부터 강자성 부분(807)으로 (공급 전압 평면(810)에 의해) 스핀 분극 전류를 전달시킨다. 다시 말하면, 이러한 실시예에서, 전류 방향은 적어도 부분적으로, 부분들(806, 807)과 인터커넥트(802)의 비슷하지 않는 중첩된 거리들에 기초하여 규정된다(여기서 전류는 큰 중첩된 영역으로부터 작은 중첩된 영역으로 흐른다). 그러나, 다른 실시예들에서, 중첩은 반전될 수 있고(807이 802와 중첩되는 것이 806이 802와 중첩되는 것보다 더 많이 중첩되고) 또는 중첩의 양은 부분들(806, 807 및 802) 사이에서 동일할 수 있다.
한 실시예에서, 금속 인터커넥트(802)는 금속 인터커넥트(802) 상의 "제1 위치"(즉, 비아/인터커넥트(804)와 인터커넥트(802)의 접합부)를 통해 접지층(811)에 결합된다. 도 8a의 실시예에서, 제1 위치는 강자성 부분(807)에서보다 강자성 부분(806)에 더 가깝다. (본 출원에서의 도면들은 일정한 비례로 그려지지 않는다는 것에 주목하시오). 특히, 한 실시예에서, 804와 806 사이의 거리(예를 들어, 0-50 nm)는 804와 807 사이의 거리(예를 들어, 200-600 nm)보다 더 짧거나 더 작지만 이것은 804가 806보다 807에 더 가까운 다른 실시예들에서는 반전된다. 시스템(800)은 비아(804)/인터커넥트(802) 접합이 강자성 부분(807)보다 강자성 부분(806)에 더 가까운 것에 기초하여, 강자성 부분(806)을 통해 강자성 부분(807)에 (공급 전압 평면(810)으로부터) 스핀 분극 전류를 전달한다. 부분(807)에 가깝게 비아(804)/인터커넥트(802) 접합을 슬라이딩시키는 것은 (예를 들어, 802와 807 및/또는 802와 806 사이의 중첩의 양과 같은 다른 요인들에 따라) 전류 방향을 반전시킬 수 있다.
게다가, 스핀 전류 방향을 결정하기 위한 상기 방법들 이외에 또는 그 대신에, 방향은 변화하는 주입 효율(비대칭 스핀 전류 주입)에 의해 더 제어될 수 있다. 도 8에 도시된 바와 같이, 도미넌트(dominant) 또는 마스터 마그네트(부분(806))는 슬레이브 마그네트(부분(807))을 향하여 순수한 회전을 시스템(800) 내로 주입한다. 스핀 전류가 약해지면(806으로부터 807로 주행할 때 소자(807)에 인접) 전류는 그리고 나서 소자들(809, 807)을 통해 재생되어 상위 레벨로 다시 증가한다.
한 실시예에서, 금속 인터커넥트(802)는 비자성적이다. 금속 인터커넥트(802)는 구리, 알루미늄, 그래핀, 주석 그리고 그와 유사한 것을 포함할 수 있다. 한 실시예에서, 강자성 부분들(806 및/또는 807)은 니켈, 코발트, 철, 가돌리늄 그리고 호이슬러 합금과 그것 조합들 중 적어도 하나를 포함한다. 한 실시예에서, 부분들(806, 807)에 대한 임의의 소자는 예를 들어, 붕소 또는 유사 물질들(예를 들어, 나노 제조에 도움이 되는)로 도핑될 수 있다. 또 다른 실시예는 니켈, 코발트, 철, 호이슬러 합금 그리고 가돌리늄과 유사한 물질을 포함하는데, 이는 예를 들어, 그들이 실온 및/또는 강한 자기 이방성에서 양호한 자화를 가지고 있기 때문에 806/807에 적합하다.
금속 부분들(808 및/또는 809)은 적어도 하나의 귀금속과 적어도 하나의 5d 전이 금속을 포함할 수 있다. 금속 부분들(808 및/또는 809)은 백금, 탄탈, 구리, 및 금(그리고 그것 조합들) 중 적어도 하나를 포함하는 물질들을 포함할 수 있지만, 다른 실시예들은 그렇게 제한되지 않는다. 다른 실시예들은 불순물과 결합된 구리를 포함할 수 있다. 불순물은 루테튬, 하프늄, 탄탈, 텅스텐, 레니윰, 오스뮴, 이리듐, 백금, 금 그리고 수은과 같은 하나 이상의 5d 전이 금속들을 포함할 수 있다. 탄탈은 한 실시예에서 베타 위상 탄탈(beta phase tantalum)을 포함할 수 있다. 다른 실시예들은 금, 은 및/또는 백금과 결합된 하나 이상의 이러한 불순물들을 포함할 수 있다. 또 다른 실시예들은 이트륨, 지르코늄, 니오븀, 몰리브덴, 테크네튬, 루테늄, 로듐, 팔라듐, 은 및/또는 카드뮴과 같은 하나 이상의 4d 전이 금속 불순물들과 결합된 금, 은 및/또는 백금을 포함할 수 있다. 또 다른 실시예는 수은과 텔루르를 포함할 수 있다. 또 다른 실시예들은 자기성 초격자들과 같은 인위적으로 설계된 금속성 구조들과 다른 금속 물질들을 포함할 수 있다. 다른 실시예들은 임의의 4d 또는 5d 전이 금속 불순물과 결합된 임의의 귀금속들을 포함한다. 예를 들어, 그와 같은 귀금속들은 금, 은, 백금, 루테늄, 로듐, 팔라듐, 오스뮴, 레니윰 및 이리듐을 포함한다. 다른 실시예들은 예를 들어, 그들이 스핀 의존 산란 및/또는 스핀 궤도 상호작용을 나타내기 때문에 층(808 및/또는 809)에 적합한 임의의 4d 또는 5d 전이 금속 불순물과 결합된 귀금속들과 유사한 물질들을 포함한다.
시스템(800)의 다양한 층들은 산화물(860)에 의해 분리된다. 본 명세서에서 설명된 물질들의 예들은 비한정적이다.
한 실시예에서, 금속 부분(808)은 길이(수평으로 도 8a에 도시된)와 폭(해당 도면의 뷰어에 수직으로 도 8a에 도시되지 않은)을 갖는다. 금속 부분(809)은 또한 부분(808)의 길이를 가진 동일 선상의 길이를 갖는다. 소자(808)의 길이는 한 실시예의 그것의 폭보다 더 길다. 한 실시예에서, 마그네트층(806)의 길이는 대략 금속층(808)의 길이의 1/2 또는 1/4일 수 있다. 마그네트층(806)의 길이(도 8에서 수평 및 좌우로 주행)는 대략 50 nm일 수 있고 층(806)의 폭은 대략 100 nm일 수 있다. 또 다른 실시예에서, 금속 부분(808)의 길이는 약 104 nm이고, 마그네트 부분(806)의 길이는 약 26 nm이고, 808과 806의 폭은 약 52 nm이다. 그러나, 또 다른 실시예에서, 마그네트(806) 길이는 대략 10, 20, 40, 60, 80, 100, 120, 140, 160, 180 nm 이상일 수 있고, 금속(808) 길이는 50, 60, 70, 80, 120, 140, 160, 180 nm 이상일 수 있고, 808 및/또는 806의 폭은 대략 30, 40, 75, 150 nm 이상일 수 있다. 다른 실시예들은 그렇게 제한되지 않는다.
한 실시예에서, 강자성 부분 두께(도 8에서 수직으로 도시된)는 5 nm보다 크지 않고 금속 부분 두께는 5 nm보다 작지 않다. 한 실시예에서, 806 두께는 대략 3 nm일 수 있고 금속층(808)의 두께는 대략 10 nm일 수 있다. 그러나, 다른 실시예들은 대략 1, 2, 4, 5, 6 nm 이상인 마그네트층(806)의 두께, 및 대략 5, 6, 7, 8, 9, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20 nm 이상인 금속층(808)의 두께를 포함한다.
한 실시예에서, 인터커넥트(802)의 인터커넥트 두께는 10 nm 내지 1 미크론일 수 있지만 다른 실시예들은 그렇게 제한되지 않는다. 한 실시예에서, 강자성 부분(806)은 25 나노미터 내지 15 미크론 만큼 강자성 부분(807)으로부터 분리되지만 다른 실시예는 그렇게 제한되지 않는다. 한 실시예에서, 거리는 100 nm이다. 또 다른 실시예에서, 거리는 10 미크론이다. 한 실시예에서, 인터커넥트들(801, 802 및/또는 803) 각각은 100 nm 내지 10 미크론의 길이를 갖고 있고 마그네트들(806, 807) 각각은 다음과 같은 치수들을 가진 범위들을 갖는다: 두께 0.1 nm 내지 10 nm, 길이 10 nm 내지 500 nm, 및 폭 10 nm 내지 500 nm. 그러나, 다른 실시예들은 그렇게 제한되지 않는다.
한 실시예에서, 인터커넥트들의 "체인"은 인터커넥트(802)에 인터커넥트(801)를 결합하는 부분들(808, 806), 및 인터커넥트(803)에 인터커넥트(802)를 결합하는 부분들(809, 807)로 형성된다. 분리 부분들(898, 899)은 인터커넥트들(801, 802, 803) 사이에 직접 존재하고, 강자성 부분들(806, 807)에 직접적으로 그리고 각각 접촉한다. 한 실시예에서, 분리 부분들은 길이가 1 내지 100 nm이다(그러나 다른 실시예들은 그렇게 제한되지 않는다).
부분들(808, 806)은 다른 실시예들에서 직사각형(길이×폭)일 수 있는 반면, 하나 또는 양쪽 부분들은 정사각형, 알 형태(ovular)일 수 있거나, 둥근 부분들, 그리고 그와 유사한 것을 가진 다른 형상을 취할 수 있다. 또한, 도 8a에서, 마그네트층(806)은 금속(808)을 따라 중심에 나타나지만, 다른 실시예들에서 마그네트(806)는 금속(808)의 중간 지점의 측면(왼쪽 또는 오른쪽)일 수 있다. 또한, 한 실시예에서 폭이 부분들(808, 806) 각각마다 동일하지만, 다른 실시예들에서 마그네트 부분은 금속 부분보다 넓거나 그보다 작을 수 있다.
한 실시예에서, 공급 전압(810)은 1 mV 내지 100 mV이다(그러나 다른 실시예들은 그렇게 제한되지 않는다).
또 다른 실시예에서, 인터커넥트(804)는 소자(807)에 가까이 그리고 소자(806)로부터 멀리 이동한다. 그러므로, 인터커넥트/비아(804)는 자기 소자에 더 가깝게 이동하여 가장 인접한 자기 소자로부터 더 먼 자기 소자까지 전류를 구동하는 것을 돕는다. 도 8에 도시된 바와 같이, 소자(804)는 소자(807)에서보다 소자(806)에 더 가깝고, 따라서 전류는 806으로부터 807로 흐른다. 다른 실시예들에서, 인터커넥트(804)는 부분들(806과 807)로부터 등거리로 위치할 수 있다.
도 8에 명확히 도시되지 않았지만, 시스템(800)과 같은 실시예는 부분들(808, 809)과 동일한 금속층에 포함되는(그리고 부분들(808, 809)의 어느 쪽과도 직접적으로 접촉하지 않는) 제3 금속 부분을 포함할 수 있다. 또한, 부분들(806, 807)과 동일한 강자성 층에 포함된 제3 강자성 부분은 직접적으로 제3 금속 부분(그러나 강자성 부분들(806, 807)이 아닌)과 접촉한다. 예를 들어, 추가 금속 인터커넥트(803)는 강자성 부분(807)을 제3 강자성 부분(그리고 802와 803 사이의 갭 때문에 금속 인터커넥트(802)와 직접적으로 접촉하지 않음)에 결합한다. 이것은 올 스핀(또는 본질적으로 "올(all)" 스핀) 인터커넥트들의 더 긴 "체인"을 만든다("올 스핀"은 스핀에 그리고 전기 변환들로의 스핀에 전기성을 전혀 또는 거의 나타내지 않는다).
도 8b는 로직 회로를 형성하기 위해 상호접속 시스템의 실시예를 이용한다. 그러나, 도 8b는 도 8a보다 사실상 더 개략적이고, 입력 "B"를 포함하고, C-소자(800)의 작동에 대한 양호한 포커스를 위해 다양한 세부들을 생략한다. 8XX 번호들은 도 8a과 8b 사이에 공유된다.
도 8b는 인터커넥트(808)를 통해 VA에 결합하는 "A" 입력을 포함한다. VA의 극성은 인터커넥트 입력(801)으로부터 공급될 수 있는 스핀 전류(881)의 방향을 결정한다. 보다 상세하게는, VA는 인터커넥트(802)를 통해 자기 소자(806)를 가로질러 통과한 스핀 전류를 비아/인터커넥트(804)를 통해 접지에 부여한다. 스핀 전류(881)는 소자(806) 근처에서 가장 강하고, 그것이 C 소자(800)의 "C" 출력을 향하여 소자(802)를 가로지를 때 소산된다(즉, 모든 전류가 접지로 향하지는 않는다). 인터커넥트들(801, 802)은 비자성 재료(예를 들어, 산화물)(898)에 의해 분리된다.
도 8b는 인터커넥트(868)를 통해 VB에 결합되는 "B" 입력을 포함한다. VB의 극성은 인터커넥트 입력(861)으로부터 공급될 수 있는 스핀 전류(883)의 방향을 결정한다. 보다 상세하게는, VB는, 인터커넥트(862)를 통해 자기 소자(866)를 가로질러 통과한 스핀 전류를 비아/인터커넥트(864)를 통해 접지에 부여한다. 스핀 전류(883)는 소자(866) 근처에서 가장 강하고, C 소자(800)의 "C" 출력을 향하여 소자(862)를 가로지를 때 소산된다(즉, 모든 전류가 접지로 향하지는 않는다). 인터커넥트들(861, 862)은 비자성, 비도전성 물질(예를 들어, 산화물)(897)에 의해 분리된다. 다시, 도 8b는 사실상 개략적이고, 모든 실시예들이 A와 C 노드들을 포함한 층 아래에 위치한 층에 "B" 입력을 포함하는 것을 반드시 뜻하지는 않는다. 예를 들어, B 노드는 A와 C 노드들을 포함한 그 층들과 동일한 층들 상에 있을 수 있다.
도 8b는 인터커넥트(809)를 통해 Vc에, 그리고 인터커넥트(805)를 통해 접지에 결합되는 "C" 출력을 포함한다. 자기 소자(807)는 소자들(806과 866)로부터의 스핀 전류에 기초한 상태들 "0"과 "1"로 그 자체를 배향시킬 수 있는 자유 마그네트이다. 특히, 전류(881)는 그것의 가장 강한 스핀 배향을 소자(806) 근처에서 그리고 소자(807)로부터 떨어져 있는 곳에서 갖는다. 유사하게, 전류(883)는 그것의 가장 강한 스핀 배향을 소자(866) 근처에 그리고 소자(807)로부터 떨어져 있는 곳에서 갖는다. 전류(881과 883)의 양쪽이 비슷한 스핀들 또는 상태들(동일한 극성을 가지고 있는 VA와 VB 양쪽에 의해 유발된)을 가지고 있으면, 스핀 전류들은, 감소되더라도, 소자(807)에 또는 근처에 부가되고, STT를 통해, 그들의 스핀을 소자(807)에 부여한다. 그리고 나서, 소자(807)의 스핀 캐릭터는 출력되는, 809 내에 축적되는 스핀 전류에 의해 결정될 수 있다. 한 방향을 가지고 있는 스핀은 "0" 상태를 가지고 있을 수 있고 반대 방향을 가지고 있는 스핀은 "1" 상태를 가지고 있을 수 있다. 스핀 전류들(881과 883)이 반대의 스핀들을 가지고 있으면, 그들은 힘이 감소되어 공제될 수 있어 자유 강자성체(807)의 기존 배향을 플립하거나 변경할 수 없게 된다. 그러므로, C 소자(800)는 도 2b의 진리값표를 따른다.
도 9는 C 소자(900)의 사시도이다. C 소자(900)는 (유사한 번호 체계들을 사용하지만 8xx 시리즈 번호들 대신에 9xx 시리즈 번호들을 갖는) 도 8b의 C 소자(800)와 동일한 구성 요소들을 포함하지만, C 노드는 지금 A와 B 노드 사이의 중심에 있다. 그러나, 다른 실시예들에서, C 노드는 A 및/또는 B 노드와는 다른 층에 있을 수 있고, A 노드보다 B 노드에 더 가까울 수 있으며, 그와 유사한 것이 있을 수 있다. 여하튼, 설명은 이러한 도면을 위해 만들어지지 않고 모든 번호가 매겨진 요소는 도 9의 실시예가 도 8의 실시예처럼 작동하는 것을 고려하여 다루어지지는 않는다.
여러 실시예들이 CoFe를 포함한 고정 및 자유 층들을 포함하지만, 다른 실시예들은 Co, Fe, Ni, Ta, B 및 그들의 조합/합금들(예를 들어, CoFeB, NiFe)과 그와 유사한 것을 포함할 수 있다. 또한, 실시예들은, 다른 산화물들과 같은, MgO 이외의 것을 갖는 터널 장벽들을 포함할 수 있다. 또한, 피닝 층(404)과 같은 층들이 일부 실시예들에 포함되지만, 다른 실시예들은 그와 같은 층들을 반드시 포함하지는 않는다.
여러 실시예들이 각각 도 4의 입력들 A와 B에 대해, 나노필라들(414, 415)과 같은, 동일한 크기들을 모두 갖는 다수의 나노필라들을 묘사하지만, 다른 실시예들에서 이것은 반드시 그런 경우는 아니다. 예를 들어, 입력들 A와 B가 출력 C로부터 등거리에 않으면, 출력 C로부터 가장 멀리 제거되는 나노필라/입력은, 입력들 A와 B에 대해 비례하거나 거의 동일한 가중을 갖기 위해서(즉, 입력 A로부터의 스핀 전류가 크기에서 출력 C에서 입력 B로부터 스핀 전류와 동일하도록) 출력 C에 가장 근접한 나노필라/입력보다 클 수 있다. 더 큰 나노필라는 출력 C에 근접한 나노필라에 대한 고정 층보다 큰 고정 층을 통해 증가된 전류를 전달할 필요가 있을 수 있다. 더 큰 나노필라와 그와 관련된 고정 층 및 스위칭 전류는 다른 입력(또는 입력들)과 출력(또는 출력들과)과 공유된 자유 층의 자기 극성에 대해 더 큰 효과를 부여할 필요가 있을 수 있다. 게다가, 다른 실시예들에서 A 또는 B 나노필라들까지 A 또는 B에 대한 입력들의 소스의 거리는 더 큰 나노필라들을 필요로 할 수 있다(예를 들어, 입력 나노필라까지 입력 신호의 소스가 더 멀리 떨어져 있을수록, 나노필라가 더 커질 것이다). 또 다른 실시예들에서, 나노필라들은 각각의 입력이 자유 층의 극성 방향에 따라 갖는 가중을 변경하기 위해 크기가 다를 수 있다. 예를 들어, 설계자는 입력 B와 반대로 입력 A가 자유 층의 극성에 대한 불균형 가중을 갖기를 원할 수 있다. 따라서 설계자는 나노필라 A를 나노필라 B보다 크게 할 수 있다. 도 4에 도시된 바와 같이, 출력 나노필라는 로직 게이트의 입력 나노필라들에 등거리로 스페이스를 둘 필요는 없다(즉, 출력 나노필라는 하나 이상의 다른 입력 나노필라들보다 하나의 입력 나노필라에 더 가까울 수 있다). 일부 실시예들에서, 나노필라들은 심지어 사용되지 않는다. 또한, 고정 층들(407, 409, 408)과 같은 층들은(유사 물질들을 포함하는 다른 층들과 마찬가지로) 기판 위에 동일한 높이로 형성될 수 있지만 모든 실시예들에 요구되지는 않는다. 예를 들어, 층들(407, 409)은 공통 층으로부터 형성될 수 있지만 408은 407, 409에 대한 공통 층 위의 또는 아래의 층으로부터 형성될 수 있다.
2 입력/1 출력 C-소자가 여러 실시예들에서 설명되었지만 다른 실시예들은 C-소자들과 C-소자들의 변형들(예를 들어, 반-정적 C-소자, 집합적으로 출력과 함께 작동하는 "플러스" 입력, "마이너스" 입력, 및 "공통" 입력을 갖는 비대칭 C-소자들)과 유사한 로직 게이트들로 알려진 것처럼 더 많은 입력들 및/또는 출력들을 갖더라도, 공유된 자유 층의 동일한 개념을 이용할 수 있다.
실시예들은 많은 상이한 유형들의 시스템들에 사용될 수 있다. 예를 들어, 한 실시예에서, 통신 디바이스(예를 들어, 셀 폰, 모바일 컴퓨팅 노드, 스마트폰, 넷북, 노트북, 개인용 컴퓨터, 시계 및 카메라)가 본 명세서에 설명된 다양한 실시예들을 포함하도록 배열될 수 있다. 이제, 도 10을 참조하면, 본 발명의 한 실시예에 따른 시스템의 블록도가 도시된다. 멀티프로세서 시스템(700)은, 점대점 상호접속 시스템이며, 점대점 상호접속(750)을 통해 결합된 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 프로세서들(770과 780)의 각각은 예를 들어, 마그네트들을 이용하는 내장된 비휘발성 메모리와 본 명세서에서 설명된 스핀 기반의 메모리를 포함하는 멀티코어 프로세서들일 수 있다. 제1 프로세서(770)는 메모리 제어기 허브(MCH)와 점대점(P-P) 인터페이스들을 포함할 수 있다. 유사하게, 제2 프로세서(780)는 MCH 및 P-P 인터페이스들을 포함할 수 있다. MCH들은 프로세서들을 각각의 메모리들, 즉 메모리(732) 및 메모리(734)에 연결할 수 있는데, 이들은 각각의 프로세서들에 국부적으로 부착되는 메인 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 또는 본 명세서에 설명된 스핀 기반의 메모리)의 부분들일 수 있다. 그러나, 프로세서들은 본 명세서에서 설명된 메모리와 동일한 칩 위에 위치할 수 있다. 제1 프로세서(770)와 제2 프로세서(780)는 각각 P-P 인터커넥트들을 통해 칩셋(790)에 결합될 수 있다. 칩셋(790)은 P-P 인터페이스들을 포함할 수 있다. 또한, 칩셋(790)은 인터페이스를 통해 제1 버스(799)에 연결될 수 있다. 다양한 입출력(I/O) 디바이스들(714)은, 제1 버스(799)를 제2 버스(798)에 결합시키는 버스 브릿지(718)와 함께, 제1 버스(799)에 결합될 수 있다. 칩셋(790)은 또한 본 명세서에서 설명된 마그네트들과 스핀 기반의 메모리를 포함할 수 있다. 예를 들어, 한 실시예에서, 키보드/마우스(722), 통신 디바이스들(797), 및 코드(730)를 포함할 수 있는, 디스크 드라이브 또는 다른 대용량 스토리지 디바이스와 같은 데이터 스토리지 유닛(728)(본 명세서에 설명된 마그네트들 및 스핀 기반의 메모리를 사용할 수 있거나 또는 사용하지 않을 수 있음)을 포함하는 다양한 디바이스들이 제2 버스(798)에 결합될 수 있다. 코드는 메모리(728, 732, 734), 네트워크를 통해 시스템(700)에 결합된 메모리, 등을 포함하는 하나 이상의 메모리들 내에 포함될 수 있다. 또한, 오디오 I/O(724)는 제2 버스(798)에 결합될 수 있다.
본 명세서에 사용된 바와 같이, 프로세서 또는 제어기, 칩셋, 또는 메모리는, 본 기술분야에 알려진 광범위한 제어 로직 중 임의의 것을 나타내도록 의도된 제어 로직을 포함할 수 있으며, 마찬가지로, 마이크로프로세서, 마이크로-제어기, 필드 프로그래머블 게이트 어레이(FPGA), 주문형 집적 회로(ASIC), 프로그래머블 로직 디바이스(PLD), 펌웨어, 소프트웨어 등으로서 구현될 수 있다. 일부 구현들에서, 제어 로직(731, 735, 736) 등은 콘텐츠(예를 들어, 소프트웨어 명령어들 등)을 나타내도록 의도되고, 이는 실행될 때 시스템으로 하여금 방법(예를 들어, 메모리를 액세스함)을 수행하게 한다.
다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있고 이것은 웨이퍼의 일부이다. 한 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된 칩의 일부인 벌크 반도체 재료이다. 한 실시예에서, 반도체 기판은 SOI(semiconductor on insulator) 기판과 같이 절연체 위에 형성된 반도체 재료이다. 한 실시예에서, 반도체 기판은 벌크 반도체 재료 위에서 연장되는 핀과 같은 돌출된 구조이다.
다음과 같은 예들은 추가 실시예들과 관련된다.
제1 예는 C-소자를 포함하고, 이 C-소자는, 제1 고정 자성층을 포함하고 제1 콘택에 결합된 제1 나노필라; 제2 고정 자성층을 포함하고 제2 콘택에 결합된 제2 나노필라; 및 제3 고정 자성층을 포함하고 제3 콘택에 결합된 제3 나노필라를 포함하며; 여기서, (a) 제1, 제2 및 제3 나노필라들은 공통 자유 자성층 위에 모두 형성되고, (b) 제3 고정 자성층, 터널 장벽, 및 자유 자성층은 자기 터널 접합(MTJ)을 형성한다.
제2 예는 예 1의 주제를 포함하며, 여기서 제1 및 제2 나노필라들은 공통 축 상에 형성되고 제3 나노필라는 공통 축에 직교하는 추가 축 상에 형성된다.
제3 예는 예들 1-2의 주제를 포함할 수 있으며, 여기서 제1 및 제2 나노필라들 중 어느 것도 추가 축 상에 형성되지 않는다.
제4 예는 예들 1-3의 주제를 포함할 수 있으며, 여기서 자유 자성층은 모놀리식이다.
제5 예는 예들 1-4의 주제를 포함할 수 있으며, 여기서 자유 자성층은 제1 및 제2 나노필라들의 양쪽에 로우 로직 상태 전류가 공급될 때 로우 로직 상태를 갖는다.
제6 예는 예들 1-5의 주제를 포함할 수 있으며, 여기서 자유 자성층은 제1 및 제2 나노필라들의 양쪽에 로우 로직 상태 전류가 동시에 공급될 때 로우 로직 상태를 갖는다.
제7 예는 예들 1-6의 주제를 포함할 수 있으며, 여기서 자유 자성층은 제1 및 제2 나노필라들에 반대의 로직 상태 전류들이 공급될 때 이전에 프로그램된 로직 상태를 유지한다.
제8 예는 추가 MTJ를 포함하는 자기 메모리가 형성되어 있는 기판 위에 형성된 C-소자를 가진 예들 1-7의 주제를 포함할 수 있으며, 여기서 추가 MTJ의 고정 자성층과 제3 고정 자성층은 둘 다 기판 위의 공통 층 레벨에서 형성된다.
제9 예는 추가 콘택과 추가 고정 자성층을 포함하는 추가 나노필라를 포함한 예들 1-8의 주제를 포함할 수 있으며; 여기서 추가 나노필라는 공통 자유 자성층 위에 형성된다.
제10 예는 예들 1-9의 주제를 포함할 수 있으며, 여기서 제1, 제2 및 제3 나노필라들 중 어느 것도 제1, 제2 및 제3 고정 자성층들 이외에 임의의 다른 추가 고정 자성층을 포함하지 않는다.
제11 예는 예들 1-10의 주제를 포함할 수 있으며, 여기서 C-소자의 로직 상태는 스핀 전송 토크(STT) 효과를 기반으로 프로그램가능하고 로직 상태는 MTJ의 터널링 자기저항(TMR)의 감지를 기반으로 판독된다.
제12 예는 예들 1-11의 주제를 포함할 수 있으며, 여기서 제3 나노필라는 제3 고정 자성층과 자유 자성층 사이에 터널 장벽 층을 포함한다.
제13 예는 고정 자성층을 각각 포함하는 제1, 제2 및 제3 나노필라들을 포함한 로직 게이트를 포함할 수 있으며; 여기서 (a) 제1, 제2 및 제3 나노필라들 각각은 공통 자유 자성층 위에 형성되어 그것을 공유하고, (b) 제3 나노필라에 대한 로직 상태는 제1 및 제2 나노필라들에 대한 로직 상태들을 기반으로 결정된다.
제14 예는 예 13의 주제를 포함할 수 있으며, 여기서 제1, 제2 및 제3 나노필라들은 서로 비-동일선 상에 있다.
제15 예는 예들 13-14의 주제를 포함할 수 있으며, 여기서 로직 게이트는 비동기 로직을 포함한다.
제16 예는 자기 터널 접합(MTJ)을 포함한 예들 13-15의 주제를 포함할 수 있으며, 여기서 MTJ의 터널 접합은 제3 나노필라에 포함되고 제1 및 제2 나노필라들 중 어느 쪽에도 터널 접합은 포함되지 않는다.
제17 예는 예들 13-16의 주제를 포함할 수 있으며, 여기서 자유 자성층은 제1 및 제2 나노필라들의 양쪽에 로우 로직 상태가 제공될 때 로우 로직 상태를 갖는다.
제18 예는 다음을 포함한 방법을 포함한다: 각각이 고정 자성층을 포함하고 콘택에 결합되는 제1, 제2 및 제3 나노필라들을 포함하는 C-소자를 제공하는 단계; 여기서 (a) 각각의 제1, 제2 및 제3 나노필라들 각각은 공통 자유 자성층 위에 형성되어 그것을 공유하고, (b) 제3 나노필라에 대한 로직 상태는 제1 및 제2 나노필라들에 대한 로직 상태들을 기반으로 결정되고; 제1 및 제2 나노필라들에 각각 제1 및 제2 로우 로직 신호들을 제공하는 단계; 및 제1 및 제2 로우 로직 신호들을 기반으로 제3 나노필라를 하이 로직 상태로부터 로우 로직 상태로 전환하는 단계. 따라서, 자유 층에 대한 로직 상태는 제3 나노필라에 대한 로직 상태(자유 층의 로직 상태를 감지하는데 사용될 수 있는)를 규정한다.
제19 예는 제1 및 제2 나노필라들에 각각 제1 및 제2 로우 로직 신호들을 동시에 제공하는 단계를 포함한 제18 예의 주제를 포함할 수 있다.
제20 예는 제1 및 제2 나노필라들에 각각 제1 및 제2 로우 로직 신호들을 제공하는 5 ns 내에 제3 나노필라를 하이 로직 상태로부터 로우 로직 상태로 전환하는 단계를 포함한 예들 18-19의 주제를 포함할 수 있다.
제21 예는, 직접적으로 서로 접촉하지 않는 제1, 제2 및 제3 금속 부재들; 제1 금속 부재에 직접 접촉하는 제1 자기성 부재, 제2 금속 부재에 직접 접촉시키는 제2 자기성 부재, 및 제3 금속 부재에 직접 접촉하는 자유 자기성 부재; 그리고 제1 자기성 부재를 자유 자기성 부재에 결합하는 제1 금속 인터커넥트와 제2 자기성 부재를 자유 자기성 부재에 결합하는 제2 금속 인터커넥트를 포함한 장치를 포함하며; 여기서 제1, 제2 및 제3 금속 부재들 중 임의의 것에 직접 접촉하는 추가 자기성 부재는 없고; 여기서 자유 자기성 부재에 대한 로직 상태는 제1 및 제2 자기성 부재들에 대한 로직 상태들을 기반으로 결정된다.
제22 예는 예 21의 주제를 포함할 수 있으며, 여기서 제1 자기성 부재에 대한 로직 상태는 제1 자기성 부재로부터의 스핀 전류 배향을 기반으로 결정되고 제2 자기성 부재에 대한 로직 상태는 제2 자기성 부재로부터의 스핀 전류 배향을 기반으로 결정된다.
제23 예는 예들 21-22의 주제를 포함할 수 있으며, 여기서 제1 금속 인터커넥트는 제1 자기성 부재와 자유 자기성 부재에 직접 접촉한다.
제24 예는 예들 21-23의 주제를 포함할 수 있으며, 여기서 자유 자기성 부재는 제1 및 제2 자기성 부재들의 양쪽이 로우 로직 상태들을 갖고 있을 때 로우 로직 상태를 갖고; 자유 자기성 부재는 제1 및 제2 자기성 부재들의 양쪽이 로우 로직 상태들을 갖고 있을 때 하이 로직 상태를 갖고; 그리고 자유 자기성 부재는 제1 및 제2 자기성 부재들이 반대의 로직 상태 전류들을 갖고 있을 때 이전의 프로그램된 로직 상태를 유지한다.
제25 예는 고정 자성층을 포함하지 않는 C 소자 내에 포함된 예들 21-24의 주제를 포함할 수 있다. 그러므로, 한 실시예에서, 소자들(906, 966, 907)의 각각은 자기성 배향을 플립시킬 수 있는 자유 자성층이다.
본 발명의 실시예들의 상기 설명은 예시 및 설명의 목적들을 위해 제공되었다. 이것은 하나도 빠짐없이 제시한다거나 또는 본 발명을 개시된 바로 그 형태들로만 한정하는 것을 의도하지 않는다. 본 설명 및 하기 청구항들은 설명의 목적을 위해 사용될 뿐이며 한정적인 것으로 간주하지 말아야 하는 좌측, 우측, 상부, 하부, 위에, 아래에, 상위에, 하위에, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지정하는 용어들은, 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면이고; 기판은 실제로는 임의의 배향으로 위치할 수 있어서, 참조의 표준 지상 기준 프레임에서 기판의 "상부"측이 "하부"측보다 낮을 수 있으며, "상부"라는 용어의 의미 내에 여전히 속할 수 있다. (청구항들을 포함하는) 본 명세서에서 사용된 "위의"라는 용어는 구체적으로 그렇게 언급되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉하는 것을 나타내지 않으며; 제1 층과 제1 층 위의 제2 층 사이에는 제3 층 또는 다른 구조가 있을 수 있다. 본 명세서에서 설명된 디바이스 또는 물품의 실시예들은 다수의 위치들 및 배향들로 제조되거나, 사용되거나, 적재될 수 있다. 관련 분야의 통상의 기술자들은 상기 교시에 비추어 많은 수정 및 변경이 가능하다는 것을 알 수 있다. 본 분야의 숙련자들은 도면에 도시된 다양한 구성 요소에 대한 다양한 등가의 조합 및 대체를 인식할 것이다. 그러므로, 본 발명의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 첨부된 청구 범위에 의해 제한된다.

Claims (25)

  1. C-소자(C-element)로서,
    제1 고정 자성층을 포함하고 제1 콘택에 결합된 제1 나노필라;
    제2 고정 자성층을 포함하고 제2 콘택에 결합된 제2 나노필라; 및
    제3 고정 자성층을 포함하고 제3 콘택에 결합된 제3 나노필라를 포함하고;
    (a) 상기 제1, 제2 및 제3 나노필라들은 모두 공통 자유 자성층 위에 형성되고, (b) 상기 제3 고정 자성층과 상기 자유 자성층은 자기 터널 접합(MTJ)을 형성하는 C-소자.
  2. 제1항에 있어서, 상기 제1 및 제2 나노필라들은 공통 축 상에 형성되고 제3 나노필라는 공통 축에 직교하는 추가 축 상에 형성되는 C-소자.
  3. 제2항에 있어서, 상기 제1 및 제2 나노필라들 중 어느 것도 상기 추가 축 상에 형성되지 않는 C-소자.
  4. 제1항에 있어서, 상기 자유 자성층은 모놀리식인 C-소자.
  5. 제1항에 있어서, 상기 자유 자성층은 상기 제1 및 제2 나노필라들의 양자 모두에 로우 로직 상태 전류가 공급될 때 로우 로직 상태를 갖는 C-소자.
  6. 제1항에 있어서, 상기 자유 자성층은 상기 제1 및 제2 나노필라들의 양자 모두에 로우 로직 상태 전류가 동시에 공급될 때 로우 로직 상태를 갖는 C-소자.
  7. 제1항에 있어서, 상기 자유 자성층은 상기 제1 및 제2 나노필라들에 반대의 로직 상태 전류들이 공급될 때 이전에 프로그램된 로직 상태를 유지하는 C-소자.
  8. 제1항에 있어서, 추가 MTJ를 포함하는 자기 메모리가 형성되어 있는 기판 위에 형성되고, 상기 추가 MTJ의 고정 자성층과 상기 제3 고정 자성층은 둘 다 상기 기판 위의 공통 층 레벨에서 형성되는 C-소자.
  9. 제1항에 있어서, 추가 콘택과 추가 고정 자성층을 포함하는 추가 나노필라를 포함하고; 상기 추가 나노필라는 상기 공통 자유 자성층 위에 형성되는 C-소자.
  10. 제1항에 있어서, 상기 제1, 제2 및 제3 나노필라들 중 어느 것도 상기 제1, 제2 및 제3 고정 자성층들 이외에 어떠한 다른 추가 고정 자성층도 포함하지 않는 C-소자.
  11. 제10항에 있어서, 상기 C-소자의 로직 상태는 스핀 전송 토크(STT) 효과를 기반으로 프로그램가능하고 상기 로직 상태는 상기 MTJ의 터널링 자기저항(TMR)의 감지를 기반으로 판독되는 C-소자.
  12. 제1항에 있어서, 상기 제3 나노필라는 상기 제3 고정 자성층과 상기 자유 자성층 사이에 터널 장벽 층을 포함하는 C-소자.
  13. 로직 게이트로서,
    고정 자성층을 각각 포함하는 제1, 제2 및 제3 나노필라들을 포함하고;
    (a) 상기 제1, 제2 및 제3 나노필라들 각각은 공통 자유 자성층 위에 형성되고 공통 자유 자성층을 공유하며, (b) 상기 제3 나노필라에 대한 로직 상태는 상기 제1 및 제2 나노필라들에 대한 로직 상태들을 기반으로 결정되는 로직 게이트.
  14. 제13항에 있어서, 상기 제1, 제2 및 제3 나노필라들은 서로 비-동일선(non-collinear) 상에 있는 로직 게이트.
  15. 제13항에 있어서, 상기 로직 게이트는 비동기 로직을 포함하는 로직 게이트.
  16. 제13항에 있어서, 자기 터널 접합(MTJ)을 포함하며, 상기 MTJ의 터널 접합은 상기 제3 나노필라에 포함되고, 상기 제1 및 제2 나노필라들 중 어느 것에도 터널 접합이 포함되지 않는 로직 게이트.
  17. 제13항에 있어서, 상기 자유 자성층은 상기 제1 및 제2 나노필라들의 양자 모두에 로우 로직 상태가 제공될 때 로우 로직 상태를 갖는 로직 게이트.
  18. 방법으로서,
    각각이 고정 자성층을 포함하고 콘택에 결합되는 제1, 제2 및 제3 나노필라들을 포함하는 C-소자를 제공하는 단계 - (a) 상기 제1, 제2 및 제3 나노필라들 각각은 공통 자유 자성층 위에 형성되고 공통 자유 자성층을 공유하고, (b) 상기 제3 나노필라에 대한 로직 상태는 상기 제1 및 제2 나노필라들에 대한 로직 상태들을 기반으로 결정됨 -;
    상기 제1 및 제2 나노필라들에 각각 제1 및 제2 로우 로직 신호들을 제공하는 단계; 및
    상기 제1 및 제2 로우 로직 신호들을 기반으로 상기 제3 나노필라를 하이 로직 상태로부터 로우 로직 상태로 전환하는 단계를 포함하는 방법.
  19. 제18항에 있어서, 상기 제1 및 제2 나노필라들에 각각 상기 제1 및 제2 로우 로직 신호들을 동시에 제공하는 단계를 포함하는 방법.
  20. 제18항에 있어서, 상기 제1 및 제2 나노필라들에 각각 상기 제1 및 제2 로우 로직 신호들을 제공하는 5 ns 내에 상기 제3 나노필라를 상기 하이 로직 상태로부터 상기 로우 로직 상태로 전환하는 단계를 포함하는 방법.
  21. 장치로서,
    서로 직접적으로 접촉하지 않는 제1, 제2 및 제3 금속 부재들;
    상기 제1 금속 부재에 직접 접촉하는 제1 자기성 부재, 상기 제2 금속 부재에 직접 접촉하는 제2 자기성 부재, 및 상기 제3 금속 부재에 직접 접촉하는 자유 자기성 부재; 및
    상기 제1 자기성 부재를 상기 자유 자기성 부재에 결합하는 제1 금속 인터커넥트와 상기 제2 자기성 부재를 상기 자유 자기성 부재에 결합하는 제2 금속 인터커넥트를 포함하고;
    상기 제1, 제2 및 제3 금속 부재들 중 어느 것에도 직접 접촉하는 추가 자기성 부재는 없고;
    상기 자유 자기성 부재에 대한 로직 상태는 상기 제1 및 제2 자기성 부재들에 대한 로직 상태들을 기반으로 결정되는 장치.
  22. 제21항에 있어서, 상기 제1 자기성 부재에 대한 상기 로직 상태는 상기 제1 자기성 부재로부터의 스핀 전류 배향을 기반으로 결정되고, 상기 제2 자기성 부재에 대한 상기 로직 상태는 상기 제2 자기성 부재로부터의 스핀 전류 배향을 기반으로 결정되는 장치.
  23. 제21항에 있어서, 상기 제1 금속 인터커넥트는 상기 제1 자기성 부재와 상기 자유 자기성 부재에 직접 접촉하는 장치.
  24. 제21항에 있어서,
    상기 자유 자기성 부재는 상기 제1 및 제2 자기성 부재들의 양자 모두가 로우 로직 상태들을 가질 때 로우 로직 상태를 갖고;
    상기 자유 자기성 부재는 상기 제1 및 제2 자기성 부재들의 양자 모두가 로우 로직 상태들을 가질 때 하이 로직 상태를 갖고;
    상기 자유 자기성 부재는 상기 제1 및 제2 자기성 부재들이 반대의 로직 상태 전류들을 가질 때 이전에 프로그램된 로직 상태를 유지하는 장치.
  25. 제23항에 있어서, 고정 자성층을 포함하지 않는 C 소자 내에 포함된 장치.
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