TW201528571A - 自旋電子邏輯元件 - Google Patents

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Abstract

實施例包含實施成為自旋邏輯裝置之C元件邏輯閘，藉由以自旋電子技術來實施C元件，提供非同步邏輯之輕巧及低功率實施。實施例包含：第一奈米柱，包括第一接點及第一固定磁層；第二奈米柱，包含第二接點及第二固定磁層；以及，第三奈米柱，包含第三接點、穿隧障壁、及第三固定磁層；其中，(a)第一、第二、及第三奈米柱都形成於自由磁層上，以及(b)第三固定磁層、穿隧障壁、及自由磁層形成磁穿隧接面(MTJ)。此處揭示其它實施例。

Description

自旋電子邏輯元件
本發明的實施例是在半導體裝置領域，特別是自旋電子邏輯技術。
例如自旋轉移力矩記憶體(STTM)等某些磁記憶體利用磁穿隧接面(MTJ)，以切換及偵測記憶體的磁狀態。圖1顯示STTM形式的自旋轉移力矩隨機存取記憶體(STTRAM)。圖1包含鐵磁(FM)層125、127及穿隧障壁126(例如，氧化鎂(MgO))組成的MTJ。MTJ將位元線(BL)105耦合至選取開關120(例如電晶體)、字線(WL)110、以及感測線(SL)115。藉由評估用於FM層125、127之不同的相對磁化之電阻變化(例如，穿隧磁阻(TMR))，「讀取」記憶體100。
更具體而言，MTJ電阻由層125、127的相對磁化方向決定。當在二層之間的磁化方向是抗平行時，MTJ處於高電阻狀態。當在二層之間的磁化方向平行時，MTJ處於低電阻狀態。層127由於其磁化方向是固定的，所以其為 「參考層」或「固定層」。由於層125的磁化方向是藉由使由參考層極化的驅動電流通過而改變(例如，施加至層127的正電壓將層125的磁化方向旋轉至與層127的磁化方向相反以及施加至層127的負電壓將層125的磁化方向旋轉至層127的相同方向)，所以，層125是「自由層」。
305‧‧‧共同磁自由層
401‧‧‧接點
402‧‧‧接點
403‧‧‧接點
404‧‧‧抗鐡磁層
405‧‧‧自由鐡磁層
406‧‧‧抗鐡磁層
407‧‧‧固定鐡磁層
408‧‧‧固定鐡磁層
409‧‧‧固定鐡磁層
410‧‧‧非鐡磁層
411‧‧‧非鐡磁層
412‧‧‧抗鐡磁層
413‧‧‧模板層
414‧‧‧奈米柱
415‧‧‧奈米柱
416‧‧‧奈米柱
430‧‧‧非鐡磁層
505‧‧‧自由層
605‧‧‧自由層
700‧‧‧多處理器系統
705‧‧‧自由層
800‧‧‧裝置
801‧‧‧非磁接線
802‧‧‧非磁接線
803‧‧‧非磁接線
804‧‧‧互連
805‧‧‧互連
806‧‧‧奈米磁鐵
807‧‧‧奈米磁鐵
808‧‧‧金屬部份
809‧‧‧金屬部份
810‧‧‧電壓供應平面
811‧‧‧接地層
860‧‧‧氧化物
861‧‧‧互連輸入
862‧‧‧互連
864‧‧‧互連
866‧‧‧磁元件
868‧‧‧互連
881‧‧‧自旋電流
883‧‧‧自旋電流
897‧‧‧非磁、非導電材料
898‧‧‧隔離部份
899‧‧‧隔離部份
900‧‧‧C元件
從後附的申請專利範圍、一或更多舉例說明的實施例之詳細說明、以及對應的圖式，將清楚本發明的實施例之特點及優點，其中：圖1顯示習知的磁記憶體胞；圖2(a)顯示習知的C元件及圖2(b)顯示對應的真值表；圖3顯示本發明的實施例之自旋電子C元件的上視圖；圖4顯示C元件的對應側視圖；圖5(a)、5(b)、6(a)、6(b)、6(c)、7(a)、7(b)、及7(c)顯示自旋C元件的實施例如何操作；圖8(a)及8(b)顯示本發明的實施例中自旋電子C元件中由非磁性線連接的分別的奈米磁鐵；圖9顯示本發明的實施例中自旋電子C元件中由非磁性線連接的分別的奈米磁鐵；以及 圖10顯示與本發明的實施例一起使用之系統。
【發明內容及實施方式】
將參考圖式作說明，其中，類似的結構以類似的字尾代號表示。為了更清楚地顯示各式各樣的實施例之結構，包含於此處的圖式是積體電路結構的圖示。因此，例如顯微照相之製造的積體電路結構的真實外觀會顯示不同，但仍然併有主張之所示實施例的結構。此外，圖式僅顯示用以瞭解所示實施例之結構。未包含此技藝中習知的其它結構以維持圖式的清楚性。「實施例」、「各式各樣實施例」等等係表示所述的實施例包含特定特點、結構或特徵，但是並非每一實施例一定包含特定特點、結構或特徵。某些實施例具有其它實施例所述的特點中之某些、全部、或是完全沒有。「第一」、「第二」、「第三」等說明共同物體及表示述及類似物體的不同情形。這些形容詞並非意指所述的物體必須是給定順序地、或暫時地、空間地、排序地、或是任何其它方式。「連接」表示元件彼此直接實體或電接觸，「耦合」表示元件彼此合作或互動，但是，可以是或不是直接實體或電接觸。而且，雖然在不同圖式中使用類似或相同的數字以代表相同或類似構件，但是，如此作並非意指包含類似或相同數字的所有圖式構成單一或相同實施例。
上述STTRAM僅為「CMOS以外」技術(或是「非CMOS為基礎」的技術)的一實例，其關於未完全以互補 金屬氧化物半導體(CMOS)技術實施之裝置及處理。CMOS以外的技術依靠自旋極化(與基本粒子的自旋或本質角動量與給定方向相對齊的程度有關)，更一般而言，關於自旋電子(與電子的本質旋轉、其相關的磁轉矩，以及電子的基本電子電荷有關的電子學之分支)。自旋電子裝置與TMR、及自旋移力矩(STT)有關，TMR是使用通過分開鐵磁層的薄絕緣體之電子的量子機械穿隧，在STT中，自旋極化電子的電流可以用以控制鐵磁電極的磁化方向。
舉例而言，CMOS以外的裝置包含實施於記憶體(例如，3端子STTRAM)中的自旋電子裝置、自旋邏輯裝置(例如，邏輯閘)、穿隧場效電晶體(TFET)、撞擊離子化MOS(IMOS)裝置、奈米機電開關(NEMS)、負共同閘FET、共振穿隧二極體(RTD)、單電子電晶體(SET)、自旋FET、奈米磁鐵邏輯(NML)、域壁邏輯、域壁記憶體、等等。
關於邏輯元件以及如圖2(a)中所見般，Muller C元件邏輯閘是用於實施非同步邏輯的關鍵邏輯裝置且具有至少二輸入端A及B以及輸出端C(於此稱為「C」或「Cout」)。圖2(a)的C元件包含四個反及(NAND)閘但存在有很多其它的C元件變化。如圖2(b)的真值表200中所示般，僅在所有輸入A和B為高時，C元件電路的輸出C才變成高(邏輯「1」)。僅在所有輸入A和B為低時，輸出也變成低(邏輯「0」)。C元件可以具 有二個以上的輸入，但是特徵在於真值表200中所述的表現。亦即，僅有當所有輸入是邏輯「0」時，C元件的輸出將是邏輯「0」，以及，僅有當所有輸入是邏輯「1」時，輸出將是邏輯「1」。對於所有其它輸入結合，C元件的輸出將固持其先前的值(在真值表200中以「C」表示)。C元件可以作為非同步架構的佇鎖且是很多其它基本電路的一部份。
C元件會視邏輯裝置的特定實施而要求很多電晶體(例如，16個電晶體)。很多電晶體的需求會造成具有大晶粒面積的邏輯裝置。以製程世代參數F的觀點，指定每一閘的面積。舉例而言，F=22nm半導體製程是目前可利用的。參數F是由可利用的微影術方法之解析度所決定且幾乎等於DRAM陣列的半間距，以每一電晶體平均面積為75F2，則16個電晶體電路具有1,200F2的面積。此外，此大電流要求大切換能量。而且，此大電路是依電性的(亦即，電路要求電源以及造成待機功率消耗，待機功率消耗是要使其邏輯裝置的狀態維持在狀態切換之間)。
但是，實施例提供實施成為自旋邏輯裝置之C元件邏輯閘。導因於自旋邏輯裝置的效率及尺寸，與傳統的CMOS C元件有關之晶粒不動產、切換能量、及依電性議題會減輕或解決。換言之，藉由以自旋電子技術來實施此邏輯的基本區塊(C元件)，實施例可提供更小巧及低功率實施的非同步邏輯。
藉由以FM膜的磁化來將邏輯狀態編碼，實施例以自 旋電子裝置實施C元件的邏輯功能。使用STT效應以執行寫入。藉由感測MTJ的TMR，執行讀取。實施例在具有1*F寬度的FM佈線上實施C元件。C元件實施例的面積保守地估計為32F2(~40x小於CMOS實施的C元件)。由於即使當供給裝置的功率關閉時(例如，1小時、1天、1週、或1年)，自旋C元件也仍然是非依電性的，所以，因為磁化維持不變，所以，電路仍然維持其邏輯狀態。這消除閘未開啟時仍要耗費待機功率之需求。
圖3包含本發明的實施例中的C元件。這包含上視圖，其中，接點A、B、及Cout顯示為在3奈米柱頂上。3奈米柱都設於共同磁自由層305上。此處所使用的「共同」自由層是對所有三個奈米柱共同的且於它們之間「共享」。在實施例中，自由層是單石的，而奈米柱之內的固定層彼此不是單石的。此配置使奈米柱(在自由層上方)彼此是電絕緣的，以將進入奈米柱的電流從奈米柱的頂部導引至自由層的表面。本佈局形狀(圖3)僅為舉例說明。其它實施例允許其它配置，其中，舉例而言，一段自由層連接奈米柱「A」及「Cout」，以及，一段自由層連接奈米柱「B」及「Cout」(但不一定是「T」形式)。舉例而言，實施例可以使用「梯階」或「拼合」樣式，其中，A奈米柱耦合至Cout奈米柱的一側上的自由層(以90度的角度)，以及，B奈米柱耦合至Cout奈米柱的另一側上的自由層(以90度的角度)。在另一實施例中，A奈米柱耦合至Cout奈米柱的一側上的自由層，以及，B 奈米柱耦合至Cout奈米柱的另一側上的自由層，其中，A、B、及C奈米柱線性地配置。因此，在所有實施例中，圖3中所示的「T」形並不是必要的或是必須的。
圖4提供用於C元件的剖面。自由鐵磁層405形成於選加的模板層上(例如，Ta及Ru)413或是基底上或是某些形成於基底上的其它層。模板層之目的是提供具有晶格結構的表面，促進具有均勻晶體結構及均勻厚度的鐵磁層的沈積。由自由FM層405、任何或全部非鐵磁層410、411、及430、以及任何或全部固定FM層407、409、408，形成一或多個磁接面。在一實施例中，非鐵磁層410、411、及430中的任何層可以是穿隧障壁(例如，MgO、Al2O3、EuO、及它們的合金)。在另一實施例中(或是在正好在前的實施例中)，非鐵磁層410、411、及430中的任何層可為例如Cu等非鐵磁金屬。在一實施例中，層411是形成在奈米柱416之下以增加輸出電流路徑中的TMR比例之穿隧障壁。在另一實施例中，非鐵磁金屬層410及430形成於奈米柱414及415之下，以降低輸入電流路徑中的電阻。
在實施例中，奈米柱416又包含在接點403之下的抗鐵磁(AFM)層406。釘住AFM層406的角色是防止固定FM層因STT的作用而進行旋轉。為了同於上述的目的，奈米柱414及415又包含分別在接點401及402之下的AFM層404及412。AFM層包含施加表面交換偏壓於鐵磁體上的任何材料，例如鐵-錳合金或鉑-錳合金等等。 奈米柱415包含在自由層405上方的非鐵磁層430，且又包含在抗鐵磁層412及接點之下的固定層408及接點402。奈米柱414包含在自由層405上方的非鐵磁層410且又包含在抗鐵磁層404之下的固定層407及接點401。白三角形係表示在C元件中不同位置處的磁化方向。
在實施例中，穿隧障壁411包含1nm的MgO層。自由FM層405包含3nm的Co層，固定FM層407、408、409包含10nm的Co層，釘住AFM層均包含20nm的PtMn、IrMn、及/或它們的合金層，電極401、402、403包含Cu層。在實施例中，奈米柱414包含與奈米柱415、416相同或類似的尺寸。奈米柱414具有長軸425，從層410的底部至接點401的頂部測量約為130nm。奈米柱414包含短軸326(請參見圖3，其中，奈米柱414類比於柱A)，測得之跨越奈米柱的寬度約為70nm。但是，其它此類實施例並未侷限於此且可包含從層405的頂部至它們分別的接點之頂部之高度為90、100、110、120、140、150nm。此外，各實施例包含10、20、30、40、50、60、80、90nm或更多的寬度。在一實施例中，各奈米柱具有20nm×20nm(水平剖面)及在10-300nm高之間的任意處(垂直地延著軸425)。藉由電流之電子傳輸(藉由跨越奈米柱414的材料堆疊施加電壓而供應)會驅動電子通過固定FM層407，藉以施加力矩至自由FM層405。
在一實施例中，奈米柱414及415是輸入，奈米柱 416是輸出，以及，抗鐵磁體404、406、及412形成於相同材料層中。在實施例中，部份410、411、及430由非磁性金屬(例如，3nm厚的Cu)形成。在另一實施例中，部份411包含穿隧氧化物(例如，1nm厚的MgO)以及部份410和430包含Cu(例如，3nm厚)。此配置增加用於讀取訊號的TMR(使讀取更準確)。在實施例中，部份410、411、及430都是1nm厚的MgO。這增加用於注入部份405的自旋極化以及增進自旋力矩。因此，在各式各樣的實施例中之部份410、411、430構成非鐵磁層，非鐵磁層的各別部份(410、411、430)是穿隧障壁或是位於各奈米柱之下的金屬。在一實施例中，有在輸出之下的穿隧障壁以及在二輸入之下的金屬，但是，其它實施例未侷限於此。
圖4顯示如何以類似方式使用(例如，藉由形成提供TMR的MTJ)位於也包含C元件的晶片上它處之STTRAM的一般層，而以些微增加的成本(由於這些層已存在用於STTRAM)來形成C元件。而且，實施例不侷限於C元件且也包含能執行及(AND)以及或(OR)邏輯功能之主要閘、加法器閘、等等。
圖5(a)、5(b)、6(a)、6(b)、6(c)、7(a)、7(b)、及7(c)顯示自旋電子C元件的實施例如何操作；在圖5(a)中，在輸入端(A及B)之電流方向決定施加至自由層505的自旋轉移力矩的方向以及促進奈米柱 (例如，圖4的414、415、416)之下的FM自由層505中的磁化方向。舉例而言，在A及B上例如0.5V的正電壓(邏輯「1」)作用以將自由層505磁化切換至「向下」方向，以及，在A及B上例如-0.5V的負電壓(邏輯「0」)作用以將自由層505磁化切換至「向上」方向。在實施例中，將與這些電壓相關連的電流作為脈衝施加(例如，2ns的100μA)。脈衝無需同時地施加至A及B，但是，可以同時地施加(例如，在供應給A及B之脈衝內某些時序失配是可容許的)。此外，用於磁性層的材料選擇(自由及/或固定)可以降低脈衝週期。舉例而言，使用胡斯勒(Heusler)合金可以降低脈衝持續時間至30ps。
圖5(a)顯示特定情形，其中，負電壓施加至A及B等二者。C具有低邏輯狀態(「0」)之先前狀態(亦即，在上述負電壓施加至A及B之前已存在的狀態)。圖5(b)顯示在供至A及/或B的脈衝關閉之後，整個FM自由層505如何安定至單一磁化方向。藉由偵測流經輸出奈米柱(Cout)的電流而讀取。舉例而言，假使磁化是「向上」時，則會有較小的電阻(TMR)，因而偵測較大的電流，但是，假使磁化是「向下」時，則會有較大的電阻，因而偵測較小的電流。圖5(b)顯示特定情形中，其中，根據圖5(a)中施加至A及B之負電壓，自由層505維持其低邏輯狀態。
圖6(a)顯示特定情形，其中，負電壓施加至A及 正電壓施加至B。C具有低的先前狀態(亦即，在上述電壓施加至A及B之前)。圖6(b)顯示在供至A及/或B的脈衝關閉之後，整個FM自由層505如何安定至單一磁化方向。在此情形中，由於A及B輸入具有混合電壓，所以，當自由層605維持其低邏輯狀態時，先前的Cout狀態(低)仍然維持。圖6(c)顯示C元件暫時地從「0」轉換至「1」狀態，但在B輸入「進入高」的5ns內，接著返回至「0」狀態。具體而言，圖6(c)顯示在輸入A及B被輸入後，自由層605嘗試安定。如同在延著圖6(c)的X軸之中途點所示般，有中間不穩定狀態。但是，如圖6(c)的右邊部份所示般，由於A及B中僅有一者是被供予高脈衝，所以，自由層最後安定且維持其低狀態。
圖7(a)顯示特定情形，其中，正電壓施加至A及B等二者。C具有低的先前邏輯狀態(亦即，在上述負電壓施加至A及B之前)。圖7(b)顯示在供至A及/或B的脈衝關閉之後，整個FM自由層705如何安定至單一磁化方向。在此情形中，由於輸入具有正電壓，所以，當自由層705翻轉至高邏輯狀時，先前Cout狀態(低)改變至高(注意，在圖7(a)及7(b)之間的自由層的不同陰影線表示不同的邏輯狀態及磁化方向，例如「離開平面朝向觀視者」以及「進入平面離開觀視者」等磁化方向)。圖7(c)顯示在A及B輸入「進入高」的2ns之內，C元件從「0」轉換至「1」狀態。如此，圖7(a)、 7(b)、及7(c)顯示改變其狀態的C元件。此處顯示之C元件暫態響應包含鐵磁體，鐵磁體之Ms(飽合磁化或磁轉矩)=0.4MA/m、線寬=20nm(706)、長度=140nm(707)、厚度=2nm，對各電極A及B之輸入電流為100μA，電流的脈衝時間為2ns，吉伯(Gilbert)阻尼=0.015，自旋極化=0.9，及離開平面的單軸各向異性=0.1MJ/m3。
在實施例中，C元件未將邏輯狀態訊號從磁形式轉換至電形式。取代地，一個C元件的輸出磁接線作為另一C元件或是其它邏輯閘的輸入(因而避免磁/電轉換)。這將磁化的改變從一元件轉移至另一元件。在另一實施例中，自旋極化電流從一元件通至下一元件以及藉由STT而切換磁化。但是，在其它實施例中，使用轉換器的實施例以執行此轉換。舉例而言，在第一C元件，使用感測放大器，訊號從磁訊號轉換至電訊號。然後，在下一C元件，CMOS驅動器將電流供應至多個奈米柱中之一以及從電訊號轉換回至磁訊號。
各式各樣的實施例使用非磁性互連以及磁性轉發器，而使自旋邏輯電路成為可能。舉例而言，實施例以非磁金屬線互連用於自旋流電傳播，而磁性元件以規律距離(或不規律距離)延著接線設置，以執行自旋訊號的再產生。一實施例包含所有自旋互連系統，自旋互連系統包括經由非磁金屬互連而彼此通訊的多個奈米磁性自旋電流轉發器(在轉發器鏈中)。某些實施例傳輸自旋電流訊號，而未 在自旋與電訊號之間重複轉換(取代地，使用配合圖8(a)及8(b))於下說明的互連系統，以再產生自旋電流。藉由降低功率需求(亦即，藉由完全地或基本上完全地避免轉換損失)、降低電路尺寸、及增加電路速度，這有助於使自旋邏輯電路成為可能。
圖8(a)及8(b)包含全自旋邏輯實施例。(舉例而言，授予美國加州聖克拉拉(Santa Clara)的英特爾公司之美國專利申請案號13/630,499中揭示類似的自旋邏輯技術)。圖8(a)顯示互連系統之結構元件。圖8(b)利用互連系統以形成邏輯電路。首先討論圖8(a)以瞭解互連實施例如何工作，然後，討論圖8(b)以瞭解邏輯電路實施例如何工作。
圖8(a)顯示形成實施例中邏輯電路的一部份之互連系統。在圖8(a)中，分開的奈米磁鐵806、807連接至非磁接線801、802、803或藉由非磁接線801、802、803而連接。藉由(擴散)自旋極化電流的流動而傳送資訊(例如，邏輯狀態)。
更具體而言，系統或裝置800包含基底(此圖中未顯示)、在基底上包含彼此未直接接觸的金屬部份808、809之金屬層。在基底上，鐵磁層包含直接接觸金屬部份808的鐵磁部份806、以及直接接觸金屬部份809但未直接接觸鐵磁部份806的鐵磁部份807。金屬互連/佈線802將鐵磁部份806耦合至鐵磁部份807。沒有與金屬部份808、809中任一者直接接觸的其它鐵磁部份(在部份 806、807之外)。在本實施例中，金屬自旋互連802直接接觸鐵磁部份806、807，但其它實施例不侷限於此且接觸是間接的。
鐵磁部份806與金屬互連802重疊以及鐵磁部份807與金屬互連802重疊。這二個重疊距離在不同實施例中可以不同。在實施例中，部份806與互連802重疊(例如，在10與300nm之間)得比部份807與互連802重疊得還多(例如，在10與300nm之間但小於806與802之間的重疊)。根據比802/806之間的重疊距離更短之802/807之間的重疊距離，系統800將自旋極化電流(藉由電壓供應平面810)從鐵磁部份806傳送至鐡磁部份807。換言之，在本實施例中，在本實施例中，至少部份地根據部份806、807與互連802之不類似的重疊距離，而指示電流方向(其中，電流從較大的重疊區流至小重疊區)。但是，在其它實施例中，重疊可以相反(807重疊802比806重疊802還多)或是重疊量在部份806、807與802之間是相等的。
在一實施例中，金屬互連802經由金屬互連802上的「第一位置」(亦即，通路/互連804與互連802的接合)而耦合至接地層811。在圖8(a)的實施例中，第一位置與鐵磁部份806會比其與鐵磁部份807更接近。(請注意，在本申請案中的圖式未依比例繪製)具體而言，在一實施例中，804與806之間的距離(例如，0-50nm)比804與807之間的距離(例如，200-600nm)更短或更 小，但是，在其它實施例中，這可以相反，其中，804與807比804與806更接近。根據通路804/互連802接合與鐵磁部份806比通路804/互連802接合與鐵磁部份807更接近，系統800經由鐡磁部份806而將自旋極化電流(從電壓供應平面810)傳送至鐡磁部份807。使通路804/互連802接合滑動至較接近部份807可以使電流方向反轉(取決於例如802與807之間的重疊及/或802與806之間的重疊量)。
此外，增加或取代用於決定自旋電流方向的上述方法，藉由改變注入效率(不對稱的自旋電流注入)，又可以控制方向。如圖8所示，主導的或主磁鐵(部份806)將淨自旋注入系統800而朝向從屬磁鐵(部份807)。隨著自旋電流減弱化(當從806行至807時接近元件807)，接著經由元件809、807而再產生電流以再度增加至更高程度。
在實施例中，金屬互連802是非磁性。金屬互連802包含銅、鋁、單層石墨、錫、等等。在一實施例中，鐵磁部份806及/或807包含鎳、鈷、鐵、釓、以及胡斯勒合金及其組合中至少之一。在實施例中，用於部份806、807的任何元素可以摻雜例如硼或類似材料(例如，輔助奈米製造)。舉例而言，由於與鎳、鈷、鐵、胡斯勒合金、及釓類似的材料在室溫下具有良好的磁化及/或具有強的磁性各向異性，所以，另一實施例包含適用於806/807之類似於鎳、鈷、鐵、胡斯勒合金、及釓之材 料。
金屬部份808及/或809包括至少一貴金屬及至少一5d過渡金屬。金屬部份808及/或809包含包括鉑、鉭、銅、及黃金(及其組合)中至少之一的材料，但不侷限於此。其它實施例包含與雜質結合的銅。雜質包含一或更多5d過渡金屬，例如鎦、鉿、鉭、鎢、錸、鋨、銥、鉑、黃金、及汞。在一實施例中，鉭包含貝他相鉭。其它實施例包含與黃金、銀、及/或鉑結合的一或更多這些雜質。又有其它實施例包含與例如釔、鋯、鈮、鉬、鎝、釕、銠、鈀、銀、及/或鎘等一或更多4d過渡金屬雜質相結合的黃金、銀、及/或鉑。另一實施例包含汞及碲。又有其它實施例包含人造工程金屬結構，例如磁超晶格及其它金屬材料。其它實施例包含與任何4d或5d過渡金屬雜質相結合的任何貴金屬。舉例而言，此貴金屬包含黃金、銀、鉑、釕、銠、鈀、鋨、錸、及銥。舉例而言，由於類似於與任何4d或5d過渡金屬雜質相結合的貴金屬之材料呈現散射及/或自旋軌道交互作用相依之自旋，所以，其它實施例包含類似於與任何4d或5d過渡金屬雜質相結合的貴金屬的適用於層808及/或809材料。
系統800的各式各樣的層以氧化物860分開。此處所述的材料實施例是非竭盡性的。
在一實施例中，金屬部份808具有長度(圖8(a)中顯示為在水平維度上)以及寬度(由於其與圖8(a)的觀視者垂直，所以未顯示於圖8(a)中)。金屬部份 809也具有與部份808的長度共線之長度。在一實施例中，元件808的長度比其寬度更長。在一實施例中，用於磁體層806的長度可約為用於金屬層808的長度的一半或四分之一。用於磁體層806的長度(圖8中的水平及左右走向)約為50nm且用於層806的寬度約為100nm。在另一實施例中，用於金屬部份808的長度約為104nm，用於磁鐵部份806的長度約為26nm，以及，用於808及806的寬度約為52nm。但是，在另一實施例中，磁鐵806長度約為10、20、40、60、80、100、120、140、160、180nm或更大，金屬808長度為50、60、70、80、120、140、160、180nm或更大，以及用於808及/或806的寬度約為30、40、75、150nm或更大。其它實施例不侷限於此。
在一實施例中，鐵磁部份的厚度(圖8中垂直顯示)不大於5nm且金屬部份的厚度不小於5nm。在一實施例中，806厚度約為3nm且用於金屬層808的厚度約為10nm。但是，其它實施例包含用於磁鐵層806的厚度約為1、2、4、5、6nm或更大以及用於金屬層808的厚度約為5、6、7、8、9、11、12、13、14、15、16、17、18、19、20nm或更大。
在一實施例中，互連802的互連厚度在10nm與1微米之間，但其它實施例不侷限於此。在一實施例中，鐵磁部份806以25奈米與15微米之間的間距與鐵磁部份807分開，但是其它實施例不侷限於此。在一實施例中，距離 是100nm。在另一實施例中，距離是10微米。在一實施例中，互連801、802、及/或803均具有在100nm與10微米之間的長度，以及，磁鐵806、807均具有如下所述的尺寸範圍：厚度0.1nm至10nm、長度10nm至500nm、以及寬度10nm至500nm。但是，其它實施例不侷限於此。
在一實施例中，互連「鏈」由耦合互連801至互連802的部份808、806以及耦合互連802至互連803的部份809、807形成。隔離部份898、899直接在互連801、802、803之間以及直接及分別接觸鐵磁部份806、807。在一實施例中，隔離部份在長度上是在1與100nm之間(但是其它實施例不侷限於此)。
雖然部份808、806在其它實施例中可為長方形(長度乘寬度)，但是一或二部份可為方形、長圓或是採取其它具有圓化部份的形狀、等等。而且，在圖8(a)中，磁鐵層806顯示為延著金屬808而在中心，但是，在其它實施例中，磁鐵806可為用於金屬808的中點之側邊(左或右)。而且，雖然在一實施例中，對於各部份808、806，寬度是相同的，但是，在其它實施例中，磁鐵部份可以比金屬部份更寬的或是較不寬的。
在一實施例中，供應電壓810是1mV至100mV(但是其它實施例不侷限於此)。
在另一實施例中，互連804移動得較接近元件807且較遠離元件806。因此，互連/通路804移動得更接近磁元 件以助於將電流從最接近的磁元件驅動至更遠離的磁元件。如圖8所示，元件804與元件806會比元件804與元件807更接近，因此，電流從806流至807。在其它實施例中，互連804設成與部份806及807等距。
雖然在圖8中未明確顯示，但是，例如系統800等實施例包含第三金屬部份，第三金屬部份包含在與部份808、809相同的金屬層中(以及，未直接接觸任一部份808、809)。此外，包含在與部份806、807相同的鐵磁層中之第三鐵磁部份直接接觸第三金屬部份(但不是鐵磁部份806、807)。舉例而言，增加的金屬互連803將鐵磁部份807耦合至第三鐵磁部份(且由於802與803之間的間隙而未直接接觸金屬互連802)。這產生較長之全自旋(或是實質上「全」自旋)互連鏈(「全自旋」表示沒有或是幾乎沒有電至自旋轉換以及自旋至電轉換)。
圖8(b)利用互連系統的實施例以形成邏輯電路。但是，圖8(b)比圖8(a)在本質上是更概要的，包含輸入「B」，且省略各種細節以更佳地聚焦於C元件800的操作上。在圖8(a)與8(b)之間共用8XX代號。
圖8(b)包含經由互連808而耦合至VA之「A」輸入。VA的極性決定可以從互連輸入801供應的自旋電流881的方向。更具體而言，VA施加通過磁元件806、經過互連802、而經由通路/互連804接地之自旋電流。自旋電流881在接近元件806處最強，以及，隨著其通過元件802而朝向C元件800的「C」輸出而消耗(亦即，並非 所有電流被導至接地)。互連801、802由非磁材料(例如，氧化物)898分開。
圖8(b)包含經由互連868而耦合至VB的「B」輸入。VB的極性決定可從互連輸入861供應的自旋電流883的方向。更具體而言，VB施加通過磁元件866、經過互連862、而經由通路/互連864接地之自旋電流。自旋電流883在接近元件866處最強，以及，隨著其通過元件862而朝向C元件800的「C」輸出而消耗(亦即，並非所有電流被導至接地)。互連861、862由非磁、非導電材料(例如，氧化物)897分開。再度地，圖8(b)在本質上是概要的且不一定意指所有實施例包含在位於包含A及C節點之層之下方的層中之「B」輸入。舉例而言，B節點可以在與包含A及C節點之那些層相同的層上。
圖8(b)包含「C」輸出，「C」輸出經由互連809而耦合至VC以及經由互連805而耦合至接地。磁元件807是自由磁鐵，其根據來自元件806和866之自旋電流而將本身定向於狀態「0」及「1」。具體而言，電流881在接近元件806及離開元件807時具有最強的自旋定向。類似地，電流883在接近元件866及離開元件807時具有其最強的自旋定向。假使電流881及883都具有類似的自旋或狀態(由具有相同極性的VA及VB誘發)時，則自旋電流雖然減少但在或接近元件807時是添加的且經由STT而將它們的自旋施予元件807。接著，由累積於輸出809中的自旋電流，決定元件807的自旋特徵。具有一方向的 自旋具有「0」狀態，以及，具有相反方向的自旋具有「1」狀態。假使自旋電流881及883具有相反自旋時，則它們是減去的，具有減少的力以及無法翻轉或改變自由鐵磁體807的預先存在的定向。如此，C元件800依循圖2B的真值表。
圖9是C元件900的立體視圖。C元件900包含與圖8(b)的C元件800相同的組件(使用類似的代號系統，而是以9xx系列代號取代8xx系列代號)，但是，C節點現在在A與B節點之間的中心。但是，在其它實施例中，C節點可以在與A及/或B節點不同的層中、對B節點及A節而言是更接近B節點、等等。無論如何，考慮到圖9的實施例類似於圖8的實施例操作，所以，未解釋此圖且未說明每一有代號的元件。
雖然多個實施例包含包括CoFe之自由及固定層，但是，其它實施例可以包含Co、Fe、Ni、Ta、B及其組合/合金(例如CoFeB、NiFe)、等等。此外，實施例可以包含例如其它氧化物等MgO以外的物質之穿隧障壁。而且，雖然例如釘住層404等層包含在某些實施例中，但是，其它實施例不一定包含這些層。
雖然數個實施例顯示具有相同尺寸的多個奈米柱，例如圖4中分別用於輸入A及B之奈米柱414、415，但是，在其它實施例中，這不一定是該情形。舉例而言，假使輸入A及B對輸出C不是等距的，則被最遠地移離輸出C之奈米柱/輸入比最接近輸出C之奈米柱/輸入還大， 以便對輸入A及B具有相稱的或幾乎相等的權重(亦即，以致於在輸出C，來自輸入A的自旋電流在量值上等於來自輸入B的自旋電流)。對於載送增加的電流通過比用於較接近輸出C之奈米柱的固定層更大之固定層，較大的奈米柱是必需的。要對其它輸入(或多個輸入)及輸出(或多個輸出)共用的自由層之磁極性施加更大的作用，則較大的奈米柱及其相關的固定層以及切換電流是必需的。此外，在其它實施例中，A或B的輸入之來源至A或B奈米柱之距離使得較大的奈米柱成為必需(例如，輸入訊號源愈遠離輸入柱，則奈米柱愈大)。在仍然其它實施例中，奈米柱在尺寸上會改變以改變各輸入在自由層的極性方向上具有的權重。舉例而言，設計者希望輸入A相對於輸入B會對自由層的極性具有不對稱的權重。結果，設計者會使奈米柱A大於奈米柱B。如圖4所示，輸出的奈米柱無需與邏輯閘的輸入奈米柱等距間隔(亦即，輸出奈米柱與一輸入奈米柱會比輸出奈米柱與一或更多多其它輸入奈米柱更接近)。在某些實施例中，甚至未使用奈米柱。此外，例如固定層407、409、408等層(以及包含類似材料的其它層)可以以基底之上相同的高度形成，但是，對於所有實施例這並非必要的。舉例而言，層407、409可以由共同層形成，而408由共同層407、409上方或下方的層形成。
雖然在數個實施例中已說明2輸入/1輸出C元件，但是，儘管類似於C元件及C元件的變異(例如，具有 總體地操作而有輸出之「正」輸入、「負」輸入、及「共同」輸入的不對稱C元件、半靜態C元件)，邏輯閘可以具有更多輸入及/或輸出，其它實施例仍可以利用共用自由層的相同概念。
在很多不同的系統型式中，可以使用實施例。舉例而言，在一實施例中，通訊裝置(例如，行動電話、行動計算節點、智慧型電話、筆記型電腦、個人電腦、手錶、及相機)可以配置成包含此處所述的各式各樣之實施例。現在參考圖10，其顯示根據本發明的實施例之系統的方塊圖。多處理器系統700是點對點互連系統，以及包含經由點對點互連750耦合的第一處理器770和第二處理器780。各處理器770和780可以是多核心處理器，舉例而言，多核心處理器包含使用此處所述的磁鐵及自旋為基礎的記憶體之嵌入式非依電性記憶體。第一處理器770包含記憶體控制器集線器(MCH)及點對點(P-P)介面。類似地，第二處理器780包含記憶體控制器集線器(MCH)及點對點(P-P)介面。MCH將處理器耦合至各別的記憶體，亦即，記憶體732和記憶體734，它們可為區域地附著至各別處理器的主記憶體(例如，動態隨機存取記憶體(DRAM)或是此處所述之以自旋為基礎的)之部份。但是，處理器可以位於與此處所述的記憶體相同的晶片上。第一處理器770及第二處理器780分別經由P-P互連而耦合至晶片組790。晶片組790包含P-P介面。此外，晶片組790經由介面而耦合至第一匯流排799。各式各樣的輸 入/輸出(I/O)裝置714可以伴隨匯流排橋接器718而耦合至第一匯流排799，匯流排橋接器718將第一匯流排799耦合至第二匯流排798。晶片組790也包含此處所述的磁鐵及自旋為基礎的記憶體。各式各樣的裝置可以耦合至第二匯流排798，舉例而言，在一實施例中，各式各樣的裝置包含鍵盤/滑鼠722、通訊裝置797、及例如硬碟裝置或其它大量儲存裝置等(可以使用或不使用此處理所述的磁鐵及自旋為基礎的記憶體)可以包含碼730之資料儲存單元728。碼可以包含在包括記憶體728、732、734的一或更多記憶體中、經由網路而耦合至系統700的記憶體中、等等。此外，音頻I/O 724可以耦合至第二匯流排798。
如同此處所使用般，處理器或控制器、晶片組、或記憶體可以包含要代表此技藝中習知的廣泛的控制邏輯中的任一者，如此，可以實施成微處理器、微控制器、現場可編程閘陣列(FPGA)、特定應用積體電路(ASIC)、可編程邏輯裝置(PLD)、韌體、軟體、等等。在某些實施中，控制邏輯731、735、736等等是要代表當被執行時會使系統執行方法(例如，存取記憶體)之內容(例如，軟體指令、等等)。
各式各樣的實施例包含半導體基底。此基底可為晶圓的一部份之塊體半導體材料。在實施例中，半導體基底是是從晶圓切割之晶片的一部份之塊體半導體材料。在實施例中，半導體基底是形成於例如絕緣體上的半導體 (SOI)基底等絕緣體上方的半導體材料。在實施例中，半導體基底是突出結構，例如延伸於塊體半導體材料上方的鰭部。
下述實例關於另外的實施例。
第1實例包含C元件，C元件包括：第一奈米柱，包含第一固定磁層及耦合至第一接點；第二奈米柱，包含第二固定磁層及耦合至第二接點；以及，第三奈米柱，包含第三固定磁層及耦合至第三接點；其中，(a)第一、第二、及第三奈米都形成於共同自由磁層上，以及(b)第三固定磁層、穿隧障壁、及自由磁層形成磁穿隧接面(MTJ)。
第2實例包含第1實例的標的，其中，第一及第二奈米柱形成於共同軸上及第三奈米柱形成於與共同軸正交的額外軸上。
第3實例包含第1-2實例的標的，其中，第一及第二奈米柱均不會形成於額外軸上。
第4實例包含第1-3實例的標的，其中，自由磁層是單石的。
第5實例包含第1-4實例的標的，其中，當第一及第二奈米柱都被供予低邏輯狀態電流時自由磁層具有低邏輯狀態。
第6實例包含第1-5實例的標的，其中，當第一及第二奈米柱都同時被供予低邏輯狀態電流時自由磁層具有低邏輯狀態。
第7實例包含第1-6實例的標的，其中，當第一及第二奈米柱被供予相反的邏輯狀態電流時自由磁層固持先前程式化的邏輯狀態。
第8實例包含第1-7實例的標的，C元件形成於基底上，在基底上形成有包含增加的MTJ之磁記憶體，其中，增加的MTJ之固定磁層及第三固定磁層都形成於基底上方的共同層級上。
第9實例包含第1-8實例的標的，包括增加的奈米柱，增加的奈米柱包含增加的接點及增加的固定磁層，其中，增加的奈米柱形成於共同自由磁層上。
第10實例包含第1-9實例的標的，其中，第一、第二、及第三奈米柱均未包含第一、第二、及第三固定磁層以外的任何其它增加的固定磁層。
第11實例包含第1-10實例的標的，其中，C元件的邏輯狀態可根據自旋轉移加矩(STT)效應而編程，以及，根據感測MTJ的穿隧磁阻(TMR)而讀取邏輯狀態。
第12實例包含第1-11實例的標的，其中，第三奈米柱包含在第三固定磁層與自由磁層之間的穿隧障壁層。
第13實例包含邏輯閘，邏輯閘包括：均包含固定磁層之第一、第二、及第三奈米柱；其中，(a)第一、第二、及第三奈米柱均形成於共同自由磁層上及共用共同自由磁層，以及(b)根據用於第一及第二奈米柱的邏輯狀態，決定用於第三奈米柱的邏輯狀態。
第14實例包含第13實例的標的，其中，第一、第二、及第三奈米柱彼此不共線。
第15實例包含第13-14實例的標的，其中，邏輯狀態包含不同步邏輯。
第16實例包含第13-15實例的標的，包括磁穿隧接面(MTJ)，其中，MTJ的穿隧接面包含於第三奈米柱中且無穿隧接面包含在第一及第二奈米柱中的任一奈米柱中。
第17實例包含第13-16實例的標的，其中，當第一及第二奈米柱都被供予低邏輯狀態時，自由磁層具有低邏輯狀態。
第18實例包含方法，方法包括：設置C元件，C元件包括均包含固定磁層且耦合至接點之第一、第二、及第三奈米柱；其中，(a)第一、第二、及第三奈米柱均形成於共同自由磁層上及共用共同自由磁層，以及(b)根據用於第一及第二奈米柱的邏輯狀態，決定用於第三奈米柱的邏輯狀態；分別提供第一及第二低邏輯訊號給第一及第二奈米柱；以及，根據第一及第二低邏輯訊號，將第三奈米柱從高邏輯狀態轉換至低邏輯狀態。因此，用於自由層的邏輯狀態支配用於第三奈米柱的邏輯狀態(可用以感測自由層的邏輯狀態)。
第19實例包含第18實例的標的，包括同時地分別提供第一及第二低邏輯訊號給第一及第二奈米柱。
第20實例包含第18-19實例的標的，包括在分別提 供第一及第二低邏輯訊號給第一及第二奈米柱的5ns之內，將第三奈米柱從高邏輯狀態轉換至低邏輯狀態。
第21實例包含設備，包括：彼此未直接接觸之第一、第二、及第三金屬構件；直接接觸第一金屬構件的第一磁構件、直接接觸第二金屬構件的第二磁構件、直接接觸第三金屬構件的自由磁構件；以及，將第一磁構件耦合至自由磁構件之第一金屬互連、及將第二磁構件耦合至自由磁構件之第二金屬互連；其中，沒有與第一、第二、及第三金屬構件中的任一直接接觸之增加的磁構件；其中，根據用於第一及第二磁構件的邏輯狀態，決定用於自由磁構件的邏輯狀態。
第22實例包含第21實例的標的，其中，根據來自第一磁構件的自旋電流定向，決定用於第一磁構件的邏輯狀態，以及，根據來自第二磁構件的自旋電流定向，決定用於第二磁構件的邏輯狀態。
第23實例包含第21-22實例的標的，其中，第一金屬互連直接接觸第一磁構件及自由磁構件。
第24實例包含第21-23實例的標的，其中，當第一及第二磁構件都具有低邏輯狀態時，自由磁構件具有低邏輯狀態；當第一及第二磁構件都具有低邏輯狀態時，自由磁構件具有高邏輯狀態；以及，當第一及第二磁構件具有相反的邏輯狀態電流時，自由磁構件固持先前程式化的邏輯狀態。
第25實例包含第21-24實例的標的，包括在未包含 固定磁層的C元件之內。因此，在實施例中，各元件906、966、907均為可翻轉磁定向的自由磁層。
為了說明及顯示而呈現本發明的實施例之上述說明。並非意圖使本發明竭盡於或受限於揭示的精準形式。本說明及後附的申請專利範圍包含例如左、右、頂部、底部、「在...之上」、「在...之下」、上、下、第一、第二、等等用於僅作為說明之用而解釋為限定之詞語。舉例而言，表示相對垂直位置的詞言述及基底或積體電路的裝置側(或主動表面)是該基底的「頂部」表面之情形；基底真實上是在任何定向上，以致於在標準的陸面基準框中，基底的「頂部」側可以低於「底部」側，且仍然落在「頂部」一詞的意義之內。此處(包含申請專利範圍)使用的「在...之上」一詞，除非另外指明，否則，並非表示在第二層之上的第一層是直接在第二層上且緊密接觸第二層；可以有第三層或其它結構在第一層與在第一層上的第二層之間。此處說明的裝置或物品之實施例可以以很多位置或定向來製造、使用、或是裝運。在考慮上述揭示後。習於此技藝者將瞭解，可以有很多修改及變化。習於此技藝者將可思及圖式中所示的各式各樣組件之各種等效組合及替代。因此，本發明的範圍未由本詳細說明限制，而是由後附的申請專利範圍限制。
305‧‧‧共同磁自由層
326‧‧‧短軸

Claims (25)

  1. 一種C元件，包括：第一奈米柱，包含第一固定磁層並耦合至第一接點；第二奈米柱，包含第二固定磁層並耦合至第二接點；以及，第三奈米柱，包含第三固定磁層並耦合至第三接點；其中，(a)該第一、第二、及第三奈米皆形成於共同自由磁層上，以及(b)該第三固定磁層、及該自由磁層形成磁穿隧接面(MTJ)。
  2. 如申請專利範圍第1項的C元件，其中，該第一及第二奈米柱形成於共同軸上且該第三奈米柱形成於與該共同軸正交的額外軸上。
  3. 如申請專利範圍第2項的C元件，其中，該第一及第二奈米柱均不會形成於該額外軸上。
  4. 如申請專利範圍第1項的C元件，其中，該自由磁層是單石的。
  5. 如申請專利範圍第1項的C元件，其中，當該第一及第二奈米柱皆被供給低邏輯狀態電流時，該自由磁層具有低邏輯狀態。
  6. 如申請專利範圍第1項的C元件，其中，當該第一及第二奈米柱皆同時被供給低邏輯狀態電流時，該自由磁層具有低邏輯狀態。
  7. 如申請專利範圍第1項的C元件，其中，當該第一及第二奈米柱被供給相反的邏輯狀態電流時，該自由磁層 固持先前程式化的邏輯狀態。
  8. 如申請專利範圍第1項的C元件，形成於基底上，在該基底上形成有包含增加的磁穿隧接面之磁記憶體，其中，該增加的磁穿隧接面之固定磁層及該第三固定磁層都形成於該基底上方的共同層級上。
  9. 如申請專利範圍第1項的C元件，包括增加的奈米柱，該增加的奈米柱包含增加的接點及增加的固定磁層，其中，該增加的奈米柱形成於該共同自由磁層上。
  10. 如申請專利範圍第1項的C元件，其中，該第一、第二、及第三奈米柱均未包含該第一、第二、及第三固定磁層以外的任何其它增加的固定磁層。
  11. 如申請專利範圍第10項的C元件，其中，該C元件的邏輯狀態可根據自旋轉移加矩(STT)效應而編程，以及，根據感測磁穿隧接面的穿隧磁阻(TMR)而讀取該邏輯狀態。
  12. 如申請專利範圍第1項的C元件，其中，該第三奈米柱包含在該第三固定磁層與該自由磁層之間的穿隧障壁層。
  13. 一種邏輯閘，包括：第一、第二、及第三奈米柱，均包含固定磁層；其中，(a)該第一、第二、及第三奈米柱均形成於共同自由磁層上及共用該共同自由磁層，以及(b)根據用於該第一及第二奈米柱的邏輯狀態，決定用於該第三奈米柱的邏輯狀態。
  14. 如申請專利範圍第13項的邏輯閘，其中，該第一、第二、及第三奈米柱彼此不共線。
  15. 如申請專利範圍第13項的邏輯閘，其中，該邏輯狀態包含不同步邏輯。
  16. 如申請專利範圍第13項的邏輯閘，包括磁穿隧接面(MTJ)，其中，該磁穿隧接面的穿隧接面包含於該第三奈米柱中且無穿隧接面包含在該第一及第二奈米柱中的任一奈米柱中。
  17. 如申請專利範圍第13項的邏輯閘，其中，當該第一及第二奈米柱都被供予低邏輯狀態時，該自由磁層具有低邏輯狀態。
  18. 一種方法，包括：設置C元件，該C元件包含均包括固定磁層且耦合至接點之第一、第二、及第三奈米柱；其中，(a)該第一、第二、及第三奈米柱均形成於共同自由磁層上及共用該共同自由磁層，以及(b)根據用於該第一及第二奈米柱的邏輯狀態，決定用於該第三奈米柱的邏輯狀態；分別提供第一及第二低邏輯訊號給該第一及第二奈米柱；以及，根據該第一及第二低邏輯訊號，將該第三奈米柱從高邏輯狀態轉換至低邏輯狀態。
  19. 如申請專利範圍第18項的方法，包括同時地分別提供該第一及第二低邏輯訊號給該第一及第二奈米柱。
  20. 如申請專利範圍第18項的方法，包括在分別提供 該第一及第二低邏輯訊號給該第一及第二奈米柱的5ns之內，將該第三奈米柱從該高邏輯狀態轉換至該低邏輯狀態。
  21. 一種設備，包括：彼此未直接接觸之第一、第二、及第三金屬構件；直接接觸該第一金屬構件的第一磁構件、直接接觸該第二金屬構件的第二磁構件、直接接觸該第三金屬構件的自由磁構件；以及，將該第一磁構件耦合至該自由磁構件之第一金屬互連、及將該第二磁構件耦合至該自由磁構件之第二金屬互連；其中，沒有與該第一、第二、及第三金屬構件中的任一者直接接觸之額外的磁構件；其中，根據用於該第一及第二磁構件的邏輯狀態，決定用於該自由磁構件的邏輯狀態。
  22. 如申請專利範圍第21項的設備，其中，根據來自該第一磁構件的自旋電流定向，決定用於該第一磁構件的邏輯狀態，以及，根據來自該第二磁構件的自旋電流定向，決定用於該第二磁構件的邏輯狀態。
  23. 如申請專利範圍第21項的設備，其中，該第一金屬互連直接接觸該第一磁構件及該自由磁構件。
  24. 如申請專利範圍第21項的設備，其中：當該第一及第二磁構件皆具有低邏輯狀態時，該自由磁構件具有低邏輯狀態； 當該第一及第二磁構件皆具有低邏輯狀態時，該自由磁構件具有高邏輯狀態；以及，當該第一及第二磁構件具有相反的邏輯狀態電流時，該自由磁構件固持先前程式化的邏輯狀態。
  25. 如申請專利範圍第23項的設備，包含在未包含固定磁場的C元件之內。
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