KR102297275B1 - Psttm mtj 구성에서 자기 확산 배리어들 및 필터 - Google Patents
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Abstract
본 발명은 자기 터널링 접합을 위한 재료 층 스택을 제공한다. 재료 층 스택은 고정 자성 층과 자유 자성 층 사이의 유전체 층, 고정 자성 층에 인접한 필터 층, 및 자유 자성 층에 인접한 삽입 층을 포함하며, 삽입 층 및 필터 층 중 적어도 하나는 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함한다.
Description
메모리 디바이스, 특히 스핀 전달 토크 메모리(STTM) 디바이스에 관한 것이다.
집적 회로의 피처들의 스케일링은 끊임없이 증가하는 반도체 산업을 후원하는 원동력이다. 점점 더 작은 피처들로의 스케일링은 일반적으로 제한된 면적의 반도체 칩들 상에 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 칩 상에 증가된 수의 메모리 디바이스들을 통합하는 것이 가능하여, 용량이 증가된 제품들을 제조하는 결과를 초래한다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
스핀 토크 디바이스들의 동작은 스핀 전달 토크 현상을 기반으로 한다. 전류가 고정 자성 층으로 지칭되는 자화 층을 통과할 경우, 스핀-분극(spin polarized)되어 나올 것이다. 각각의 전자가 통과함에 따라, 그의 스핀(각 운동량(angular momentum))은 자유 자성 층으로 지칭되는 다음 자성 층의 자화에 전달되어, 그러한 다음 층의 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 토크도 또한 관련 고정 자성 층의 자화에 가해진다. 결국, 전류가 (자성 재료 및 그것의 환경에 의해 야기되는 감쇠(damping) 및 스핀 전달 효율에 의해 주어지는) 특정 임계값을 초과할 경우, 자유 자성 층의 자화는 일반적으로 약 1 내지 10 나노초인 전류의 펄스에 의해 스위칭될 것이다. 고정 자성 층의 자화는, 기하학적 구조, 자화로 인해 또는 인접한 반-강자성 층으로 인해 관련 전류가 그의 임계값 미만이 되므로 변화하지 않은 채로 있을 수 있다.
MRAM(magnetic random access memory)에서의 능동 요소(active element)들을 뒤집기(flip) 위해 스핀 전달 토크를 사용할 수 있다. 스핀 전달 토크 메모리 또는 STTM은, 능동 요소들을 뒤집기 위해 자기장을 사용하는 종래의 MRAM(magnetic random access memory)보다 전력 소비가 더 낮고 확장성이 더 우수한 장점을 갖는다.
도 1은 스핀 전달 토크 메모리(STTM) 디바이스의 실시예를 위한 재료 층 스택의 단면도를 도시한다.
도 2는 스핀 전달 토크 메모리(STTM) 디바이스의 제2 실시예를 위한 재료 층 스택의 단면도를 도시한다.
도 3은 본 발명의 실시예에 따른, 스핀 전달 토크 요소를 포함하는 스핀 전달 토크 메모리 비트 셀의 개략도를 도시한다.
도 4는 실시예에 따른 전자 시스템의 블록도를 도시한다.
도 5는 하나 이상의 실시예를 구현하는 인터포저(interposer)이다.
도 6은 컴퓨팅 디바이스의 실시예를 도시한다.
도 2는 스핀 전달 토크 메모리(STTM) 디바이스의 제2 실시예를 위한 재료 층 스택의 단면도를 도시한다.
도 3은 본 발명의 실시예에 따른, 스핀 전달 토크 요소를 포함하는 스핀 전달 토크 메모리 비트 셀의 개략도를 도시한다.
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도 5는 하나 이상의 실시예를 구현하는 인터포저(interposer)이다.
도 6은 컴퓨팅 디바이스의 실시예를 도시한다.
안정성이 향상된 스핀 전달 토크 메모리(STTM) 디바이스들 및 메모리 어레이들, 및 안정성이 향상된 STTM 디바이스들 및 메모리 어레이들의 제조 방법을 설명한다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해, 특정 자성 층 통합 및 재료 체제들과 같은 다수의 특정 상세 사항들이 서술된다. 본 기술분야에 통상의 기술자는 실시예들이 이들 특정 상세 사항들 없이도 실시될 수 있음을 알 것이다. 다른 경우에, 실시예들을 불필요하게 모호하게 하지 않기 위해 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 상세히 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현들이며 반드시 축척대로인 것은 아니라는 점을 이해해야 할 것이다.
하나 이상의 실시예들은 수직 STTM 시스템들에서의 안정성을 증가시키기 위한 방법론에 관한 것이다. 애플리케이션들은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), MRAM(magnetic random access memory), MTJ(magnetic tunnel junction) 디바이스들, NVM, 수직 MTJ, STTM 및 비-임베디드 또는 독립형(stand-alone) 메모리들에서의 용도를 포함할 수 있다. 일 실시예에서, 수직 STTM 디바이스에서의 안정성은 각각 자유 자성 층 및 고정 자성 층에 인접한 약한 자속을 갖는 삽입 층 및/또는 필터 층을 포함하는 것에 의해 달성된다. 일 실시예에서, 약한 자속은 0.1 테슬라 내지 1 테슬라의 자속이다. 일 실시예에서, 이러한 삽입 층 및/또는 필터 층은 아래에서 더 상세히 설명되는 바와 같이 자유 자성 층 및 고정 자성 층과 각각 병치되고(juxtaposed) 접촉해 있다. 다른 실시예에서, 삽입 층과 필터 층 양자 모두는 약한 자속을 갖는 재료 각각이다.
도 1은 스핀 전달 토크 메모리(STTM) 디바이스, 구체적으로 수직 STTM 디바이스를 위한 재료 층 스택의 실시예의 단면도를 도시한다. 메모리 스택의 다양한 층들은, 각각의 후속 층이 이전에 설명된 층과 병치되고 접촉하여 있으며, (도 1에서 도시된 바와 같이) 하부에서 상부로 설명될 것이다. 도 1은 직사각형으로 도시된 다양한 층의 재료 층 스택을 도시한다. 메모리 스택은 각각 직사각형의 형상을 갖는 다중 층으로서 표시된다. 층의 단면 형상은 무엇보다도, 재료 특성, 도입 기술 및/또는 도구, 및 임의의 하지 층의 형상(예를 들어, 표면)에 대표적으로 의존할 수 있다는 점이 이해된다. 따라서, 직사각형의 형상의 예시는 사다리꼴, 평행 사변형 또는 다른 다각형의 형상을 포함하지만 이에 제한되지 않는 다른 가능한 단면 형상들을 포함하도록 폭넓게 해석되어야 한다.
도 1을 참조하면, 재료 층 스택(100)은 예를 들어 5 나노미터(nm)의 대표적인 두께를 갖는 탄탈의 비정질 도전 층(110)을 포함한다. 도전 층(110)은 예를 들어 산화물을 갖는 실리콘이 형성된 막(105)(예를 들어, 100 nm 두께) 상에 형성된다. 제1 전극(120)은 비정질 도전 층(110)과 병치되고 접촉해 있다. 일 실시예에서, 제1 전극(120)은 적어도 부분적으로 결정질 형태를 갖는 루테늄 재료이다. 본 명세서에서 재료 층을 설명하는 데 사용되는 바와 같이 적어도 부분적으로 결정질 형태 또는 구조체는 부분적으로 결정질 형태 또는 구조체(예를 들어, 50 퍼센트 결정질, 75 퍼센트 결정질, 85 퍼센트 결정질)를 갖는 재료 층 또는 완전 결정질 형태 또는 구조체(100 퍼센트 결정질)를 갖는 재료 층을 포함한다. 예를 들어, 결정질 형태 및 5 nm의 대표적인 두께를 갖는 탄탈 - Ta의 일부는 비정질임 - 과 같은 비 강자성 재료의 전기적 도전 층(130)은 제1 전극(120) 상에 있거나 위에 놓여 있다. 다른 실시예에서, 집적 회로 디바이스 인터커넥트(예를 들어, 반도체 디바이스들 기판 상의 구리 인터커넥트)가 제1 전극으로서 사용될 수 있고, 층(110), 제1 전극(120) 및 층(130) 각각을 대체할 수 있다.
도 1의 메모리 스택(100)의 설명을 계속하면, 도전 층(130) 상에 시드 층(140)이 있다. 일 실시예에서, 재료 스택(100)은 수직 자기 이방성을 제공하도록 제조된다. 시드 층은 메모리 스택(100) 내의 자유 자성 층의 계면 이방성을 개선하도록 선택된 재료이다. 일 실시예에서, 시드 층(140)은 적어도 부분적으로 결정질 형태이고 1 nm 미만의 대표적인 두께인 마그네슘 산화물(MgO)이다. 자유 자성 층을 위한 재료의 선택적인 자유 자성 시드 층(150)은 시드 층(140) 상에 있다. 일 실시예에서, 자유 자성 시드 층(150)의 재료 및 고정 자성 층의 재료는 각각 코발트-철-붕소(CoFeB)이다. 일반적으로, CoFeB는 비정질 형태로 퇴적된다. 선택적인 자유 자성 시드 층(150)은 1.1 nm의 대표적인 두께로 퇴적된다.
삽입 층(155)은 도 1의 메모리 스택(100)의 선택적인 자유 자성 시드 층(150) 상에 있다. 자유 자성 층(160)은 삽입 층(155) 상에 있다. 일 실시예에서, 삽입 층(155)은 약한 자속을 갖는 재료를 포함한다. 일 실시예에서, 약한 자속을 갖는 재료는 1 테슬라까지의 자속을 갖는 재료이다. 다른 실시예에서, 재료는 1 테슬라 미만의 자속을 갖는다. 추가의 실시예에서, 재료는 0.1 테슬라와 1 테슬라 사이의 자속을 갖는다.
일 실시예에서, 메모리 스택(100)의 자유 자성 층의 재료가 CoFeB인 경우, 삽입 층(155)의 재료는 (코발트 및 철에 대해 선택적으로) 붕소를 끌어당기기 위해 붕소 싱크(boron sink)로서 작용할 수 있는 재료이다. 예를 들어, 스택의 열처리 시 붕소를 끌어당기는 특성을 갖는 재료는 CoFeB 자유 층의 비정질 형태에서 결정질 형태로의 전이를 촉진시킬 것이다. 삽입 층(155)의 재료는 또한 자유 자성 시드 층(150)을 삽입 층(155) 상에 배치된 자유 자성 층(160)과 결합시키는 특성을 갖는 재료이다. 약한 자성 재료(예를 들어, 1 테슬라 이하의 자속)는 자유 자성 시드 층(150) 및 자유 자성 층(160)의 직접적인 자기 결합을 조성하거나 촉진시킬 것이다. 일 실시예에서, 삽입 층(155)과 인접한 자유 자성 층 사이의 표면 이방성은 제곱미터당 0.5 밀리줄(0.5 mJ/m2)보다 크다.
삽입 층(155)을 위한 적절한 재료들은 철/탄탈, 코발트/탄탈, 철/루테늄, 하프늄/철, 텅스텐/철, 지르코늄/철, 하프늄/니켈, 지르코늄/코발트 및 코발트/루테늄과 같은 헤테로 구조체들 또는 합금들과 같은 적어도 부분적으로 결정질 재료들과 코발트 지르코늄 탄탈(CZT)과 같은 비정질 재료들을 포함한다. 삽입 층(155)의 대표적인 두께는 3 옹스트롬(Å) 내지 20 Å 정도이다.
일 실시예에서, 도 1의 메모리 스택(100)의 자유 자성 층(160)은 1.1 nm의 대표적인 두께를 갖는 CoFeB이다. 유전체 층(165)은 메모리 스택(100)의 자유 자성 층(160) 상에 있다. 일 실시예에서, 유전체 층(165)을 위한 재료는 산화 마그네슘(MgO)과 같은 산화물이다. MgO 층의 대표적인 두께는 약 1 nm이다. 하지 자유 자성 층(160)의 결정화에 영향을 줄 것인 적어도 부분적으로 결정질 구조체로서 MgO의 유전체 층이 도입된다. 전술한 바와 같이, 붕소 싱크로서의 삽입 층(155)의 존재는, 열을 가하면 CoFeB 재료로부터 붕소 원자들을 끌어당기는 것에 의해 CoFeB의 자유 자성 층의 결정화를 촉진시킬 것이다.
고정 자성 층(170)은 메모리 스택(100) 내의 유전체 층(165) 상에 있다. 일 실시예에서, 고정 자성 층(170)은 1.4 nm 정도의 두께를 갖는 CoFeB이다. 일 실시예에서, 고정 자성 층(170)은 적어도 부분적으로 결정질 형태를 갖는다.
필터 층(175)은 고정 자성 층(170) 상에 있다. 일 실시예에서, 필터 층(175)은 CoFeB의 고정 자성 층(170) 내의 붕소가 코발트 및 철에 대해 선택적으로 필터 층을 통해 확산되는 것(을 허용할(붕소의 이동은 허용하지만 코발트 또는 철의 이동은 허용하지 않는) 재료이다. 필터 층(175)은 또한 계면에서 양호한 이방성을 제공하는 재료이다. 필터 층(175)에 적합한 하나의 재료는 탄탈이다. 탄탈 필터 층의 대표적인 두께는 0.4 nm이다.
재료의 다중 층의 SAF(synthetic antiferromagnet)는 도 1의 메모리 스택(100)의 필터 층(175) 상에 있다. 일 실시예에서, 각각의 후속 층이 이전에 설명된 층과 병치되고 접촉하여 있는, 하부에서 상부로의 메모리 스택(100)에서 도시된 바와 같이, SAF는 0.3 nm의 대표적인 두께를 갖는 코발트 층(184); 코발트-백금 헤테로구조 층(182)(예를 들어, [Co0.3nm/Pt0.3nm]x5); 0.6 nm의 대표적인 두께를 갖는 코발트 층(184); 0.9 nm의 대표적인 두께를 갖는 루테늄 층(186); 0.6 nm의 대표적인 두께를 갖는 코발트 층(188); 및 코발트-백금 헤테로구조 층(189)(예를 들어, [Co0.3nm/Pt0.3nm]x9)을 포함한다. 이론에 구속되는 것을 바라지 않고서, 수직 메모리 스택의 경우, RKY 상호작용을 통해 루테늄 층에 의해 결합된 CoPt 강자성 헤테로구조에 기초한 SAF는, 루테늄 층의 대향 측부 상의 CoPt 헤테로구조들이 수직 자기 모멘트들을 갖지만 반대 방향인 경향이 있을 것이라는 것을 의미한다. 전술한 것은 수직 메모리 스택에 대한 SAF의 하나의 대표적인 예임이 이해된다.
탄탈(예를 들어, 5 nm)과 같은 비 강자성 재료의 도전 층(190)에 이어지는 예를 들어, 5 nm의 대표적인 두께를 갖는 루테늄 재료의 제2 전극(195)은 도 1의 재료 층 스택(100)의 SAF 스택 상에 있다. 다른 실시예에서, 제2 전극(195) 및 선택적으로 도전 층(190)은 디바이스 인터커넥트로 대체될 수 있다.
도 2는 수직 STTM 디바이스를 위한 재료 층 스택의 제2 실시예의 단면 측면도를 도시한다. 다양한 층들은, 각각의 후속 층이 병치되고 이전에 기술된 층과 접촉하여 있으며, (도시된 바와 같이) 하부에서 상부로 설명될 것이다. 도 1과 마찬가지로, 층들은 직사각형들로서 표시된다. 임의의 층의 실제 단면 형상은 무엇보다도, 재료 특성, 도입 기술 및/또는 도구, 및 임의의 하지 층의 형상(예를 들어, 표면)에 대표적으로 의존할 수 있다는 점이 이해된다. 따라서, 직사각형 형태의 예시는 사다리꼴, 평행 사변형, 볼록 다각형 또는 일부 형태들의 조합을 포함하지만 이에 제한되지 않는 다른 가능한 단면 형상을 포함하도록 폭넓게 해석되어야 한다.
도 2를 참조하면, 재료 층 스택(200)은 그 위에 산화물 막(예를 들어, 100 nm)을 갖는 단결정 실리콘(205) 상에 비정질 도전 층(210)을 포함한다. 비정질 도전 층(210)은 예를 들어, 5 nm의 대표적인 두께를 갖는 탄탈 재료이다. 예를 들어, 결정질 형태를 갖는 루테늄 재료의 제1 전극(220)은 도전 층(210) 상에 배치된다. 예를 들어, 5 nm의 대표적인 두께 및 결정질 형태를 갖는 탄탈과 같은 비 강자성 재료의 전기적 도전 층(230)은 제1 전극(220) 상에 있다. 다른 실시예에서, 디바이스 인터커넥트는 도전 층(210)과 제1 전극(220)과 도전 층(230)의 각각을 대신할 수 있다.
예를 들어, 비정질 형태 및 1 nm 미만의 대표적인 두께의 MgO인 시드 층(240)은 재료 층 스택(200)의 도전 층(230) 상에 있다. 전술한 바와 같이, 일 양태에서, 시드 층(240)은 스택 내에 후속으로 도입된 자유 자성 층의 계면 이방성을 개선하도록 선택된 재료이다.
자유 자성 층(250)은 재료 층 스택(200)의 시드 층(240) 상에 있다. 일 실시예에서, 자유 자성 층(250)은 2 nm 이하 정도의 두께 및 적어도 부분적으로 결정질 형태를 갖는 CoFeB이다. 예를 들어, 1 nm 정도의 두께 및 적어도 부분적으로 결정질 형태를 갖는 MgO인 유전체 층(265)은 자유 자성 층(250) 상에 있다. 예를 들어, 1.4 nm의 대표적인 두께 및 적어도 부분적으로 결정질 형태를 갖는 CoFeB인 고정 자성 층(270)은 유전체 층(250) 상에 있다. 총체적으로, 자유 자성 층(250), 유전체 층(265) 및 고정 자성 층(270)은 재료 층 스택(200)의 자기 터널 접합(MTJ) 부분을 특성을 나타낸다.
필터 층(275)은 도 2의 재료 층 스택(200)의 고정 자성 층(270) 상에 있다. 일 실시예에서, 필터 층(275)의 재료는 도 1의 재료 층 스택(100)을 참조하여 설명된 삽입 층(155)의 재료와 유사한 특성을 갖는다. 필터 층(275)을 위한 재료는 약한 자석으로서 작용할 수 있는 재료이고 따라서 1 테슬라 이하의 자속 또는 다른 실시예에서는 1 테슬라 미만의 자속을 갖고, 추가의 실시예에서는 0.1 테슬라와 1 테슬라 사이의 자속을 갖는다. 필터 층(275)의 재료는 또한 고정 자성 층(270)의 결정화를 조성하기 위해 붕소가 통과할 수 있게 하는 것이다. 일 실시예에서, 붕소의 확산을 허용하면서, 필터 층(275)의 재료가 또한 철의 확산을 억제하도록 선택된다. 또한, 일 실시예에서 필터 층(275)의 재료는 필터 층(275) 상에 도입된 SAF 층과 고정 자성 층(275)을 강자성 합금 결합하도록 선택된다. 일 실시예에서, 필터 층(275)과 인접하는 고정 자성 층(270) 사이의 표면 이방성은 0.5 mJ/m2보다 크다. 필터 층을 위한 적절한 재료들은 철/탄탈, 코발트/탄탈, 철/루테늄, 하프늄/철, 텅스텐/철, 지르코늄/철, 하프늄/니켈, 지르코늄/코발트 및 코발트/루테늄과 같은 헤테로 구조체들 또는 합금들과 같은 일반적으로 결정질 재료들과 코발트 지르코늄 탄탈과 같은 비정질 재료들을 포함한다.
언급한 바와 같이, SAF 층들은 재료 층 스택(200)의 필터 층(275) 상에 있다. 도 2는 다음의, 0.3 nm의 대표적인 두께를 갖는 코발트 층(184); 코발트-백금 헤테로구조 층(182)(예를 들어, [Co0.3nm/Pt0.3nm]x5); 0.6 nm의 대표적인 두께를 갖는 코발트 층(184); 0.9 nm의 대표적인 두께를 갖는 루테늄 층(186); 0.6 nm의 대표적인 두께를 갖는 코발트 층(188); 코발트-백금 헤테로구조 층(189)(예를 들어, [Co0.3nm/Pt0.3nm]x9)과 병치되고 접촉하는 각각의 층을 하부에서 상부로 대표적으로 도시한다. 전술한 것은 수직 메모리 스택에 대한 SAF의 하나의 대표적인 예임이 이해된다.
탄탈(예를 들어, 5 nm)과 같은 비 강자성 재료의 도전 층(290)에 이어지는 예를 들어, 5 nm의 대표적인 두께를 갖는 루테늄 재료의 제2 전극(295)은 도 2의 재료 층 스택(200)의 SAF 스택 상에 있다. 다른 실시예에서, 제2 전극(295) 및 선택적으로 도전 층(290)은 디바이스 인터커넥트로 대체될 수 있다.
도 1 및 도 2를 참조하여 설명된 상기 실시예에서, 디바이스 스택은 약한 자성 삽입 층(도 1) 또는 약한 자성 필터 층(도 2)을 갖는다. 다른 실시예에서, 디바이스 스택은 약한 자성 삽입 층 및 약한 자성 필터 층을 포함한다. 이러한 실시예는, 예를 들어 도 1을 참조하여 설명된 바와 같은 필터 층(175)(예를 들어, 탄탈)을 위한 재료를 도 2를 참조하여 설명된 필터 층(275)을 위한 재료(예를 들어, CZT 또는 약한 자성 합금)로 대체하는 것에 의해 실현될 수 있다.
특정 양태들 및 적어도 일부 실시예들에서, 특정 용어들은 특정한 정의가능한 의미들을 갖는다. 예를 들어, "자유" 자성 층은 연산가능한 변수(computational variable)를 저장하는 자성 층이다. "고정" 자성 층은 고정된(자유 자성 층보다 자기적으로 더 단단하고 및/또는 보다 안정한) 자화를 갖는 자성 층이다. 터널링 유전체 또는 터널링 산화물과 같은 터널링 배리어는 자유 자성 층과 고정 자성 층 사이에 배치된 것이다. 고정 자성 층은 관련 회로에 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 터널링 자기-저항 효과를 통해 판독될 수 있다. 일 실시예에서, 유전체 층(208)의 역할은 큰 자기-저항 비를 유발하는 것이다. 자기-저항은, 2개의 강자성 층이 반평행 자화(anti-parallel magnetization)들을 가질 경우의 저항들과 평행 자화(parallel magnetization)들을 갖는 상태의 저항 사이의 차이의 비이다.
예를 들어, 스핀 전달 토크 메모리 비트 셀을 위한 층들의 스택(100)을 제조하는 방법은 리소그래피, 에칭, 박막 퇴적, (화학적 기계적 연마(CMP)와 같은) 평탄화, 확산, 메트롤로지, 희생 층의 사용, 에칭 정지 층의 사용, 평탄화 정지 층의 사용, 및/또는 마이크로전자 컴포넌트 제조와의 임의의 다른 관련 동작과 같은 표준 마이크로전자 제조 프로세스들을 포함할 수 있다.
예를 들어, 도 1 또는 도 2에 도시된 바와 같은 자기 터널링 접합에 사용된, 자성 재료 층들 및 도전성 산화물 층을 포함하는 층들의 스택은 메모리 비트 셀로서 제조되는 데 사용될 수 있다. 도 3은 스핀 전달 토크 요소(305)를 포함하는 스핀 전달 토크 메모리 비트 셀(300)의 개략도를 도시한다.
도 3을 참조하면, 일 실시예에서, 셀(305)은 도 1 또는 도 2를 참조하여 설명된 재료 스택을 포함한다. 도 3은 제1 전극(320) 및 제2 전극(395)을 포함하는 메모리 스택(305)을 도시한다. 전술한 바와 같이 자기 터널 접합(MTJ) 및 삽입 층 또는 필터 층은 제1 전극과 제2 전극 사이에 배치된다.
실시예에서, 스핀 전달 토크 요소(305)는 수직 자성(perpendicular magnetism)에 기초한다. 제1 전극(320)은 비트 라인(332)에 전기적으로 접속된다. 제2 전극(390)은 트랜지스터(334)와 전기적으로 접속된다. 트랜지스터(334)는 본 기술분야의 통상의 기술자에게 이해될 방식으로 워드 라인(336) 및 소스 라인(338)과 접속된다. 스핀 전달 토크 메모리 비트 셀(300)의 동작에 대해, 본 기술분야의 통상의 기술자들에 의해 이해될 바와 같이, 스핀 전달 토크 메모리 비트 셀(300)은 추가 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 참조(reference)(도시되지 않음) 등을 추가로 포함할 수 있다. 복수의 스핀 전달 토크 메모리 비트 셀(300)은 서로 동작가능하게 접속되어 메모리 어레이(도시되지 않음)를 형성할 수 있으며, 여기서 메모리 어레이는 비휘발성 메모리 디바이스에 포함될 수 있음을 이해해야 한다. 트랜지스터(334)는, 고정 자성 층 전극(350) 또는 자유 자성 층 전극(370)에 접속될 수 있지만, 후자만이 메모리 비트 셀로서 제조되는 것으로 도시됨을 이해해야 한다. 도 3은 스핀 전달 토크 요소(305)를 포함하는 스핀 전달 토크 메모리 비트 셀(300)의 개략도를 도시한다.
도 3을 참조하면, 셀(305)은 예를 들어, 탄탈의 비정질 도전 층(310); 예를 들어, 루테늄의 제1 전극(320); 예를 들어, 탄탈의 도전 층(330); 예를 들어, 흑연 또는 금속 산화물의 시드 층(340); CoFeB의 고정 자성 층(350); MgO의 유전체 층(360); CoFeB의 자유 자성 층(370); 예를 들어, 탄탈의 도전 층(380); 예를 들어, 루테늄의 제2 전극(190)의 재료 스택을 포함한다.
실시예에서, 스핀 전달 토크 요소(305)는 수직 자성에 기초한다. 제1 전극(320)은 비트 라인(332)에 전기적으로 접속될 수 있다. 제2 전극(390)은 트랜지스터(334)와 결합될 수 있다. 트랜지스터(334)는 본 기술분야의 통상의 기술자에게 이해될 방식으로 워드 라인(336) 및 소스 라인(338)과 접속될 수 있다. 스핀 전달 토크 메모리 비트 셀(300)의 동작에 대해, 본 기술분야의 통상의 기술자들에 의해 이해될 바와 같이, 스핀 전달 토크 메모리 비트 셀(300)은 추가 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 참조(도시되지 않음) 등을 추가로 포함할 수 있다. 복수의 스핀 전달 토크 메모리 비트 셀(300)은 서로 동작가능하게 접속되어 메모리 어레이(도시되지 않음)를 형성할 수 있으며, 여기서 메모리 어레이는 비휘발성 메모리 디바이스에 포함될 수 있음을 이해해야 한다. 트랜지스터(334)는, 고정 자성 층 전극(316) 또는 자유 자성 층 전극(312)에 접속될 수 있지만, 후자만이 도시됨을 이해해야 한다.
도 4는 실시예에 따른 전자 시스템(400)의 블록도를 도시한다. 전자 시스템(400)은 예를 들어, 포터블 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련된 메모리를 활용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(400)은 마이크로프로세서(402)(프로세서(404) 및 제어 유닛(406)을 가짐), 메모리 디바이스(408), 및 입력/출력 디바이스(410)를 포함한다(다양한 실시예들에서 전자 시스템(400)이 복수의 프로세서, 제어 유닛, 메모리 디바이스 유닛 및/또는 입력/출력 디바이스를 가질 수 있음을 이해해야 한다). 일 실시예에서, 전자 시스템(400)은 프로세서(404)에 의해 데이터에 대해 수행될 동작들뿐만 아니라, 프로세서(404)와 메모리 디바이스(408)와 입력/출력 디바이스(410) 사이의 다른 트랜잭션들을 정의하는 명령어들의 세트를 갖는다. 제어 유닛(406)은 명령어들이 메모리 디바이스(408)로부터 회수되고(retrieved) 실행되게 하는 동작들의 세트를 순환함으로써 프로세서(404), 메모리 디바이스(408) 및 입력/출력 디바이스(410)의 동작들을 조정한다. 메모리 디바이스(408)는 전술한 바와 같이 메모리 비트 셀들을 포함할 수 있다. 실시예에서, 도 4에 도시된 바와 같이, 메모리 디바이스(408)는 마이크로프로세서(402)에 내장된다.
도 5는 일 실시예에 따른 컴퓨팅 디바이스(500)를 도시한다. 컴퓨팅 디바이스(500)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이들 컴포넌트들은 하나 이상의 마더보드에 부착된다. 대안의 실시예에서, 이들 컴포넌트들은 마더보드보다 오히려 단일 시스템-온-칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(500)의 컴포넌트들은 집적 회로 다이(502) 및 적어도 하나의 통신 칩(508)을 포함하지만, 이에 제한되는 것은 아니다. 일부 구현예들에서, 통신 칩(508)은 집적 회로 다이(502)의 일부로서 제조된다. 집적 회로 다이(502)는 CPU(504)뿐만 아니라 고정 자성 층과 병치되고 접촉하는 비정질 도전성 시드 층의 재료 스택을 포함하는 전술한 바와 같은 셀들을 포함하는 스핀 전달 토크 메모리에 의해 제공될 수 있는 온 다이 메모리(506)를 포함할 수 있다.
컴퓨팅 디바이스(500)는 마더보드에 물리적으로 전기적으로 연결되거나 또는 SoC 다이 내에 제조될 수 있는 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(510)(예를 들어, 전술한 바와 같은 셀들을 갖는 STTM 또는 STTM-PvAM), 비휘발성 메모리(512)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(514)(GPU), 디지털 신호 프로세서(516), 암호 프로세서(542)(하드웨어 내의 암호 알고리즘을 실행하는 특수 프로세서), 칩셋(520), 안테나(522), 디스플레이 또는 터치스크린 디스플레이(524), 터치 스크린 제어기(526), 배터리(528) 또는 다른 전원, 전력 증폭기(도시되지 않음), GPS(global positioning system) 디바이스(544), 나침반(530), (가속도계, 자이로스코프 및 나침반을 포함할 수 있는) 모션 코프로세서 또는 센서들(532), 스피커(534), 카메라(536), (키보드, 마우스, 스타일러스 및 터치패드와 같은) 사용자 입력 디바이스들(538), 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스(540)를 포함하지만, 이에 제한되지 않는다.
통신 칩(508)은 컴퓨팅 디바이스(500)로의 데이터 전송 및 컴퓨팅 디바이스(500)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어가 관련된 디바이스들이 임의의 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서는 그렇지 않을 수 있다. 통신 칩(508)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 지명되는 임의의 다른 무선 프로토콜들을 포함하지만 이들로 제한되지 않는, 다수의 무선 표준들이나 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(508)을 포함할 수 있다. 예를 들어, 제1 통신 칩(508)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(508)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 트랜지스터들 또는 금속 인터커넥트들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(508)은 또한 실시예들에 따라 형성된 트랜지스터들 또는 금속 인터커넥트들과 같은 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(500)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(500)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
예 1은 자기 터널링 접합을 위한 재료 층 스택이고, 재료 층 스택은 고정 자성 층과 자유 자성 층 사이에 유전체 층; 고정 자성 층에 인접한 필터 층; 및 자유 자성 층에 인접한 삽입 층 - 삽입 층 및 필터 층 중 적어도 하나는 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함함 -을 포함한다.
예 2에서, 예 1의 재료 층 스택의 삽입 층 및 필터 층 중 적어도 하나의 재료의 자속 밀도는 0.1 테슬라 내지 1 테슬라의 범위에 있다.
예 3에서, 예 1 또는 예 2의 임의의 재료 층 스택의 삽입 층 및 필터 층 각각은 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함한다.
예 4에서, 예 1의 재료 층 스택의 삽입 층 및 필터 층 중 적어도 하나의 재료는 비정질이다.
예 5에서, 예 4의 재료 층 스택의 재료는 코발트 지르코늄 탄탈을 포함한다.
예 6에서, 예 1 또는 2의 임의의 재료 층 스택의 삽입 층 및 필터 층 중 적어도 하나의 재료는 적어도 부분적으로 결정질이다.
예 7에서, 예 1 또는 예 2의 임의의 재료 층 스택의 삽입 층 및 필터 층 중 적어도 하나의 재료는 합금이다.
예 8에서, 삽입 층 및 필터 층 중 적어도 하나와 예 1 또는 2의 임의의 재료 층 스택의 대응하는 자성 층 사이의 표면 이방성은 제곱미터당 0.5 밀리줄보다 크다.
예 9는 고정 자성 층과 자유 자성 층 사이에 유전체 층; 고정 자성 층에 인접한 필터층; 상기 자유 자성 층에 인접한 삽입 층 - 상기 삽입 층 및 상기 필터 층 중 적어도 하나는 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함함 -; 상기 재료 스택의 제1 측부 상에 배치된 제1 전극; 재료 스택의 제2 측부 상에 배치된 제2 전극; 및 제1 전극 또는 제2 전극에 연결된 트랜지스터 디바이스를 포함하는 재료 스택을 포함하는 비휘발성 메모리 디바이스이다.
예 10에서, 예 9의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 중 적어도 하나의 재료의 자속 밀도는 0.1 테슬라 내지 1 테슬라의 범위에 있다.
예 11에서, 예 9 또는 예 10의 임의의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 각각은 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함한다.
예 12에서, 예 9 또는 예 10의 임의의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 중 적어도 하나의 재료는 비정질이다.
예 13에서, 예 9 또는 예 10의 임의의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 중 적어도 하나의 재료는 적어도 부분적으로 결정질이다.
예 14에서, 예 9 또는 예 10의 임의의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 중 적어도 하나의 재료는 합금이다.
예 15에서, 예 9 또는 예 10의 임의의 비휘발성 메모리 디바이스의 삽입 층 및 필터 층 중 적어도 하나와 대응하는 고정 자성 층 및 자유 자성 층 사이의 표면 이방성은 제곱미터당 0.5 밀리줄보다 크다.
예 16은 메모리 디바이스의 제1 전극 상에 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함하는 삽입 층을 형성하는 단계; 고정 자성 층과 자유 자성 층 사이에 유전체 층을 포함하는 재료 층 스택을 삽입 층 상에 형성하는 단계 - 삽입 층은 자유 자성 층과 병치되고 접촉함 -; 및 재료 스택 상에 제2 전극을 형성하는 단계를 포함하는 방법이다.
예 17에서, 예 16의 방법의 필터 층은 고정 자성 층과 병치되고 접촉한다.
예 18에서, 예 16 또는 예 17의 임의의 방법의 삽입 층의 재료는 비정질이다.
예 19에서, 예 16 또는 예 17의 임의의 방법의 삽입 층의 재료는 적어도 부분적으로 결정질이다.
예 20에서, 예 16 또는 예 17의 임의의 방법의 삽입 층의 재료는 합금이다.
예 21에서, 비휘발성 메모리 디바이스는 예 16 내지 예 20의 임의의 방법에 의해 만들어진다.
요약서에 설명되는 것을 포함하는, 예시된 구현예들의 상기 설명은, 본 발명을 개시된 정확한 형태들로 철저하게 되도록 하거나 이에 제한하려는 의도는 아니다. 본 발명의 특정 구현예들 및 본 발명의 예들이 본 명세서에서 예시적 목적으로 설명되지만, 관련 기술분야의 통상의 기술자들이 인지하는 바와 같이, 본 발명의 범위 이내에서 다양한 균등한 변형들이 가능하다.
이들 변형들은 상기 상세한 설명의 관점에서 본 발명에 대해 이루어질 수 있다. 이하의 청구항들에 사용된 용어들은 본 발명을 명세서 및 청구항들에 개시된 특정 구현예들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는 이하의 청구항들에 의해 전체적으로 결정되어야 하고, 성립된 청구항 해석의 원칙에 따라 해석되어야 한다.
Claims (21)
- 자기 터널링 접합(magnetic tunneling junction)을 위한 재료 층 스택으로서, 상기 재료 층 스택은,
고정 자성 층과 자유 자성 층 사이의 유전체 층;
상기 고정 자성 층에 인접한 필터 층; 및
상기 자유 자성 층에 인접한 삽입 층
을 포함하고,
상기 삽입 층 및 상기 필터 층 중 적어도 하나는 1 테슬라 이하의 자속 밀도(magnetic flux density)를 갖는 재료를 포함하고,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 비정질 재료이며,
상기 비정질 재료는 코발트 지르코늄 탄탈을 포함하는, 재료 층 스택. - 제1항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료의 자속 밀도는 0.1 테슬라 내지 1 테슬라의 범위 내인, 재료 층 스택. - 제1항에 있어서,
상기 삽입 층 및 상기 필터 층 각각은 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함하는, 재료 층 스택. - 삭제
- 삭제
- 제1항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 결정질을 더 포함하는, 재료 층 스택. - 제1항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 합금을 더 포함하는, 재료 층 스택. - 제1항에 있어서,
상기 삽입 층 및 상기 자유 자성 층 사이 또는 상기 필터 층 및 상기 고정 자성 층 사이의 표면 이방성은 제곱미터당 0.5밀리줄(millijoule)보다 큰, 재료 층 스택. - 비휘발성 메모리 디바이스로서,
재료 스택을 포함하고, 상기 재료 스택은,
고정 자성 층과 자유 자성 층 사이의 유전체 층;
상기 고정 자성 층에 인접한 필터 층;
상기 자유 자성 층에 인접한 삽입 층 - 상기 삽입 층 및 상기 필터 층 중 적어도 하나는 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함함 -;
상기 재료 스택의 제1 측부 상에 배치된 제1 전극;
상기 재료 스택의 제2 측부 상에 배치된 제2 전극; 및
상기 제1 전극 또는 상기 제2 전극에 연결된 트랜지스터 디바이스
를 포함하고,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 비정질 재료이며,
상기 비정질 재료는 코발트 지르코늄 탄탈을 포함하는 비휘발성 메모리 디바이스. - 제9항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료의 상기 자속 밀도는 0.1 테슬라 내지 1 테슬라의 범위 내인, 비휘발성 메모리 디바이스. - 제9항에 있어서,
상기 삽입 층 및 상기 필터 층 각각은 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함하는, 비휘발성 메모리 디바이스. - 삭제
- 제9항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 적어도 부분적으로 결정질인, 비휘발성 메모리 디바이스. - 제9항에 있어서,
상기 삽입 층 및 상기 필터 층 중 적어도 하나의 상기 재료는 합금을 더 포함하는, 비휘발성 메모리 디바이스. - 제9항에 있어서,
상기 삽입 층 및 상기 자유 자성 층 사이 또는 상기 필터 층 및 상기 고정 자성 층 사이의 표면 이방성은 제곱미터당 0.5 밀리줄보다 큰, 비휘발성 메모리 디바이스. - 방법으로서,
메모리 디바이스의 제1 전극 상에 1 테슬라 이하의 자속 밀도를 갖는 재료를 포함하는 삽입 층을 형성하는 단계;
고정 자성 층과 자유 자성 층 사이에 유전체 층을 포함하는 재료 층 스택을 상기 삽입 층 상에 형성하는 단계 - 상기 삽입 층은 상기 자유 자성 층과 병치되고(juxtaposed) 접촉함 -; 및
상기 재료 층 스택 상에 제2 전극을 형성하는 단계
를 포함하고,
상기 삽입 층의 상기 재료는 비정질 재료이고,
상기 비정질 재료는 코발트 지르코늄 탄탈을 포함하는 방법. - 제16항에 있어서,
필터 층을 형성하는 단계를 추가로 포함하고, 상기 필터 층은 상기 고정 자성 층과 병치되고 접촉하는, 방법. - 삭제
- 제16항에 있어서,
상기 삽입 층의 상기 재료는 적어도 부분적으로 결정질인, 방법. - 제16항에 있어서,
상기 삽입 층의 상기 재료는 합금을 더 포함하는, 방법. - 삭제
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