CN105493292A - 自旋电子逻辑元件 - Google Patents

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Abstract

实施例包括被实施为自旋逻辑器件的C元件逻辑门，所述C元件逻辑门通过利用自旋电子技术实施C元件来提供异步逻辑的紧凑且低功率的实施方式。实施例包括：包括第一接触部和第一固定磁层的第一纳米柱；包括第二接触部和第二固定磁层的第二纳米柱；以及包括第三接触部、隧道势垒和第三固定磁层的第三纳米柱；其中，(a)所述第一纳米柱、所述第二纳米柱和所述第三纳米柱都形成在自由层之上，(b)所述第三固定磁层、所述隧道势垒和所述自由磁层形成磁隧道结(MTJ)。本文描述了其它实施例。

Description

自旋电子逻辑元件
技术领域
本发明的实施例为半导体器件领域，并且具体而言，为自旋电子逻辑领域。
背景技术
诸如自旋转移矩存储器(STTM)等一些磁存储器利用磁隧道结(MTJ)进行存储器的磁状态的切换和检测。图1描述了自旋转移矩随机存取存储器(STTRAM)，这是一种形式的STTM。图1包括由铁磁(FM)层125、127和隧穿势垒126(例如，氧化镁(MgO))组成的MTJ。MTJ将位线(BL)105耦合到选择开关120(例如，晶体管)、字线(WL)110和感测线(SL)115。通过针对FM层125、127的不同相对磁化强度对电阻(例如，隧穿磁致电阻(TMR))的变化进行评估来“读取”存储器100。
更具体而言，MTJ电阻是由层125、127的相对磁化方向确定的。在两层之间的磁化方向反平行时，MTJ处于高电阻状态。在两层之间的磁化方向平行时，MTJ处于低电阻状态。层127为“参考层”或“固定层”，因为其磁化方向是固定的。层125为“自由层”，因为其磁化方向是通过传递由参考层所极化的驱动电流来改变的(例如，施加到层127的正电压将层125的磁化方向旋转到与层127相反的方向，并且施加到层127的负电压将层125的磁化方向旋转到与层127相同的方向)。
附图说明
根据所附权利要求、一个或多个示例性实施例的以下具体实施方式和对应特征，本发明的实施例的特征和优点将变得显而易见，在附图中：
图1描绘了常规磁存储器单元；
图2(a)演示了常规C元件，并且图2(b)演示了对应的真值表；
图3描绘了本发明的实施例中的自旋电子C元件的俯视图。图4描绘了C元件的对应侧视图；
图5(a)、5(b)、6(a)、6(b)、6(c)、7(a)、7(b)和7(c)示出了自旋电子C元件的实施例如何工作；
图8(a)和8(b)描绘了本发明的实施例中的自旋电子C元件中的由非磁线连接的单独的纳米磁体；
图9描绘了本发明的实施例中的自旋电子C元件中的由非磁线连接的单独的纳米磁体；以及
图10描绘了用于本发明的实施例的系统。
具体实施方式
现在将参考附图，其中，可以为相似结构提供相似的下标参考标记。为了更加清晰地示出各种实施例的结构，本文包括的附图是集成电路结构的示意性表示。于是，在仍然结合了所示实施例的所要求保护的结构的同时，例如在显微照相中实际出现的所制造的集成电路结构可能看起来不同。此外，附图可以仅示出对理解所示实施例有用的结构。可能未包括现有技术中已知的其它结构以维持附图的清晰。“实施例”、“各实施例”等是指这样描述的(多个)实施例可以包括特定特征、结构或特性，但并非每个实施例都必需包括特定特征、结构或特性。一些实施例可能具有针对其它实施例所描述的特征中的一些、全部特征或不包括这些特征。“第一”、“第二”、“第三”等描述共同对象，并且指示正在引用类似对象的不同实例。这样的形容词不暗示这样描述的对象必须要采用时间上、空间上的给定序列、排序或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或交互，但它们可以或可以不直接物理或电接触。而且，尽管可以使用相似或相同数字表示不同图中的相同或相似的部分，但这样做并非表示包括相似或相同数字的所有图都组成单一或相同的实施例。
上述STTRAM仅仅是“超越CMOS”技术(或“基于非CMOS的”技术)的一个示例，其涉及并非完全利用互补金属氧化物半导体(CMOS)技术实施的器件和过程。超越CMOS技术可以依赖于自旋极化(其涉及基本粒子的自旋或固有角动量与给定方向对准的程度)，并且更一般地，依赖于自旋电子学(涉及电子的固有自旋、其相关联的磁矩、以及电子的基本电子电荷的电子学的分支)。自旋电子器件可以涉及TMR，其使用电子通过薄绝缘体以分开铁磁层的量子机械隧穿以及自旋转移矩(STT)，其中可以使用自旋极化电子的电流来控制铁磁电极的磁化方向。
例如，超越CMOS器件包括在存储器中实施的自旋电子器件(例如，3端子STTRAM)、自旋逻辑器件(例如，逻辑门)、隧穿场效应晶体管(TFET)、碰撞电离MOS(IMOS)器件、纳米机电开关(NEMS)、负共栅极FET、谐振隧穿二极管(RTD)、单电子晶体管(SET)、自旋FET、纳米磁体逻辑(NML)、磁畴壁逻辑、磁畴壁存储器等。
关于逻辑元件并参见图2(a)，MullerC元件逻辑门是用于实施异步逻辑的关键逻辑器件，并且具有至少两个输入A和B、以及输出C(本文被称为“C”或“Cout”)。图2(a)的C元件包括四个NAND门，但存在C元件的很多其它变化。如图2(b)的真值表200中所示，C元件电路的输出C仅在所有输入A和B都为高时才变高(逻辑“1”)。输出也仅在所有输入A和B都为低时才变低(逻辑“0”)。C元件可以具有超过两个输入，但其特征在于真值表200中描述的行为。亦即，仅在所有输入都是逻辑“0”时，C元件的输出才为逻辑“0”，并且仅在所有输入都是逻辑“1”时，输出才为逻辑“1”。对于所有其它的输入组合，C元件的输出将维持其先前值(在表200中被标明为“C”)。C元件可以用作用于异步架构的锁存器并且是很多其它基本电路的一部分。
取决于逻辑器件的具体实施方式，C元件可以需要很多晶体管(例如，16个晶体管)。对很多晶体管的需求导致具有大管芯面积的逻辑器件。可以在过程产生参数F方面指定每个门的面积。例如，当前已经有了F＝22nm的半导体工艺。参数F是由可用光刻方法的分辨率确定的，并且近似等于DRAM阵列的半间距。例如，在每个晶体管的平均面积为75F2时，16晶体管电路的面积为1200F2。此外，这样的大电路需要大的开关能量。而且，这样的大电路是易失性的(即，电路需要电源并且引起备用电力消耗以在状态切换之间维持其逻辑器件的状态)。
然而，实施例提供了被实施为自旋逻辑器件的C元件逻辑门。由于自旋电子逻辑器件的效率和尺寸的原因，与常规CMOSC元件相关联的管芯有效面积、开关能量和易失性问题被减轻或被解决。换言之，实施例通过利用自旋电子技术实施这种逻辑、C元件的构建块来提供更紧凑且低功率的异步逻辑实施方式。
实施例通过利用FM膜的磁化强度对逻辑状态进行编码来实施具有自旋电子器件的C元件的逻辑功能。利用STT效应进行写入。通过感测MTJ的TMR来进行读出。实施例在具有1*F的宽度的FM线上实施C元件。可以将C元件实施例的面积保守地估计为32F2(比CMOS实施的C元件小～40倍)。自旋电子C元件也是非易失性的，因为即使在关断通往器件的电力(例如，1小时、1天、1星期或1年)时，电路仍然维持其逻辑状态，因为磁化强度保持不变。这消除了在门未被开关时对消耗备用电力的需求。
图3包括本发明的实施例中的C元件。这包括将接触部A、B和Cout示于3个纳米柱上的俯视图。3个纳米柱都停靠在公共磁自由层305上。如本文使用的，“公共”自由层是所有三个纳米柱“公共”的，并在它们之间“共享”。在实施例中，自由层是单片式的，而纳米柱内的固定层彼此并不是单片式的。这种布置将(自由层上方的)纳米柱彼此电隔离，以便将从纳米柱顶部进入纳米柱的电流引导到自由层的表面。该布局的当前形状(图3)仅作为示例示出。其它实施例可以考虑其它构造，其中，例如，自由层的一段连接纳米柱“A”和“Cout”，并且自由层的一段连接纳米柱“B”和“Cout”(但未必为“T”型)。例如，实施例可以使用“阶梯状”或“嵌合”图案，其中A纳米柱耦合到Cout纳米柱的一侧上的自由层(成90度角)，并且B纳米柱耦合到Cout纳米柱的另一侧上的自由层(成90度角)。在另一实施例中，A纳米柱耦合到Cout纳米柱的一侧上的自由层，并且B纳米柱耦合到Cout纳米柱的另一侧上的自由层，其中A、B和C纳米柱被线性布置。于是，图3中所示的“T”型并非所有实施例所必要或要求的。
图4提供了C元件的截面图。自由铁磁层405形成在任选的模板层(例如，Ta和Ru)413或基板或形成于基板上的一些其它层上。模板层的目的是提供具有如下晶格结构的表面：其促成具有均匀晶体结构和均匀厚度的铁磁层的沉积。可以由自由FM层405、非铁磁层410、411和430中的任何或所有层、以及固定FM层407、409、408中的任何或所有层形成一个或多个磁性结。在一个实施例中，非铁磁层410、411和430中的任一个可以是隧穿势垒(例如，MgO、Al2O3、EuO及其合金)。在另一实施例中(或者在紧前面的实施例中)，非铁磁层410、411和430中的任一个可以是非铁磁金属，例如Cu。在一个实施例中，层411是形成于纳米柱416下方的隧穿势垒，以增大输出电流路径中的TMR比。在另一实施例中，非铁磁金属层410和430形成于纳米柱414和415下方，以减小输入电流路径中的电阻。
在实施例中，纳米柱416还包括接触部403下方的反铁磁(AFM)层406。钉扎AFM层406的作用是防止固定FM层因为STT而经受旋转。纳米柱414和415还包括分别在接触部401和402下方的AFM层404和412，用于与上述相同的目的。AFM层可以包括在例如铁锰合金或铂锰合金的铁磁体上施加表面交换偏置的任何材料。纳米柱415包括自由层405上方的非铁磁层430，并且还包括反铁磁层412和接触部402下面的固定层408。纳米柱414包括自由层405上方的非铁磁层410，并且还包括反铁磁层404和接触部401下面的固定层407。白色三角形描绘了C元件中的各个位置处的磁化方向。
在实施例中，隧穿势垒411可以包括1nm的MgO层。自由FM层405可以包括3nm的Co层，固定FM层407、408、409可以包括10nm的Co层，钉扎AFM层均可以包括20nm的PtMn、IrMn和/或其合金的层，并且电极401、402、403可以包括Cu层。在实施例中，纳米柱414包括与纳米柱415、416相同或相似的尺寸。纳米柱414可以具有长轴425，其测量从层410的底部到接触部401的顶部的大约130nm。纳米柱414可以包括短轴326(参见图3，其中纳米柱414类似于柱A)，其测量纳米柱的整个宽度上的大约70nm。然而，其它这样的实施例不受这样的限制，并且可以包括从层405的顶部到其相应接触部的顶部的90、100、110、120、140、150nm的高度。此外，每者可以包括10、20、30、40、50、60、80、90nm或更大的宽度。在一个实施例中，每个纳米柱具有20nm×20nm(水平截面)并且可以是10-300nm之间的任何高度(沿轴425的垂直高度)。通过电流(由纳米柱414的材料叠置体两端施加的电压供应)传输电子驱动电子通过固定FM层407，由此向自由FM层405施加转矩。
在一个实施例中，纳米柱414和415是输入，纳米柱416是输出，并且反铁磁体404、406和412形成于相同材料层中。在实施例中，部分410、411和430由非磁金属(例如，3nm厚度的Cu)形成。在另一实施例中，部分411包括隧穿氧化物(例如，厚度为1nm的MgO)，并且部分410和430包括Cu(例如，厚度为3nm)。这种布置提高了用于读取信号的TMR(使得读取更准确)。在实施例中，部分410、411和430全部是1nm厚度的MgO。这增大了用于向部分405中注入的自旋极化并改善了自旋转矩。于是，在各实施例中，部分410、411、430组成非铁磁层，其各个部分(410、411、430)可以是位于每个纳米柱下方的隧穿势垒或金属。在一个实施例中，在输出下方有隧穿势垒，在两个输入下方有金属，但其它实施例不受此限制。
图4示出了可以如何通过类似方式(例如，通过形成提供TMR的MTJ)将位于还包括C元件的芯片上的其它位置的STTRAM的一般层用于形成具有很小增量成本的C元件(由于对于STTRAM已经存在层)。而且，实施例不限于C元件，并且还可以包括能够执行AND和OR逻辑功能的大多数门、加法器门等。
图5(a)、5(b)、6(a)、6(b)、6(c)和7(a)、7(b)、7(c)示出了自旋电子C元件的实施例是如何工作的。
在图5(a)中，输入(A和B)处的电流的方向确定了施加于自由层505的自旋转移矩的方向，并促成纳米柱(例如，图4的414、415、416)下方的FM自由层505中的磁化方向。例如，A和B上的例如0.5V的正电压(逻辑“1”)用于将自由层505的磁化切换到“向下”方向，并且A和B上的例如-0.5V的负电压(逻辑“0”)用于将自由层505的磁化切换到“向上”方向。在实施例中，施加与这些电压相关联的电流作为脉冲(例如，100μA，2ns)。不需要同时向A和B施加脉冲，但是可以同时施加(例如，可以容忍A和B的脉冲内的一些定时失配)。此外，选择用于磁层(自由和/或固定)的材料可以降低脉冲周期。例如，使用霍斯勒合金可以将脉冲持续时间降低到30ps。
图5(a)示出了向A和B施加负电压的特定实例。C的先前状态(即，前述向A和B施加负电压之前存在的状态)是低逻辑状态(“0”)。图5(b)示出了在关断向A和/或B施加的脉冲之后，整个FM自由层505是如何稳定到单个磁化方向的。它是通过检测通过输出纳米柱(Cout)的电流来读出的。例如，如果磁化是“向上”，则将有较小的电阻(TMR)，并且因此要检测较大的电流，但如果磁化是“向下”，则将有较大的电阻，并且因此要检测较小的电流。图5(b)示出了特定实例，其中，基于要施加到图5(a)中的A和B二者的负电压，自由层505维持其低逻辑状态。
图6(a)示出了向A施加负电压并且向B施加正电压的特定实例。C的先前逻辑状态(即，前述向A和B施加电压之前)是低。图6(b)示出了在关断向A和/或B施加的脉冲之后，整个FM自由层505是如何稳定到单个磁化方向的。在这种情况下，由于A和B输入具有混合电压，所以在自由层605维持其低逻辑状态时，维持先前的Cout状态(低)。图6(c)示出了C元件暂时从“0”过渡到“1”状态，但然后在B输入“走高”的5ns内返回“0”状态。具体而言，图6(c)示出了自由层605尝试在输入A和B被输入之后稳定下来。如沿图6(c)的X轴的中点处所示，有中间不稳定状态。然而，如图6(c)的右部所示，自由层最终稳定下来并维持其低状态，因为A和B的仅其中之一是高脉冲。
图7(a)示出了向A和B二者施加正电压的特定实例。C的先前逻辑状态(即，前述向A和B施加电压之前)是低。图7(b)示出了在关断向A和/或B施加的脉冲之后，整个FM自由层705是如何稳定到单个磁化方向的。在这种情况下，由于输入具有正电压，所以在自由层705翻转到高逻辑状态时，先前的Cout状态(低)变为高(注意，图7(a)与7(b)之间的自由层的不同散列指示不同的逻辑状态和磁化方向，例如“朝向观察者从平面中出来”和“远离观察者进入平面”)。图7(c)示出了C元件在A和B输入“走高”的2ns内从“0”过渡到“1”状态。于是，图7(a)、7(b)和7(c)示出了C元件改变其状态。其中描绘的C元件瞬态响应包括Ms(饱和磁化强度或磁矩)＝0.4MA/m、线宽＝20nm(706)、长度＝140nm(707)、厚度＝2nm、通往电极A和B中的每个电极的输入电流为100μA、电流的脉冲时间为2ns、吉尔伯特阻尼＝0.015、自旋极化＝0.9并且平面外单轴各向异性＝0.1MJ/m3的铁磁体。
在实施例中，C元件不会将逻辑状态信号从磁形式转换成电形式。相反，一个C元件的输出磁线可以充当另一个C元件或其它逻辑门的输入(由此避免磁/电转换)。这将磁化的变化从一个元件转移到另一个元件。在另一实施例中，自旋极化电流从一个元件传递到下一个，并通过STT切换磁化。然而，在其它实施例中，利用换能器的实施例进行这样的转换。例如，在第一C元件处，利用感测放大器将信号从磁信号变换成电信号。然后，在下一个C元件处，CMOS驱动器向纳米柱的其中之一供应电流并从电信号转换回磁信号。
各实施例使用非磁互连和磁中继器来启用自旋逻辑电路。例如，实施例使用非磁金属线互连来沿着线利用以规则距离(或不规则距离)放置的磁元件进行自旋电流传播，以执行自旋信号的再生。一个实施例包括所有的自旋互连系统，其包括经由非磁金属互连(在中继器链中)彼此通信的纳米磁自旋电流中继器。一些实施例传输自旋电流信号而不在自旋信号与电信号之间重复转换(而不是如下文结合图8(a)和8(b)所述的利用互连系统再生自旋电流)。这有助于通过降低功率要求(即通过完全或实质上完全避免转换损耗)、减小电路尺寸和提高电路速度来启用自旋逻辑电路。
图8(a)和8(b)包括全自旋逻辑实施例。(例如，在转让给美国加利福尼亚SantaClara的IntelCorp.的美国专利申请No.13/630499中解决了类似的自旋逻辑问题。)图8(a)示出了互连系统的结构元件。图8(b)利用互连系统形成逻辑电路。首先论述图8(a)以理解互连的实施例如何工作，并且然后论述图8(b)以理解逻辑电路的实施例如何工作。
图8(a)示出了实施例中的形成逻辑电路的部分的互连系统。在图8(a)中，单独的纳米磁体806、807是通过非磁线801、802、803连接的/连接到非磁线801、802、803。通过(漫射)自旋极化电流的流动来传递信息(例如，逻辑状态)。
更具体而言，系统或装置800包括基板(本图中未示出)、基板上的金属层，金属层包括不彼此直接接触的金属部分808、809。基板上的铁磁层包括直接接触金属部分808的铁磁部分806以及直接接触金属部分809但不接触铁磁部分806的铁磁部分807。金属互连/线802将铁磁部分806耦合到铁磁部分807。没有直接接触金属部分808、809中的任一个的其它铁磁部分(除了部分806、807)。在这一实施例中，金属自旋互连802直接接触铁磁部分806、807，但其它实施例不受这样的限制，接触可以是间接的。
铁磁部分806与金属互连802交叠，并且铁磁部分807与金属互连802交叠。在不同实施例中，这两个交叠距离可以变化。在实施例中，部分806与互连802的交叠(例如，10与300nm之间)可以比部分807与互连802的交叠(例如，10与300nm之间但小于806与802之间的交叠)更多。系统800基于802/807之间的交叠距离短于802/806之间的交叠距离，从铁磁部分806向铁磁部分807传输自旋极化电流(通过电源电压平面810)。换言之，在这一实施例中，至少部分地基于部分806、807和互连802的不同交叠距离来指定电流方向(其中，电流从较大的交叠区域流向小的交叠区域)。然而，在其它实施例中，交叠可以是反转的(807与802的交叠比806与802的交叠更多)或者部分806、807和802之间的交叠量可以相等。
在一个实施例中，金属互连802经由金属互连802上的“第一位置”(即，过孔/互连804和互连802的接头)耦合到地层811。在图8(a)的实施例中，第一位置距铁磁部分806比其距铁磁部分807更近。(请注意，本申请中的附图未必按比例绘制。)具体而言，在一个实施例中，804与806之间的距离(例如，0-50nm)比804与807之间的距离(例如，200-600nm)更短或更小，但在804距807比806更近的其它实施例中，这是相反的。系统800基于过孔804/互连802接头距铁磁部分806比铁磁部分807更近，经由铁磁部分806向铁磁部分807(从电源电压平面810)传输自旋极化电流。将过孔804/互连802接头滑动到更接近部分807可以反转电流方向(取决于其它因素，例如，802与807和/或802与806之间的交叠量)。
此外，除了或替代以上用于确定自旋电流方向的方法，可以进一步通过改变注入效率(非对称自旋电流注入)来控制方向。如图8所示，支配性或主磁体(部分806)向着从磁体(部分807)向系统800中注入净自旋。随着自旋电流减弱(在从806行进到807时接近元件807)，然后经由元件809、807来再生电流，以再次提高到较高水平。
在实施例中，金属互连802是非磁的。金属互连802可以包括铜、铝、石墨烯、锡等。在一个实施例中，铁磁部分806和/或807包括镍、钴、铁、钆和Huesler合金中的至少一种及它们的组合。在实施例中，可以利用例如硼或类似材料对用于部分806、807的任何元素进行掺杂(例如，以辅助纳米制造)。另一个实施例包括类似于镍、钴、铁、Huesler合金和钆的材料，其适于806/807，例如，因为它们在室温下具有良好的磁化强度和/或具有强的磁各向异性。
金属部分808和/或809可以包括至少一种贵金属和至少一种5d过渡金属。金属部分808和/或809可以包括包含铂、钽、铜和金中的至少一种(和其组合)的材料，但其它实施例不受此限制。其它实施例可以包括与杂质组合的铜。杂质可以包括一种或多种5d过渡金属，例如镥、铪、钽、钨、铼、锇、铱、铂、金和汞。在一个实施例中，钽可以包括β相钽。其它实施例可以包括与金、银和/或铂组合的一种或多种这些杂质。其它实施例可以包括与一种或多种4d过渡金属杂质组合的金、银和/或铂，杂质例如是钇、锆、铌、钼、锝、钌、铑、钯、银和/或镉。另一个实施例可以包括汞和碲。其它实施例可以包括人工加工的金属结构，例如磁超晶格和其它金属材料。其它实施例包括与任何4d或5d过渡金属杂质组合的任何贵金属。例如，这样的贵金属包括金、银、铂、钌、铑、钯、锇、铼和铱。其它实施例包括类似于与任何4d或5d过渡金属杂质组合的贵金属的材料，这些材料适合于层808和/或809，例如因为它们呈现出自旋相关的散射和/或自旋与轨道相互作用。
系统800的各层由氧化物860分开。本文描述的材料的示例不是穷举的。
在一个实施例中，金属部分808具有长度(图8(a)中在水平维度所示)和宽度(图8(a)中未示出，因为其与该图的观察者正交)。金属部分809还具有与部分808长度在一条直线上的长度。在一个实施例中，元件808的长度比其宽度更长。在一个实施例中，磁体层806的长度可以大致为金属层808长度的一半或四分之一。磁体层806的长度(图8中水平且左右延伸)可以大致为50nm，并且层806的宽度可以大致为100nm。在另一实施例中，金属部分808的长度大约为104nm，磁体层806的长度大约为26nm，并且808和806的宽度大约为52nm。然而，在另一实施例中，磁体806的长度可以大约为10、20、40、60、80、100、120、140、160、180nm或更大，金属808的长度可以是50、60、70、80、120、140、160、180nm或更大，并且808和/或806的宽度可以大约为30、40、75、150nm或更大。其它实施例不受此限制。
在一个实施例中，铁磁部分的厚度(图8中垂直示出)不大于5nm，并且金属部分的厚度不小于5nm。在一个实施例中，806的厚度可以大约为3nm，并且金属层808的厚度可以大约为10nm。然而，其它实施例包括磁体层806的厚度大约为1、2、4、5、6nm或更大，并且金属层808的厚度大约为5、6、7、8、9、11、12、13、14、15、16、17、18、19、20nm或更大。
在一个实施例中，互连802的互连厚度可以介于10nm与1微米之间，但其它实施例不受此限制。在一个实施例中，铁磁部分806与铁磁部分807分开25纳米与15微米之间，但其它实施例不受此限制。在一个实施例中，距离为100nm。在另一实施例中，距离为10微米。在一个实施例中，互连801、802和/或803均具有100nm与10微米之间的长度，并且磁体806、807均具有如下的尺寸范围：厚度0.1nm到10nm，长度10nm到500nm，并且宽度10nm到500nm。然而，其它实施例不受此限制。
在一个实施例中，形成互连“链条”，其中部分808、806将互连801耦合到互连802，并且部分809、807将互连802耦合到互连803。隔离部分898、899直接在互连801、802、803之间并直接分别接触铁磁部分806、807。在一个实施例中，隔离部分长度在1与100nm之间(但其它实施例不受此限制)。
尽管部分808、806可以是矩形(长度乘宽度)，但在其它实施例中，一个或两个部分可以是正方形、椭圆形或采取具有圆形部分的其它形状等。而且，在图8(a)中，磁体层806看起来沿金属808居于中心，但在其它实施例中，磁体806可以在金属808中点的横向(左或右)。而且，尽管在一个实施例中，宽度对于每个部分808、806相同，但在其它实施例中，磁体部分可以比金属部分更宽或更窄。
在一个实施例中，电源电压810为1mV到100mV(但其它实施例不受此限制)。
在另一实施例中，将互连804移动到距元件807更近，并且距元件806更远。于是，将互连/过孔804移动得距磁元件更近，以有助于将电流从最近的磁元件驱动到更远的磁元件。如图8所示，元件804距元件806比距元件807更近，并且因此，电流从806流到807。在其它实施例中，互连804可以设置为与部分806和807等间距。
尽管图8中未明确示出，但是诸如系统800的实施例可以包括与部分808、809包括在同一金属层中(且其不直接接触部分808、809中的任一个)的第三金属部分。此外，与部分806、807包括在同一铁磁层中的第三铁磁部分直接接触第三金属部分(但不是铁磁部分806、807)。例如，附加的金属互连803将铁磁部分807耦合到第三铁磁部分(且由于802与803之间的间隙而不直接接触金属互连802)。这创建了所有自旋(或大体上“所有”自旋)互连的较长的“链条”(“所有自旋”指示没有或几乎没有电到自旋和自旋到电的转换)。
图8(b)利用互连系统的实施例来形成逻辑电路。然而，图8(b)实质上比图8(a)更示意性，包括输入“B”，并且留下各种细节，以更好地聚焦于C元件800的操作。在图8(a)与8(b)之间共享8XX数字。
图8(b)包括通过互连808耦合到VA的“A”输入。VA的极性确定了可以从互连输入801供应的自旋电流881的方向。更具体而言，VA给予了通过互连802穿过磁元件806、通过过孔/互连804到地的自旋电流。自旋电流881在元件806附近最强，并且在其朝向C元件800的“C”输出横穿元件802时被消耗(即，并非所有电流都被导向地)。互连801、802由非磁材料(例如，氧化物)898分开。
图8(b)包括通过互连868耦合到VB的“B”输入。VB的极性确定了可以从互连输入861供应的自旋电流883的方向。更具体而言，VB给予了通过互连862穿过磁元件866、通过过孔/互连864到地的自旋电流。自旋电流883在元件866附近最强，并且在其朝向C元件800的“C”输出横穿元件862时被消耗(即，并非所有电流都被导向地)。互连861、862由非磁、非导电材料(例如，氧化物)897分开。同样，图8(b)实质上是示意性的，并且未必暗示所有实施例都包括位于包括A和C节点的层下方的层中的“B”输入。例如，B节点可以与包括A和C节点的那些层位于相同的层上。
图8(b)包括通过互连809耦合到Vc、并且通过互连805耦合到地的“C”输出。磁元件807是能够基于来自元件806和866的自旋电流来使自身取向成为状态“0”和“1”的自由磁体。具体而言，电流881在接近元件806和离开元件807处具有其最强的自旋取向。类似地，电流883在接近元件866和离开元件807处具有其最强的自旋取向。如果电流881和883二者都具有类似的自旋或状态(由具有相同极性的VA和VB二者诱发)，那么自旋电流尽管减小，但在元件807处或附近是加性的，并且通过STT向元件807给予其自旋。然后可以通过在809中积累的自旋电流来确定元件807的自旋特性，这就是输出。具有一个方向的自旋可以具有“0”状态，并且具有相反方向的自旋可以具有“1”状态。如果自旋电流881和883具有相反自旋，它们可以是减性的，其具有减小的力且不能翻转或改变自由铁磁体807的预先存在的取向。于是，C元件800遵循图2B的真值表。
图9是C元件900的透视图。C元件900包括与图8(b)的C元件800相同的部件(使用类似数量的系统，但具有9xx序号而非8xx序号)，但C节点现在居于A与B节点的中心。然而，在其它实施例中，C节点可以与A和/或B节点处在不同层中，可以距B节点比距A节点更近，等等。尽管如此，对这幅图并不进行解释，考虑到图9的实施例像图8的实施例那样工作，未对每个编号的元件进行解释。
尽管几个实施例包括含CoFe的固定层和自由层，但其它实施例可以包括Co、Fe、Ni、Ta、B及其组合/合金(例如，CoFeB、NiFe)等。此外，实施例可以包括隧道势垒，其具有MgO之外某种物质，例如其它氧化物。而且，尽管在一些实施例中包括诸如钉扎层404的层，其它实施例未必包括这样的层。
尽管几个实施例描绘了全都具有相同尺寸的多个纳米柱，例如分别用于图4中的输入A和B的纳米柱414、415，但在其它实施例中，未必一定是这种情况。例如，如果输入A和B距输出C不是等距离的，那么距输出C最远的纳米柱/输入可以比距输出C最近的纳米柱/输入大，以便输入A和B具有成比例的或接近相等的权重(即，使得输出C处来自输入A的自旋电流的大小等于来自输入B的自旋电流)。较大的纳米柱可能是通过比用于较接近输出C的纳米柱的固定层大的固定层来承载较大电流所必需的。较大的纳米柱及其相关固定层和开关电流可能是为与另一输入(或多个输入)和输出(或多个输出)共享的自由层的磁极性给予较大影响所必需的。此外，在其它实施例中，A或B的输入的源到A或B纳米柱的距离可以需要较大的纳米柱(例如，输入信号的源距输入纳米柱越远，纳米柱将越大)。在其它实施例中，纳米柱可以大小不一，以改变每个输入对自由层的极性方向的权重。例如，设计者可能希望输入A对自由层的极性具有不成比例的权重，与输入B相反。因此，设计者可以使纳米柱A比纳米柱B更大。如图4所示，输出纳米柱不必距逻辑门的输入纳米柱等距离间隔(即，输出纳米柱可以距一个输入纳米柱比一个或多个其它输入纳米柱更近)。在一些实施例中，甚至不使用纳米柱。此外，诸如固定层407、409、408的层(以及包括类似材料的其它层)可以在基板上方形成到相同的高度，但并非所有实施例都需要这样。例如，层407、409可以由公共层形成，而408由用于407、409的公共层上方或下方的层形成。
尽管在几个实施例中描述了2输入/1输出C元件，但其它实施例可以利用共享自由层的相同概念，虽然对于类似于C元件和C元件的变型的逻辑门已知有更多的输入和/或输出(例如，半静态C元件、具有与输出一起工作的“加”输入、“减”输入和“公共”输入的非对称C元件)。
实施例可以用于很多不同类型的系统中。例如，在一个实施例中，通信装置(例如，手机、移动计算节点、智能电话、上网本、笔记本、个人计算机、手表和相机)可以被布置为包括本文所述的各实施例。现在参考图10，示出了根据本发明的实施例的系统的方框图。多处理器系统700是点对点互连系统，并且包括经由点对点互连750耦合的第一处理器770和第二处理器780。处理器770和780中的每一个可以是多核处理器，例如，包括利用本文所述的磁体和基于自旋的存储器的嵌入式非易失性存储器。第一处理器770可以包括存储器控制器集线器(MCH)和点到点(P-P)接口。类似地，第二处理器780可以包括MCH和P-P接口。MCH可以将处理器耦合到相应存储器，即存储器732和存储器734，其可以是本地附接到相应处理器的主存储器(例如，本文所述的动态随机存取存储器(DRAM)或基于自旋的存储器)的部分。然而，处理器可以位于与本文所述的存储器相同的芯片上。第一处理器770和第二处理器780可以分别经由P-P互连耦合到芯片组790。芯片组790可以包括P-P接口。此外，芯片组790可以经由接口耦合到第一总线799。各个输入/输出(I/O)装置714可以连同总线桥718一起耦合到第一总线799，总线桥718将第一总线799耦合到第二总线798。芯片组790还可以包括本文描述的磁体和基于自旋的存储器。可以将各种装置耦合到第二总线798，例如包括键盘/鼠标722、通信装置797和数据存储单元728，例如磁盘驱动器或其它大容量存储装置(可以使用或不使用本文描述的磁体和基于自旋的存储器)，在一个实施例中，其可以包括代码730。代码可以包括在一个或多个存储器中，存储器包括存储器728、732、734、经由网络耦合到系统700的存储器等。此外，可以将音频I/O724耦合到第二总线798。
如本文使用的，处理器或控制器、芯片组或存储器可以包括意在代表现有技术中已知的各种控制逻辑中的任一种的控制逻辑，并且像这样可以很好地被实施为微处理器、微控制器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、可编程逻辑器件(PLD)、固件、软件等。在一些实施方式中，控制逻辑731、735、736等意在代表内容(例如，软件指令等)，在被执行时，其使得系统执行一种方法(例如，存取存储器)。
各实施例包括半导体基板。这样的基板可以是体半导体材料，其是晶片的一部分。在实施例中，半导体基板是体半导体材料，作为已经从晶片单一化的芯片的部分。在实施例中，半导体基板是形成于绝缘体上方的半导体材料，例如绝缘体上半导体(SOI)基板。在实施例中，半导体基板是突出结构，例如在体半导体材料上方延伸的鳍状物。
以下示例涉及其它实施例。
第一示例包括C元件，包括：包括第一固定磁层且耦合到第一接触部的第一纳米柱；包括第二固定磁层且耦合到第二接触部的第二纳米柱；以及包括第三固定磁层且耦合到第三接触部的第三纳米柱，其中(a)第一、第二和第三纳米柱全部形成于公共自由层之上，(b)第三固定磁层、隧道势垒和自由磁层形成磁隧道结(MTJ)。
第二示例包括示例1的主题，其中，第一和第二纳米柱形成于公共轴上，并且第三纳米柱形成于与公共轴正交的附加轴上。
第三示例可以包括示例1-2的主题，其中，第一和第二纳米柱中的任一个都不形成于附加轴上。
第四示例可以包括示例1-3的主题，其中，自由磁层是单片式的。
第五示例可以包括示例1-4的主题，其中，在为第一和第二纳米柱二者供应低逻辑状态电流时，自由磁层具有低逻辑状态。
第六示例可以包括示例1-5的主题，其中，在为第一和第二纳米柱二者同时供应低逻辑状态电流时，自由磁层具有低逻辑状态。
第七示例可以包括示例1-6的主题，其中，在为第一和第二纳米柱供应相反逻辑状态电流时，自由磁层保持先前被编程的逻辑状态。
第八示例可以包括示例1-7的主题，并且C元件形成于基板上，基板上形成有包括附加MTJ的磁存储器，其中，附加MTJ的固定磁层和第三固定磁层都形成于基板上方的公共层层级上。
第九示例可以包括示例1-8的主题，包括附加的纳米柱，其包括附加的接触部和附加的固定磁层；其中附加的纳米柱形成于公共自由磁层之上。
第十示例可以包括示例1-9的主题，其中，第一、第二和第三纳米柱都不包括第一、第二和第三固定磁层之外的任何其它附加的固定磁层。
第十一示例可以包括示例1-10的主题，其中，可以基于自旋转移矩(STT)效应为C元件的逻辑状态编程，并基于感测MTJ的隧穿磁致电阻(TMR)来读取逻辑状态。
第十二示例可以包括示例1-11的主题，其中，第三纳米柱包括第三固定磁层与自由磁层之间的隧道势垒层。
第十三示例可以包括逻辑门，包括：第一、第二和第三纳米柱，每个纳米柱包括固定磁层；其中(a)第一、第二和第三纳米柱中的每个纳米柱形成于公共自由磁层之上并共享公共自由磁层，并且(b)基于第一和第二纳米柱的逻辑状态确定第三纳米柱的逻辑状态。
第十四示例可以包括示例13的主题，其中，第一、第二和第三纳米柱彼此非共线。
第十五示例可以包括示例13-14的主题，其中，逻辑门包括异步逻辑。
第十六示例可以包括示例13-15的主题，包括磁隧道结(MTJ)，其中，MTJ的隧道结包括在第三纳米柱中，并且第一和第二纳米柱中的任一个中都不包括隧道结。
第十七示例可以包括示例13-16的主题，其中，在为第一和第二纳米柱都供应低逻辑状态时，自由磁层具有低逻辑状态。
第十八示例包括一种方法，包括：提供包括第一、第二和第三纳米柱的C元件，每个纳米柱包括固定磁层并耦合到接触部；其中(a)第一、第二和第三纳米柱中的每个纳米柱形成于公共自由磁层之上并共享公共自由磁层，并且(b)基于第一和第二纳米柱的逻辑状态确定第三纳米柱的逻辑状态；分别向第一和第二纳米柱提供第一和第二低逻辑信号；以及基于第一和第二低逻辑信号将第三纳米柱从高逻辑状态转换到低逻辑状态。于是，自由层的逻辑状态指定了第三纳米柱的逻辑状态(其可以用于感测自由层的逻辑状态)。
第十九示例可以包括示例18的主题，包括分别向第一和第二纳米柱同时提供第一和第二低逻辑信号。
第二十示例可以包括示例18-19的主题，包括：在分别向第一和第二纳米柱提供第一和第二低逻辑信号的5ns之内，将第三纳米柱从高逻辑状态转换成低逻辑状态。
第二十一示例包括一种设备，包括：不直接彼此接触的第一、第二和第三金属构件；直接接触第一金属构件的第一磁构件、直接接触第二金属构件的第二磁构件、以及直接接触第三金属构件的自由磁构件；以及将第一磁构件耦合到自由磁构件的第一金属互连和将第二磁构件耦合到自由磁构件的第二金属互连；其中，没有直接接触第一、第二和第三金属构件中的任一个的附加的磁构件；其中，基于第一和第二磁构件的逻辑状态确定自由磁构件的逻辑状态。
第二十二示例可以包括示例21的主题，其中，基于来自第一磁构件的自旋电流取向来确定第一磁构件的逻辑状态，并且基于来自第二磁构件的自旋电流取向来确定第二磁构件的逻辑状态。
第二十三示例可以包括示例21-22的主题，其中，第一金属互连直接接触第一磁构件和自由磁构件。
第二十四示例可以包括示例21-23的主题，其中：在第一和第二磁构件二者具有低逻辑状态时，自由磁构件具有低逻辑状态；在第一和第二磁构件二者具有低逻辑状态时，自由磁构件具有高逻辑状态；在第一和第二磁构件具有相反逻辑状态电流时，自由磁构件保持先前被编程的逻辑状态。
第二十五示例可以包括示例21-24的主题，包括在不包括固定磁层的C元件内。于是，在实施例中，元件906、966、907中的每个元件是可以翻转磁取向的自由磁体层。
已出于举例说明和描述性到目的而提供了对本发明的实施例的上述描述。它并非意在穷举或将本发明限制到所述公开的精确形式。本说明书和后附权利要求包括诸如左、右、顶部、底部、之上、之下、上层、下层、第一、第二等术语，它们仅用于描述的目的，并且不应被解释为限制性的。例如，指定相对垂直位置的术语是指这样的状况：基板或集成电路的器件侧(或有源表面)是基板的“顶”表面；基板实际上可以是任何取向，使得在标准的陆地参照系中基板的“顶”表面可以低于“底”侧，并仍然落在术语“顶部”的含义内。本文(包括在权利要求中)使用的术语“上”不指示在第二层“上”的第一层直接在第二层上并直接接触第二层，除非专门这样指出；在第一层与第一层上的第二层之间可以有第三层或其它结构。可以按照若干种位置和取向来制造、使用或运输文中描述的装置或物品的实施例。相关领域中的技术人员可以领会到，考虑到以上教导，很多修改和变化是可能的。本领域的技术人员将认识到针对图中所示各种部件的各种等效组合和置换。因此，其意在使本发明的范围不受本具体实施方式的限制而受其所附权利要求的限制。

Claims (25)

1.一种C元件，包括：
第一纳米柱，其包括第一固定磁层并且耦合到第一接触部；
第二纳米柱，其包括第二固定磁层并且耦合到第二接触部；以及
第三纳米柱，其包括第三固定磁层并且耦合到第三接触部；
其中，(a)所述第一纳米柱、所述第二纳米柱和所述第三纳米柱全部形成在公共自由磁层之上，并且(b)所述第三固定磁层和所述自由磁层形成磁隧道结(MTJ)。
2.根据权利要求1所述的C元件，其中，所述第一纳米柱和所述第二纳米柱形成在公共轴上，并且所述第三纳米柱形成在与所述公共轴正交的附加轴上。
3.根据权利要求2所述的C元件，其中，所述第一纳米柱和所述第二纳米柱都不形成在所述附加轴上。
4.根据权利要求1所述的C元件，其中，所述自由磁层是单片式的。
5.根据权利要求1所述的C元件，其中，在所述第一纳米柱和所述第二纳米柱二者被供应有低逻辑状态电流时，所述自由磁层具有低逻辑状态。
6.根据权利要求1所述的C元件，其中，在所述第一纳米柱和所述第二纳米柱二者同时被供应有低逻辑状态电流时，所述自由磁层具有低逻辑状态。
7.根据权利要求1所述的C元件，其中，在所述第一纳米柱和所述第二纳米柱被供应有相反逻辑状态电流时，所述自由磁层保持先前被编程的逻辑状态。
8.根据权利要求1所述的C元件，其形成在基板上，在所述基板上形成有包括附加MTJ的磁存储器，其中，所述附加MTJ的固定磁层和所述第三固定磁层都形成在所述基板上方的公共层层级处。
9.根据权利要求1所述的C元件，包括附加纳米柱，所述附加纳米柱包括附加接触部和附加固定磁层；其中，所述附加纳米柱形成在所述公共自由磁层之上。
10.根据权利要求1所述的C元件，其中，所述第一纳米柱、所述第二纳米柱和所述第三纳米柱都不包括除了所述第一固定磁层、所述第二固定磁层和所述第三固定磁层之外的任何其它附加固定磁层。
11.根据权利要求10所述的C元件，其中，能够基于自旋转移矩(STT)效应对所述C元件的逻辑状态进行编程，并且基于感测所述MTJ的隧穿磁致电阻(TMR)来读取所述逻辑状态。
12.根据权利要求1所述的C元件，其中，所述第三纳米柱包括位于所述第三固定磁层与所述自由磁层之间的隧道势垒层。
13.一种逻辑门，包括：
第一纳米柱、第二纳米柱和第三纳米柱，所述第一纳米柱、所述第二纳米柱和所述第三纳米柱中的每个纳米柱包括固定磁层；
其中，(a)所述第一纳米柱、所述第二纳米柱和所述第三纳米柱中的每个纳米柱形成在公共自由磁层之上并共享所述公共自由磁层，并且(b)基于所述第一纳米柱和所述第二纳米柱的逻辑状态来确定所述第三纳米柱的逻辑状态。
14.根据权利要求13所述的逻辑门，其中，所述第一纳米柱、所述第二纳米柱和所述第三纳米柱彼此非共线。
15.根据权利要求13所述的逻辑门，其中，所述逻辑门包括异步逻辑。
16.根据权利要求13所述的逻辑门，包括磁隧道结(MTJ)，其中，所述MTJ的隧道结包括在所述第三纳米柱中，并且所述第一纳米柱和所述第二纳米柱中的任一个中都不包括隧道结。
17.根据权利要求13所述的逻辑门，其中，在所述第一纳米柱和所述第二纳米柱二者被供应有低逻辑状态时，所述自由磁层具有低逻辑状态。
18.一种方法，包括：
提供包括第一纳米柱、第二纳米柱和第三纳米柱的C元件，所述第一纳米柱、所述第二纳米柱和所述第三纳米柱中的每个纳米柱包括固定磁层并耦合到接触部；其中，(a)所述第一纳米柱、所述第二纳米柱和所述第三纳米柱中的每个纳米柱形成在公共自由磁层之上并共享所述公共自由磁层，并且(b)基于所述第一纳米柱和所述第二纳米柱的逻辑状态来确定所述第三纳米柱的逻辑状态；
分别向所述第一纳米柱和所述第二纳米柱提供第一低逻辑信号和第二低逻辑信号；以及
基于所述第一低逻辑信号和所述第二低逻辑信号将所述第三纳米柱从高逻辑状态转换到低逻辑状态。
19.根据权利要求18所述的方法，包括同时分别向所述第一纳米柱和所述第二纳米柱提供所述第一低逻辑信号和所述第二低逻辑信号。
20.根据权利要求18所述的方法，包括：在分别向所述第一纳米柱和所述第二纳米柱提供所述第一低逻辑信号和所述第二低逻辑信号的5ns之内，将所述第三纳米柱从所述高逻辑状态转换到所述低逻辑状态。
21.一种设备，包括：
不直接彼此接触的第一金属构件、第二金属构件和第三金属构件；
直接接触所述第一金属构件的第一磁构件、直接接触所述第二金属构件的第二磁构件、以及直接接触所述第三金属构件的自由磁构件；以及
将所述第一磁构件耦合到所述自由磁构件的第一金属互连、以及将所述第二磁构件耦合到所述自由磁构件的第二金属互连；
其中，没有直接接触所述第一金属构件、所述第二金属构件和所述第三金属构件中的任一个的附加磁构件；
其中，基于所述第一磁构件和所述第二磁构件的逻辑状态来确定所述自由磁构件的逻辑状态。
22.根据权利要求21所述的设备，其中，基于来自所述第一磁构件的自旋电流取向来确定所述第一磁构件的所述逻辑状态，并且基于来自所述第二磁构件的自旋电流取向来确定所述第二磁构件的所述逻辑状态。
23.根据权利要求21所述的设备，其中，所述第一金属互连直接接触所述第一磁构件和所述自由磁构件。
24.根据权利要求21所述的设备，其中：
在所述第一磁构件和所述第二磁构件二者具有低逻辑状态时，所述自由磁构件具有低逻辑状态；
在所述第一磁构件和所述第二磁构件二者具有低逻辑状态时，所述自由磁构件具有高逻辑状态；并且
在所述第一磁构件和所述第二磁构件具有相反逻辑状态电流时，所述自由磁构件保持先前被编程的逻辑状态。
25.根据权利要求23所述的设备，其包括在不包括固定磁层的C元件内。
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