WO2010024126A1 - 磁気抵抗素子、論理ゲート、及び論理ゲートの動作方法 - Google Patents

磁気抵抗素子、論理ゲート、及び論理ゲートの動作方法 Download PDF

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WO2010024126A1
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logic gate
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magnetoresistive element
magnetic
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PCT/JP2009/064262
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直彦 杉林
昇 崎村
竜介 根橋
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日本電気株式会社
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Definitions

  • the present invention relates to a magnetoresistive element, a logic gate using the magnetoresistive element, and a semiconductor integrated circuit including the logic gate.
  • a typical magnetoresistive element includes a magnetization fixed layer whose magnetization direction is fixed, a magnetization free layer whose magnetization direction can be reversed, and a nonmagnetic material layer sandwiched between the magnetization fixed layer and the magnetization free layer.
  • the magnetoresistive element is called a TMR (Tunnel MagnetoResistance) element or an MTJ (Magnetic Tunnel Junction) element.
  • the resistance value of the magnetoresistive element varies depending on whether the magnetization directions of the magnetization fixed layer and the magnetization free layer are parallel or antiparallel.
  • a memory that stores data in a non-volatile manner using such a change in the resistance value of the magnetoresistive element is a magnetic random access memory (MRAM).
  • MRAM magnetic random access memory
  • FIG. 1 schematically shows a configuration of a magnetic logic element 100 described in Japanese Patent Application Laid-Open No. 2004-6775.
  • the magnetic logic element 100 includes two magnetoresistive elements 110 and 120, and the two magnetoresistive elements 110 and 120 are stacked with the intermediate portion SP interposed therebetween.
  • the first magnetoresistive element 110 has a laminated structure in which a hard magnetic part HM1, a spin transfer intermediate part NM1, and a soft magnetic part SM1 are laminated.
  • the second magnetoresistive element 120 has a laminated structure in which a hard magnetic part HM2, a spin transfer intermediate part NM2, and a soft magnetic part SM2 are laminated.
  • the hard magnetic portions HM1 and HM2 correspond to a magnetization fixed layer whose magnetization direction is fixed.
  • the soft magnetic parts SM1 and SM2 correspond to magnetization free layers whose magnetization directions are not fixed.
  • the soft magnetic parts SM1 and SM2 are provided on both sides of the intermediate part SP.
  • the magnetization directions of the soft magnetic parts SM1 and SM2 are controlled by a spin injection method.
  • the spin injection method a current in the vertical direction is passed between the soft magnetic part and the hard magnetic part through the spin transfer intermediate part, and the magnetization direction of the soft magnetic part is reversed by spin transfer due to spin-polarized electrons.
  • electrodes E1, E2, E3, and E4 are connected to the hard magnetic part HM1, the soft magnetic part SM1, the soft magnetic part SM2, and the hard magnetic part HM2, respectively.
  • the magnetization direction of the soft magnetic part SM1 of the first magnetoresistive element 110 can be controlled.
  • the magnetization direction of the soft magnetic part SM2 of the second magnetoresistive element 120 can be controlled by inputting input signals to the electrodes E3 and E4. Then, the logical value of the magnetic body logic element 100 is determined according to the relationship of the magnetization direction (parallel, antiparallel) between the soft magnetic part SM1 and the soft magnetic part SM2.
  • a magnetic logic element 100 In such a magnetic logic element 100, two types of input signals (A, B) are appropriately input to the electrodes E1 to E4. Thereby, the magnetic body logic element 100 can implement
  • Such an element is referred to as a “reconfigurable logic gate”.
  • An object of the present invention is to provide a technique capable of realizing a reconfigurable logic gate at a lower cost.
  • a logic gate in a first aspect of the present invention, includes a magnetoresistive element, a magnetization state control unit, and an output unit.
  • the magnetoresistive element has a laminated structure in which N layers (N is an integer of 3 or more) magnetic layers and N ⁇ 1 nonmagnetic layers are alternately laminated.
  • the resistance value of the magnetoresistive element changes according to the magnetization state of the N magnetic layers.
  • the magnetization state control unit sets the magnetization states of the N magnetic layers according to each of the N types of input data.
  • the output unit outputs output data that changes according to the resistance value of the magnetoresistive element.
  • a semiconductor integrated circuit including the logic gate is provided.
  • a method for operating a logic gate having a magnetoresistive element has a laminated structure in which N layers (N is an integer of 3 or more) magnetic layers and N ⁇ 1 nonmagnetic layers are alternately laminated.
  • the magnetization states of the N magnetic layers depend on N types of input data input to the logic gate.
  • the resistance value of the magnetoresistive element changes according to the magnetization state of the N magnetic layers.
  • the output data of the logic gate changes according to the resistance value of the magnetoresistive element.
  • the operation method of the logic gate includes (A) a step of inputting a part of N types of input data and setting a magnetization state of the magnetic layer corresponding to a part of the input data among the N magnetic layers. (B) inputting the rest of the N types of input data and outputting the output data.
  • a magnetoresistive element in a fourth aspect of the present invention, includes an N layer (N is an integer of 3 or more) magnetic layers and an N ⁇ 1 nonmagnetic layer. N magnetic layers and N-1 nonmagnetic layers are alternately stacked. Each of the N magnetic layers includes a first magnetization fixed region in which the magnetization direction is fixed in the first direction, a second magnetization fixed region in which the magnetization direction is fixed in a second direction opposite to the first direction, A magnetization reversal region between the first magnetization fixed region and the second magnetization fixed region. The magnetization direction of the magnetization switching region is reversed between the first direction and the second direction by domain wall movement driven by a current flowing between the first magnetization fixed region and the second magnetization fixed region.
  • a reconfigurable logic gate can be realized at a lower cost.
  • FIG. 1 is a schematic diagram showing a configuration of a magnetic logic element according to related technology.
  • FIG. 2 is a schematic diagram showing a magnetic layer used in the magnetoresistive element according to the embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing the configuration of the magnetoresistive element according to the present embodiment.
  • FIG. 4 is a cross-sectional view showing an example of the layout structure of the magnetoresistive element according to the present exemplary embodiment.
  • FIG. 5 is a top view showing another example of the layout structure of the magnetoresistive element according to the present exemplary embodiment.
  • FIG. 6 is a block diagram showing a configuration of the logic gate according to the present embodiment.
  • FIG. 7 shows an example of the output part of the logic gate according to this embodiment.
  • FIG. 8 shows an example of a logic function realized by the logic gate according to this embodiment.
  • FIG. 9 shows the correspondence between input data and output data in the case of FIG.
  • FIG. 10 shows another example of the logic function realized by the logic gate according to this embodiment.
  • FIG. 11 shows the correspondence between input data and output data in the case of FIG.
  • FIG. 12 shows still another example of the logic function realized by the logic gate according to the present embodiment.
  • FIG. 13 is a summary diagram showing a logical operation by the logic gate according to the present embodiment.
  • FIG. 14 shows still another example of the logic function realized by the logic gate according to the present embodiment.
  • FIG. 15 is a flowchart showing a method of using the logic gate according to the present embodiment.
  • FIG. 16 is a block diagram showing a modification of the magnetoresistive element and the logic gate according to the present embodiment.
  • FIG. 17 is a block diagram showing an example of the configuration of the semiconductor
  • FIG. 2 shows a magnetic layer 10 used in the magnetoresistive element according to the present embodiment.
  • the magnetization state of the magnetic layer 10 is not fixed, and the magnetization direction of at least a part of the magnetic layer 10 is variable.
  • the magnetic layer 10 has the same configuration as a magnetic recording layer (domain wall moving layer) used in a typical domain wall motion type MRAM.
  • Such a magnetic layer 10 has a domain wall DW, and it is possible to move the domain wall DW and change the magnetization state by passing a current in the in-plane direction in the magnetic layer 10.
  • the magnetic layer 10 has a first magnetization fixed region 11, a second magnetization fixed region 12, and a magnetization switching region 13.
  • the magnetization switching region 13 is sandwiched between the first magnetization fixed region 11 and the second magnetization fixed region 12.
  • the first magnetization fixed region 11 and the second magnetization fixed region 12 are provided on both sides of the magnetization switching region 13.
  • the magnetization direction of the first magnetization fixed region 11 is substantially fixed in the first direction.
  • the magnetization direction of the second magnetization fixed region 12 is substantially fixed in the second direction.
  • the first direction and the second direction are opposite to each other.
  • the magnetization direction of the magnetization switching region 13 is not fixed and can be reversed between the first direction and the second direction.
  • the magnetic layer 10 is formed of, for example, a perpendicular magnetization film having perpendicular magnetic anisotropy.
  • the magnetization direction of each region of the magnetic layer 10 is a + Z direction or a ⁇ Z direction perpendicular to the film surface.
  • the magnetic layer 10 may be formed of an in-plane magnetization film having in-plane magnetic anisotropy.
  • the magnetization direction of each region of the magnetic layer 10 is an in-plane direction orthogonal to the Z direction.
  • one magnetic layer 10 is formed of the same magnetic material.
  • the magnetic layer 10 has perpendicular magnetic anisotropy.
  • the magnetization direction of the first magnetization fixed region 11 is fixed in the ⁇ Z direction
  • the magnetization direction of the second magnetization fixed region 12 is fixed in the opposite + Z direction.
  • the magnetization direction of the magnetization switching region 13 is allowed to be the ⁇ Z direction or the + Z direction.
  • the domain wall DW is formed in the vicinity of the boundary between the first magnetization fixed region 11 and the magnetization switching region 13.
  • this magnetization state is referred to as “first magnetization state MS1”.
  • second magnetization state MS2 when the magnetization direction of the magnetization switching region 13 is the ⁇ Z direction, the domain wall DW is formed in the vicinity of the boundary between the second magnetization fixed region 12 and the magnetization switching region 13.
  • this magnetization state is referred to as “second magnetization state MS2”.
  • the magnetization state of the magnetic layer 10, that is, the magnetization direction of the magnetization switching region 13 can be changed by flowing a current in the in-plane direction.
  • a first current supply terminal 21 and a second current supply terminal 22 are provided.
  • the first current supply terminal 21 and the second current supply terminal 22 are connected to the first magnetization fixed region 11 and the second magnetization fixed region 12, respectively.
  • the first write current IW1 is passed from the second current supply terminal 22 to the first current supply terminal 21.
  • spin-polarized electrons in the ⁇ Z direction are supplied from the first magnetization fixed region 11 to the magnetization switching region 13.
  • the domain wall DW is driven by the spin transfer and moves from the first magnetization fixed region 11 side to the second magnetization fixed region 12 side.
  • the magnetization direction of the magnetization switching region 13 is reversed in the ⁇ Z direction, and the second magnetization state MS2 is obtained.
  • the second write current IW2 is caused to flow from the first current supply terminal 21 to the second current supply terminal 22.
  • spin-polarized electrons in the + Z direction are supplied from the second magnetization fixed region 12 to the magnetization switching region 13.
  • the domain wall DW is driven by the spin transfer and moves from the second magnetization fixed region 12 side to the first magnetization fixed region 11 side.
  • the magnetization direction of the magnetization switching region 13 is reversed in the + Z direction, and the first magnetization state MS1 is obtained.
  • the magnetization state of the magnetic layer 10 changes.
  • the magnetization state of the magnetic layer 10 can be set by controlling the direction of the current.
  • the magnetic layer 10 is preferably a perpendicular magnetization film having perpendicular magnetic anisotropy as in the present embodiment.
  • the current required for the domain wall movement can be reduced as the magnetic layer is made smaller and thinner, so that the element can be easily reduced in size. That is, it is possible to reduce the size of a logic gate (described later) using the magnetoresistive element according to the present embodiment.
  • the magnetoresistive element 1 is configured by using the magnetic layer 10 described above. Specifically, the magnetoresistive element 1 has a laminated structure in which N magnetic layers 10 and N ⁇ 1 nonmagnetic layers are alternately laminated. Here, N is an integer of 3 or more. In other words, in the present embodiment, three or more magnetic layers 10 are stacked via the nonmagnetic layer, whereby the magnetoresistive element 1 is formed.
  • FIG. 3 shows an example of the magnetoresistive element 1 according to the present exemplary embodiment.
  • three magnetic layers 10-1, 10-2, 10-3 and two nonmagnetic layers 31, 32 are alternately stacked.
  • the first magnetic layer 10-1 and the second magnetic layer 10-2 are laminated via the first nonmagnetic layer 31.
  • the first nonmagnetic layer 31 is sandwiched at least between the magnetization switching region 13 of the first magnetic layer 10-1 and the magnetization switching region 13 of the second magnetic layer 10-2.
  • the second magnetic layer 10-2 and the third magnetic layer 10-3 are laminated via the second nonmagnetic layer 32.
  • the second nonmagnetic layer 32 is sandwiched at least between the magnetization switching region 13 of the second magnetic layer 10-2 and the magnetization switching region 13 of the third magnetic layer 10-3.
  • Each nonmagnetic layer is a thin insulating film (tunnel barrier layer) such as an Al 2 O 3 film or an MgO film.
  • first MTJ is formed by the first nonmagnetic layer 31 and the magnetic layers 10-1 and 10-2 on both sides thereof.
  • the MTJ resistance value R1 depends on the magnetization states of the first magnetic layer 10-1 and the second magnetic layer 10-2. For example, when the first magnetic layer 10-1 and the second magnetic layer 10-2 are in the same magnetization state, that is, when the magnetization directions of the respective magnetization switching regions 13 are “parallel”, the resistance value R1 Takes a relatively small value RL. On the other hand, when the first magnetic layer 10-1 and the second magnetic layer 10-2 are in different magnetization states, that is, when the magnetization directions of the respective magnetization switching regions 13 are "antiparallel" to each other, the resistance value R1 takes a relatively large value RH.
  • the resistance value RH is larger than the resistance value RL (RH> RL).
  • one MTJ (second MTJ) is formed by the second non-magnetic layer 32 and the magnetic layers 10-2 and 10-3 on both sides thereof.
  • the MTJ resistance value R2 depends on the magnetization states of the second magnetic layer 10-2 and the third magnetic layer 10-3, and takes either a relatively small value RL or a relatively large value RH.
  • the resistance values RH and RL that can be taken by the first MTJ are preferably the same as the resistance values RH and RL that can be taken by the second MTJ. That is, it is preferable that the magnetoresistive element 1 is designed so that the magnetic properties of the first MTJ and the second MTJ are the same.
  • the magnetic layers 10-1, 10-2, and 10-3 are made of the same material and have the same film thickness.
  • the nonmagnetic layers 31 and 32 are formed of the same material and have the same film thickness.
  • the resistance value R can take three patterns of 2RL, RL + RH, and 2RH (2RL ⁇ RL + RH ⁇ 2RH).
  • the resistance value R of the magnetoresistive element 1 changes according to the magnetization states of the magnetic layers 10-1 to 10-3.
  • each magnetic layer 10 can be set by supplying a current through the first current supply terminal 21 and the second current supply terminal 22. As shown in FIG. 3, a current is supplied to the first magnetic layer 10-1 through the current supply terminals 21-1 and 22-1. A current is supplied to the second magnetic layer 10-2 through current supply terminals 21-2 and 22-2. A current is supplied to the third magnetic layer 10-3 through the current supply terminals 21-3 and 22-3.
  • FIG. 4 is a cross-sectional view showing an example of the layout structure of the magnetoresistive element 1 according to the present exemplary embodiment.
  • the current supply terminals 21 and 22 are formed in a wiring layer above the magnetoresistive element 1.
  • the first magnetic layer 10-1 is connected to current supply terminals 21-1 and 22-1 through contacts 23-1 and 24-1, respectively.
  • the second magnetic layer 10-2 is connected to current supply terminals 21-2 and 22-2 via contacts 23-2 and 24-2.
  • the third magnetic layer 10-3 is connected to current supply terminals 21-3 and 22-3 via contacts 23-3 and 24-3, respectively.
  • each magnetic layer 10 is formed to extend in the same plane direction (X direction). Further, the lengths in the X direction are different between the magnetic layers 10 so that the contacts connected to the respective magnetic layers 10 do not overlap each other. Specifically, each length of the magnetic layer 10 in the X direction becomes longer from the upper layer toward the lower layer. That is, the second magnetic layer 10-2 is formed longer on both sides than the first magnetic layer 10-1, and the third magnetic layer 10-3 is longer than the second magnetic layer 10-2. It is long on both sides.
  • FIG. 5 is a top view showing another example of the layout structure of the magnetoresistive element 1.
  • the magnetic layers 10-1 to 10-3 are formed so as to extend in different plane directions. This prevents the contacts connected to the respective magnetic layers 10 from overlapping each other. However, the magnetic layers 10-1 to 10-3 overlap each other at least at the positions of the nonmagnetic layers 31 and 32.
  • each magnetic layer 10 is not limited to a rectangle.
  • the planar shape of each magnetic layer 10 may be rhombus or U-shaped. As long as the domain wall motion can be realized, the planar shape of the magnetic layer 10 is arbitrary.
  • FIG. 6 is a block diagram showing a configuration of the logic gate 40 according to the present embodiment.
  • the logic gate 40 includes the magnetoresistive element 1, a magnetization state control unit 50, and an output unit 60.
  • N types of input data are input to the logic gate 40.
  • N 3 types of input data (A, B, C) are input.
  • the logic gate 40 performs a logical operation based on the input data and outputs the result as output data Q.
  • the input data A, B, and C are input to the magnetization state control unit 50.
  • the magnetization state control unit 50 sets the magnetization states of the magnetic layers 10-1, 10-2, and 10-3 of the magnetoresistive element 1 according to the input data A, B, and C, respectively. That is, the magnetization state control unit 50 sets the first magnetic layer 10-1 to a magnetization state corresponding to the input data A. For example, when the input data A is “1”, the magnetization state control unit 50 sets the first magnetic layer 10-1 to the first magnetization state MS1 (see FIG. 2). On the other hand, when the input data A is “0”, the magnetization state control unit 50 sets the first magnetic layer 10-1 to the second magnetization state MS2.
  • the relationship between the input data B and the magnetization state of the second magnetic layer 10-2 and the relationship between the input data C and the magnetization state of the third magnetic layer 10-3 are the same.
  • the magnetization state control unit 50 includes current supply circuits 51, 52, and 53.
  • the current supply circuit 51 is connected to current supply terminals 21-1 and 22-1 related to the first magnetic layer 10-1.
  • the current supply circuit 51 supplies a write current (IW1 or IW2) to the first magnetic layer 10-1 through the current supply terminals 21-1 and 22-1.
  • the direction of the write current is switched according to the input data A. For example, when the input data A is “1”, the current supply circuit 51 supplies the second write current IW2 to the first magnetic layer 10-1. As a result, the first magnetic layer 10-1 is set to the first magnetization state MS1 (see FIG. 2).
  • the current supply circuit 51 supplies the first write current IW1 to the first magnetic layer 10-1. As a result, the first magnetic layer 10-1 is set to the second magnetization state MS2.
  • the current supply circuit 51 supplies the first magnetic layer 10-1 with the write current whose direction is switched according to the input data A.
  • the current supply circuit 52 is connected to the current supply terminals 21-2 and 22-2 related to the second magnetic layer 10-2, and the write current (IW1 or IW2) corresponding to the input data B is supplied to the second magnetic layer 10-2.
  • the current supply circuit 53 is connected to the current supply terminals 21-3 and 22-3 related to the third magnetic layer 10-3, and writes the write current (IW1 or IW2) corresponding to the input data C to the third magnetic layer. Supply to body layer 10-3. Note that the supply time of the write current is determined in advance.
  • the magnetization state control unit 50 supplies currents according to the input data A, B, and C to thereby respectively magnetize the magnetic layers 10-1, 10-2, and 10-3. Set the state.
  • the magnetization states of the magnetic layers 10-1, 10-2, 10-3 of the magnetoresistive element 1 depend on the input data A, B, C input to the logic gate 40.
  • the resistance value R of the magnetoresistive element 1 changes according to the magnetization state of the magnetic layers 10-1, 10-2, 10-3 (see FIG. 3). Therefore, it can be said that the resistance value R of the magnetoresistive element 1 also changes depending on the input data A, B, and C.
  • the output unit 60 is connected to the magnetoresistive element 1. And the output part 60 produces
  • the resistance value R of the magnetoresistive element 1 can take 3 patterns of 2RL, RL + RH, and 2RH depending on the combination of the magnetization states of the magnetic layers 10-1 to 10-3 (2RL ⁇ RL + RH ⁇ 2RH). ). Based on the resistance value R, the output unit 60 outputs data “0” or data “1” as output data Q.
  • the output unit 60 when the resistance value R is larger than a predetermined threshold value Rth, the output unit 60 outputs one of data “0” and data “1”, and the resistance value R is smaller than the threshold value Rth. In addition, the other of data “0” and data “1” is output.
  • the threshold value Rth is set to a value between “2RL” and “RL + RH”.
  • the resistance value R is “2RL” smaller than the threshold value Rth, for example, data “0” is output as the output data Q.
  • the resistance value R is “RL + RH” or “2RH” larger than the threshold value Rth
  • data “1” is output as the output data Q.
  • FIG. 7 shows an example of a circuit configuration for realizing such an output unit 60.
  • the output unit 60 includes an inverter 61 and a resistor 62 (resistance value: Rref).
  • the resistor 62 is connected between the node 63 and the ground terminal.
  • the magnetoresistive element 1 is connected between the node 63 and a power supply terminal (power supply voltage: Vcc). That is, the magnetoresistive element 1 and the resistor 62 are connected in series between the power supply terminal and the ground terminal.
  • the resistance value R of the magnetoresistive element 1 varies depending on the input data A, B, and C.
  • the resistance value Rref of the resistor 62 is designed to an appropriate value in advance. At this time, the voltage of the node 63 is given by Vcc ⁇ Rref / (R + Rref).
  • the input terminal of the inverter 61 is connected to the node 63, and the output data Q is output from the output terminal of the inverter 61.
  • the voltage of the node 63 is applied to the gates of the PMOS transistor and NMOS transistor that constitute the inverter 61.
  • logic gate 40 can be reconfigured.
  • FIG. 8 shows an example of a logic function realized by the logic gate 40.
  • the output data Q changes depending on the input data A and B.
  • FIG. 9 shows the correspondence between input data A and B and output data Q in the case of FIG. By combining the input data A and B, four patterns P1 to P4 are obtained.
  • the logic gate 40 of this example functions as a “two-input NAND gate”.
  • FIG. 10 shows another example of the logic function realized by the logic gate 40.
  • the third magnetic layer 10-3 is fixed to the second magnetization state MS2.
  • the output data Q changes depending on the input data A and B.
  • FIG. 11 shows the correspondence between the input data A and B and the output data Q in the case of FIG. By combining the input data A and B, four patterns P5 to P8 are obtained.
  • the logic gate 40 of this example functions as a “two-input OR gate”.
  • FIG. 12 shows still another example of the logic function realized by the logic gate 40.
  • the output data Q changes depending on the input data A.
  • the correspondence between the input data A and the output data Q is the same as the patterns P1 and P2 shown in FIG. That is, the logic gate 40 of this example functions as a “NOT gate” that outputs inverted data of the input data A.
  • the patterns P1 to P4 shown in FIG. 9 and the patterns P5 to P8 shown in FIG. 11 are all 8 patterns obtained by combining the three types of input data A, B, and C.
  • FIG. 13 summarizes the eight patterns P1 to P8. As is apparent from FIG. 13, when no input data is fixed, the logic gate 40 functions as a “3-input EXOR gate”. FIG. 14 shows the logic gate 40 in that case.
  • FIG. 15 is a flowchart showing how to use the logic gate 40.
  • the logic gate 40 is changed to a NOT gate. Can be set to When the logic gate 40 is set as a 3-input EXOR gate, it is not necessary to input input data. In this way, it is possible to reconfigure the logic function of the logic gate 40 before executing the logic operation.
  • Step S20 In the second mode, the logic gate 40 performs a logic operation and outputs output data Q. At this time, the remaining input data not used for setting the logic function in the first mode is input to the logic gate 40.
  • the logic gate 40 For example, in the case of a NAND gate or an OR gate, input data A and B are input. In the case of a NOT gate, input data A is input. In the case of an EXOR gate, input data A, B, and C are input. As a result, output data Q corresponding to the logical function set in the first mode is output.
  • the present embodiment it is possible to realize four types of logic functions without changing the structure of the logic gate 40. That is, the logic function of the logic gate 40 can be reconfigured according to the purpose.
  • the logic gate 40 according to the present embodiment can realize a 3-input EXOR gate. That is, it is possible to realize a sophisticated logic function with one logic gate 40. Therefore, it is possible to improve the area efficiency and the degree of integration.
  • the three-input EXOR gate can be realized by three magnetic layers 10-1 to 10-3. Therefore, the manufacturing cost is reduced.
  • a two-input logic gate can be realized by the three magnetic layers 10-1 to 10-3.
  • at least four magnetic layers are required. According to the present embodiment, since the total number of magnetic layers can be reduced, the manufacturing cost can be reduced.
  • the configuration of the magnetoresistive element 1 according to the present exemplary embodiment is not limited to the above.
  • the magnetoresistive element 1 may include four or more magnetic layers 10.
  • FIG. 16 shows a magnetoresistive element 1 including four magnetic layers 10-1 to 10-4 and a logic gate 40 using the magnetoresistive element 1.
  • the magnetoresistive element 1 includes a fourth magnetic layer 10-4 and a third nonmagnetic layer 33 in addition to the components shown in FIG.
  • the third magnetic layer 10-3 and the fourth magnetic layer 10-4 are laminated via the third nonmagnetic layer 33.
  • the magnetization state control unit 50 includes a current supply circuit 54 in addition to the current supply circuits 51 to 53.
  • the current supply circuit 54 supplies a write current (IW1 or IW2) corresponding to the input data D to the fourth magnetic layer 10-4, thereby controlling the magnetization state of the fourth magnetic layer 10-4. Also with such a configuration, four types of logic functions can be realized similarly.
  • a four-input EXOR gate can be realized by the four magnetic layers 10-1 to 10-4. Accordingly, the area efficiency and the degree of integration are further improved.
  • the magnetoresistive element 1 according to the present embodiment can realize a multi-input logic function only by laminating the magnetic layers in the layer thickness direction, so that it is easy to improve the area efficiency and the degree of integration. Can be realized.
  • FIG. 17 shows an example of a semiconductor integrated circuit 70 on which the logic gate 40 according to the present embodiment is mounted.
  • the semiconductor integrated circuit 70 includes a plurality of logic gates 40.
  • the logic gate 40-1 performs a logical operation on the input data A, B, and C and outputs the output data Q.
  • the logic gate 40-2 performs a logical operation on the input data D, E, and F and outputs the output data W.
  • the function provided by the semiconductor integrated circuit 70 can be changed to a desired one by appropriately setting the logic function of each logic gate 40. That is, the semiconductor integrated circuit 70 can be reconfigured.
  • a circuit for that purpose is the reconfiguration control circuit 80.
  • the reconfiguration control circuit 80 receives a reconfiguration signal RECON indicating a desired function. This reconfiguration signal RECON is issued by the CPU, for example.
  • the reconfiguration control circuit 80 executes step S10 described above in response to the reconfiguration signal RECON. That is, the reconfiguration control circuit 80 changes the logic function of each logic gate 40 so that the function specified by the reconfiguration signal RECON is realized.
  • a selector 90 is disposed in front of each logic gate 40.
  • the selector 90 outputs either normal input data or reconfiguration input data output from the reconfiguration control circuit 80 to the logic gate 40 in response to the select signal SEL.
  • the selector 90 In the first mode (step S ⁇ b> 10), the selector 90 outputs the reconfiguration input data output from the reconfiguration control circuit 80 to the logic gate 40.
  • the selector 90 In the second mode (step S20), the selector 90 outputs normal input data to the logic gate 40.
  • the integration degree of the reconfigurable semiconductor integrated circuit 70 is improved by using the logic gate 40 according to the present embodiment.
  • the reconfigurable semiconductor integrated circuit 70 can be realized at low cost.

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Abstract

　本発明に係る論理ゲート４０は、磁気抵抗素子１と、磁化状態制御部５０と、出力部６０とを備える。磁気抵抗素子１は、Ｎ層（Ｎは３以上の整数）の磁性体層１０とＮ－１層の非磁性体層とが交互に積層された積層構造を有する。磁気抵抗素子１の抵抗値Ｒは、Ｎ層の磁性体層１０の磁化状態に応じて変化する。磁化状態制御部５０は、Ｎ種類の入力データのそれぞれに応じて、Ｎ層の磁性体層１０のそれぞれの磁化状態を設定する。出力部６０は、磁気抵抗素子１の抵抗値Ｒに応じて変化する出力データを出力する。

Description

磁気抵抗素子、論理ゲート、及び論理ゲートの動作方法
　本発明は、磁気抵抗素子、その磁気抵抗素子を用いた論理ゲート、及びその論理ゲートを備えた半導体集積回路に関する。
　典型的な磁気抵抗素子は、磁化方向が固定された磁化固定層と、磁化方向が反転可能な磁化自由層と、それら磁化固定層と磁化自由層に挟まれた非磁性体層により構成される。非磁性体層が薄い絶縁体層である場合、その磁気抵抗素子は、ＴＭＲ（Tunnel　MagnetoResistance）素子、あるいは、ＭＴＪ（Magnetic　Tunnel　Junction）素子と呼ばれる。磁気抵抗素子の抵抗値は、磁化固定層と磁化自由層の磁化方向が平行か反平行かによって変化する。このような磁気抵抗素子の抵抗値の変化を利用してデータを不揮発的に記憶するメモリが、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic　Random　Access　Memory）である。
　また、このような磁気抵抗素子を利用したロジックデバイスが提案されている（例えば、特開２００４－６７７５号公報、特開２００５－２３５３０７号公報、特開２００６－２４７１４号公報、特開２００８－９９２８４号公報、特表２００６－５２６９０７号公報を参照）。このうち、特開２００４－６７７５号公報には、磁気抵抗素子を利用して様々な論理機能を実現可能な論理ゲート（磁性体論理素子）が記載されている。
　図１は、特開２００４－６７７５号公報に記載されている磁性体論理素子１００の構成を概略的に示している。磁性体論理素子１００は、２つの磁気抵抗素子１１０、１２０を有し、それら２つの磁気抵抗素子１１０、１２０が中間部ＳＰを挟んで積層されている。第１の磁気抵抗素子１１０は、ハード磁性部ＨＭ１、スピントランスファ中間部ＮＭ１、及びソフト磁性部ＳＭ１が積層された積層構造を有している。一方、第２の磁気抵抗素子１２０は、ハード磁性部ＨＭ２、スピントランスファ中間部ＮＭ２、及びソフト磁性部ＳＭ２が積層された積層構造を有している。ハード磁性部ＨＭ１、ＨＭ２は、磁化方向が固定された磁化固定層に相当する。一方、ソフト磁性部ＳＭ１、ＳＭ２は、磁化方向が固定されていない磁化自由層に相当する。ソフト磁性部ＳＭ１、ＳＭ２は、中間部ＳＰを挟んで両側に設けられている。
　ソフト磁性部ＳＭ１、ＳＭ２の磁化方向は、スピン注入方式により制御される。スピン注入方式では、垂直方向の電流がスピントランスファ中間部を通してソフト磁性部とハード磁性部との間に流され、スピン偏極電子によるスピントランスファによってソフト磁性部の磁化方向が反転する。そのために、ハード磁性部ＨＭ１、ソフト磁性部ＳＭ１、ソフト磁性部ＳＭ２、及びハード磁性部ＨＭ２に、電極Ｅ１、Ｅ２、Ｅ３、及びＥ４がそれぞれ接続されている。電極Ｅ１、Ｅ２に入力信号を入力することにより、第１の磁気抵抗素子１１０のソフト磁性部ＳＭ１の磁化方向を制御することができる。同様に、電極Ｅ３、Ｅ４に入力信号を入力することにより、第２の磁気抵抗素子１２０のソフト磁性部ＳＭ２の磁化方向を制御することができる。そして、ソフト磁性部ＳＭ１とソフト磁性部ＳＭ２との間の磁化方向の関係（平行、反平行）に応じて、磁性体論理素子１００の論理値が決定される。
　このような磁性体論理素子１００において、２種類の入力信号（Ａ，Ｂ）が、適宜電極Ｅ１～Ｅ４に入力される。それにより、磁性体論理素子１００は、ＥＸＯＲ、ＥＸＮＯＲ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲといった論理機能を実現することができる。すなわち、論理機能を再構成することが可能である。このような素子は、「再構成可能な（reconfigurable）論理ゲート」と呼ばれる。
特開２００４－６７７５号公報 特開２００５－２３５３０７号公報 特開２００６－２４７１４号公報 特開２００８－９９２８４号公報 特表２００６－５２６９０７号公報
　図１で示された構成では、２入力の再構成可能な論理ゲートを実現するために４層の磁性部（ＨＭ１、ＳＭ１、ＳＭ２、ＨＭ２）を用いる必要がある。これは、ハード磁性部（ＨＭ１、ＨＭ２）を層厚方向に独立して配設しているためである。本発明の目的は、再構成可能な論理ゲートをより低コストで実現可能な技術を提供することにある。
　本発明の第１の観点において、論理ゲートが提供される。その論理ゲートは、磁気抵抗素子と、磁化状態制御部と、出力部とを備える。磁気抵抗素子は、Ｎ層（Ｎは３以上の整数）の磁性体層とＮ－１層の非磁性体層とが交互に積層された積層構造を有する。磁気抵抗素子の抵抗値は、Ｎ層の磁性体層の磁化状態に応じて変化する。磁化状態制御部は、Ｎ種類の入力データのそれぞれに応じて、Ｎ層の磁性体層のそれぞれの磁化状態を設定する。出力部は、磁気抵抗素子の抵抗値に応じて変化する出力データを出力する。
　本発明の第２の観点において、上記論理ゲートを備える半導体集積回路が提供される。
　本発明の第３の観点において、磁気抵抗素子を有する論理ゲートの動作方法が提供される。その磁気抵抗素子は、Ｎ層（Ｎは３以上の整数）の磁性体層とＮ－１層の非磁性体層とが交互に積層された積層構造を有する。Ｎ層の磁性体層のそれぞれの磁化状態は、論理ゲートに入力されるＮ種類の入力データのそれぞれに依存する。磁気抵抗素子の抵抗値は、Ｎ層の磁性体層の磁化状態に応じて変化する。論理ゲートの出力データは、磁気抵抗素子の抵抗値に応じて変化する。論理ゲートの動作方法は、（Ａ）Ｎ種類の入力データのうち一部を入力し、Ｎ層の磁性体層のうち一部の入力データに対応する磁性体層の磁化状態を設定するステップと、（Ｂ）Ｎ種類の入力データの残りを入力し、出力データを出力するステップと、を含む。
　本発明の第４の観点において、磁気抵抗素子が提供される。その磁気抵抗素子は、Ｎ層（Ｎは３以上の整数）の磁性体層と、Ｎ－１層の非磁性体層とを備える。Ｎ層の磁性体層とＮ－１層の非磁性体層は、交互に積層されている。Ｎ層の磁性体層の各々は、磁化方向が第１方向に固定された第１磁化固定領域と、磁化方向が第１方向と反対の第２方向に固定された第２磁化固定領域と、第１磁化固定領域と第２磁化固定領域との間の磁化反転領域と、を有する。磁化反転領域の磁化方向は、第１磁化固定領域と第２磁化固定領域との間を流れる電流によって駆動される磁壁移動により、第１方向と第２方向との間で反転する。
　本発明によれば、再構成可能な論理ゲートをより低コストで実現可能である。
　上記及び他の目的、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
図１は、関連技術に係る磁性体論理素子の構成を示す模式図である。 図２は、本発明の実施の形態に係る磁気抵抗素子において用いられる磁性体層を示す模式図である。 図３は、本実施の形態に係る磁気抵抗素子の構成を示す模式図である。 図４は、本実施の形態に係る磁気抵抗素子のレイアウト構造の一例を示す断面図である。 図５は、本実施の形態に係る磁気抵抗素子のレイアウト構造の他の例を示す上面図である。 図６は、本実施の形態に係る論理ゲートの構成を示すブロック図である。 図７は、本実施の形態に係る論理ゲートの出力部の一例を示している。 図８は、本実施の形態に係る論理ゲートにより実現される論理機能の一例を示している。 図９は、図８の場合の入力データと出力データとの対応関係を示している。 図１０は、本実施の形態に係る論理ゲートにより実現される論理機能の他の例を示している。 図１１は、図１０の場合の入力データと出力データとの対応関係を示している。 図１２は、本実施の形態に係る論理ゲートにより実現される論理機能の更に他の例を示している。 図１３は、本実施の形態に係る論理ゲートによる論理演算を示す要約図である。 図１４は、本実施の形態に係る論理ゲートにより実現される論理機能の更に他の例を示している。 図１５は、本実施の形態に係る論理ゲートの使用方法を示すフローチャートである。 図１６は、本実施の形態に係る磁気抵抗素子及び論理ゲートの変形例を示すブロック図である。 図１７は、本実施の形態に係る論理ゲートが搭載された半導体集積回路の構成の一例を示すブロック図である。
　添付図面を参照して、本発明の実施の形態を説明する。
　１．磁気抵抗素子
　図２は、本実施の形態に係る磁気抵抗素子において用いられる磁性体層１０を示している。本実施の形態において、磁性体層１０の磁化状態は固定されておらず、磁性体層１０の少なくとも一部の磁化方向は可変である。例えば、磁性体層１０は、典型的な磁壁移動型ＭＲＡＭで用いられる磁化記録層（磁壁移動層）と同様の構成を有する。そのような磁性体層１０は磁壁ＤＷを有しており、電流を磁性体層１０中で面内方向に流すことにより、磁壁ＤＷを移動させ、磁化状態を変化させることが可能である。
　具体的には、図２に示されるように、磁性体層１０は、第１磁化固定領域１１、第２磁化固定領域１２、及び磁化反転領域１３を有している。磁化反転領域１３は、第１磁化固定領域１１と第２磁化固定領域１２との間に挟まれている。言い換えれば、第１磁化固定領域１１と第２磁化固定領域１２が、磁化反転領域１３の両側に設けられている。第１磁化固定領域１１の磁化方向は、実質的に第１方向に固定されている。第２磁化固定領域１２の磁化方向は、実質的に第２方向に固定されている。第１方向と第２方向は、互いに反対の方向である。磁化反転領域１３の磁化方向は固定されておらず、第１方向と第２方向との間で反転可能である。
　磁性体層１０は、例えば、垂直磁気異方性を有する垂直磁化膜で形成される。その場合、磁性体層１０の各領域の磁化方向は、膜面に垂直な＋Ｚ方向あるいは－Ｚ方向となる。あるいは、磁性体層１０は、面内磁気異方性を有する面内磁化膜で形成されてもよい。その場合、磁性体層１０の各領域の磁化方向は、Ｚ方向と直交する面内方向となる。いずれの場合であっても、１つの磁性体層１０は、同じ磁性体材料で形成される。
　図２で示される例では、磁性体層１０は、垂直磁気異方性を有している。図２において、第１磁化固定領域１１の磁化方向は－Ｚ方向に固定されており、第２磁化固定領域１２の磁化方向は逆の＋Ｚ方向に固定されている。磁化反転領域１３の磁化方向は、－Ｚ方向あるいは＋Ｚ方向となることが許される。磁化反転領域１３の磁化方向が＋Ｚ方向の場合、第１磁化固定領域１１と磁化反転領域１３との間の境界近傍に、磁壁ＤＷが形成される。この磁化状態は、以下、「第１磁化状態ＭＳ１」と参照される。一方、磁化反転領域１３の磁化方向が－Ｚ方向の場合、第２磁化固定領域１２と磁化反転領域１３との間の境界近傍に、磁壁ＤＷが形成される。この磁化状態は、以下、「第２磁化状態ＭＳ２」と参照される。
　磁性体層１０の磁化状態、すなわち、磁化反転領域１３の磁化方向は、電流を面内方向に流すことにより変化させることができる。そのために、第１電流供給端子２１及び第２電流供給端子２２が設けられている。第１電流供給端子２１及び第２電流供給端子２２は、それぞれ、第１磁化固定領域１１及び第２磁化固定領域１２に接続されている。
　図２に示されるように、磁化状態をＭＳ１からＭＳ２に変化させるために、第１書き込み電流ＩＷ１が、第２電流供給端子２２から第１電流供給端子２１に流される。この場合、－Ｚ方向のスピン偏極電子が、第１磁化固定領域１１から磁化反転領域１３に供給される。スピントラスファーにより、磁壁ＤＷが駆動され、第１磁化固定領域１１側から第２磁化固定領域１２側に移動する。その結果、磁化反転領域１３の磁化方向が－Ｚ方向に反転し、第２磁化状態ＭＳ２が得られる。
　一方、磁化状態をＭＳ２からＭＳ１に変化させるために、第２書き込み電流ＩＷ２が、第１電流供給端子２１から第２電流供給端子２２に流される。この場合、＋Ｚ方向のスピン偏極電子が、第２磁化固定領域１２から磁化反転領域１３に供給される。スピントラスファーにより、磁壁ＤＷが駆動され、第２磁化固定領域１２側から第１磁化固定領域１１側に移動する。その結果、磁化反転領域１３の磁化方向が＋Ｚ方向に反転し、第１磁化状態ＭＳ１が得られる。
　このように、本実施の形態によれば、第１電流供給端子２１と第２電流供給端子２２を通して、電流が磁性体層１０に供給される。そして、第１磁化固定領域１１と第２磁化固定領域１２との間を流れる電流により、磁壁ＤＷが移動する。この電流駆動磁壁移動（Current Driven Domain Wall Motion）により、磁化反転領域１３の磁化方向が反転する、すなわち、磁性体層１０の磁化状態が変化する。第１磁化状態ＭＳ１と第２磁化状態ＭＳ２のいずれが得られるかは、その電流の方向に依存する。言い換えれば、電流の方向を制御することにより、磁性体層１０の磁化状態を設定することができる。
　なお、磁性体層１０は、本実施の形態のように垂直磁気異方性を有する垂直磁化膜であることが好ましい。垂直磁化膜の場合、磁性体層を小型化、薄層化するほど磁壁移動に要する電流を小さくすることができるため、素子を容易に小型化することができる。即ち、本実施の形態に係る磁気抵抗素子を用いる論理ゲート（後述）を小型化することが可能となる。
　本実施の形態によれば、上記の磁性体層１０を用いることにより、磁気抵抗素子１が構成される。具体的には、磁気抵抗素子１は、Ｎ層の磁性体層１０とＮ－１層の非磁性体層が交互に積層された積層構造を有する。ここで、Ｎは、３以上の整数である。すなわち、本実施の形態では、３層以上の磁性体層１０が非磁性体層を介して積層され、それにより、磁気抵抗素子１が形成される。
　図３は、本実施の形態に係る磁気抵抗素子１の一例を示している。図３の例では、３層の磁性体層１０－１、１０－２、１０－３と２層の非磁性体層３１、３２が交互に積層されている。具体的には、第１磁性体層１０－１と第２磁性体層１０－２が、第１非磁性体層３１を介して積層されている。第１非磁性体層３１は、少なくとも、第１磁性体層１０－１の磁化反転領域１３と第２磁性体層１０－２の磁化反転領域１３との間に挟まれている。また、第２磁性体層１０－２と第３磁性体層１０－３が、第２非磁性体層３２を介して積層されている。第２非磁性体層３２は、少なくとも、第２磁性体層１０－２の磁化反転領域１３と第３磁性体層１０－３の磁化反転領域１３との間に挟まれている。各非磁性体層は、例えば、Ａｌ２Ｏ３膜やＭｇＯ膜等の薄い絶縁膜（トンネルバリア層）である。
　第１非磁性体層３１とその両側の磁性体層１０－１、１０－２により、１つのＭＴＪ（第１のＭＴＪ）が形成される。そのＭＴＪの抵抗値Ｒ１は、第１磁性体層１０－１と第２磁性体層１０－２の磁化状態に依存する。例えば、第１磁性体層１０－１と第２磁性体層１０－２が同じ磁化状態にある場合、すなわち、それぞれの磁化反転領域１３の磁化方向が互いに“平行”である場合、抵抗値Ｒ１は、比較的小さい値ＲＬをとる。一方、第１磁性体層１０－１と第２磁性体層１０－２が異なる磁化状態にある場合、すなわち、それぞれの磁化反転領域１３の磁化方向が互いに“反平行”である場合、抵抗値Ｒ１は、比較的大きい値ＲＨをとる。抵抗値ＲＨは、抵抗値ＲＬより大きい（ＲＨ＞ＲＬ）。同様に、第２非磁性体層３２とその両側の磁性体層１０－２、１０－３により、１つのＭＴＪ（第２のＭＴＪ）が形成される。そのＭＴＪの抵抗値Ｒ２は、第２磁性体層１０－２と第３磁性体層１０－３の磁化状態に依存し、比較的小さい値ＲＬあるいは比較的大きい値ＲＨのいずれかをとる。
　尚、第１のＭＴＪが取り得る抵抗値ＲＨ、ＲＬは、第２のＭＴＪが取り得る抵抗値ＲＨ、ＲＬのそれぞれと同じであることが好適である。つまり、第１のＭＴＪと第２のＭＴＪの磁気特性が同じになるように、磁気抵抗素子１が設計されることが好適である。例えば、磁性体層１０－１、１０－２、及び１０－３は、同じ材料で、同じ膜厚を有するように形成される。また、非磁性体層３１、３２は、同じ材料で、同じ膜厚を有するように形成される。
　磁気抵抗素子１全体としての抵抗値Ｒ、つまり、図３における積層方向の抵抗値Ｒは、上述の抵抗値Ｒ１と抵抗値Ｒ２の和である（Ｒ＝Ｒ１＋Ｒ２）。抵抗値Ｒ１と抵抗値Ｒ２の組み合わせに依存して、抵抗値Ｒは、２ＲＬ、ＲＬ＋ＲＨ、２ＲＨの３パターンを取り得る（２ＲＬ＜ＲＬ＋ＲＨ＜２ＲＨ）。この磁気抵抗素子１の抵抗値Ｒは、磁性体層１０－１～１０－３の磁化状態に応じて変化する。
　上述の通り、各磁性体層１０の磁化状態は、第１電流供給端子２１と第２電流供給端子２２を通して電流を供給することにより設定することができる。図３に示されるように、第１磁性体層１０－１には、電流供給端子２１－１、２２－１を通して電流が供給される。第２磁性体層１０－２には、電流供給端子２１－２、２２－２を通して電流が供給される。第３磁性体層１０－３には、電流供給端子２１－３、２２－３を通して電流が供給される。
　図４は、本実施の形態に係る磁気抵抗素子１のレイアウト構造の一例を示す断面図である。電流供給端子２１、２２は、磁気抵抗素子１よりも上層の配線層に形成されている。第１磁性体層１０－１は、コンタクト２３－１、２４－１を介して、電流供給端子２１－１、２２－１のそれぞれに接続されている。第２磁性体層１０－２は、コンタクト２３－２、２４－２を介して、電流供給端子２１－２、２２－２のそれぞれに接続されている。第３磁性体層１０－３は、コンタクト２３－３、２４－３を介して、電流供給端子２１－３、２２－３のそれぞれに接続されている。
　図４で示される例において、各磁性体層１０は、同一の平面方向（Ｘ方向）に延在するように形成されている。また、それぞれの磁性体層１０につながるコンタクト同士が重ならないように、そのＸ方向の長さは磁性体層１０間で異なっている。具体的には、Ｘ方向における磁性体層１０のそれぞれの長さは、上層から下層へ向かうにつれて長くなっている。つまり、第２磁性体層１０－２は、第１磁性体層１０－１よりも両側に長く形成されており、第３磁性体層１０－３は、第２磁性体層１０－２よりも両側に長く形成されている。
　図５は、磁気抵抗素子１のレイアウト構造の他の例を示す上面図である。本例では、磁性体層１０－１～１０－３は、それぞれ異なる平面方向に延在するように形成されている。これにより、それぞれの磁性体層１０につながるコンタクト同士が重なることが防止される。但し、磁性体層１０－１～１０－３は、少なくとも非磁性体層３１、３２の位置で互いにオーバーラップしている。
　尚、各磁性体層１０の平面形状は、長方形に限られない。例えば、各磁性体層１０の平面形状は、菱型やＵ字形であってもよい。磁壁移動が実現できる限り、磁性体層１０の平面形状は任意である。
　２．論理ゲート
　本実施の形態によれば、上述の磁気抵抗素子１を利用することにより、再構成可能な論理ゲート４０が実現される。図６は、本実施の形態に係る論理ゲート４０の構成を示すブロック図である。図６に示されるように、論理ゲート４０は、磁気抵抗素子１、磁化状態制御部５０、及び出力部６０を備えている。論理ゲート４０に入力されるのは、Ｎ種類の入力データである。Ｎ＝３の場合、３種類の入力データ（Ａ，Ｂ，Ｃ）が入力される。論理ゲート４０は、それら入力データに基づいて論理演算を行い、その結果を出力データＱとして出力する。
　より詳細には、入力データＡ，Ｂ，Ｃは、磁化状態制御部５０に入力される。磁化状態制御部５０は、入力データＡ，Ｂ，Ｃのそれぞれに応じて、磁気抵抗素子１の磁性体層１０－１、１０－２、１０－３のそれぞれの磁化状態を設定する。つまり、磁化状態制御部５０は、第１磁性体層１０－１を入力データＡに応じた磁化状態に設定する。例えば、入力データＡが“１”の場合、磁化状態制御部５０は、第１磁性体層１０－１を第１磁化状態ＭＳ１（図２参照）に設定する。一方、入力データＡが“０”の場合、磁化状態制御部５０は、第１磁性体層１０－１を第２磁化状態ＭＳ２に設定する。入力データＢと第２磁性体層１０－２の磁化状態との関係、及び、入力データＣと第３磁性体層１０－３の磁化状態との関係も同様である。
　各磁性体層１０の磁化状態を設定するために、磁化状態制御部５０は、電流供給回路５１、５２、及び５３を含んでいる。
　電流供給回路５１は、第１磁性体層１０－１に関連する電流供給端子２１－１、２２－１に接続されている。この電流供給回路５１は、電流供給端子２１－１、２２－１を通して、書き込み電流（ＩＷ１あるいはＩＷ２）を第１磁性体層１０－１に供給する。その書き込み電流の方向は、入力データＡに応じて切り替わる。例えば、入力データＡが“１”の場合、電流供給回路５１は、第２書き込み電流ＩＷ２を第１磁性体層１０－１に供給する。その結果、第１磁性体層１０－１が第１磁化状態ＭＳ１（図２参照）に設定される。一方、入力データＡが“０”の場合、電流供給回路５１は、第１書き込み電流ＩＷ１を第１磁性体層１０－１に供給する。その結果、第１磁性体層１０－１が第２磁化状態ＭＳ２に設定される。このように、電流供給回路５１は、入力データＡに応じて方向が切り替わる書き込み電流を、第１磁性体層１０－１に供給する。
　電流供給回路５２、５３も同様である。電流供給回路５２は、第２磁性体層１０－２に関連する電流供給端子２１－２、２２－２に接続されており、入力データＢに応じた書き込み電流（ＩＷ１あるいはＩＷ２）を第２磁性体層１０－２に供給する。電流供給回路５３は、第３磁性体層１０－３に関連する電流供給端子２１－３、２２－３に接続されており、入力データＣに応じた書き込み電流（ＩＷ１あるいはＩＷ２）を第３磁性体層１０－３に供給する。尚、書き込み電流の供給時間は、予め決められている。
　以上に説明されたように、磁化状態制御部５０は、入力データＡ，Ｂ，Ｃに応じた電流を供給することにより、磁性体層１０－１、１０－２、１０－３のそれぞれの磁化状態を設定する。結果として、磁気抵抗素子１の磁性体層１０－１、１０－２、１０－３のそれぞれの磁化状態は、論理ゲート４０に入力される入力データＡ，Ｂ，Ｃに依存することになる。磁気抵抗素子１の抵抗値Ｒは、それら磁性体層１０－１、１０－２、１０－３の磁化状態に応じて変化する（図３参照）。従って、磁気抵抗素子１の抵抗値Ｒも、入力データＡ，Ｂ，Ｃに依存して変化すると言える。
　出力部６０は、磁気抵抗素子１に接続されている。そして、出力部６０は、磁気抵抗素子１の抵抗値Ｒに応じた出力データＱを生成し、出力する。つまり、論理ゲート４０の出力データＱは、磁気抵抗素子１の抵抗値Ｒに依存して変化する。上述の通り、磁気抵抗素子１の抵抗値Ｒは、磁性体層１０－１～１０－３のそれぞれの磁化状態の組み合わせにより、２ＲＬ、ＲＬ＋ＲＨ、２ＲＨの３パターンを取り得る（２ＲＬ＜ＲＬ＋ＲＨ＜２ＲＨ）。その抵抗値Ｒに基づいて、出力部６０は、データ“０”あるいはデータ“１”を出力データＱとして出力する。
　具体的には、出力部６０は、抵抗値Ｒが所定の閾値Ｒｔｈよりも大きい場合に、データ“０”とデータ“１”の一方を出力し、抵抗値Ｒが当該閾値Ｒｔｈよりも小さい場合に、データ“０”とデータ“１”の他方を出力する。例えば、閾値Ｒｔｈは、「２ＲＬ」と「ＲＬ＋ＲＨ」との間の値に設定される。抵抗値Ｒがその閾値Ｒｔｈよりも小さい「２ＲＬ」の場合、例えば、データ“０”が出力データＱとして出力される。一方、抵抗値Ｒがその閾値Ｒｔｈよりも大きい「ＲＬ＋ＲＨ」あるいは「２ＲＨ」の場合、データ“１”が出力データＱとして出力される。
　図７は、そのような出力部６０を実現するための回路構成の一例を示している。図７において、出力部６０は、インバータ６１と抵抗６２（抵抗値：Ｒｒｅｆ）を有している。抵抗６２は、ノード６３とグランド端子との間に接続されている。また、磁気抵抗素子１は、ノード６３と電源端子（電源電圧：Ｖｃｃ）との間に接続されている。すなわち、磁気抵抗素子１と抵抗６２は、電源端子とグランド端子との間に直列に接続されている。磁気抵抗素子１の抵抗値Ｒは、入力データＡ，Ｂ，Ｃに依存して変化する。一方、抵抗６２の抵抗値Ｒｒｅｆは、あらかじめ適切な値に設計される。このとき、ノード６３の電圧は、Ｖｃｃ×Ｒｒｅｆ／（Ｒ＋Ｒｒｅｆ）で与えられる。
　インバータ６１の入力端子はノード６３に接続されており、インバータ６１の出力端子から出力データＱが出力される。インバータ６１を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートには、上述のノード６３の電圧が印加される。抵抗６２の抵抗値Ｒｒｅｆは、インバータ６１が次のような動作を行うように設計される。すなわち、抵抗値Ｒが閾値Ｒｔｈよりも小さい「２ＲＬ」の場合、ＮＭＯＳトランジスタがＯＮし、インバータ６１はグランド電圧（Ｑ＝０）を出力する。一方、抵抗値Ｒが閾値Ｒｔｈよりも大きい「ＲＬ＋ＲＨ」あるいは「２ＲＨ」の場合、ＰＭＯＳトランジスタがＯＮし、インバータ６１は電源電圧（Ｑ＝１）を出力する。これにより、本実施の形態に係る出力部６０が実現される。
　３．論理ゲートの使用方法
　本実施の形態によれば、論理ゲート４０の論理機能を再構成可能である。
　図８は、論理ゲート４０で実現される論理機能の一例を示している。本例では、入力データＣが“１”に固定され（Ｃ＝１）、第３磁性体層１０－３が第１磁化状態ＭＳ１に固定される。この場合、出力データＱは、入力データＡ，Ｂに依存して変化する。図９は、図８の場合の入力データＡ，Ｂと出力データＱとの対応関係を示している。入力データＡ，Ｂの組み合わせにより、４つのパターンＰ１～Ｐ４が得られる。図９から明らかなように、本例の論理ゲート４０は、「２入力のＮＡＮＤゲート」として機能する。
　図１０は、論理ゲート４０で実現される論理機能の他の例を示している。本例では、入力データＣが“０”に固定され（Ｃ＝０）、第３磁性体層１０－３が第２磁化状態ＭＳ２に固定される。この場合、出力データＱは、入力データＡ，Ｂに依存して変化する。図１１は、図１０の場合の入力データＡ，Ｂと出力データＱとの対応関係を示している。入力データＡ，Ｂの組み合わせにより、４つのパターンＰ５～Ｐ８が得られる。図１１から明らかなように、本例の論理ゲート４０は、「２入力のＯＲゲート」として機能する。
　図１２は、論理ゲート４０で実現される論理機能の更に他の例を示している。本例では、入力データＢ，Ｃが“１”に固定され（Ｂ＝１、Ｃ＝１）、第２磁性体層１０－２及び第３磁性体層１０－３が共に第１磁化状態ＭＳ１に固定される。この場合、出力データＱは、入力データＡに依存して変化する。この場合の入力データＡと出力データＱとの対応関係は、図９で示されたパターンＰ１及びＰ２と同じである。すなわち、本例の論理ゲート４０は、入力データＡの反転データを出力する「ＮＯＴゲート」として機能する。
　図９で示されたパターンＰ１～Ｐ４と図１１で示されたパターンＰ５～Ｐ８が、３種類の入力データＡ，Ｂ，Ｃの組み合わせにより得られる８パターンの全てである。図１３は、その８パターンＰ１～Ｐ８を要約的に示している。図１３から明らかなように、いずれの入力データも固定されないとき、論理ゲート４０は、「３入力のＥＸＯＲゲート」として機能する。図１４は、その場合の論理ゲート４０を示している。
　このように、本実施の形態に係る論理ゲート４０は、４種類の論理機能を実現することができる。つまり、目的に応じて、論理ゲート４０の論理機能を再構成可能である。図１５は、論理ゲート４０の使用方法を示すフローチャートである。
　ステップＳ１０：
　第１モードにおいて、論理ゲート４０の論理機能が、上述の４種類のうち所望のものに設定される。このとき、入力データＡ，Ｂ，Ｃのうち少なくとも１つを論理ゲート４０に入力することにより、論理ゲート４０の論理機能を変更することができる。例えば、入力データＣ＝１を入力し、対応する第３磁性体層１０－３の磁化状態をあらかじめ設定することにより、論理ゲート４０を２入力のＮＡＮＤゲートに設定することができる。また、入力データＣ＝０を入力し、対応する第３磁性体層１０－３の磁化状態をあらかじめ設定することにより、論理ゲート４０を２入力のＯＲゲートに設定することができる。また、入力データＢ＝１、Ｃ＝１を入力し、対応する第２磁性体層１０－２及び第３磁性体層１０－３の磁化状態をあらかじめ設定することにより、論理ゲート４０をＮＯＴゲートに設定することができる。論理ゲート４０を３入力のＥＸＯＲゲートに設定する場合、特に入力データを入力する必要はない。このように、論理演算の実行前に、論理ゲート４０の論理機能を再構成することが可能である。
　ステップＳ２０：
　第２モードにおいて、論理ゲート４０は論理演算を実行し、出力データＱを出力する。このとき、第１モードにおいて論理機能の設定に用いられなかった残りの入力データが、論理ゲート４０に入力される。例えば、ＮＡＮＤゲートあるいはＯＲゲートの場合、入力データＡ，Ｂが入力される。ＮＯＴゲートの場合、入力データＡが入力される。ＥＸＯＲゲートの場合、入力データＡ，Ｂ，Ｃが入力される。これにより、第１モードで設定された論理機能に応じた出力データＱが出力される。
　以上に説明されたように、本実施の形態によれば、論理ゲート４０の構造を変えることなく、４種類の論理機能を実現することが可能である。すなわち、目的に応じて、論理ゲート４０の論理機能を再構成可能である。
　また、本実施の形態に係る論理ゲート４０は、３入力のＥＸＯＲゲートを実現することができる。すなわち、１つの論理ゲート４０で、高度な論理機能を実現することが可能である。従って、面積効率と集積度を向上させることが可能となる。また、その３入力のＥＸＯＲゲートは、３層の磁性体層１０－１～１０－３で実現可能である。従って、製造コストが低減される。
　更に、本実施の形態によれば、３層の磁性体層１０－１～１０－３で、２入力の論理ゲートを実現することができる。一方、図１で示された構成の場合、２入力の論理ゲートを実現するために、最低４層の磁性体層が必要である。本実施の形態によれば、磁性体層の総数を減らすことができるため、製造コストを削減することが可能である。
　４．変形例
　本実施の形態に係る磁気抵抗素子１の構成は、上述のものに限られない。磁気抵抗素子１は、４層以上の磁性体層１０を備えていてもよい。
　図１６は、４層の磁性体層１０－１～１０－４を備える磁気抵抗素子１と、その磁気抵抗素子１を利用した論理ゲート４０を示している。磁気抵抗素子１は、図３で示された構成要素に加えて、第４磁性体層１０－４と第３非磁性体層３３を有している。第３磁性体層１０－３と第４磁性体層１０－４が、第３非磁性体層３３を介して積層されている。また、磁化状態制御部５０は、電流供給回路５１～５３に加えて、電流供給回路５４を含んでいる。電流供給回路５４は、入力データＤに応じた書き込み電流（ＩＷ１あるいはＩＷ２）を第４磁性体層１０－４に供給し、それにより第４磁性体層１０－４の磁化状態を制御する。このような構成によっても、同様に４種類の論理機能を実現することができる。
　本変形例の場合、４層の磁性体層１０－１～１０－４で、４入力のＥＸＯＲゲートを実現することが可能である。従って、面積効率と集積度が更に向上する。このように、本実施の形態に係る磁気抵抗素子１は、磁性体層を層厚方向に積層するだけで多入力の論理機能を実現することができるため、面積効率と集積度の向上を容易に実現することができる。
　５．半導体集積回路
　本実施の形態に係る論理ゲート４０を用いて、機能を再構成可能な半導体集積回路を作成することができる。図１７は、本実施の形態に係る論理ゲート４０が搭載された半導体集積回路７０の一例を示している。半導体集積回路７０は、複数の論理ゲート４０を備えている。例えば、論理ゲート４０－１は、入力データＡ，Ｂ，Ｃの論理演算を行い、出力データＱを出力する。同様に、論理ゲート４０－２は、入力データＤ，Ｅ，Ｆの論理演算を行い、出力データＷを出力する。
　各論理ゲート４０の論理機能を適宜設定することにより、半導体集積回路７０が提供する機能を所望のものに変更することができる。つまり、半導体集積回路７０を再構成することができる。そのための回路が、再構成制御回路８０である。再構成制御回路８０は、所望の機能を示す再構成信号ＲＥＣＯＮを受け取る。この再構成信号ＲＥＣＯＮは、例えばＣＰＵによって発行される。再構成制御回路８０は、再構成信号ＲＥＣＯＮに応答して、上述のステップＳ１０を実行する。すなわち、再構成制御回路８０は、再構成信号ＲＥＣＯＮで指定される機能が実現されるように、各論理ゲート４０の論理機能を変更する。
　また、セレクタ９０が、各論理ゲート４０の前段に配置されている。セレクタ９０は、セレクト信号ＳＥＬに応じて、通常の入力データあるいは再構成制御回路８０から出力される再構成用の入力データのいずれかを、論理ゲート４０に出力する。第１モード（ステップＳ１０）において、セレクタ９０は、再構成制御回路８０から出力される再構成用の入力データを、論理ゲート４０に出力する。一方、第２モード（ステップＳ２０）において、セレクタ９０は、通常の入力データを論理ゲート４０に出力する。
　本実施の形態に係る論理ゲート４０を利用することにより、再構成可能な半導体集積回路７０の集積度が向上する。また、再構成可能な半導体集積回路７０を低コストで実現することが可能となる。
　以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
　本出願は、２００８年８月２５日に出願された日本国特許出願２００８－２１５１８４を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (17)

  1. 　Ｎ層（Ｎは３以上の整数）の磁性体層とＮ－１層の非磁性体層とが交互に積層された積層構造を有し、前記Ｎ層の磁性体層の磁化状態に応じて抵抗値が変化する磁気抵抗素子と、
    　Ｎ種類の入力データのそれぞれに応じて、前記Ｎ層の磁性体層のそれぞれの磁化状態を設定する磁化状態制御部と、
    　前記磁気抵抗素子の前記抵抗値に応じて変化する出力データを出力する出力部と
    　を備える
    　論理ゲート。
  2. 　請求の範囲１に記載の論理ゲートであって、
    　前記磁化状態制御部は、前記Ｎ種類の入力データのそれぞれに応じて方向が切り替わる電流を、前記Ｎ層の磁性体層のそれぞれに供給し、
    　前記Ｎ層の磁性体層のそれぞれの磁化状態は、前記供給される電流によって駆動される磁壁移動により変化する
    　論理ゲート。
  3. 　請求の範囲２に記載の論理ゲートであって、
    　前記Ｎ層の磁性体層の各々は、垂直磁気異方性を有する垂直磁化膜で形成される
    　論理ゲート。
  4. 　請求の範囲２又は３に記載の論理ゲートであって、
    　前記Ｎ層の磁性体層の各々は、
    　磁化方向が第１方向に固定された第１磁化固定領域と、
    　磁化方向が前記第１方向と反対の第２方向に固定された第２磁化固定領域と、
    　前記第１磁化固定領域と前記第２磁化固定領域との間の磁化反転領域と
    　を有し、
    　前記電流は、前記第１磁化固定領域と前記第２磁化固定領域との間を流れ、
    　前記磁化反転領域の磁化方向は、前記磁壁移動により、前記第１方向と前記第２方向との間で反転する
    　論理ゲート。
  5. 　請求の範囲４に記載の論理ゲートであって、
    　前記各々の磁性体層の前記第１磁化固定領域と前記第２磁化固定領域は、コンタクトを介して、第１電流供給端子と第２電流供給端子のそれぞれに接続されており、
    　前記磁化状態制御部は、前記第１電流供給端子と前記第２電流供給端子を通して、前記電流を前記各々の磁性体層に供給する
    　論理ゲート。
  6. 　請求の範囲５に記載の論理ゲートであって、
    　前記Ｎ層の磁性体層は、同一の平面方向に延在するように形成されており、
    　前記同一の平面方向における前記Ｎ層の磁性体層のそれぞれの長さは、上層から下層へ向かうにつれて長くなる
    　論理ゲート。
  7. 　請求の範囲５に記載の論理ゲートであって、
    　前記Ｎ層の磁性体層は、それぞれ異なる平面方向に延在するように形成されている
    　論理ゲート。
  8. 　請求の範囲１乃至７のいずれか一項に記載の論理ゲートであって、
    　前記出力部は、前記抵抗値が閾値よりも大きい場合に、データ０とデータ１の一方を前記出力データとして出力し、前記抵抗値が前記閾値よりも小さい場合に、データ０とデータ１の他方を前記出力データとして出力する
    　論理ゲート。
  9. 　請求の範囲１乃至８のいずれか一項に記載の論理ゲートであって、
    　前記Ｎ種類の入力データのうち少なくとも１つは固定されている
    　論理ゲート。
  10. 　請求の範囲１乃至８のいずれか一項に記載の論理ゲートであって、
    　前記Ｎ種類の入力データのうち一部が前記磁化状態制御部に入力された後、前記Ｎ種類の入力データの残りが前記磁化状態制御部に入力される
    　論理ゲート。
  11. 　請求の範囲１乃至１０のいずれか一項に記載の論理ゲートを備える半導体集積回路。
  12. 　磁気抵抗素子を有する論理ゲートの動作方法であって、
    　前記磁気抵抗素子は、Ｎ層（Ｎは３以上の整数）の磁性体層とＮ－１層の非磁性体層とが交互に積層された積層構造を有し、
    　前記Ｎ層の磁性体層のそれぞれの磁化状態は、前記論理ゲートに入力されるＮ種類の入力データのそれぞれに依存しており、
    　前記磁気抵抗素子の抵抗値は、前記Ｎ層の磁性体層の磁化状態に応じて変化し、
    　前記論理ゲートの出力データは、前記磁気抵抗素子の前記抵抗値に応じて変化し、
    　前記動作方法は、
    　前記Ｎ種類の入力データのうち一部を入力し、前記Ｎ層の磁性体層のうち前記一部の入力データに対応する磁性体層の磁化状態を設定するステップと、
    　前記Ｎ種類の入力データの残りを入力し、前記出力データを出力するステップと
    　を含む
    　論理ゲートの動作方法。
  13. 　Ｎ層（Ｎは３以上の整数）の磁性体層と、
    　Ｎ－１層の非磁性体層と
    　を備え、
    　前記Ｎ層の磁性体層と前記Ｎ－１層の非磁性体層は、交互に積層されており、
    　前記Ｎ層の磁性体層の各々は、
    　磁化方向が第１方向に固定された第１磁化固定領域と、
    　磁化方向が前記第１方向と反対の第２方向に固定された第２磁化固定領域と、
    　前記第１磁化固定領域と前記第２磁化固定領域との間の磁化反転領域と
    　を有し、
    　前記磁化反転領域の磁化方向は、前記第１磁化固定領域と前記第２磁化固定領域との間を流れる電流によって駆動される磁壁移動により、前記第１方向と前記第２方向との間で反転する
    　磁気抵抗素子。
  14. 　請求の範囲１３に記載の磁気抵抗素子であって、
    　前記Ｎ層の磁性体層の各々は、垂直磁気異方性を有する垂直磁化膜で形成される
    　磁気抵抗素子。
  15. 　請求の範囲１３または１４に記載の磁気抵抗素子であって、
    　前記各々の磁性体層の前記第１磁化固定領域と前記第２磁化固定領域は、コンタクトを介して、第１電流供給端子と第２電流供給端子のそれぞれに接続されており、
    　前記電流は、前記第１電流供給端子と前記第２電流供給端子を通して、前記各々の磁性体層に供給される
    　磁気抵抗素子。
  16. 　請求の範囲１５に記載の磁気抵抗素子であって、
    　前記Ｎ層の磁性体層は、同一の平面方向に延在するように形成されており、
    　前記同一の平面方向における前記Ｎ層の磁性体層のそれぞれの長さは、上層から下層へ向かうにつれて長くなる
    　磁気抵抗素子。
  17. 　請求の範囲１５に記載の磁気抵抗素子であって、
    　前記Ｎ層の磁性体層は、それぞれ異なる平面方向に延在するように形成されている
    　磁気抵抗素子。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012093701A1 (ja) * 2011-01-06 2012-07-12 日本電気株式会社 不揮発論理演算デバイス
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400066B1 (en) 2010-08-01 2013-03-19 Lawrence T. Pileggi Magnetic logic circuits and systems incorporating same
US8476925B2 (en) 2010-08-01 2013-07-02 Jian-Gang (Jimmy) Zhu Magnetic switching cells and methods of making and operating same
US8552759B2 (en) * 2011-02-21 2013-10-08 Northwestern University Programmable logic based on a magnetic diode and applications of same
US9208845B2 (en) * 2011-11-15 2015-12-08 Massachusetts Instiute Of Technology Low energy magnetic domain wall logic device
US9712171B2 (en) * 2013-09-11 2017-07-18 Intel Corporation Clocked all-spin logic circuit
CN105493292B (zh) 2013-09-30 2019-09-06 英特尔公司 自旋电子逻辑元件
EP3016287B1 (en) * 2014-11-03 2017-04-26 IMEC vzw A spin torque majority gate device
US9773539B2 (en) 2015-09-10 2017-09-26 Toshiba Memory Corporation Logical operation circuit and memory device
KR102582672B1 (ko) 2016-11-01 2023-09-25 삼성전자주식회사 자기 터널 접합 소자를 포함하는 논리 회로
WO2021091484A1 (en) * 2019-11-05 2021-05-14 Nanyang Technological University Magnetic logic device, circuit having magnetic logic devices, and methods for controlling the magnetic logic device and the circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238924A (ja) * 1998-02-20 1999-08-31 Toshiba Corp スピン依存伝導素子とそれを用いた電子部品および磁気部品
JP2004179219A (ja) * 2002-11-25 2004-06-24 Matsushita Electric Ind Co Ltd 磁気デバイスおよびこれを用いた磁気メモリ
JP2004281548A (ja) * 2003-03-13 2004-10-07 Japan Science & Technology Agency 強磁性単電子素子とこれを用いた記憶素子

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09212829A (ja) * 1996-02-07 1997-08-15 Hitachi Ltd 磁気抵抗効果素子と、それを用いた磁気記録再生装置
US6034887A (en) * 1998-08-05 2000-03-07 International Business Machines Corporation Non-volatile magnetic memory cell and devices
DE10255857B3 (de) * 2002-11-29 2004-07-15 Forschungsverbund Berlin E.V. Magnetische Logikeinrichtung
US7110287B2 (en) * 2004-02-13 2006-09-19 Grandis, Inc. Method and system for providing heat assisted switching of a magnetic element utilizing spin transfer
US7057921B2 (en) * 2004-05-11 2006-06-06 Grandis, Inc. Spin barrier enhanced dual magnetoresistance effect element and magnetic memory using the same
KR100612884B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 자기 논리 소자와 그 제조 및 동작 방법
US7379321B2 (en) * 2005-02-04 2008-05-27 Hitachi Global Storage Technologies Netherlands B.V. Memory cell and programmable logic having ferromagnetic structures exhibiting the extraordinary hall effect
JP4599259B2 (ja) * 2005-09-20 2010-12-15 株式会社東芝 磁気素子及びこれを用いた磁気信号処理装置
US7397277B2 (en) * 2005-10-17 2008-07-08 Northern Lights Semiconductor Corp. Magnetic transistor circuit with the EXOR function
JP2008109118A (ja) * 2006-09-29 2008-05-08 Toshiba Corp 磁気抵抗効果素子およびそれを用いた磁気ランダムアクセスメモリ
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
US7728622B2 (en) * 2007-03-29 2010-06-01 Qualcomm Incorporated Software programmable logic using spin transfer torque magnetoresistive random access memory
US7486551B1 (en) * 2007-04-03 2009-02-03 Grandis, Inc. Method and system for providing domain wall assisted switching of magnetic elements and magnetic memories using such magnetic elements
US8039913B2 (en) * 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8503222B2 (en) * 2009-01-27 2013-08-06 Nec Corporation Non-volatile logic circuit
US8058906B2 (en) * 2009-06-16 2011-11-15 The University Of Notre Dame Du Lac Non-majority MQCA magnetic logic gates and arrays based on misaligned magnetic islands
US8476925B2 (en) * 2010-08-01 2013-07-02 Jian-Gang (Jimmy) Zhu Magnetic switching cells and methods of making and operating same
US9006704B2 (en) * 2011-02-11 2015-04-14 Headway Technologies, Inc. Magnetic element with improved out-of-plane anisotropy for spintronic applications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238924A (ja) * 1998-02-20 1999-08-31 Toshiba Corp スピン依存伝導素子とそれを用いた電子部品および磁気部品
JP2004179219A (ja) * 2002-11-25 2004-06-24 Matsushita Electric Ind Co Ltd 磁気デバイスおよびこれを用いた磁気メモリ
JP2004281548A (ja) * 2003-03-13 2004-10-07 Japan Science & Technology Agency 強磁性単電子素子とこれを用いた記憶素子

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
WO2012093701A1 (ja) * 2011-01-06 2012-07-12 日本電気株式会社 不揮発論理演算デバイス
US9083336B2 (en) 2011-01-06 2015-07-14 Nec Corporation Non-volatile logic operation device
JP5874647B2 (ja) * 2011-01-06 2016-03-02 日本電気株式会社 不揮発論理演算デバイス
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates

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