JP2016066634A - 磁気論理素子、磁気論理回路、磁気メモリ - Google Patents

磁気論理素子、磁気論理回路、磁気メモリ Download PDF

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Abstract

【課題】磁気論理素子を用いた論理回路の改善が課題になっていた。【解決手段】実施形態の磁気論理素子は、第１の導電性細線と、第２の導電性細線と、前記第１の導電性細線と前記第２の導電性細線を電気的に接続する第３の導電性細線と、を備える。前記第１の導電性細線、前記第２の導電性細線、前記第３の導電性細線は金属磁性体層を挟んで第１の非磁性金属層と第２の非磁性金属層を備える積層体を共通に備える。【選択図】 図１

Description

本発明の実施形態は磁気論理素子、磁気論理回路、磁気メモリに関する。
半導体集積回路（ＬＳＩ）の情報処理能力は持続的に向上している。しかし、情報処理能力の向上に伴い、消費電力が増大しつつあり、消費電力の低減が要求されている。
消費電力低減の１つの解として、ＬＳＩに、電力を供給されなくても情報を保持できる磁気抵抗素子を組み込んだ磁気論理素子を用い、消費電力を低減する技術が提案されている。
しかし、磁気論理素子を用いた論理回路のさらなる改善が求められていた。
Science 2005, Vol. 309, No. 5741, pp. 1688-1692 Nature Materials 2013, Vol.12, pp. 299-303 L. Liu, R. A. Buhrman, and D. C. Ralph: arXiv:1111.3702 "Review and Analysis of Measurements of the Spin Hall Effect in Platinum"
磁気論理素子を用いた論理回路の改善が課題になっていた。
実施形態の磁気論理素子は、第１の導電性細線と、第２の導電性細線と、前記第１の導電性細線と前記第２の導電性細線を電気的に接続する第３の導電性細線と、を備える。
前記第１の導電性細線、前記第２の導電性細線、前記第３の導電性細線は金属磁性体層を挟んで第１の非磁性金属層と第２の非磁性金属層を備える積層体を共通に備える。
第１の実施形態に係わる磁気論理素子の構成を示す図。 第２の実施形態に係わる磁気論理素子の構成を示す図。 この実施形態の磁気論理素子に係り、スピンホール効果により非磁性金属層中に生じるスピン流の膜厚依存性について説明する図。 第１の実施形態に係わる磁気論理素子の架橋部に電子流を流した場合の磁壁の動きを説明する図。 第２の実施形態に係わる磁気論理素子の架橋部に電子流を流した場合の磁壁の動きを説明する図。 第１の実施形態に係わる磁気論理素子の論理ゲート動作を説明する図。 第２の実施形態に係わる磁気論理素子の論理ゲート動作を説明する図。 第１の実施形態の磁気論理素子に磁気カップルを適用させたＯＲゲートの構成例を示す図。 実施形態の磁気論理素子に静磁的なカップリングを用い、出力を伝達する第２の例を説明する図。 実施形態の磁気論理素子に静磁的なカップリングを用い、出力を伝達する第３の例を説明する図。 第１の実施形態の磁気論理素子（Ａ−ｓｙｍｍｅｔｒｙ）に磁気カップルを適用させたＡＮＤゲートの構成例を示す図。 第１の実施形態の磁気論理素子（Ａ−ｓｙｍｍｅｔｒｙ）に磁気カップルを適用させたＯＲゲートの構成例を示す図。 ＸＯＲゲートの一般的な構成例を示す図。 実施形態に係る磁気論理素子を用いて半加算器の和を求める構成例を示す図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子を用いた半加算器の和を求める動作を説明する図。 実施形態に係る磁気論理素子に電子流を印加するタイミングを示すタイミングチャート。 実施形態に係る磁気論理素子を用いたメモリの構成を示す図。 実施形態に係る半加算器の和を求める構成と導電性細線を組み合わせた例を説明する図。 実施形態に係る半加算器の和を求める構成と導電性細線を組み合わせた例の動作を説明するタイムチャート。
この発明は、導電性細線内の磁区および磁壁を用いた磁気論理素子、磁気論理回路、磁気メモリに関する。この発明の実施形態においては、は磁気論理素子を磁性体で構成する。
この発明の実施形態においては、演算・処理の対象となる情報は導電性細線上の磁区および磁壁によって表現される。
この発明の実施形態は、ＬＳＩと同様に、電流・電圧を情報処理動作の駆動力としている。
以下、図面を参照し、実施の形態を説明する。
図１は、第１の実施形態に係わる磁気論理素子の構成を示す図である。
この実施形態の磁気論理素子は、図１（ｂ）に示すように、第１の導電性細線１１と、第２の導電性細線１３と、第１の導電性細線１１の側部と第２の導電性細線１３の側部を電気的に接続する第３の導電性細線１２と、を備えている。
ここでは、第１の導電性細線１１と第２の導電性細線１３はＹ軸方向にその長手方向が沿っており、第３の導電性細線１２はＸ軸方向にその長手方向が沿っている。
また、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２は金属磁性体層２２を挟んで第１の非磁性金属層２３と第２の非磁性金属層（２１、２１ａ）を備える積層体を共通に備えている。
図１（ａ）は第１の導電性細線１１をＡ−Ａ´で、第２の導電性細線１３をＢ−Ｂ´で切断した断面図を示している。
図１（ａ）に示すように、第１の導電性細線１１および第２の導電性細線１３は金属磁性体層２２を挟んで第１の非磁性金属層２１と第２の非磁性金属層２３を備える積層体を備えている。
また、図１（ｃ）は第３の導電性細線１２をＣ−Ｃ´で切断した断面図を示している。
図１（ｃ）に示すように、第３の導電性細線１２は金属磁性体層２２を挟んで第１の非磁性金属層２１ａと第２の非磁性金属層２３を備える積層体を備えている。
また、第３の導電性細線１２の第１の非磁性金属層２１ａの膜の厚さ（膜厚）は第２の非磁性金属層２３の膜厚とは異なっている。この例では、第２の非磁性金属層２３の膜厚を第１の非磁性金属層２１ａの膜厚より厚くしている。
すなわち、Ｚ軸方向に上側の非磁性金属層２３の膜厚を厚く、下側の非磁性金属層２１ａの膜厚を薄くしている。この型をここでは、Ａ−ｓｙｍｍｅｔｒｙ型と呼ぶ。
また、この第３の導電性細線１２はその長手方向（Ｙ軸方向）の側部において他の部分より幅が小さいくびれ部１２ａを備えている。
また、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２はそれぞれの第１の非磁性金属層（２１、２１ａ）、金属磁性体層（２２）、第２の非磁性金属層（２３）が共通の膜として構成された積層体になっている。
そして、第１の非磁性金属層（２１、２１ａ）、金属磁性体層（２２）、第２の非磁性金属層（２３）は、共通の膜により、電気的にも接続されている。
また、この実施形態では、第１の導電性細線１１と第２の導電性細線１３は、それぞれの非磁性金属層２１と非磁性金属層２３が、実質的に同じ金属構成、同じ膜厚となるように構成する。
これに対して、第３の導電性細線１２は、図１（ｃ）に示すように、特にくびれ部１２ａにおいて、非磁性金属層２１ａと非磁性金属層２３の膜厚が異なるようにしている。ここでは、下側の非磁性金属層２１ａの膜厚を上側の非磁性金属層２３の膜厚よりも薄くしている。
図１（ｂ）に示すように、このくびれ部１２ａは第１の導電性細線１１と第２の導電性細線１３の間で、第３の導電性細線１２に設けられる。
このくびれ部１２ａのくびれ形状は、第１の導電性細線１１と第２の導電性細線１３の磁化配置を実現するために設けられる。
第３の導電性細線１２の磁化は、第３の導電性細線１２の側部の幅の大きさが他の部分より小さくなったくびれ形状のくびれ部１２ａが設けられることにより、くびれ部１２ａの最も細い部分（Ｃ−Ｃ´）を境界に分けられる。
すなわち、Ｃ−Ｃ´を挟み、第１の導電性細線１１側に位置する部分の第３の導電性細線１２の磁化は第１の導電性細線１１の磁化方向と同じ方向（平行）になる。また、Ｃ−Ｃ´を挟み、第２の導電性細線１３側に位置する部分の第３の導電性細線１２の磁化は第２の導電性細線１３の磁化方向と同じ方向（平行）になる。
これは、磁壁の一般的な性質、すなわち、断面積が小さくなる所へ磁壁が移動するという性質から生じる現象である。
この実施形態においては、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２の金属磁性体層２２は、強磁性体、フェリ磁性体、又は人工格子で構成される。
ここで、上記強磁性体として、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びロジウム（Ｒｈ）から選択される少なくとも１つの元素との合金を用いることができる。
また、上記強磁性体として、例えば、ＣｏＰｔ、ＮｉＦｅ、ＣｏＣｒＰｔ等も用いることができる。なお、上記強磁性体の特性は、組成の変更、熱処理等によって変化させることができる。
また、上記フェリ磁性体として、ＴｂＦｅＣｏ及びＧｄＦｅＣｏ等の希土類と遷移金属のアモルファス合金を用いることができる。
これらの材料は、スパッタ装置で、薄膜として作製条件を選んで堆積すると、磁化がＺ軸方向（積層方向）に向きやすくなる傾向がある。このため、金属磁性体層の磁化方向をＺ軸方向に向けたい場合に用いることができる。
また、人工格子として、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄ、又はＣｏ／Ｎｉを用いることができる。これらを用いることで、金属磁性体層の磁化方向をＺ軸方向に向けることができる。
これらは、最密六方構造の＜０００１＞配向、又は面心立方構造の＜１１１＞配向を有しやすい。
また、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２の非磁性金属層２１、２１ａ、２３は、導電性材料によって構成される。
ここで、導電性材料は、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びロジウム（Ｒｈ）から選択される少なくとも１つの元素、またはこれらの元素のから構成される合金を、非磁性金属層の構成材料として用いることができる。
図２は、第２の実施形態に係わる磁気論理素子の構成を示す図である。
上記と同一の構成については同一の符号を付け、説明を省略する。
この実施形態の磁気論理素子においても、図２（ｂ）に示すように、第１の導電性細線１１と、第２の導電性細線１３と、第１の導電性細線１１の側部と第２の導電性細線１３の側部を電気的に接続する第３の導電性細線１２と、を備えている。
ここでも、第１の導電性細線１１と第２の導電性細線１３はＹ軸方向にその長手方向が沿っており、第３の導電性細線１２はＸ軸方向にその長手方向が沿っている。
また、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２は金属磁性体層２２を挟んで第１の非磁性金属層２３と第２の非磁性金属層（２１、２１ａ）を備える積層体を共通に備えている。
図２（ａ）は図１（ａ）と同様に、第１の導電性細線１１をＡ−Ａ´で、第２の導電性細線１３をＢ−Ｂ´で切断した断面図を示している。
図２（ｃ）は第３の導電性細線１２をＣ−Ｃ´で切断した断面図を示している。
図２（ｃ）に示すように、第３の導電性細線１２は金属磁性体層２２を挟んで第１の非磁性金属層２１と第２の非磁性金属層２３ａを備える積層体を備えている。
ここでも、第３の導電性細線１２の第１の非磁性金属層２１の膜厚は第２の非磁性金属層２３ａの膜厚とは異なっている。
しかし、この例では、第２の非磁性金属層２３ａの膜厚を第１の非磁性金属層２１の膜厚より薄くしており、膜厚の関係が上記例とは逆になっている。
すなわち、Ｚ軸方向に上側の非磁性金属層２３ａの膜厚を薄く、下側の非磁性金属層２１の膜厚を厚くしている。この型をここでは、Ｂ−ｓｙｍｍｅｔｒｙ型と呼ぶ。
また、この第３の導電性細線１２はその長手方向（Ｙ軸方向）の側部において他の部分より幅が小さいくびれ部１２ａを備えている。
また、第１の導電性細線１１、第２の導電性細線１３、第３の導電性細線１２はそれぞれの第１の非磁性金属層（２１、２１ａ）、金属磁性体層（２２）、第２の非磁性金属層（２３）が共通の膜として構成された積層体になっている。
そして、第１の非磁性金属層（２１、２１ａ）、金属磁性体層（２２）、第２の非磁性金属層（２３）は、共通の膜により、電気的にも接続されている。
また、この実施形態では、第１の導電性細線１１と第２の導電性細線１３は、それぞれの非磁性金属層２１と非磁性金属層２３が、実質的に同じ金属構成、同じ膜厚となるように構成する。
これに対して、第３の導電性細線１２は、図２（ｃ）に示すように、特にくびれ部１２ａにおいて、非磁性金属層２１と非磁性金属層２３ａの膜厚が異なるようにしている。ここでは、下側の非磁性金属層２１の膜厚を上側の非磁性金属層２３ａの膜厚よりも厚くしている。
図２（ｂ）に示すように、このくびれ部１２ａは第１の導電性細線１１と第２の導電性細線１３の間で、第３の導電性細線１２に設けられる。
ここで、図３を用いて、スピンホール効果により非磁性金属層中に生じるスピン流の膜厚依存性について説明する。図３はこの実施形態の磁気論理素子に係り、スピンホール効果により非磁性金属層中に生じるスピン流の膜厚依存性について説明する図である。
ＰｔやＰｄのようにスピン軌道相互作用が大きい元素から構成される金属層に電流を流すと、電子の散乱される方向にスピン依存性が顕著に表れ、スピン流が電流方向と直交方向に生じる。
図３（ａ）に電流とスピン流、そしてスピン流によって生じるスピン偏極の向きの関係を図示する。図３（ａ）にあるように電流を非磁性金属層内左側から右側へ向けて流した場合、誘起されるスピン流は
Figure 2016066634
であらわされる向きに流れる。
この時、図示しているように、層も厚さｄで有限である場合は、スピン流の大きさは層厚ｄとスピン拡散長Ｌｓの比を変数とした関数1-sech(d/Ｌｓ)に比例する（非特許文献３）。
この関数は層厚ｄがＬｓに比べて十分大きい場合Ｊｓの値は一定だが、Ｌｓと同程度もしくは小さい場合にはｄが小さくなるとともにＪｓも小さくなることを意味している。
よって図３（ｂ）にあるように、下部非磁性金属層３１／金属磁性層３２／上部非磁性金属層３３という３層構造において、上部非磁性金属層３３と下部非磁性金属層３１がほぼ同じ膜厚である場合、図に示すように電流（Current Ｊｑ）を流すと、下部非磁性金属層３１から金属磁性層３２にスピン流が流れ込んでも、金属磁性層３２から上部非磁性金属層３３へ同等のスピン流が流れ出ることになり、金属磁性層３２へのスピンホール効果誘起スピン流の影響はほとんどない。
なお、スピン流の定義から、上記で説明した様子は上部非磁性金属層３３と下部非磁性金属層３１からそれぞれ向きが正反対のスピンが同程度注入されるため、結果、相殺されるというように言い換えてもよい。
一方、図３(c)と図３(d)に示されように、上部非磁性金属層３３と下部非磁性金属層３１とでスピン拡散長程度の範囲にある膜厚が異なる場合は、膜厚が厚い層で生じるスピン流による金属磁性層３２への影響が支配的になる。
すなわち、図３(c)の場合は下向きスピンが金属磁性層３３に輸送され、図３(d)の場合は上向きスピンが金属磁性層３３に輸送される。
この違いにより、磁壁に働くトルクは図３(c)と図３（ｄ）とで逆向きになる。 これら第１の実施形態の磁気論理素子（図１）と第２の実施形態の磁気論理素子（図２）は、後に図６および図７を用いて説明するように、単独でもＡＮＤ論理ゲートもしくはＯＲ論理ゲートとして機能する。
ここで、この実施形態に係る論理ゲートを説明する。
図４は図１に示す第１の実施形態（Ａ−ｓｙｍｍｅｔｒｙ型）に係わる磁気論理素子のくびれ部１２ａを含む導電性細線１２に電子流を流した場合の磁壁の動きを説明する図である。
この実施形態では、図１（ｂ）と同様に、導電性細線１１、導電性細線１３およびくびれ部１２ａの磁気容易軸（磁化され易い結晶方位）はＺ軸方向に平行である。これは、２つの非磁性金属層２１、２３および金属磁性体層２２が積層されている方向（Ｚ軸方向）と同じである。
この実施形態の説明においては、図に示すドットの濃淡によって磁区の磁化方向を示している。
図４の説明では、淡く表示したドットは紙面より視点方向へ向いた磁化（Ｚ軸方向に上向きの磁化）を表している。濃く表示したドットは逆向きの磁化（Ｚ軸方向に下向きの磁化）を表している。
また、ここでは、電流は電子流で書き換えて説明を行う。
また、以下の動作を行う際に、磁壁の構造を均一化すると磁壁の動きが安定する。このため、図４に示すように、静磁場ＨａｐｐをＸ軸に沿って、紙面右より左方向へ印加してもよい。
また、特に図示しないが、この実施形態の磁気論理素子において、導電性細線１１、導電性細線１３、くびれ部１２ａに磁場を印加する磁場印加部を設けてもよい。
また、これも特に図示しないが、磁場の向きを上記静磁場Ｈａｐｐと反対に（紙面左より右方向へ印加）しても磁壁の動きは安定する。この場合は、電子流と磁壁の移動方向との関係が逆転する。
また、ここで、上記実施形態とは異なり、導電性細線１１、導電性細線１３を、非磁性体金属を備えない金属磁性体層で構成した場合を考察する。
上記のような、非磁性体金属を備えない金属磁性体層で構成された導電性細線に電子流を流すと、電子流に押されるように、磁壁が電子流と同じ方向へ移動する。これはスピン偏極した電子流が磁壁を構成する磁気モーメントにトルクを与えた結果と考えられている。
この場合、磁壁が動く方向は、磁壁を挟む磁区の磁化の方向や磁場の印加などには影響を受けないことが知られている。
これに対し、上記第１の実施形態の磁気論理素子（図１）に構成したくびれ部１２ａのように、金属磁性体層２２が２つの非磁性金属層２１ａ、２３で挟まれ、一方（ここでは非磁性金属層２３）が他方（非磁性金属層２１ａ）より厚い場合には、上記とは異なる状況が生じる。
すなわち、第１の実施形態の磁気論理素子（図１）のくびれ部１２ａに電子流を流すと、電子流は金属磁性体層２２だけではなく、非磁性金属層２１ａ、２３にも流れる。
ここで、非磁性金属層２１ａ、２３が白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びロジウム（Ｒｈ）などの元素で構成されている場合には、非磁性金属層２１ａ、２３を流れる電子流（伝導電子）は、これらの元素由来の大きなスピン−軌道相互作用を感じる。
その結果、スピンホール効果（ＳＨＥ）と呼ばれるスピン偏極分布が、非磁性金属層２１ａ、２３に発生する。
ＳＨＥとは非磁性体の金属や半導体に電流を流すと、電流と垂直の方向に電子スピンの流れ（磁気の流れ）が発生する現象である。電子には電荷とスピンという二つの性質があり、スピンには上向きと下向きの２つの状態がある。
非磁性体に電流を流すと、上向きスピン電子と下向きスピン電子が、それぞれ電流と直交する方向の両端に分かれて蓄積する結果、スピン流が生じる。このように、ＳＨＥを利用することで、電流によってスピン流を発生させ磁化を制御できるようになる。
そして、この実施形態においては、非磁性金属層２１ａ、２３が金属磁性体層２２と接触している。このため、ＳＨＥにより生じた余剰のスピンが、金属磁性体層２２へ流れ込む現象が起こる（スピン注入）。
この際、非磁性金属層２１ａから金属磁性体層へのスピン注入も磁壁に対して作用する。
ただし、作用の結果は通常のスピントルクによる結果とは異なる。
図４（ａ）は電子流（−ｅ）をＸ軸方向に沿って紙面左から右へ流す場合を示す。
ここで、３ａは磁壁を示す。また、矢印は磁壁の移動方向を示す。
図に示すように、ここでは、紙面左側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面右側に上向き磁化（淡く表示したドット）を持つ磁壁３ａは電子流（−ｅ）と同じ方向へ移動する。
図４（ｂ）も電子流（−ｅ）をＸ軸方向に沿って紙面左から右へ流す場合を示す。
図に示すように、ここでは、紙面右側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面左側に上向き磁化（淡く表示したドット）を持つ磁壁３ｂは電子流電子流（−ｅ）とは反対方向へ移動する。
また、図４（ｃ）は電子流をＸ軸方向に沿って紙面右から左方向へ流す場合を示す。
図に示すように、ここでは、紙面左側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面右側に上向き磁化（淡く表示したドット）を持つ磁壁３ｃは電子流（−ｅ）と同じ方向へ移動する。
また、図４（ｄ）も電子流をＸ軸方向に沿って紙面右から左方向へ流す場合を示す。
図に示すように、ここでは、紙面右側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面左側に上向き磁化（淡く表示したドット）を持つ磁壁３ｄは電子流とは反対方向へ移動する。
この非磁性金属層２１、２３中のＳＨＥによる磁化を動かす作用は導電性細線１１、１３にも作用する。
仮に、図４（ａ）と同じ方向（Ｘ軸方向）に導電性細線１２に電子流を流した場合、くびれ部１２ａと同様に、非磁性金属２１ａから金属磁性体２２に上方向に向いた余剰スピンが注入される。また、非磁性金属２３から金属磁性体層２２には、反対に、下方向に向いた余剰スピンが注入される。
ここで、ＳＨＥで生じるスピン注入の大きさは非磁性金属層２１ａの膜厚がスピン拡散長よりも小さくなることを考慮すると、非磁性金属層２１、２３の膜厚が同じである導電性細線１１、１３ではスピン注入による作用は相殺され、スピントルクによる磁壁の移動が生じる。
図５は図２に示す第２の実施形態（Ｂ−ｓｙｍｍｅｔｒｙ型）に係わる磁気論理素子のくびれ部１２ｂを含む導電性細線１２に電子流を流した場合の磁壁の動きを説明する図である。
第２の実施形態に係わる磁気論理素子の導電性細線１２のくびれ部１２ｂでは、第１の実施形態（Ａ−ｓｙｍｍｅｔｒｙ型）の磁気論理素子に比して、紙面上下（Ｚ軸方向）の非磁性金属層２１、２３ａの膜厚の関係が反転している。
このため、第２の実施形態に係わる磁気論理素子のくびれ部１２ｂでは、図５に示すように、電子流の向きと磁壁の移動方向との関係が、図４の例とは逆転する。
図５（ａ）は電子流（−ｅ）をＸ軸方向に沿って紙面左から右へ流す場合を示す。
図に示すように、紙面左側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面右側に上向き磁化（淡く表示したドット）を持つ磁壁４ａは電子流（−ｅ）とは反対の方向へ移動する。
図５（ｂ）も電子流（−ｅ）をＸ軸方向に沿って紙面左から右へ流す場合を示す。
図に示すように、紙面右側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面左側に上向き磁化（淡く表示したドット）を持つ磁壁４ｂは電子流（−ｅ）と同じ方向へ移動する。
また、図５（ｃ）は電子流（−ｅ）をＸ軸方向に沿って紙面右から左方向へ流す場合を示す。
ここでは、図に示すように、紙面左側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面右側に上向き磁化（淡く表示したドット）を持つ磁壁４ｃは電子流（−ｅ）とは反対の方向へ移動する。
また、図５（ｄ）も電子流（−ｅ）をＸ軸方向に沿って紙面右から左方向へ流す場合を示す。
ここでは、図に示すように、紙面右側にＺ軸方向に沿った下向き磁化（濃く表示したドット）を持ち、紙面左側に上向き磁化（淡く表示したドット）を持つ磁壁４ｄは電子流と同じ方向へ移動する。
すなわち、この実施形態においては、上記のように磁壁を駆動するには、第１の実施形態（図１）、第２の実施形態（図２）に示すように、例えば、膜厚を変えることで、間に金属磁性体層を挟む２つの非磁性金属層からのスピン注入量に差を設けるようにすればよい。
このため、この実施形態においては、例えば、スピン注入量に差を設けるために、間に金属磁性体層を挟む２つの非磁性金属層の電気抵抗率に差をつけ、両者の電気抵抗率を異ならせるように構成してもよい。
また、この実施形態においては、例えば、スピン注入量に差を設けるために、間に金属磁性体層を挟む２つの非磁性金属層に、一方の非磁性金属層が含むＣｕの密度を他方の非磁性金属層が含むＣｕの密度より高くし、両者のＣｕの密度に差を設けるようにしてもよい。
ここで、この実施形態に係る論理ゲートの説明を行う。
次に、第１の実施形態（図１）、第２の実施形態（図２）で説明した磁気論理素子がＡＮＤゲート、ＯＲゲートとして動作する様子を説明する。
図６は、第１の実施形態（Ａ−ｓｙｍｍｅｔｒｙ型）に係わる磁気論理素子の論理ゲート動作を説明する図である。
この実施形態においては、磁気論理素子への入力は導電性細線１１、導電性細線１３の磁化を所望の向きに揃えることにより行う。
図６の例では、図６（ａ）に示す左の１列に、入力として定義できる４つの左右導電性細線の磁化配置を図示している。
また、図６（ｂ）に示す中央の１列に、上記入力に応じたＯＲ動作を図示している。
また、図６（ｃ）に示す右の１列に、上記入力に応じたＡＮＤ動作を図示している。
また、以下の説明では、上向き磁化（淡く表示したドット）をビット情報“０”、下向き磁化（濃く表示したドット）をビット情報“１”と定義する。
上記のように、導電性細線１２の磁化は導電性細線１１と導電性細線１３の間の導電性細線１２に構成されるくびれ部１２ａのくびれ形状の効果によって、このくびれ部１２ａより導電性細線１１側（左側）の導電性細線１２の磁化は導電性細線１１の導電性細線の磁化方向と平行になる。
また、くびれ部１２ａより導電性細線１３側（右側）の導電性細線１２の磁化は導電性細線１３の磁化方向と平行になる。
これは、磁壁が、断面積が小さくなる所へ移動するという磁壁の性質から生じる現象である。
すなわち、導電性細線１１とその導電性細線１１に接している導電性細線１２、あるいは導電性細線１３とその導電性細線１３に接している導電性細線１２とで磁化方向が反平行である場合は、その境界である磁壁の断面積が小さくなるように、磁壁がくびれ部１２ａの最もくびれた部分へ移動する。その結果、上記説明した磁化配置が実現される。
第１の実施形態の磁気論理素子（図１）を用いるＯＲ動作、もしくはＡＮＤ動作は、図６に示すように、紙面左側の導電性細線１１の上部から右側の導電性細線１３の下部に電子流を流すか、もしくは反対に、右側の導電性細線１３の上部から左の導電性細線１１の下部に、図示しない電流印加部または電圧印加部を用いて、電子流を流すことにより実現される。この実施形態では、いずれの場合でも、電子流は紙面上方より下方へ流れるようにＹ軸方向に印加される。
そして、この実施形態では、導電性細線１１の上部および導電性細線１３の上部を入力として用いる。ここでは入力（０，０）、入力（１，０）、入力（０，１）、入力（１，１）と表記する。
また、この実施形態では、導電性細線１１の下部および導電性細線１３の下部を出力として用いる。ここでは、例えば、出力（０，０）、出力（１，０）、出力（０，１）、出力（１，１）と表記する。
なお、以下に説明する動作を安定して実行するため、図６に示すように、静磁場Ｈａｐｐを磁気論理素子に対して紙面左向き（Ｘ軸方向）に印加してもよい。
図６（ｂ）は、第１の実施形態の磁気論理素子（図１）を用いてＯＲ動作を行う例を示す図である。
図６（ｂ）に示すＯＲ動作では、導電性細線１１の上部から導電性細線１１の下部へ電子流をＹ軸方向に印加する。
ここで、この磁気論理素子をＯＲ論理ゲートとして利用する場合は、ＯＲ論理ゲートの出力は紙面右側導電性細線１３の下部の磁化の向きと定義する。
そして、入力が入力（０，０）、もしくは入力（１，１）の場合は、図に示すように、磁気論理素子全体で、一様に上向きもしくは下向きに磁化している。
このため、電子流を印加しても磁化状態には変化が起こらない。
したがって、この状態では、入力（０，０）の場合は導電性細線１１の下部および導電性細線１３の下部の磁化状態は変化が起こらないため、出力（０，０）となる。
ここでは、導電性細線１３の下部を出力と定義するので、出力０である。
同様に、入力（１，１）の場合は導電性細線１１の下部および導電性細線１３の下部の磁化状態は変化が起こらないため、出力（１，１）となる。
ここでは、導電性細線１３の下部を出力と定義するので、出力１である。
また、図６（ｂ）の２段目は入力（１，０）が示されている。この場合のＯＲ動作は、導電性細線１３の下部の磁化状態は変化が起こらないため、出力は１となる。これは、次の動作による。
架橋部のくびれ部１２の最もくびれた部分に位置していた磁壁が、図４を用いて説明したＳＨＥにより、右側導電性細線１３へ向かって移動し、やがて到達する。
さらに続けて電子流を流すと、右側の導電性細線１３内のスピントルクの効果により、磁壁は電子流に押される形で右側の導電性細線１３内を、主に紙面右下に向けて移動していく。
そして、最終的に、図６（ｂ）の２段目に示す磁化配置が磁気論理素子内に実現される。この磁化配置では、ＯＲ動作の出力である右側導電性細線１３の下側の磁化は下向きとなっているので出力は１となる。
また、図６（ｂ）の３段目に図示されている入力（０，１）の場合は、右側導電性細線１３の下側の磁化である出力は１となる。これは、次の動作による。
図６（ｂ）の３段目に示すように、電子流を左上から右下に印加すると、導電性細線１２に存在する磁壁の動きは図４に示す動きを示す。
磁壁は磁気論理素子のくびれ部１２ａ近傍から紙面左側へ移動し、左側導電性細線１１にまで達する。
ここでは、ＳＨＥによる導電性細線１２中での磁壁の動きと電子流の方向が逆である。このため、先に述べた入力（１，０）の場合と異なる状況が生じる。
上記入力（１，０）の場合は、磁壁が導電性細線１３に到達すると電子流に押されてさらに先に進む。しかし、この例の入力（０，１）の場合は、電子流は磁壁を導電性細線１２へ押し戻すので、磁壁は左側導電性細線１１の中に入れない。
この状態で電子流の印加を止めると、上記説明した磁壁の特性によって、左側導電性細線１１の近くまで移動した磁壁は、くびれ部１２ａの最もくびれた部分に戻る。
この結果、入力状態と同じ磁化配置が再現される。このため、入力（０，１）に対して、出力は導電性細線１３の下側の磁化であり、１である。
このように、入力（０，０）、入力（１，０）、入力（０，１）、入力（１，１）を設定した磁気論理素子に、電子流を紙面左上から右下、言い換えれば導電性細線１１の上側から導電性細線１３の下側へ印加し、出力を右側導電性細線１３の下側の磁化方向と定義すると、出力はそれぞれ０、１、１、１となる。
これにより、この実施形態に係る磁気論理素子は、ＯＲ論理ゲートとして動作することが説明される。
図６（ｃ）は、第１の実施形態の磁気論理素子（図１）を用いてＡＮＤ動作を行う例を示す図である。
この実施形態のＡＮＤ動作では、電子流を磁気論理素子の右上から左下、すなわち、導電性細線１３の上側から導電性細線１１の下側へ印加する。また、出力は、電子流の印加を終えた後の左側導電性細線１１の下側の磁化方向と定義する。
この実施形態では、入力（０，０）と（１，１）に対する出力結果は上記ＯＲ動作と同様に、電子流を右上から左下へ印加しても磁気論理素子内の磁化が一様である。
このため、入力状態がそのまま保持される。よって入力（０，０）に対する出力は０、入力（１，１）に対する出力は１となる。
また、入力（１，０）を磁気論理素子に設定し、電子流を右上から左下へ印加すると、上記ＯＲ動作と同様に、磁化配置に変化が生じる。
この場合、導電性細線１２の磁壁は左側へ押されるので、左側の導電性細線１１に到達した後も電子流と同じ方向への移動を続け、最終的には図６（ｃ）の２段目に示す磁化配置が実現される。
そして、出力を左側導電性細線１１下側の磁化方向で代表すると定義すると、入力（１，０）に対する出力は０となる。
また、入力（０，１）を磁気論理素子に設定し、電子流を右上から左下へ印加すると、導電性細線１２にある磁壁は、ＳＨＥにより右側へ移動するが、ＳＨＥが働かない右側導電性細線１３まで到達すると、スピントルクによって押し戻されて導電性細線１２に留まる。
そして、電子流印加が終了すると、導電性細線１２のくびれ部１２ａの最もくびれた部分に磁壁が移動し、入力状態と同じ磁化配置が再現される。
上記のように、入力（０，０）、（１，０）、（０，１）、（１，１）を設定した磁気論理素子に電子流を右上から左下へ印加し、出力を左側導電性細線１１の下側の磁化方向と定義すると、出力はそれぞれ０、０、０、１となる。このことから、この実施形態の磁気論理素子は、ＡＮＤ論理ゲートとして動作することが説明される。
図７は、第２の実施形態に係わる磁気論理素子（Ｂ−ｓｙｍｍｅｔｒｙ型）の論理ゲート動作を説明する図である。
上記のように、第２の実施形態の磁気論理素子の導電性細線１２における電子流と磁壁移動の関係は、第１の実施形態とは逆になる。
その結果、図７に示すように、磁気論理素子に対する電子流印加の方法・出力の定義と得られる論理ゲート動作との関係が、第２の実施形態の磁気論理素子では第１の実施形態の磁気論理素子とは逆になる。
図８は、第１の実施形態の磁気論理素子に磁気カップルを適用させた磁気論理回路であるＯＲゲートの構成例を示す図である。
ここでは、実施形態の磁気論理素子に静磁的なカップリングを用い、出力を伝達する。
この実施形態の磁気論理素子においては、静磁的なカップリングを利用し、所定の磁気論理素子の出力を次段の磁気論理素子へ伝達することができる。
図８（ａ）に示すように、ここでは、Ｚ軸方向に磁化をもつ２本の導電性細線１１、８１を想定する。
これら２本の導電性細線１１、８１は上記第１の導電性細線１１、第２の導電性細線１３と同様に、非磁性金属層と非磁性金属層の間に金属磁性体層を配置する構成になっている。導電性細線１１はＸ軸方向にＷ１の幅を備えている。また、導電性細線８１はその一部８２を除き、Ｘ軸方向にＷ１の幅を備えている。また、導電性細線の一部８２はＸ軸方向に上記Ｗ１より幅の狭い部分を備えている。この幅はＷ２である。
すなわち、ここでは、導電性細線１１の幅Ｗ１と導電性細線８１の幅の狭い部分８２の幅Ｗ２は、幅Ｗ１は幅Ｗ２より大きくなっている。すなわち、Ｗ１＞Ｗ２の関係になっている。
そして、ここでは、導電性細線８１の幅の狭い部分８２と導電性細線１１は、導電性細線８１の幅の狭い部分８２が導電性細線１１から発生する磁場から磁気カップリングの影響を受ける距離で隣接している。
そして、導電性細線８１の幅の狭い部分８２と導電性細線１１は、お互いから生じる磁界に曝されている。
図８（ｂ）は図８（ａ）に示すＡ−Ｂに沿った断面を示している。なお、ここでは、積層構造の説明は省略する。
図８（ｂ）に示すように、導電性細線８１の幅の狭い部分８２の幅Ｗ２は導電性細線１１の幅Ｗ１より小さくなっている。
そして、導電性細線８１の幅の狭い部分８２の幅Ｗ２が導電性細線１１の幅Ｗ１より小さい場合は、幅Ｗ１の導電性細線１１から発生する磁界により、幅Ｗ２の幅の狭い部分８２の磁化の方向は、導電性細線１１の磁化方向とは逆になる（静磁的カップリング）。
なお、上記幅の関係（＝Ｗ２/Ｗ１）を、１／２、１／３あるいは、さらに小さくなるようにすると、小さくなるほどこの静磁的カップリングの関係は安定する。
図９は、実施形態の磁気論理素子に静磁的なカップリングを用い、出力を伝達する第２の例を説明する図である。
上記と同様に、導電性細線１１はＸ軸方向にＷ１の幅を備えている。また、導電性細線８１はＸ軸方向にＷ１の幅を備え、一部８２はＸ軸方向にＷ１より幅の狭い幅Ｗ２を備えている（Ｗ１＞Ｗ２）。
この実施形態は、導電性細線８１の幅の狭い部分８２が導電性細線１１から発生する磁場から磁気カップリングの影響を受ける距離で隣接させた２本の導電性細線１１、８１をＺ軸方向に重複するように並べて配置した例である。
導電性細線１１と導電性細線８１は上記幅の狭い部分８２が導電性細線１１から磁気カップリングの影響を受けるように隣接していることが重要である。このため、図１３に示すように隣接部分がＺ軸方向で重なっていてもよい。
ただし、電気的接続を避けるためには、上記隣接した２本の導電性細線１１、８１の間には、絶縁層を設けるか、もしくは空隙を設けるようにすると望ましい。
上記のように、この実施形態においては、導電性細線８１の幅の狭い部分８２（幅Ｗ２）と導電性細線１１（幅Ｗ１）の上記隣接部分において、幅が大きい導電性細線（導電性細線１１（幅Ｗ１））と幅が小さい導電性細線（導電性細線８１の幅の狭い部分８２（幅Ｗ２））を静磁的にカップリングさせる。
これにより、上記のように静磁的なカップリング（磁気カップリング）でカップリングした２本の導電性細線１１，８１に直接的な接触がなくても、導電性細線１１から導電性細線８１に情報を伝達することができる。
図１０は、実施形態の磁気論理素子に静磁的なカップリングを用い、出力を伝達する第３の例を説明する図である。
この実施形態では、図に示すように、導電性細線８１の一端である幅の狭い部分８２（幅Ｗ２）に配線（ＴｒＡ）を設けている。また、導電性細線８１の他端である幅が大きい部分（幅Ｗ１）に配線（ＴｒＢ）を設け、Ｙ軸方向に沿って紙面上側から下側に向かって電子流（−ｅ）を印加する。
すると、磁壁が移動し、幅の狭い部分８２（幅Ｗ２）を有する導電性細線８１の多くの部分を、幅が大きい導電性細線１１と逆向きの方向に磁化することができる。
このように構成することで、この実施形態においては、導電性細線同志を直接接続することなしに、所定の構成要素（論理素子）から次段の構成要素（論理素子）へ磁気情報を伝達することができる。
また、このような構成要素（論理素子）の接続は、電子流の経路を単一の磁気論理素子やその他の磁気論理素子に分離することができる。これにより、この実施形態においては、磁気論理回路を容易に構成することができる。
図１１は、第１の実施形態の磁気論理素子（Ａ−ｓｙｍｍｅｔｒｙ）に磁気カップルを適用させたＡＮＤゲートの構成例を示す図である。
図１１の例では、磁気論理素子１４１はＡＮＤゲートである。このＡＮＤゲート１４１の出力は左側細線の下端１４１ａである。
また、導電性細線１４２は、上記と同様に、一端に幅の狭い部分１４２ａが設けられている。そして、ここでは、幅の狭い部分１４２ａは、ＡＮＤゲート１４１の出力１４１ａから磁気カップリングの影響を受けるように隣接させている。これにより、ＡＮＤゲート１４１と導電性細線１４２の間で磁気カップルを実現させることができる。
図１２は、第１の実施形態の磁気論理素子（Ａ−ｓｙｍｍｅｔｒｙ）に磁気カップルを適用させたＯＲゲートの構成例を示す図である。
この例では、磁気論理素子１５１はＯＲゲートである。このＯＲゲート１５１の出力は右側磁性細線の下端１５１ａである。
また、導電性細線１５２は、一端に幅の狭い部分１５２ａが設けられている。そして、この幅の狭い部分１５２ａは、ＯＲゲート１５１の出力１５１ａから磁気カップルの影響を受けるように隣接させている。これにより、ＯＲゲート１５１と導電性細線１５２の間で磁気カップルを実現させることができる。
なお、磁気カップルにおいては、磁気カップル接続の前段と後段で、伝達される磁気情報は反転する（ＮＯＴ動作）。
したがって、図１１と図１２に示す磁気論理素子は、全体でみると、それぞれＮＡＮＤゲートとＮＯＲゲートである。
一般に、いかなるブール関数も、ＮＡＮＤゲートだけの組み合わせ、もしくはＮＯＲゲートだけの組み合わせで記述できることが知られている。
したがって、原理的に、図１１に示す磁気論理素子、または、図１２に示す磁気論理素子で、いかなる組合せ論理回路網（ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ ｎｅｔｗｏｒｋ）も形成できる。
図１３は、ＸＯＲゲートの一般的な構成例を示す図である。
図に示すように、ＸＯＲゲートは、１段目はＮＡＮＤゲート１８１、２段目はＮＡＮＤゲート１８２ａとＮＡＮＤゲート１８２ｂ、３段目はＮＡＮＤゲート１８３と３段のＮＡＮＤゲートを備えている。
すなわち、ＸＯＲゲートはＮＡＮＤゲートを３段接続することで実現できる。
図１４は、実施形態に係る磁気論理素子を用いて半加算器の和を求める構成例を示す図である。
ここでは、ＮＡＮＤゲートとして動作する図１１の磁気論理素子を用い、半加算器の和を求める部分の構成例を示す。ここでは、図１４は図１３と等価である。
Ａ，Ｂはここでの２入力である。Ｓはこの２入力Ａ，Ｂに対する半加算器の和である。ここでは、ＳはＡとＢの排他的論理和（ＸＯＲ）である。
なお、図１４の例では、入力直後に２重のＮＯＴゲートを設けている。これは、磁気カップルの特性と、電子流の印加タイミングを両立させるためである。
図１５乃至図２４は、実施形態に係る磁気論理素子を用いた半加算器の和を求める磁気論理素子の動作を説明する図である。
まず、上記図１４に示す磁気論理素子の論理回路全体を“０”に初期化する。
その後、入力（Ａ，Ｂ）＝（１，０）と設定する。すると、図１５に示す状態が実現される。
ここでは、磁気カップルの導電性細線で、幅が小さい部分は、入力Ａの導電性細線に隣接している個所は“０”となっている。また、磁気カップルの導電性細線の幅が小さい部分で、入力Ａの導電性細線に隣接していない部分は、上記のように、予め“０”に初期化されており、このため、逆の“１”の磁化状態を取っている。
なお、この論理回路を用いた演算は、構成している磁気論理素子の内部状態が分かっていれば実行可能である。このため、この初期化は、演算を行う際に、必ずしも、毎回行うことはない。
そして、この実施形態においては、図１４の磁気論理素子を動作させるために、次の４種のパターンで順次、電子流を印加する（Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ａ 乃至 Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ｄ）。
ここでは、図１５は初期状態の磁気論理素子である。図１６は、この初期状態の磁気論理素子に、図の矢印で示すＥｌｅｃｔｒｏｎ−ｆｌｏｗ Ａを印加した場合の結果である。
ここでは、Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ａは、ＴｒｉＡ＿１からＴｒｂＡ＿１へ、ＴｒｉＡ＿２からＴｒｂＡ＿２へ、ＴｒｉＡ＿３からＴｒｂＡ＿３へ、ＴｒｉＡ＿４からＴｒｂＡ＿４へ、ＴｒｉＡ＿６からＴｒｂＡ＿６へ、ＴｒｉＢ＿６からＴｒｂＢ＿６へ、ＴｒｉＡ＿７からＴｒｂＡ＿７へ、ＴｒｉＢ＿７からＴｒｂＢ＿７へ、ＴｒｉＡ＿９からＴｒｂＡ＿９へ、それぞれ流れる９つの電子流から構成される。
この実施形態においては、これら９つの電子流の印加の順番には特に制限はない。
ここで、Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ａが印加された結果により、入力Ａ，Ｂが１段目のＮＡＮＤゲート１８１に伝搬され、２段目のＮＡＮＤゲート１８２ａ、１８２ｂにはゲートの入力としてセットされる。
図１７は図１６の状態に、Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ｂを印加した場合の結果を示す。
Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ ＢはＴｒｉＢ＿６からＴｒｂＡ＿６へ、ＴｒｉＢ＿７からＴｒｂＡ＿７への２つの電子流で構成される。
図１８は図１７の状態にＥｌｅｃｔｒｏｎ−ｆｌｏｗ Ｃを印加した場合の結果を示す。
Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ ＣはＴｒｉＡ＿５からＴｒｂＡ＿５へ、ＴｒｉＢ＿５からＴｒｂＢ＿５ へ、ＴｒｉＡ＿８からＴｒｂＡ＿８へ、ＴｒｉＢ＿８からＴｒｂＢ＿８への４つの電子流で構成される。
このＥｌｅｃｔｒｏｎ−ｆｌｏｗ Ｃ印加の結果により、磁気情報が、１段目ＮＡＮＤゲート１８１および３段目のＮＡＮＤゲート１８３にセットされる。
図１９は図１８の状態にＥｌｅｃｔｒｏｎ−ｆｌｏｗ Ｄを印加した場合の結果を示す。
Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ｄは、ＴｒｉＢ＿５からＴｒｂＡ＿５へ、ＴｒｉＢ＿８からＴｒｂＡ＿８への２つの電子流で構成される。
Ｅｌｅｃｔｒｏｎ−ｆｌｏｗ Ｄ印加の結果により１段目のＮＡＮＤゲート１８１および３段目のＮＡＮＤゲート１８３での演算が実行される。
図２０は図１９の磁気論理素子に、２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ａを印加した場合の結果である。
上記１度目の印加と同様に、入力Ａ，Ｂから１段目のＮＡＮＤゲート１８１への磁気情報の伝達が実行される。
また、ここでは、上記１度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ａの印加と異なる点がある。
ここで異なる点は、既に実行された電子流印加によって実行された、１段目ＮＡＮＤゲート１８１における演算結果が、２段目ＮＡＮＤゲート１８２ａ、１８２ｂに、磁気情報としてセットされている点である。
図２１は、図２０に２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｂを印加した場合の結果である。
２段目のＮＡＮＤゲート１８２ａ、１８２ｂにおける演算が実施される点は１度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｂの印加と同じである。
しかし、その演算結果は、１段目のＮＡＮＤゲート１８１での演算結果が反映されている。
図２２は、図２１に２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｃを印加した場合の結果である。
ここでも、１度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｃの印加と同様に、１段目のＮＡＮＤゲート１８１および３段目のＮＡＮＤゲート１８３に磁気情報がセットされる。
しかし、２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｃの印加では、３段目のＮＡＮＤゲート１８３には１段目のＮＡＮＤゲート１８１および２段目のＮＡＮＤゲート１８２ａ、１８２ｂの演算結果が反映されている。
図２３は、図２２に２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｄを印加した場合の結果である。
ここでは、１度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｄの印加と同様に、１段目のＮＡＮＤゲート１８１および３段目のＮＡＮＤゲート１８３での演算が実行される。しかし、３段目のＮＡＮＤゲート１８３には、前段の演算結果が反映される。
このため、２度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ｄの印加により、最終結果が３段目ＮＡＮＤゲート１８３の出力に現れる。
図２４は図２３に、３度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ａを印加した場合の結果である。
このステップで３段目のＮＡＮＤゲート１８３での演算結果が磁気論理素子の外部へ出力される。
また、図２４では入力が変更されていない。しかし、ここで異なる入力が磁気論理素子に入ってくると、次の演算が始まる。
一方、入力が同じである間は、上述した電子流印加のサイクルを繰り返す間は、得られる演算結果は同じである。
この点は、トランジスタを用いた組合せ論理回路網とこの実施形態の磁気論理素子は同じである。
図２５は、実施形態に係る磁気論理素子に電子流を印加するタイミングを示すタイミングチャートである。
この電子流の磁気論理素子への印加制御は、例えば、図示しない電子流印加制御部によって制御される。
上記説明したように、図１４の磁気論理素子は、図２５に示すＥｌｅｃｔｒｏｎ−ｆｌｏｗ ＡからＥｌｅｃｔｒｏｎ−ｆｌｏｗ Ｄまでの印加サイクルを、２回、繰り返して行うと、排他的論理和の演算を実行する。
また、３度目のＥｌｅｃｔｒｏｎ ｆｌｏｗ Ａの印加では、磁気論理素子からの出力と、磁気論理素子への入力が同時に行われる。
図２６は、実施形態に係る磁気論理素子を用いたメモリの構成を示す図である。
２０１は上記説明した図１や図２に示す磁気論理素子の細線部と同じ構造を有する導電性細線である。この導電性細線２０１は、長手方向に延伸することで、複数の磁壁（磁区）を保持することができる。
ここでは、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅは複数の磁壁（磁区）を示している。
そして、図に示すように、導電性細線２０１に紙面右から左に向けて電子流を印加すると、それらの複数の磁壁（３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ）を平行移動できる。
このため、導電性細線２０１を情報の格納場所（メモリ）として用いることできる。
図２６（ａ）に示した例では（１）の状態を初期状態とする。すると、図２１（ｂ）に示すように電子流のパルスを順次印加することで、図２６（ａ）の（１）乃至（５）に示すように、磁壁（３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ）が紙面右から左へ移動する。
これらの磁壁の移動距離は、電子流にほぼ比例する磁壁移動速度と、印加パルスの時間幅の掛け算で決まる。
しかし、複数の磁壁を近づけすぎると、その複数の磁壁に挟まれた磁区が不安定になり、消滅してしまうことがある。この場合は、磁気情報が失われてしまう。
このため、その磁壁の間隔は３０ｎｍより大きくすることが望ましい。
図２７は、実施形態に係る半加算器の和を求める構成と導電性細線を組み合わせた例を説明する図である。
この実施形態においては、導電性細線２１１，２１２，２１３を情報の保持場所兼伝達路（メモリバス）とし、上記図１４に示す磁気論理素子の半加算器の和を求める部分と組み合わせている。
ここでは、入力Ａは導電性細線２１１のＭｅｍｏｒｙ ｂｕｓ Ａに、入力Ｂは導電性細線２１２のＭｅｍｏｒｙ ｂｕｓ Ｂに、出力Ｓは導電性細線２１３のＭｅｍｏｒｙ ｂｕｓ Ｃに配置される。
図２８は、実施形態に係る半加算器の和を求める構成と導電性細線を組み合わせた例の動作を説明するタイムチャートである。
このタイムチャートに従って、上記ＸＯＲゲートおよびＭｅｍｏｒｙ ｂｕｓ Ａ、Ｍｅｍｏｒｙ ｂｕｓ Ｂ、Ｍｅｍｏｒｙ ｂｕｓ Ｃに電子流を印加すると、Ｍｅｍｏｒｙ ｂｕｓ Ａ, Ｂにシーケンシャル形式で保持されたビット情報に対するＸＯＲ演算結果が、Ｍｅｍｏｒｙ ｂｕｓ Ｃに、同じくシーケンシャル形式で保存される。
上記のように構成することによって、この発明の実施形態においては、磁気論理素子を用いた論理回路の改善が可能になる
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３ａ…磁壁、３ｂ…磁壁、３ｃ…磁壁、３ｄ…磁壁、４ａ…磁壁、４ｂ…磁壁、４ｃ…磁壁、４ｄ…磁壁、１１…導電性細線、１２…導電性細線、１２ａ…くびれ部、１３…導電性細線、２１…非磁性金属層、２１ａ…非磁性金属層、２２…金属磁性体層、２３…非磁性金属層、２３ａ…非磁性金属層、３１…下部非磁性金属層、３２…金属磁性層、３３…上部非磁性金属層、８１…導電性細線、８２…導電性細線の一部、１４１…ＡＮＤゲート、１５１…ＯＲゲート、１５２…導電性細線、１８１…ＮＡＮＤゲート、１８２ａ…ＮＡＮＤゲート、１８２ｂ…ＮＡＮＤゲート、１８３…ＮＡＮＤゲート、２１１…導電性細線、２１２…導電性細線、２１３…導電性細線。

Claims (12)

  1. 第１の導電性細線と、
    第２の導電性細線と、
    前記第１の導電性細線と前記第２の導電性細線を電気的に接続する第３の導電性細線と、を備え、
    前記第１の導電性細線、前記第２の導電性細線、前記第３の導電性細線は金属磁性体層を挟んで第１の非磁性金属層と第２の非磁性金属層を備える積層体を共通に備える磁気論理素子。
  2. 前記第１の非磁性金属層、前記金属磁性体層、前記第２の非磁性金属層はそれぞれ、前記第１の導電性細線、前記第３の導電性細線、前記第２の導電性細線を電気的に接続する請求項１に記載の磁気論理素子。
  3. 前記第３の導電性細線における前記第１の非磁性金属層の膜厚は前記第３の導電性細線における前記第２の非磁性金属層の膜厚とは異なる請求項１または２に記載の磁気論理素子。
  4. 前記第３の導電性細線における前記第１の非磁性金属層の電気抵抗率は前記第３の導電性細線における前記第２の非磁性金属層の電気抵抗率とは異なる請求項１または請求項２に記載の磁気論理素子。
  5. 前記第３の導電性細線における前記第１の非磁性金属層が含む第１の金属の割合と前記第３の導電性細線における前記第２の非磁性金属層が含む第１の金属の割合は異なる請求項１または請求項２に記載の磁気論理素子。
  6. 前記第３の導電性細線はその長手方向において他より幅が小さいくびれ部を備える請求項１乃至請求項５のいずれか１つに記載の磁気論理素子。
  7. 前記くびれ部は前記第１の導電性細線と前記第２の導電性細線の間で、前記第３の導電性細線に備える請求項６に記載の磁気論理素子。
  8. 前記第３の導電性細線は前記第１の導電性細線と前記第２の導電性細線を架橋する請求項７に記載の磁気論理素子。
  9. 請求項１乃至請求項８のいずれか１つに記載の磁気論理素子と、
    前記第１の導電性細線と磁気カップリングさせた第４の導電性細線を備えた磁気論理回路。
  10. 前記磁気論理素子はＡＮＤゲートまたはＯＲゲートを備える請求項９に記載の磁気論理回路。
  11. メモリバスと、
    請求項９または請求項１０に記載の磁気論理回路を備えた磁気メモリ。
  12. 前記メモリバスは導電性細線を備えた請求項１１に記載の磁気メモリ。
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