KR20100104044A - 정보저장장치 및 그의 동작방법 - Google Patents

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신형순
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서순애
조영진
피웅환
배지영
허진성
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Abstract

정보저장장치 및 그의 동작방법에 관해 개시되어 있다. 개시된 정보저장장치는 버퍼트랙 및 이에 연결된 복수의 저장트랙을 포함하는 자성구조체, 상기 자성구조체에 구비된 기록/재생유닛 및 상기 버퍼트랙, 상기 복수의 저장트랙 및 상기 기록/재생유닛에 각각 연결된 복수의 스위칭소자를 포함할 수 있다. 상기 버퍼트랙과 상기 복수의 저장트랙에 연결된 스위칭소자들은 동일한 신호라인에 연결될 수 있다. 상기 자성구조체와 상기 기록/재생유닛 중 적어도 하나에 전류를 인가하기 위한 회로부가 더 구비될 수 있다.

Description

정보저장장치 및 그의 동작방법{Information storage device and method of operating the same}
본 개시는 정보저장장치 및 그의 동작방법에 관한 것이다.
전원이 차단되더라도 기록된 정보가 유지되는 비휘발성 정보저장장치는 HDD(hard disk drive)와 비휘발성 RAM(ramdom access memory) 등이 있다.
일반적으로, HDD는 회전하는 부분을 갖는 저장장치로 마모되는 경향이 있고, 동작시 페일(fail)이 발생할 가능성이 크기 때문에 신뢰성이 떨어진다. 한편, 비휘발성 RAM의 대표적인 예로 플래시 메모리를 들 수 있는데, 플래시 메모리는 회전하는 기계 장치를 사용하지 않지만, 기록/재생동작 속도가 느리고 수명이 짧으며, HDD에 비해 저장용량이 작은 단점이 있다. 또한 플래시 메모리의 생산 비용은 상대적으로 높은 편이다.
이에, 최근에는 종래의 비휘발성 정보저장장치의 문제점을 극복하기 위한 방안으로서, 자성 물질의 자구벽(magnetic domain wall) 이동 원리를 이용하는 새로운 정보저장장치에 관한 연구 및 개발이 이루어지고 있다. 자구(magnetic domain)는 강자성체 내에서 자기 모멘트가 일정 방향으로 정돈된 자기적인 미소영역이고, 자구벽은 서로 다른 자화 방향을 갖는 자구들의 경계부이다. 자구 및 자구벽은 자성체에 인가되는 전류에 의해 이동될 수 있다. 자구 및 자구벽의 이동 원리를 이용하면, 회전하는 기계 장치를 사용하지 않으면서 저장용량이 큰 정보저장장치를 구현할 수 있을 것이라 예상된다.
그러나 자구벽 이동을 이용한 정보저장장치는 아직 개발 초기단계에 있고, 이에 대한 연구는 대부분 단위 스토리지영역에 대한 것으로 국한되어 있다.
자구 및 자구벽의 이동을 이용한 정보저장장치 및 그 동작방법을 제공한다.
본 발명의 일 실시예는 버퍼트랙 및 이에 연결된 복수의 저장트랙을 포함하고, 상기 버퍼트랙과 상기 저장트랙들은 다수의 자구 및 그들 사이에 자구벽을 갖는 자성구조체; 상기 자성구조체에 구비된 기록/재생유닛; 상기 버퍼트랙, 상기 복수의 저장트랙 및 상기 기록/재생유닛의 일단에 각각 연결된 복수의 스위칭소자; 및 상기 복수의 스위칭소자를 제어하고, 상기 자성구조체와 상기 기록/재생유닛 중 적어도 하나에 전류를 인가하기 위한 회로부;를 포함하는 정보저장장치를 제공한다.
상기 복수의 저장트랙은 상기 버퍼트랙의 단부에 병렬로 연결될 수 있다.
상기 기록/재생유닛은 상기 버퍼트랙의 단부 또는 그에 인접한 부분에 구비될 수 있다.
상기 자성구조체는 제1자성트랙 및 이에 연결된 적어도 하나의 별도의 자성트랙을 포함할 수 있고, 상기 제1자성트랙의 절반 정도는 상기 버퍼트랙에 대응할 수 있고, 상기 제1자성트랙의 나머지 부분과 상기 별도의 자성트랙은 상기 복수의 저장트랙에 대응할 수 있다.
상기 별도의 자성트랙은 상기 제1자성트랙과 유사한 길이를 가질 수 있고, 이 경우, 상기 별도의 자성트랙의 중앙부 또는 그에 인접한 부분이 상기 제1자성트 랙의 중앙부 또는 그에 인접한 부분에 연결될 수 있으며, 상기 별도의 자성트랙 각각은 상기 저장트랙 두 개에 대응될 수 있다.
상기 별도의 자성트랙은 상기 버퍼트랙과 유사한 길이를 가질 수 있고, 이 경우, 상기 별도의 자성트랙의 단부가 상기 제1자성트랙의 중앙부 또는 그에 인접한 부분에 연결될 수 있으며, 상기 별도의 자성트랙 각각은 상기 저장트랙 하나에 대응될 수 있다.
상기 복수의 스위칭소자는 트랜지스터일 수 있다.
상기 복수의 스위칭소자 중 상기 버퍼트랙 및 상기 복수의 저장트랙에 연결된 스위칭소자들은 제1워드라인에 연결될 수 있고, 상기 기록/재생유닛에 연결된 스위칭소자는 제2워드라인에 연결될 수 있다.
상기 제1 및 제2워드라인과 교차하는 복수의 비트라인이 구비될 수 있다.
상기 복수의 비트라인은 상기 복수의 스위칭소자 및 상기 기록/재생유닛의 타단에 각각 연결될 수 있다.
상기 회로부는 상기 제1 및 제2워드라인에 연결된 제1회로부; 및 상기 복수의 비트라인에 연결된 제2회로부;를 포함할 수 있다.
상기 제2회로부는 상기 버퍼트랙에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제1신호발생기; 상기 기록/재생유닛의 일단에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제2신호발생기; 상기 기록/재생유닛의 타단에 연결된 비트라인에 신호를 인가하기 위한 제3신호발생기; 및 상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들에 신호를 인가하기 위 한 제4신호발생기;를 포함할 수 있다.
상기 제2회로부는 상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들 중 상기 제4신호발생기의 신호를 인가받을 어느 하나를 선택하기 위한 선택회로를 포함할 수 있다.
상기 자성구조체에서 상기 기록/재생유닛이 구비된 영역(이하, 제1영역)에 대한 재생동작은 상기 제1 및 제2신호발생기에 의해 제어될 수 있고, 상기 제1영역에 대한 기록동작은 상기 제2 및 제3신호발생기에 의해 제어될 수 있으며, 상기 자성구조체의 자구벽을 이동시키는 자구벽 이동동작은 상기 제1 및 제4신호발생기에 의해 제어될 수 있다.
상기 제1회로부는 상기 재생동작시 상기 제1 및 제2워드라인을 활성화시키고, 상기 기록동작시 상기 제2워드라인을 활성화시키며, 상기 자구벽 이동동작시 상기 제1워드라인을 활성화시키도록 구성될 수 있다.
상기 제1신호발생기는 상기 버퍼트랙에 연결된 스위칭소자에 대응하는 비트라인에 연결된 제1연결배선; 상기 제1연결배선에 연결된 제1이동전류원; 상기 제1이동전류원과 상기 제1연결배선 사이에 구비된 제1트랜지스터; 상기 제1연결배선에 병렬로 연결되고, 일단이 접지된 제2 및 제3트랜지스터; 상기 제2트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제1 AND 게이트; 상기 제1트랜지스터에 연결된 출력단과, 상기 제1 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제2 AND 게이트; 및 상기 제1 AND 게이트의 제2입력단과 상기 제2 AND 게이트의 제2입력단 사이에 구비된 제1인버터;를 구비할 수 있고, 여기서 상 기 제1 AND 게이트의 제1 및 제2입력단에 같거나 다른 자구벽 이동신호가 입력될 수 있고, 상기 제3트랜지스터의 게이트단자에 재생신호가 입력될 수 있다.
상기 제2신호발생기는 상기 기록/재생유닛에 연결된 스위칭소자에 대응하는 비트라인에 연결된 제2연결배선; 상기 제2연결배선에 병렬로 연결된 재생전류원 및 제1기록전류원; 상기 재생전류원과 상기 제2연결배선 사이에 구비된 제4트랜지스터; 상기 제1기록전류원과 상기 제2연결배선 사이에 구비된 제5트랜지스터; 상기 제2연결배선에 연결되고, 일단이 접지된 제6트랜지스터; 상기 제6트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제3 AND 게이트; 상기 제5트랜지스터에 연결된 출력단과, 상기 제2 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제4 AND 게이트; 및 상기 제3 AND 게이트의 제2입력단과 상기 제4 AND 게이트의 제2입력단 사이에 구비된 제2인버터;를 구비할 수 있고, 여기서 상기 제3 AND 게이트의 제1 및 제2입력단에 같거나 다른 기록신호가 입력될 수 있고, 상기 제4트랜지스터의 게이트단자에 재생신호가 입력될 수 있다.
상기 제3신호발생기는 상기 기록/재생유닛의 타단에 연결된 비트라인에 연결되는 제3연결배선; 상기 제3연결배선에 연결된 제2기록전류원; 상기 제2기록전류원과 상기 제3연결배선 사이에 구비된 제7트랜지스터; 상기 제3연결배선에 연결되고, 일단이 접지된 제8트랜지스터; 상기 제7트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제5 AND 게이트; 상기 제8트랜지스터에 연결된 출력단과, 상기 제5 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제6 AND 게이트; 및 상기 제5 AND 게이트의 제1입력단과 상기 제6 AND 게이트의 제1입력단 사이에 구비된 제3인버터;를 구비할 수 있고, 상기 제5 AND 게이트의 제1 및 제2입력단에 같거나 다른 기록신호가 입력될 수 있다.
상기 제4신호발생기는 상기 복수의 저장트랙에 연결된 스위칭소자들에 대응하는 비트라인들이 연결되는 제4연결배선; 상기 제4연결배선에 연결된 제2이동전류원; 상기 제2이동전류원과 상기 제4연결배선 사이에 구비된 제9트랜지스터; 상기 제4연결배선에 연결되고, 일단이 접지된 제10트랜지스터; 상기 제9트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제7 AND 게이트; 상기 제10트랜지스터에 연결된 출력단과, 상기 제7 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제8 AND 게이트; 및 상기 제7 AND 게이트의 제1입력단과 상기 제8 AND 게이트의 제1입력단 사이에 구비된 제4인버터;를 구비할 수 있고, 상기 제7 AND 게이트의 제1 및 제2입력단에 같거나 다른 자구벽 이동신호가 입력될 수 있다.
상기 제1회로부는 상기 제1워드라인에 출력단이 연결된 제1 OR 게이트; 및 상기 제2워드라인에 출력단이 연결된 제2 OR 게이트;를 포함할 수 있고, 상기 제1 OR 게이트의 제1 및 제2입력단에 각각 이동신호 및 재생신호가 입력될 수 있고, 상기 제2 OR 게이트의 제1 및 제2입력단에 각각 기록신호 및 상기 재생신호가 입력될 수 있다.
상기 자성구조체, 상기 제1 및 제2워드라인, 상기 복수의 비트라인 및 상기 복수의 스위칭소자는 하나의 단위 메모리영역을 구성할 수 있고, 복수의 상기 단위 메모리영역이 메모리어레이를 이룰 수 있다.
상기 제1회로부와 상기 메모리어레이 사이에 제1디코더가 구비될 수 있고, 상기 제2회로부와 상기 메모리어레이 사이에 제2디코더가 구비될 수 있다.
상기 복수의 스위칭소자 중 상기 버퍼트랙에 연결된 스위칭소자는 제1워드라인에 연결될 수 있고, 상기 기록/재생유닛에 연결된 스위칭소자는 제2워드라인에 연결될 수 있으며, 상기 복수의 저장트랙에 연결된 스위칭소자들은 제3워드라인에 연결될 수 있다.
본 발명의 다른 실시예는 전술한 정보저장장치(즉, 청구항 1에 기재된 정보저장장치)의 동작방법에 있어서, 상기 복수의 스위칭소자 중 적어도 하나를 턴-온시키는 단계; 및 상기 자성구조체 및 상기 기록/재생유닛 중 적어도 하나에 전류를 인가하는 단계;를 포함하는 정보저장장치의 동작방법을 제공한다.
상기 전류는 재생전류 또는 기록전류이거나, 상기 자성구조체의 자구벽을 이동시키기 위한 이동전류일 수 있다.
상기 이동전류는 상기 복수의 저장트랙 중 하나와 상기 버퍼트랙 사이에 인가할 수 있다.
상기 복수의 스위칭소자는 트랜지스터일 수 있다.
상기 복수의 스위칭소자 중 상기 버퍼트랙 및 상기 복수의 저장트랙에 연결된 스위칭소자들은 제1워드라인에 연결될 수 있고, 상기 기록/재생유닛의 일단에 연결된 스위칭소자는 제2워드라인에 연결될 수 있다.
상기 제1 및 제2워드라인과 교차하는 복수의 비트라인이 더 구비될 수 있다.
상기 복수의 비트라인은 상기 복수의 스위칭소자 및 상기 기록/재생유닛의 타단에 각각 연결될 수 있다.
상기 회로부는 상기 제1 및 제2워드라인에 연결된 제1회로부; 및 상기 복수의 비트라인에 연결된 제2회로부;를 포함할 수 있다.
상기 제2회로부는 상기 버퍼트랙에 연결된 비트라인에 신호를 인가하기 위한 제1신호발생기; 상기 기록/재생유닛의 일단에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제2신호발생기; 상기 기록/재생유닛의 타단에 연결된 비트라인에 신호를 인가하기 위한 제3신호발생기; 및 상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들 중 선택된 하나에 신호를 인가하기 위한 제4신호발생기;를 포함할 수 있다.
상기 자성구조체에서 상기 기록/재생유닛이 구비된 영역(이하, 제1영역)에 대한 재생동작은 상기 제1 및 제2신호발생기에 의해 제어될 수 있고, 상기 제1영역에 대한 기록동작은 상기 제2 및 제3신호발생기에 의해 제어될 수 있으며, 상기 자성구조체의 자구벽을 이동시키는 자구벽 이동동작은 상기 제1 및 제4신호발생기에 의해 제어될 수 있다.
상기 제1회로부에 의해 상기 제1 및 제2워드라인이 활성화되고, 상기 제2회로부에 의해 상기 제2신호발생기에서 상기 기록/재생유닛을 거쳐 상기 제1신호발생기로 재생전류가 인가될 수 있다.
상기 제1회로부에 의해 상기 제2워드라인이 활성화되고, 상기 제2회로부에 의해 상기 제2 및 제3신호발생기 중 하나로부터 상기 기록/재생유닛을 거쳐 상기 제2 및 제3신호발생기 중 다른 하나로 기록전류가 인가될 수 있다.
상기 제1회로부에 의해 상기 제1워드라인이 활성화되고, 상기 제2회로부에 의해 상기 제1 및 제4신호발생기 중 하나로부터 상기 자성구조체를 거쳐 상기 제1 및 제4신호발생기 중 다른 하나로 이동전류가 인가될 수 있다. 이때, 상기 이동전류는 상기 복수의 저장트랙 중 하나와 상기 버퍼트랙 사이에 인가될 수 있다.
본 발명의 실시예에 따르면, 정보의 기록/재생 및 자구벽 이동동작의 제어가 용이하고, 집적도가 높은 정보저장장치를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 정보저장장치 및 그의 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 정보저장장치를 보여주는 회로도이다. 도 1에서 제1방향표시기(ID1)는 워드라인(WL1, WL2)과 비트라인(BL1∼BL3, BL4-1, BL4-2, BL4-3)의 방향을 나타내는 것이고, 제2방향표시기(ID2)는 자성구조체(MS1)와 제1유닛(200)의 방향을 나타내는 것이다.
도 1을 참조하면, 자성구조체(MS1)는 서로 연결된 복수의 자성트랙, 예컨대, 제1 및 제2자성트랙(100, 120)을 포함할 수 있다. 제1 및 제2자성트랙(100, 120)은 다수의 자구영역(D) 및 그들 사이의 자구벽영역(DW)을 가질 수 있다. 제1 및 제2자성트랙(100, 120)은, 예컨대, Co, Ni 및 Fe 중 적어도 하나를 포함하는 강자성 물질로 형성된 것일 수 있다. 상기 강자성 물질은 Co, Ni 및 Fe 이외에 다른 물질을 더 포함할 수도 있다. 제1 및 제2자성트랙(100, 120)은 유사한 길이를 가질 수 있고, 서로 평행하게 배열될 수 있다. 제2자성트랙(120)이 제1자성트랙(100) 위쪽에 위치할 수 있다. 제1 및 제2자성트랙(100, 120) 사이에 연결층(110)이 구비될 수 있다. 연결층(110)은 자구영역(D) 하나에 대응하는 폭을 가질 수 있고, 제1 및 제2자성트랙(100, 120)의 중앙부 또는 그에 인접한 부분에 위치할 수 있다. 연결층(110)의 물질은 제1 및 제2자성트랙(100, 120)의 물질과 동일할 수 있지만, 다를 수도 있다. 후자의 경우, 연결층(110)은 제1 및 제2자성트랙(100, 120)보다 자기이방성 에너지가 작은 물질로 형성될 수 있다. 자성구조체(MS1)는 세 개 이상의 자성트랙을 포함할 수도 있다.
제1자성트랙(100)의 소정영역, 예컨대, 연결층(110)과 인접한 영역(이하, 제1영역)(R1)에 제1유닛(200)이 구비될 수 있다. 제1영역(R1)은 다수의 자구영역(D) 중 하나에 대응하는 영역일 수 있고, 연결층(110) 왼쪽 첫번째 자구영역(D)일 수 있다. 제1영역(R1)은 제1자성트랙(100)의 중앙부이거나 그와 인접한 영역일 수 있다. 제1유닛(200)은 정보의 기록/재생을 위한 장치일 수 있다. 예컨대, 제1유닛(200)은 TMR(tunnel magneto resistance) 효과를 이용하는 소자(이하, TMR 소자)이거나, GMR(giant magneto resistance) 효과를 이용하는 소자(이하, GMR 소자)일 수 있다. 보다 구체적으로 설명하면, 제1유닛(200)은 제1영역(R1) 상면 및 하면 중 하나, 예컨대, 하면에 구비된 제1고정층(20a)을 포함할 수 있고, 제1영역(R1)과 제1고정층(20a) 사이에 구비된 제1분리층(10a)을 더 포함할 수 있다. 또한 제1유닛(200)은 제1영역(R1) 상면 및 하면 중 다른 하나, 예컨대, 상면에 구비된 제2고 정층(20b)을 포함할 수 있고, 제1영역(R1)과 제2고정층(20b) 사이에 구비된 제2분리층(10b)을 더 포함할 수 있다. 제1고정층(20a)과 제2고정층(20b)의 자화 방향은 서로 반대일 수 있고, 제1 및 제2분리층(10a, 10b)은 절연층이거나 도전층일 수 있다. 제1 및 제2분리층(10a, 10b)이 절연층인 경우, 제1유닛(200)은 TMR 소자이고, 제1 및 제2분리층(10a, 10b)이 도전층인 경우, 제1유닛(200)은 GMR 소자이다. 제1 및 제2분리층(10a, 10b)이 도전층인 경우, 제1 및 제2분리층(10a, 10b)과 제1영역(R1) 사이에 제1영역(R1)보다 전기 저항이 높은 저항성층이 구비될 수 있다. 제1고정층(20a) 하면에 제1전극(30a)이 구비될 수 있고, 제2고정층(20b) 상면에 제2전극(30b)이 구비될 수 있다. 부가적으로, 제1고정층(20a)과 제1분리층(10a) 사이 및 제2고정층(20b)과 제2분리층(10b) 사이 중 적어도 하나에 자유층(free layer)(미도시)이 더 구비될 수 있고, 이 경우, 상기 자유층과 그에 대응하는 고정층(20a 및/또는 20b) 사이에 별도의 분리층이 더 구비될 수 있다. 그 밖에도, 제1유닛(200)의 구성은 매우 다양하게 변화될 수 있다.
제1유닛(200)의 일측, 예컨대, 좌측의 제1자성트랙(100) 부분은 정보의 임시저장영역, 즉, 버퍼영역(Buffer)일 수 있고, 제1유닛(200)의 타측, 예컨대, 우측의 제1자성트랙(100) 부분은 유효한 저장영역일 수 있다. 제2자성트랙(120)은 전체가 유효한 저장영역일 수 있다. 즉, 자성구조체(MS1)에서 제1자성트랙(100)의 절반 정도인 버퍼영역(Buffer)을 제외한 나머지영역은 유효한 저장영역일 수 있다. 이하에서는, 제1유닛(200) 우측의 저장영역을 제1저장영역(Storage 1)이라 한다. 그리고 제2자성트랙(120)의 우측 절반을 제2저장영역(Storage 2)이라 하고, 좌측 절반을 제3저장영역(Storage 3)이라 한다. 제1 내지 제3저장영역(Storage 1∼3)과 버퍼영역(Buffer)은 유사한 길이를 가질 수 있다. 자성구조체(MS1)는 복수의 저장영역(Storage 1∼3)이 하나의 버퍼영역(Buffer)을 공유하는 구조라고 할 수 있다. 다시 말해, 자성구조체(MS1)는 버퍼영역(Buffer)의 단부에 복수의 저장영역(Storage 1∼3)이 병렬로 연결된 구조라 할 수 있다. 이때, 제1유닛(200)은 상기 버퍼영역(Buffer)의 단부 또는 그와 인접한 영역에 구비될 수 있다.
제1 및 제2자성트랙(100, 120)의 양단과 제1유닛(200)의 일단에 각각 연결된 복수의 스위칭소자(T1∼T5)가 구비될 수 있다. 제1스위칭소자(T1)는 버퍼영역(Buffer)에 연결될 수 있고, 제2 내지 제4스위칭소자(T2∼T4)는 각각 제1 내지 제3저장영역(Storage 1∼3)에 연결될 수 있으며, 제5스위칭소자(T5)는 제1유닛(200)의 일단, 예컨대, 하면에 연결될 수 있다. 제1 내지 제5스위칭소자(T1∼T5)는 트랜지스터일 수 있다. 이 경우, 제1 내지 제4스위칭소자(T1∼T4)의 게이트가 공통으로 연결된 제1워드라인(WL1)이 구비될 수 있고, 제1워드라인(WL1)과 이격되고 제5스위칭소자(T5)의 게이트가 연결된 제2워드라인(WL2)이 구비될 수 있다. 제1 및 제2워드라인(WL1, WL2)은 자성트랙(100, 120)과 평행할 수 있다. 제1 및 제2워드라인(WL1, WL2)과 교차, 예컨대, 수직 교차하는 복수의 비트라인(BL1∼BL3, BL4-1, BL4-2, BL4-3)이 구비될 수 있다. 제1비트라인(BL1)은 제1스위칭소자(T1)에 연결될 수 있고, 제2비트라인(BL2)은 제5스위칭소자(T5)에 연결될 수 있다. 제3비트라인(BL3)은 제1유닛(200)의 타단, 예컨대, 상면에 연결될 수 있다. 제4-1, 제4-2 및 제4-3비트라인(BL4-1, BL4-2, BL4-3)은 각각 제2, 제3 및 제4스위칭소자(T2, T3, T4)에 연결될 수 있다. 제1유닛(200)의 상기 일단(즉, 제1전극(30a))과 제5스위칭소자(T5)는 제1도선(C1)으로 연결될 수 있고, 제1유닛(200)의 상기 타단(즉, 제2전극(30b))과 제3비트라인(BL3)은 제2도선(C2)으로 연결될 수 있다. 제1전극(30a)은 제1유닛(200)의 일부로 볼 수 있지만, 제1도선(C1)의 일부로 볼 수도 있다. 이와 유사하게, 제2전극(30b)은 제2도선(C2)의 일부로 볼 수도 있다. 제1비트라인(BL1)과 제4-3비트라인(BL4-3)의 위치는 바뀔 수 있고, 제4-1비트라인(BL4-1)과 제4-2비트라인(BL4-2)의 위치도 바뀔 수 있다. 제5스위칭소자(T5)의 위치도 변경될 수 있다. 예컨대, 제5스위칭소자(T5)는 제1전극(30a) 대신 제2전극(30b)(즉, 제1유닛(200)의 상면)에 연결될 수 있다. 이 경우, 제5스위칭소자(T5)는 제2비트라인(BL2)이 아닌 제3비트라인(BL3)에 연결될 수 있다. 또한, 경우에 따라서는, 도 1에서 제1 내지 제5스위칭소자(T1∼T5)는 트랜지스터가 아닌 다른 스위칭소자, 예컨대, 다이오드로 대체될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 정보저장장치를 보여준다.
도 2를 참조하면, 자성구조체(MS2)는 제1자성트랙(100) 및 그에 연결된 적어도 하나, 예컨대, 두 개의 별도의 자성트랙(제2 및 제3자성트랙)(120a, 120b)을 포함할 수 있다. 제2 및 제3자성트랙(120a, 120b)은 제1자성트랙(100)의 절반 정도의 길이를 갖고 제1자성트랙(100)과 평행하게 배치될 수 있다. 예컨대, 제1자성트랙(100)의 우측 절반 영역, 즉, 제1저장영역(Storage 1)의 위 및 아래에 제2자성트랙(120a) 및 제3자성트랙(120b)이 구비될 수 있다. 이 경우, 제2 및 제3자성트랙(120a, 120b)의 제1단부는 제1자성트랙(100)의 중앙부 또는 그에 인접한 부분에 연결될 수 있다. 제2 및 제3자성트랙(120a, 120b)의 제1단부와 제1자성트랙(100) 사이에 연결층(110a, 110b)이 구비될 수 있다. 연결층(110a, 110b)은 도 1의 연결층(110)과 등가한 것일 수 있다. 이러한 자성구조체(MS2)에서 제2 및 제3자성트랙(120a, 120b)은 각각 제2 및 제3저장영역(Storage 2∼3)일 수 있다. 도 2의 자성구조체(MS2)는 도 1의 자성구조체(MS1)에서 제3저장영역(Storage 3)의 위치가 변경된 구조라 할 수 있다. 제3저장영역(Storage 3)은 제2저장영역(Storage 2) 위에 구비될 수 있다. 즉, 제3자성트랙(120b)은 제2자성트랙(120a) 위에 구비될 수 있다. 또한 제1자성트랙(100)에 세 개 이상의 자성트랙이 연결될 수도 있다.
버퍼영역(Buffer)에 제1스위칭소자(T1)가 연결될 수 있고, 제1 내지 제3저장영역(Storage 1∼3)에 각각 제2 내지 제4스위칭소자(T2∼T4)가 연결될 수 있으며, 제1유닛(200)에 제5스위칭소자(T5)가 연결될 수 있다. 제1 내지 제4스위칭소자(T1∼T4)는 제1워드라인(WL1)에 연결될 수 있고, 제5스위칭소자(T5)는 제2워드라인(WL2)에 연결될 수 있다.
제1 및 제2워드라인(WL1, WL2)과 교차하는 복수의 비트라인(BL1∼BL3, BL4-1, BL4-2, BL4-3)이 구비될 수 있다. 제1 내지 제5스위칭소자(T1∼T5)와 복수의 비트라인(BL1∼BL3, BL4-1, BL4-2, BL4-3)의 연결관계는 도 1에서와 유사할 수 있다. 다만, 제3저장영역(Storage 3)의 위치가 변경됨에 따라, 그(Storage 3)에 연결된 제4-3비트라인(BL4-3)의 위치가 달라질 수 있다.
도 1 및 도 2의 제1유닛(200)은 두 개의 고정층(20a, 20b)을 갖지만, 하나의 고정층을 갖도록 변형될 수 있다. 즉, 제1유닛(200)의 두 고정층(20a, 20b) 중 하 나와 그에 대응하는 분리층(10a 또는 10b)은 구비시키지 않을 수 있다. 이 경우, 두 개의 전극(30a, 30b) 중 하나, 예컨대, 제2전극(30b)은 제1영역(R1) 상에 구비될 수 있고, 이때, 제2전극(30b)과 제1영역(R1) 사이에 제1자성트랙(100)보다 전기 저항이 높은 저항성층이 구비될 수 있다.
이하에서는, 도 3a 및 도 3b를 참조하여, 도 1의 제1유닛(200)을 이용한 정보의 기록방법을 보다 자세하게 설명한다. 도 3a 및 도 3b는 도 1의 부분 단면도이다. 도 3a 및 도 3b에서 제1 및 제2고정층(20a, 20b) 및 제1자성트랙(100)은 수직 자기이방성을 가질 수 있고, 제1 및 제2고정층(20a, 20b)의 자화 방향은 예컨대, 각각 제1 및 제2방향(M1, M2)일 수 있다. 제1 및 제2고정층(20a, 20b)의 자화 방향은 서로 바뀔 수 있다. 또한 제1 및 제2고정층(20a, 20b) 및 제1자성트랙(100)은 수평 자기이방성을 가질 수도 있다.
도 3a를 참조하면, 제2전극(30b)에서 제1전극(30a)으로 제1기록전류를 인가하여, 제1전극(30a)에서 제2전극(30b)으로 전자들이 이동하는 경우, 제1고정층(20a)의 자화 방향과 동일한 자화 방향(즉, 제1방향)(M1)을 갖는 전자들(E1)이 제1전극(30a)에서 제1영역(R1)으로 이동한다. 이러한 전자들(E1)이 제1영역(R1)을 제1방향(M1)으로 자화시키는 역할을 한다. 한편, 제2고정층(20b) 부분에서는, 제2고정층(20b)의 자화 방향과 동일한 자화 방향(즉, 제2방향)(M2)을 갖는 전자들은 제2고정층(20b)을 통해 제2전극(30b)으로 빠져나가지만, 제2고정층(20b)의 자화 방향과 반대의 자화 방향을 갖는 전자들(E2)은 제2고정층(20b)을 통해 빠져나가지 못하고 제1영역(R1)으로 되돌아와 쌓이게 된다. 이러한 전자들(E2)이 제1영역(R1)을 제1방향(M1)으로 자화시키는 역할을 한다.
이와 같이, 제1고정층(20a) 및 제2고정층(20b)에서 제1영역(R1)으로 인가되는 스핀 전이 토크(spin transfer torque)에 의해 제1영역(R1)은 제1방향(M1)으로 자화될 수 있다. 상기 제1기록전류의 인가 전에, 제1영역(R1)이 제2방향(M2)으로 자화되어 있었다면, 상기 제1기록전류에 의해 제1영역(R1)의 자화 방향은 제2방향(M2)에서 제1방향(M1)으로 반전될 수 있다.
도 3b를 참조하면, 제1전극(30a)에서 제2전극(30b)으로 제2기록전류를 인가하여, 제2전극(30b)에서 제1전극(30a)으로 전자들이 이동하는 경우, 제2고정층(20b)의 자화 방향과 동일한 자화 방향(즉, 제2방향)(M2)을 갖는 전자들(E3)이 제2전극(30b)에서 제1영역(R1)으로 이동한다. 이러한 전자들(E3)이 제1영역(R1)을 제2방향(M2)으로 자화시키는 역할을 한다. 한편, 제1고정층(20a) 부분에서는, 제1고정층(20a)의 자화 방향과 동일한 자화 방향(즉, 제1방향)(M1)을 갖는 전자들은 제1고정층(20a)을 통해 제1전극(30a)으로 빠져나가지만, 제1고정층(20a)의 자화 방향과 반대의 자화 방향(즉, 제2방향)(M2)을 갖는 전자들(E4)은 제1고정층(20a)을 통해 빠져나가지 못하고 제1영역(R1)으로 되돌아와 쌓이게 된다. 이러한 전자들(E4)이 제1영역(R1)을 제2방향(M2)으로 자화시키는 역할을 한다. 상기 제2기록전류의 인가 전에, 제1영역(R1)이 제1방향(M1)으로 자화되어 있었다면, 상기 제2기록전류에 의해 제1영역(R1)의 자화 방향은 제1방향(M1)에서 제2방향(M2)으로 반전될 수 있다.
이와 같이, 본 발명의 실시예에 따른 정보저장장치에서는 제1자성트랙(100) 하부 및 상면에 서로 반대 방향으로 자화된 제1고정층(20a) 및 제2고정층(20b)이 있기 때문에, 이들(40a, 40b) 모두에서 유도되는 스핀 전이 토크(spin transfer torque)에 의한 정보 기록이 이루어질 수 있다. 만약, 제1고정층(20a) 및 제2고정층(20b) 중 하나가 없는 경우, 하나의 고정층으로부터 제1영역(R1)으로 인가되는 스핀 전이 토크(spin transfer torque)에 의해서만 정보의 기록이 이루어질 수 있다.
도 3a 단계와 도 3b 단계 사이에, 또는 도 3a 단계 전이나 도 3b 단계 후, 제1자성트랙(100)에 소정의 전류를 인가하여 제1자성트랙(100) 내에서 자구 및 자구벽을 1 비트 거리 만큼 소정 방향으로 이동시킬 수 있다. 제1자성트랙(100) 내에서 자구 및 자구벽을 비트 단위로 이동시키면서 도 3a 또는 도 3b의 방법으로 제1영역(R1)에 위치하는 자구를 원하는 방향으로 자화시키면, 제1자성트랙(100)에 다수의 정보를 기록할 수 있다. 예컨대, 도 1의 제1저장영역(Storage 1)의 자구 및 자구벽을 버퍼영역(Buffer)으로 이동시키면서 소정의 정보를 기록할 수 있다. 기록동작을 마친 후에는 버퍼영역(Buffer)의 정보를 다시 제1저장영역(Storage 1)으로 이동시킬 수 있다. 또는 도 1의 제2저장영역(Storage 2)이나 제3저장영역(Storage 3)의 자구 및 자구벽을 버퍼영역(Buffer)으로 이동시키면서 소정의 정보를 기록할 수 있다. 이 경우에도, 기록동작을 마친 후에는 버퍼영역(Buffer)의 정보를 다시 제2저장영역(Storage 2) 또는 제3저장영역(Storage 3)으로 이동시킬 수 있다.
도 1의 제1유닛(200)으로 정보의 기록동작뿐 아니라 재생동작도 수행할 수 있다. 이에 대해 간략히 설명하면, 제1유닛(200)에 소정의 재생전류를 인가하여, 제1영역(R1)에 기록된 정보가 무엇인지 판별할 수 있다. 이때, 상기 재생전류는 제1전극(30a)과 제2전극(30b) 중 어느 하나과 제1자성트랙(100)의 양단 중 어느 하나 사이, 또는 제1전극(30a)과 제2전극(30b) 중 어느 하나과 제2자성트랙(120)의 양단 중 어느 하나 사이 인가할 수 있다. 상기 재생전류의 크기는 제1유닛(200)이 구비된 제1영역(R1)의 정보에 의해 달라질 수 있다. 제1영역(R1)을 제외한 나머지 자구영역(D)들의 자화 상태는 상기 재생전류에 큰 영향을 주지 않을 수 있다. 즉, 제1유닛(200)이 형성된 제1영역(R1)의 자화 상태가 상기 재생전류의 크기를 결정하는 지배적인(dominant) 역할을 할 수 있다. 그러므로, 상기 재생전류를 인가함으로써, 제1영역(R1)의 정보를 판별할 수 있다. 자구 및 자구벽을 1비트 만큼 이동시키면서, 제1영역(R1)에 위치하는 정보를 재생하면, 자성구조체(MS1)에 기록된 다수의 정보를 판별할 수 있다. 예컨대, 도 1의 제1저장영역(Storage 1)의 자구 및 자구벽을 버퍼영역(Buffer)으로 이동시키면서 상기 자구에 저장된 정보를 재생할 수 있다. 재생동작을 마친 후에는 버퍼영역(Buffer)의 정보를 다시 제1저장영역(Storage 1)으로 이동시킬 수 있다. 또는 도 1의 제2저장영역(Storage 2)이나 제3저장영역(Storage 3)의 자구 및 자구벽을 버퍼영역(Buffer)으로 이동시키면서 상기 자구에 저장된 정보를 재생할 수 있다. 이 경우에도, 재생동작을 마친 후에는 버퍼영역(Buffer)의 정보를 다시 제2저장영역(Storage 2) 또는 제3저장영역(Storage 3)으로 이동시킬 수 있다.
이하에서는, 도 4 내지 도 6을 참조하여, 도 1의 구조를 갖는 정보저장장치의 동작방법을 보다 상세하게 설명한다.
<기록동작>
도 4를 참조하면, 제2워드라인(WL2)을 활성화시켜, 즉, 제2워드라인(WL2)에 소정의 전압(V2)을 인가하여 그에 연결된 제5스위칭소자(T5)를 턴-온(turn-on)시킨 상태에서, 제2비트라인(BL2)과 제3비트라인(BL3)을 통해 제1유닛(200)에 소정의 기록전류를 인가할 수 있다. 상기 기록전류의 방향에 따라 제1영역(R1)에 기록되는 정보가 결정될 수 있다.
도 5를 참조하면, 제1워드라인(WL1)을 활성화시켜, 즉, 제1워드라인(WL1)에 소정의 전압(V1)을 인가하여 그에 연결된 제1 내지 제4스위칭소자(T1∼T4)를 턴-온(turn-on)시킨 상태에서, 제4-1, 제4-2 및 제4-3비트라인(BL4-1, BL4-2, BL4-3) 중 하나와 제1비트라인(BL1)을 통해 자성구조체(MR1)에 소정의 이동전류(펄스전류)를 인가할 수 있다. 예컨대, 제4-2비트라인(BL4-2)과 제1비트라인(BL1) 사이에 상기 이동전류를 인가할 수 있다. 이 경우, 버퍼영역(Buffer)과 제2저장영역(Storage 2) 사이에 상기 이동전류가 인가되고, 제2저장영역(Storage 2)에서 버퍼영역(Buffer)으로 또는 그 반대 방향으로 자구 및 자구벽이 이동될 수 있다. 상기 이동전류의 방향에 따라, 자성구조체(MR1) 내에서 자구 및 자구벽이 이동하는 방향이 달라질 수 있다. 전류의 방향은 전자의 방향과 반대이므로, 자구 및 자구벽은 상기 이동전류와 반대 방향으로 이동될 수 있다.
도 4 및 도 5의 동작을 교대로 반복 수행하면, 제2저장영역(Storage 2)에 있는 자구영역(D)들을 버퍼영역(Buffer)으로 이동시키면서 그들(D)에 소정의 정보를 기록할 수 있다. 기록동작이 완료된 후에는, 버퍼영역(Buffer)의 정보를 제2저장영 역(Storage 2)으로 이동시킬 수 있다.
<재생동작>
도 6을 참조하면, 제1 및 제2워드라인(WL1, WL2)을 활성화시켜, 즉, 제1 및 제2워드라인(WL1, WL2)에 소정의 전압(V1, V2)을 인가하여 이들에 연결된 제1 내지 제5스위칭소자(T1∼T5)를 턴-온(turn-on)시킨 상태에서, 제1비트라인(BL1)과 제2비트라인(BL2) 사이에 소정의 재생전류를 인가할 수 있다. 상기 재생전류는 제1유닛(200)의 일부(예컨대, 제1영역(R1)의 아래 부분) 및 제1영역(R1)을 경유하여 흐를 수 있는데, 상기 재생전류의 크기는 제1영역(R1)의 자화 방향에 큰 영향을 받을 수 있다. 즉, 제1영역(R1)의 자화 방향에 따라 제1비트라인(BL1)과 제2비트라인(BL2) 사이의 전기 저항이 크게 달라질 수 있다. 따라서, 상기 재생전류를 인가함으로써, 제1영역(R1)에 기록된 정보가 어떤 것인지 판별할 수 있다. 상기 재생전류는 전술한 기록전류보다 상대적으로 작은 크기를 갖기 때문에, 제1영역(R1)의 자화 상태를 변화시키지는 않는다. 제1비트라인(BL1)과 제2비트라인(BL2) 사이에 소정의 재생전류를 인가하는 대신에, 제4-1, 제4-2 및 제4-3비트라인(BL4-1, BL4-2, BL4-3) 중 하나와 제2비트라인(BL2)과 사이에 소정의 재생전류를 인가하여 재생동작을 수행할 수도 있다. 또한 제5스위칭소자(T5)가 제2비트라인(BL2) 대신에 제3비트라인(BL3)에 연결된 경우, 제1비트라인(BL1)과 제3비트라인(BL3) 사이에 재생전류를 인가하거나, 제4-1, 제4-2 및 제4-3비트라인(BL4-1, BL4-2, BL4-3) 중 하나와 제3비트라인(BL3) 사이에 재생전류를 인가하여 재생동작을 수행할 수 있다. 그러므로, 본 발명의 실시예에 따르면, 제1유닛(200)의 양단 중 어느 하나와 자성트 랙(100, 120)의 단부들 중 하나 사이에 재생전류를 인가함으로써, 제1영역(R1)에 기록된 정보를 재생할 수 있다. 이렇듯 본 발명의 실시예에서는 제1유닛(200)은 정보를 재생하기 위한 장치로 이용될 수 있다. 따라서, 제1유닛(200)은 기록기능과 재생기능을 동시에 갖는 기록/재생유닛이라고 할 수 있다. 그러나 본 발명의 다른 실시예에서는 재생유닛과 기록유닛을 별도로 구비시킬 수도 있다.
도 6의 정보를 읽는 단계와 도 5의 자구 및 자구벽을 단위 비트만큼 이동시키는 단계를 교대로 반복 수행할 수 있다. 이러한 방법으로, 제1유닛(200)의 일측에 있는 자구들을 제1유닛(200)의 타측으로 이동시키면서 그들에 기록된 정보를 재생할 수 있다. 예컨대, 도 1의 제1 내지 제3저장영역(Storage 1∼3) 중 하나에 저장된 정보를 버퍼영역(Buffer)으로 이동시키면서 그 정보를 재생할 수 있다. 재생동작이 완료된 후에는, 버퍼영역(Buffer)의 정보를 원위치, 즉, 제1 내지 제3저장영역(Storage 1∼3) 중 하나로 복귀시킬 수 있다.
도 2의 장치의 기록 및 재생방법은 도 4 내지 도 6을 참조하여 설명한 기록 및 재생방법과 유사할 수 있다.
도 7은 본 발명의 실시예에 따른 정보저장장치의 레이아웃도이다.
도 7을 참조하면, 제1 내지 제4워드라인(WL1∼WL4) 및 그들(WL1∼WL4)과 교차하는 복수의 비트라인(BL1∼BL3, BL4-1, BL4-2, BL4-3)이 구비될 수 있다. 제1워드라인(WL1)과 제2워드라인(WL2) 사이에 자성구조체(MS1)가 구비될 수 있다. 여기서, 자성구조체(MS1)는 도 1의 자성구조체(MS1)와 같이 제1자성트랙(100) 및 제2자성트랙(120)을 포함할 수 있다. 제1워드라인(WL1)과 제1비트라인(BL1)의 교차점 부 근에 제1스위칭소자(T1)가 구비될 수 있고, 제1워드라인(WL1)과 제4-1비트라인(BL4-1)의 교차점 부근에 제2스위칭소자(T2)가 구비될 수 있다. 제1스위칭소자(T1)는 제1워드라인(WL1) 양측에 제1소오스(S1) 및 제1드레인(D1)을 갖고, 제2스위칭소자(T2)는 제1워드라인(WL1) 양측에 제2소오스(S2) 및 제2드레인(D2)을 갖는다. 제1스위칭소자(T1)의 제1소오스(S1) 및 제1드레인(D1)은 각각 제1비트라인(BL1) 및 제1자성트랙(100)의 일단에 연결될 수 있고, 제2스위칭소자(T2)의 제2소오스(S2) 및 제2드레인(D2)은 각각 제4-1비트라인(BL4-1) 및 제1자성트랙(100)의 타단에 각각 연결될 수 있다. 제1워드라인(WL1)과 제4-2비트라인(BL4-2)의 교차점 부근에 제3스위칭소자(T3)가 구비될 수 있고, 제1워드라인(WL1)과 제4-3비트라인(BL4-3)의 교차점 부근에 제4스위칭소자(T4)가 구비될 수 있다. 제3스위칭소자(T3)는 제1워드라인(WL1) 양측에 제3소오스(S3) 및 제3드레인(D3)을 갖고, 제4스위칭소자(T4)는 제1워드라인(WL1) 양측에 제4소오스(S4) 및 제4드레인(D4)을 갖는다. 제3스위칭소자(T3)의 제3소오스(S3) 및 제3드레인(D3)은 각각 제4-2비트라인(BL4-2) 및 제2자성트랙(120)의 일단에 연결될 수 있고, 제4스위칭소자(T4)의 제4소오스(S4) 및 제4드레인(D4)은 각각 제4-3비트라인(BL4-3) 및 제2자성트랙(120)의 타단에 각각 연결될 수 있다. 이때, 제3드레인(D3)과 제2자성트랙(120)은 제3도선(C3)으로 연결될 수 있고, 제4드레인(D4)과 제2자성트랙(120)은 제4도선(C4)으로 연결될 수 있다.
제1자성트랙(100)의 소정 영역, 예컨대, 중앙부 또는 그에 인접한 부분에 제1유닛(200)이 구비될 수 있고, 제2비트라인(BL2)은 상기 제1유닛(200)의 위쪽을 지 나갈 수 있고, 제3비트라인(BL3)은 제2비트라인(BL2)과 소정 간격 이격하여 배치될 수 있다. 제2워드라인(WL2)과 제2비트라인(BL2)의 교차점 부근에 제5스위칭소자(T5)가 구비될 수 있다. 제5스위칭소자(T5)는 제2워드라인(WL2) 양측에 각각 제5소오스(S5) 및 제5드레인(D5)을 갖는다. 제5소오스(S5)는 제1유닛(200)의 하면에 전기적으로 연결될 수 있고, 제5드레인(D5)은 제2비트라인(BL2)에 전기적으로 연결될 수 있다. 제1유닛(200)의 상면은 제3비트라인(BL3)과 제2도선(C2)에 의해 전기적으로 연결될 수 있다. 제1유닛(200)의 상면과 제3비트라인(BL3)의 연결관계 및 제1유닛(200)의 하면과 제5소오스(S5)의 연결관계는 이후 도 8을 참조하여 보다 상세히 설명한다. 제1 내지 제5스위칭소자(T1∼T5) 각각에서 소오스(S1∼S5) 및 드레인(D1∼D5)의 역할을 서로 바뀔 수 있다.
도 7에서 단위 메모리영역(MR1)은 도 1의 구조에 대응될 수 있다. 도 7에서는 단위 메모리영역(MR1)이 Y축 방향으로 반복 배치된 경우에 대해 도시하였지만, 단위 메모리영역(MR1)은 X축 및 Y축 방향으로 다수의 열 및 행을 이루도록 다수 개로 배열될 수 있다.
도 8은 도 7의 I-I'선에 다른 단면도이다.
도 8을 참조하면, 제1유닛(200)의 하면은 제5소오스(S5)와 제1도선(C1)에 의해 연결될 수 있고, 제1유닛(200)의 상면은 제3비트라인(BL3)과 제2도선(C2)에 의해 연결될 수 있다.
도 7 및 도 8의 구조는 일례에 불과하다. 즉, 도 7의 레이아웃은 다양하게 변화될 수 있고, 그에 따라 도 8의 구조도 달라질 수 있다.
도 9는 본 발명의 실시예에 따른 정보저장장치의 전체적인 구조(architecture)를 보여준다.
도 9를 참조하면, 다수의 단위 메모리영역(MR)이 n개의 행 및 m개의 열을 이루도록 배열될 수 있다. 도 9에서 단위 메모리영역(MR)은 단순하게 도시되었지만, 그 세부 구조는 도 1 또는 도 2와 같을 수 있다. 참조부호 WL1i(여기서, i는 1≤i≤n를 만족하는 자연수, 이하 동일)는 i번째 행에 존재하는 단위 메모리영역(MR)들에 공통으로 연결된 제1워드라인을 의미하고, WL2i(여기서, i는 1≤i≤n를 만족하는 자연수, 이하 동일)는 i번째 행에 존재하는 단위 메모리영역(MR)들에 공통으로 연결된 제2워드라인을 나타낸다. 또한, 참조번호 BL1j, BL2j, BL3j 및 BL4kj (여기서, j는 1≤j≤m을 만족하는 자연수, 이하 동일)는 각각 j번째 열에 존재하는 단위 메모리영역(MR)들에 공통으로 연결된 제1 내지 제4비트라인을 나타낸다. 제1 및 제2워드라인(WL1i∼WL2i)은 각각 도 1(또는 도 2)의 제1 및 제2워드라인(WL1∼WL2)에 대응될 수 있고, 제1 내지 제3비트라인(BL1j∼BL3j)은 각각 도 1(또는 도 2)의 제1 내지 제3비트라인(BL1∼BL3)에 대응될 수 있으며, 제4비트라인(BL4kj)은 도 1(또는 도 2)의 제4-1 내지 제4-3비트라인(이하, 제4계열 비트라인)(BL4-1, BL4-2, BL4-3)에 대응될 수 있다. 제4비트라인(BL4kj)은 상기 제4계열 비트라인(BL4-1, BL4-2, BL4-3) 중 선택된 어느 하나에 대응된다고 할 수도 있다.
제1 및 제2워드라인들(WL11∼WL1n, WL21∼WL2n)과 공통으로 연결된 로우 디코 더(row decoder)(DCR1)가 구비될 수 있고, 제1 내지 제4비트라인(BL11∼BL1m, BL21∼BL2m, BL31∼BL3m, BL4k1∼BL4km)과 공통으로 연결된 컬럼 디코더(column decoder)(DCR2)가 구비될 수 있다. 로우 디코더(DCR1) 및 컬럼 디코더(DCR2)에 의해 다수의 단위 메모리영역(MR) 중 동작시키고자 하는 하나의 단위 메모리영역(MR)이 선택될 수 있다. 로우 디코더(DCR1) 및 컬럼 디코더(DCR2)는 MUX(multiplexer) 또는 DMUX(de multiplexer) 구조를 갖는 선택 논리소자를 포함할 수 있는데, 이는 당업자에게 잘 알려진 바, 이들(DCR1, DCR2)에 대한 자세한 설명을 생략한다.
로우 디코더(DCR1) 일측으로 그(DCR1)에 연결된 제1주변회로(1000)가 구비될 수 있다. 제1주변회로(1000)는 적어도 두 개의 논리소자, 예컨대, 제1 및 제2논리소자(LC1), LC2)를 포함할 수 있다. 제1 및 제2논리소자(LC1), LC2)는, 예컨대, OR 게이트일 수 있다. 제1논리소자(LC1)의 출력단(OUT1)에 연결된 제1로우배선(first row wire)(W1) 및 제2논리소자(LC2)의 출력단(OUT2)에 연결된 제2로우배선(second row wire)(W2)은 로우 디코더(DCR1)에 연결될 수 있다. 제1 및 제2로우배선(W1, W2)은 각각 제1 및 제2워드라인(WL1i, WL2i)에 연결될 수 있다. 참조부호 IN11 및 IN12는 제1논리소자(LC1)의 제1 및 제2입력단을 나타내고, IN21, IN22는 제2논리소자(LC2)의 제1 및 제2입력단을 나타낸다. 제1주변회로(1000)는 로우 디코더(DCR1)에 연결된 로우 어드레스 회로(row address circuit)(AD1)를 더 포함할 수 있다. 도 9에 도시하지는 않았지만, 제1 및 제2논리소자(LC1, LC2)에 각각 연결된 전압원이 더 구비될 수 있다.
컬럼 디코더(DCR2) 일측으로 그(DCR2)와 연결된 제2주변회로(2000)가 구비될 수 있다. 제2주변회로(2000)는 컬럼 디코더(DCR2)에 연결된 다수의 신호발생기, 즉, 제1 내지 제4신호발생기(SG1∼SG4)를 포함할 수 있다. 제1 내지 제4신호발생기(SG1∼SG4)는 선택된 단위 메모리영역(MR)의 제1 내지 제4비트라인(BL1j∼BL4kj)에 신호를 인가하기 위한 장치일 수 있다. 제1 내지 제4신호발생기(SG1∼SG4)에 대해서는 추후에 보다 자세히 설명한다. 제1 내지 제4신호발생기(SG1∼SG4)는 각각 제1 내지 제4컬럼배선(B1∼B4)에 의해 컬럼 디코더(DCR2)에 연결될 수 있다. 제1 내지 제4컬럼배선(B1∼B4)은 각각 제1 내지 제4비트라인(BL1j∼BL4kj)에 연결될 수 있다. 제4비트라인(BL4kj)이 도 1 및 도 2에서와 같이 세 개의 비트라인(즉, 상기 제4계열 비트라인)(BL4-1, BL4-2, BL4-3)을 포함하는 경우, 제4컬럼배선(B4)은 상기 세 개의 비트라인(BL4-1, BL4-2, BL4-3) 중 선택된 어느 하나에 연결될 수 있다.
제2신호발생기(SG2)에 연결된 감지회로(S/A)가 더 구비될 수 있다. 감지회로(S/A)는 소정의 단위 메모리영역(MR)에서 재생한 정보의 신호를 감지하고 증폭하기 위한 감지증폭기(sense amplifier)일 수 있다. 감지회로(S/A)에 대해서는 잘 알려진 바, 그에 대한 자세한 설명은 생략한다. 제2주변회로(2000)는 컬럼 디코더(DCR2)에 연결된 컬럼 어드레스 회로(column address circuit)(AD2) 및 스토리지 브랜치 어드레스 회로(storage branch address circuit)(이하, 브랜치 어드레스 회로)(AD3)를 더 포함할 수 있다.
로우 어드레스 회로(AD1)와 컬럼 어드레스 회로(AD2)에 의해 로우 디코더(DCR1) 및 컬럼 디코더(DCR2)의 논리 연산 동작이 제어되고, 그에 따라, 다수의 단위 메모리영역(MR) 중 동작시키고자 하는 하나의 단위 메모리영역(MR)이 선택될 수 있다. 다수의 단위 메모리영역(MR) 중 동작시키고자 하는 단위 메모리영역(MR)을 선택한 후, 제1 및 제2논리소자(LC1, LC2) 중 적어도 하나와 제1 내지 제4신호발생기(SG1∼SG4) 중 적어도 두 개를 이용해서 상기 선택된 단위 메모리영역(MR)에 대한 정보의 기록, 재생 및 자구벽 이동동작 등을 수행할 수 있다. 이때, 필요한 경우, 브랜치 어드레스 회로(AD3)에 의해 상기 선택된 단위 메모리영역(MR)의 제4계열 비트라인(도 1 및 도 2의 경우, BL4-1, BL4-2, BL4-3) 중 제4컬럼배선(B4)의 신호를 인가받을 하나의 비트라인을 선택할 수 있다.
이하에서는, 도 10 내지 도 13을 참조하여, 도 9의 제1 내지 제4신호발생기(SG1∼SG4)의 구조 및 동작방법에 대해 상세하게 설명한다.
도 10은 도 9의 제1신호발생기(SG1)의 일례를 보여준다.
도 10을 참조하면, 제1컬럼배선(B1)에 연결된 이동전류원(moving current source)(MCS1)이 구비될 수 있다. 제1이동전류원(MCS1)과 제1컬럼배선(B1) 사이에 제1트랜지스터(Tr1)가 구비될 수 있다. 제1컬럼배선(B1) 아래쪽에 직렬로 연결된 제2트랜지스터(Tr2)가 구비될 수 있고, 제2트랜지스터(Tr2)의 일단은 접지될 수 있다. 서로 연결된 제1 및 제2논리요소(L1, L2)가 구비될 수 있다. 제1 및 제2논리요소(L1, L2)는, 예컨대, AND 게이트일 수 있다. 제1논리요소(L1)의 출력단(Out1)은 제2트랜지스터(Tr2)의 게이트에 연결될 수 있고, 제2논리요소(L2)의 출력단(Out2) 은 제1트랜지스터(Tr1)의 게이트에 연결될 수 있다. 제2논리요소(L2)의 제1입력단(In21)은 제1논리요소(L1)의 제1입력단(In11)에 연결될 수 있고, 제2논리요소(L2)의 제2입력단(In22)은 제1논리요소(L1)의 제2입력단(In12)에 연결될 수 있다. 제2논리요소(L2)의 제2입력단(In22)과 제1논리요소(L1)의 제2입력단(In22) 사이에는 신호를 변환하는 제1인버터(IVT1)가 구비될 수 있다. 제1논리요소(L1)의 제1 및 제2입력단(In11, In12)에 각각 제1 및 제2이동신호(SM1, SM2)가 입력될 수 있다. 제1 및 제2이동신호(SM1, SM2)에 따라, 제1 및 제2트랜지스터(T1, T2) 중 하나가 턴-온될 수 있다. 만약, 제1 및 제2이동신호(SM1, SM2)가 모두 '1'이면, 제1논리요소(L1)를 통해 '1'이 출력되어 제2트랜지스터(Tr2)는 턴-온(turn-on)될 수 있지만, 제2논리요소(L2)를 통해 '0'이 출력되어 제1트랜지스터(Tr1)는 턴-온(turn-on)되지 않는다. 이 경우, 이동전류는 소정의 단위 메모리영역으로부터 제1컬럼배선(B1) 및 제2트랜지스터(Tr2)를 통해 접지로 흐를 수 있다. 한편, 제1 및 제2이동신호(SM1, SM2)가 각각 '1' 및 '0'이면, 제1논리요소(L1)를 통해 '0'이 출력되어 제2트랜지스터(Tr2)는 턴-온(turn-on)되지 않지만, 제2논리요소(L2)를 통해 '1'이 출력되어 제1트랜지스터(Tr1)는 턴-온(turn-on)될 수 있다. 이 경우, 이동전류는 제1이동전류원(MCS1)으로부터 제1트랜지스터(Tr1) 및 제1컬럼배선(B1)을 통해 소정의 단위 메모리영역으로 흐를 수 있다. 이러한 자구벽 이동동작은 이하에서 설명할 제4신호발생기(SG4)의 동작과 연계하여 이루어질 수 있다.
제1신호발생기(SG1)는 제2트랜지스터(Tr2)와 병렬로 제1컬럼배선(B1)에 연결 된 제3트랜지스터(Tr3)를 포함할 수 있다. 제3트랜지스터(Tr3)는 제2트랜지스터(Tr2)와 소오스 및 드레인을 공유할 수 있다. 제3트랜지스터(Tr3)의 게이트단자(G3)에 재생신호(SR1)가 입력될 수 있다. 제3트랜지스터(Tr3)와 연관된 정보의 재생동작은 이하에서 설명할 제2신호발생기(SG2)의 동작과 연계하여 이루어질 수 있다.
도 11은 도 9의 제2신호발생기(SG2)의 일례를 보여준다.
도 11을 참조하면, 제2컬럼배선(B2)에 연결된 재생전류원(reading current source)(RCS1)이 구비될 수 있다. 재생전류원(RCS1)과 제2컬럼배선(B2) 사이에 제4트랜지스터(Tr4)가 구비될 수 있다. 재생전류원(RCS1)과 제4트랜지스터(Tr4)를 연결하는 배선에 감지소자(S/A)(도 9 참조)가 연결될 수 있다. 제4트랜지스터(Tr4)의 게이트단자(G4)를 통해 재생신호(SR1)가 입력될 수 있다. 재생신호(SR1)가 입력되어 제4트랜지스터(Tr4)가 턴-온되면, 재생전류원(RCS1)으로부터 제2컬럼배선(B2)을 거쳐 소정의 단위 메모리영역으로 재생전류가 흐를 수 있다. 상기 단위 메모리영역으로부터 재생된 정보의 신호는 감지소자(S/A)로 입력될 수 있다. 이러한 재생동작은 전술한 제1신호발생기(SG1)의 동작과 연계하여 이루어질 수 있다. 즉, 제4트랜지스터(Tr4)의 게이트단자(G4)에 재생신호(SR1)를 입력할 때, 그와 동시에 도 10의 제3트랜지스터(Tr3)의 게이트단자(G3)에도 동일한 재생신호(SR1)를 입력할 수 있다. 이렇게 하면, 도 11의 제2컬럼배선(B2)을 통해 소정의 단위 메모리영역으로 주입된 재생전류는 도 10의 제1컬럼배선(B1)을 통해 접지로 흐를 수 있다. 따라서, 선택된 단위 메모리영역에 대한 정보 재생동작이 이루어질 수 있다. 한편, 상기 재생동작 동안에, 이하에서 설명할 도 11의 제6트랜지스터(Tr6)는 턴-오프(turn-off) 상태일 수 있으므로, 상기 재생전류는 도 11의 접지로 흐르지 않을 수 있다.
제2신호발생기(SG2)는 제2컬럼배선(B2)에 재생전류원(RCS1)과 병렬로 연결된 제1기록전류원(writing current source)(WCS1)을 포함할 수 있다. 제1기록전류원(WCS1)과 제2컬럼배선(B2) 사이에 제5트랜지스터(Tr5)가 구비될 수 있다. 제2컬럼배선(B2) 아래쪽에 직렬로 연결된 제6트랜지스터(Tr6)가 구비될 수 있고, 제6트랜지스터(Tr6)의 일단은 접지될 수 있다. 서로 연결된 제3 및 제4논리요소(L3, L4)가 구비될 수 있다. 제3 및 제4논리요소(L3, L4)와 제5 및 제6트랜지스터(Tr5, Tr6)의 구성 및 연결관계는 도 10의 제1 및 제2논리요소(L1, L2)와 제1 및 제2트랜지스터(Tr1, Tr2)의 구성 및 연결관계와 동일할 수 있다. 참조번호 In31, In32 및 Out3는 각각 제3논리요소(L3)의 제1 및 제2입력단과 출력단을 나타내고, In41, In42 및 Out4는 각각 제4논리요소(L4)의 제1 및 제2입력단과 출력단을 나타내며, IVT2는 제2인버터를 나타낸다.
제3논리요소(L3)의 제1 및 제2입력단(In31, In32)에 각각 제1 및 제2기록신호(SW1, SW2)가 입력될 수 있다. 제1 및 제2기록신호(SW1, SW2)에 따라, 제5 및 제6트랜지스터(Tr5, Tr6) 중 하나가 턴-온(turn-on)될 수 있다. 제1 및 제2기록신호(SW1, SW2)가 모두 '1'이면, 제3논리요소(L3)를 통해 '1'이 출력되어 제6트랜지스터(Tr6)가 턴-온(turn-on)될 수 있지만, 제4논리요소(L4)를 통해서는 '0'이 출력되 어 제5트랜지스터(Tr5)는 턴-온(turn-on)되지 않는다. 이 경우, 기록전류는 소정의 단위 메모리영역으로부터 제2컬럼배선(B2) 및 제6트랜지스터(Tr6)를 통해 접지로 흐를 수 있다. 따라서 상기 단위 메모리영역의 제1영역(R1)(도 1 및 도 2 참조)에 제1정보가 기록될 수 있다. 한편, 제1 및 제2기록신호(SW1, SW2)가 각각 '1' 및 '0'이면, 제3논리요소(L3)를 통해 '0'이 출력되어 제6트랜지스터(Tr6)는 턴-온(turn-on)되지 않지만, 제4논리요소(L4)를 통해서는 '1'이 출력되어 제5트랜지스터(Tr5)가 턴-온(turn-on)될 수 있다. 이 경우, 기록전류는 제1기록전류원(WCS1)으로부터 제5트랜지스터(Tr5) 및 제2컬럼배선(B2)을 통해 소정의 단위 메모리영역으로 흐를 수 있다. 따라서 상기 단위 메모리영역의 제1영역(R1)(도 1 및 도 2 참조)에 제2정보가 기록될 수 있다. 이러한 기록동작은 이하에서 설명할 제3신호발생기(SG3)의 동작과 연계하여 이루어질 수 있다.
도 12는 도 9의 제3신호발생기(SG3)의 일례를 보여준다.
도 12를 참조하면, 제3컬럼배선(B3)에 연결된 제2기록전류원(writing current source)(WCS2)이 구비될 수 있다. 제2기록전류원(WCS2)과 제3컬럼배선(B3) 사이에 제7트랜지스터(Tr7)가 구비될 수 있다. 제3컬럼배선(B3) 아래쪽에 직렬로 연결된 제8트랜지스터(Tr8)의 게이트에 연결될 수 있다. 제8트랜지스터(Tr8)의 일단은 접지될 수 있다. 서로 연결된 제5 및 제6논리요소(L5, L6)가 구비될 수 있다. 제5 및 제6논리요소(L5, L6)는, 예컨대, AND 게이트일 수 있다. 제5논리요소(L5)의 출력단(Out5)은 제7트랜지스터(Tr7)의 게이트에 연결될 수 있고, 제6논리요소(L6) 의 출력단(Out6)은 제8트랜지스터(Tr8)의 게이트에 연결될 수 있다. 제6논리요소(L6)의 제1입력단(In61)은 제5논리요소(L5)의 제1입력단(In51)에 연결될 수 있고, 제6논리요소(L6)의 제2입력단(In62)은 제5논리요소(L5)의 제2입력단(In52)에 연결될 수 있다. 제5논리요소(L5)의 제1입력단(In51)과 제6논리요소(L6)의 제1입력단(In61) 사이에 제3인버터(IVT3)가 구비될 수 있다. 제5논리요소(L5)의 제1 및 제2입력단(In51, In52)에 각각 제2 및 제1기록신호(Sw2, Sw1)가 입력될 수 있다. 도 12의 구조에서 제1 및 제2기록신호(SW1, SW2)가 모두 '1'이면, 제7트랜지스터(Tr7)가 턴-온되고, 제8트랜지스터(Tr8)는 턴-온되지 않으므로, 기록전류는 제2기록전류원(WCS2)으로부터 제7트랜지스터(Tr7) 및 제3컬럼배선(B3)을 통해 소정의 단위 메모리영역으로 흐를 수 있다. 한편, 제1기록신호(SW1)가 '1'이고, 제2기록신호(SW2)가 '0'이면, 제7트랜지스터(Tr7)는 턴-온되지 않고, 제8트랜지스터(Tr8)가 턴-온되므로, 기록전류는 소정의 단위 메모리영역으로부터 제3컬럼배선(B3) 및 제8트랜지스터(Tr8)를 거쳐 접지로 흐를 수 있다.
도 12에서 제1 및 제2기록신호(SW1, SW2)는 각각 도 11의 제1 및 제2기록신호(SW1, SW2)와 등가한 것일 수 있다. 즉, 기록동작시 도 12의 구조에 제1 및 제2기록신호(SW1, SW2)를 입력함과 동시에 도 11의 구조에 제1 및 제2기록신호(SW1, SW2)를 입력할 수 있다. 이때, 만약 제1 및 제2기록신호(SW1, SW2)가 모두 '1'이면, 도 12의 제7트랜지스터(Tr7)가 턴-온되고, 또한 도 11의 제6트랜지스터(Tr6)가 턴-온 되어, 기록전류는 제2기록전류원(WCS2)으로부터 제7트랜지스터(Tr7), 제3컬럼배선(B3) 및 선택된 단위 메모리영역을 거쳐 도 11의 제2컬럼배선(B2) 및 제6트랜지스터(Tr6)을 거쳐 접지로 흐를 수 있다. 따라서, 상기 선택된 단위 메모리영역의 제1영역(R1)(도 1 및 도 2 참조)에 제1정보가 기록될 수 있다. 한편, 제1기록신호(SW1)가 '1'이고, 제2기록신호(SW2)가 '0'이면, 도 12의 제8트랜지스터(Tr8)가 턴-온되고, 또한 도 11의 제5트랜지스터(Tr5)가 턴-온되어, 기록전류는 도 11의 제1기록전류원(WCS1)으로부터 제5트랜지스터(Tr5), 제2컬럼배선(B2) 및 선택된 단위 메모리영역을 거쳐 도 12의 제3컬럼배선(B3) 및 제8트랜지스터(Tr8)을 거쳐 접지로 흐를 수 있다. 따라서, 상기 선택된 단위 메모리영역의 제1영역(R1)(도 1 및 도 2 참조)에 제2정보가 기록될 수 있다.
도 13은 도 9의 제4신호발생기(SG4)의 일례를 보여준다.
도 13을 참조하면, 제4컬럼배선(B4)에 연결된 제2이동전류원(MCS2)이 구비될 수 있다. 제2기록전류원(WCS2)과 제4컬럼배선(B4) 사이에 제9트랜지스터(Tr9)가 구비될 수 있다. 제4컬럼배선(B4) 아래쪽에 직렬로 연결된 제10트랜지스터(Tr10)가 구비될 수 있다. 제10트랜지스터(Tr10)의 일단은 접지될 수 있다. 서로 연결된 제7 및 제8논리요소(L7, L8)가 구비될 수 있다. 제7 및 제8논리요소(L7, L8)와 제9 및 제10트랜지스터(Tr9, Tr10)의 구성 및 연결관계는 도 12의 제5 및 제6논리요소(L5, L6)와 제7 및 제8트랜지스터(Tr7, Tr8)의 구성 및 연결관계와 동일할 수 있다. 참조번호 In71, In72 및 Out7는 각각 제7논리요소(L7)의 제1 및 제2입력단과 출력단 을 나타내고, In81, In82 및 Out8는 각각 제8논리요소(L8)의 제1 및 제2입력단과 출력단을 나타내며, IVT4는 제4인버터를 나타낸다. 제7논리요소(L7)의 제1 및 제2입력단(In71, In72)에 각각 제2 및 제1이동신호(SM2, SM1)가 입력될 수 있다. 제1 및 제2이동신호(SM1, SM2)가 모두 '1'이면, 제9트랜지스터(Tr9)가 턴-온되어, 이동전류는 제2이동전류원(MCS2)으로부터 제9트랜지스터(Tr9) 및 제4컬럼배선(B4)을 통해 소정의 단위 메모리영역으로 흐를 수 있다. 한편, 제1 및 제2이동신호(SM1, SM2)가 각각 '1' 및 '0'이면, 제10트랜지스터(Tr10)가 턴-온되어, 이동전류는 소정의 단위 메모리영역으로부터 제4컬럼배선(B4) 및 제10트랜지스터(Tr10)를 통해 접지로 흐를 수 있다.
자구벽 이동동작시, 도 13의 제4신호발생기(SG4)는 도 10의 제1신호발생기(SG1)와 연계하여 동작할 수 있다. 도 13에서 제9트랜지스터(Tr9)가 턴-온되면, 도 10의 제3트랜지스터(Tr3)가 함께 턴-온되어, 이동전류는 제2이동전류원(MCS2)으로부터 제4컬럼배선(B4)과 선택된 단위 메모리영역, 그리고, 도 10의 제1컬럼배선(B1) 및 제3트랜지스터(Tr3)을 거쳐 접지로 흐를 수 있다. 또한 도 13의 제10트랜지스터(Tr10)가 턴-온되면, 도 10의 제1트랜지스터(Tr1)가 턴-온되어, 이동전류는 도 10의 제1이동전류원(MCS1)으로부터 제1컬럼배선(B1) 및 선택된 단위 메모리영역, 그리고, 도 13의 제4컬럼배선(B4) 및 제10트랜지스터(Tr10)를 거쳐 접지로 흐를 수 있다. 앞서 설명한 바와 같이, 제4컬럼배선(B4)은 선택된 소정의 단위 메모리영역의 복수의 제4계열 비트라인(도 1 및 도 2의 경우, BL4-1, BL4-2, BL4-3) 중 어느 하나에 연결될 수 있다. 따라서, 도 1 및 도 2의 복수의 저장영역(도 1 및 도 1의 경우, Storage 1∼3) 중 어느 하나에서 버퍼영역(Buffer)으로, 또는 그 반대 방향으로 자구벽을 이동시킬 수 있다.
도 9에서 로우 디코더(DCR1)와 칼럼 디코더(DCR2)에 의해 동작하고자 하는 단위 메모리영역(MR)을 선택한 후, 제1 내지 제4신호발생기(SG1∼SG4)를 이용하여 상기 선택된 단위 메모리영역(MR)에 대한 기록/재생 또는 자구벽 이동동작을 수행할 수 있다. 이때, 필요한 경우, 브랜치 어드레스 회로(AD3)를 이용해서, 상기 선택된 단위 메모리영역(MR)의 복수의 제4계열 비트라인(도 1 및 도 2의 경우, BL4-1, BL4-2, BL4-3) 중 신호를 인가하고자 하는 어느 하나를 선택할 수 있다. 이러한 기록/재생 또는 자구벽 이동동작은 도 9의 제1주변회로(1000)의 동작과 연계하여 수행될 수 있다. 보다 구체적으로 설명하면, 상기 기록/재생 또는 자구벽 이동동작시, 도 9에서 제1논리소자(LC1)의 제1 및 제2입력단(IN11, IN12)에 각각 제1이동신호(SM1) 및 재생신호(SR1)가 입력될 수 있고, 제2논리소자(LC2)의 제1 및 제2입력단(IN21, IN22)에 각각 제1기록신호(SW1) 및 재생신호(SR1)가 입력될 수 있다. 제1논리소자(LC1)가 OR 게이트인 경우, 제1논리소자(LC1)에 입력되는 제1이동신호(SM1)와 재생신호(SR1) 중 하나라도 '1'이면, 제1로우배선(W1)을 통해 동작신호가 상기 선택된 단위 메모리영역에 연결된 제1워드라인(WL1i)으로 인가될 수 있다. 따라서 선택된 단위 메모리영역의 제1워드라인(WL1i)에 연결된 제1 및 제2스위칭소자(T1, T2)(도 1 및 도 2 참조)가 턴-온될 수 있다. 이와 유사하게, 제2논리소자(LC2)가 OR 게이트인 경우, 제2논리소자(LC2)에 입력되는 제1기록신호(SW1) 및 재생신호(SR1) 중 하나라도 '1'이면, 제2로우배선(W2)을 통해 동작신호가 선택된 단위 메모리영역에 연결된 제2워드라인(WL2i)으로 인가될 수 있다. 따라서 상기 선택된 단위 메모리영역의 제2워드라인(WL2i)에 연결된 제5스위칭소자(T5)(도 1 및 도 2 참조)가 턴-온될 수 있다. 정보 기록을 위해서는 제5스위칭소자(T5)가 턴-온되도록 해야 하고(도 4 참조), 자구벽 이동을 위해서는 제1스위칭소자(T1)와 제2 내지 제4스위칭소자(T2∼T4) 중 적어도 하나가 턴-온되도록 해야 하며(도 5 참조), 정보 재생을 위해서는, 예컨대, 제1 및 제5스위칭소자(T1, T5)가 턴-온되도록 해야 한다(도 6 참조). 도 9의 구조는 이러한 조건을 만족하도록 구성되어 있다. 예를 들어 설명하면, 제1정보의 기록을 위해서, 제2 및 제3신호발생기(SG2, SG3) 각각에 제1 및 제2기록신호(SW1, SW2)로서 모두 '1'을 입력하는 경우, 제2논리소자(LC2)의 제1입력단(IN21)에 제1기록신호(SW1)로 '1'이 입력된다. 따라서, 제2로우배선(W2)을 통해 선택된 단위 메모리영역이 연결된 제2워드라인(WL2i)에 연결된 제5스위칭소자(T5)가 턴-온될 수 있다. 한편, 제2정보의 기록을 위해서, 제2 및 제3신호발생기(SG2, SG3) 각각에 제1 및 제2기록신호(SW1, SW2)로서 '1' 및 '0'을 입력하는 경우에도, 제2논리소자(LC2)의 제1입력단(IN21)에 제1기록신호(SW1)로 '1'이 입력되므 로, 선택된 단위 메모리영역이 연결된 제2워드라인(WL2i)에 연결된 제5스위칭소자(T5)가 턴-온될 수 있다. 또한, 재생을 위해 제1 및 제2신호발생기(SG1, SG2) 각각에 재생신호(SR1)로 '1'을 입력하는 경우, 제1 및 제2논리소자(LC1, LC2)의 제2입력단(IN12, IN22)에 재생신호(SR1)로 '1'이 입력되므로, 제1 및 제2로우배선(W1, W2)을 통해 선택된 단위 메모리영역이 연결된 제1 및 제2워드라인(WL1i, WL2i)에 연결된 제1 내지 제5스위칭소자(T1∼T5)가 턴-온될 수 있다. 또한, 자구벽을 제1방향으로 이동시키기 위해, 제1 및 제4신호발생기(SG1, SG4) 각각에 제1 및 제2이동신호(SM1, SM2)로 모두 '1'을 입력하는 경우, 제1논리소자(LC1)의 제1입력단(IN11)에 제1이동신호(SM1)로 '1'이 입력되므로, 제1로우배선(W1)을 통해 선택된 단위 메모리영역이 연결된 제1워드라인(WL1i)에 연결된 제1 내지 제4스위칭소자(T1∼T4)가 턴-온될 수 있다. 자구벽을 상기 제1방향의 역방향인 제2방향으로 이동시키기 위해, 제1 및 제4신호발생기(SG1, SG4) 각각에 제1 및 제2이동신호(SM1, SM2)로 '1' 및 '0'을 입력하는 경우에도, 제1논리소자(LC1)의 제1입력단(IN11)에 제1이동신호(SM1)로 '1'이 입력되므로, 선택된 단위 메모리영역이 연결된 제1워드라인(WL1i)에 연결된 제1 내지 제4스위칭소자(T1∼T4)가 턴-온될 수 있다. 이와 같이, 제1 및 제2주변회로(1000, 2000)의 연계된 동작에 의해 선택된 단위 메모리영역에 대한 기록 및 재생동작을 수행할 수 있다.
전술한 본 발명의 실시예에 따른 정보의 기록 및 재생동작을 도시적으로 나타내면 도 14 내지 도 18과 같을 수 있다. 도 14 및 도 15는 기록동작을, 도 16 및 도 17은 자구벽 이동동작을, 도 18은 재생동작을 보여준다. 편의상, 본 도면들은 각 동작에 사용되는 요소들 위주로 도시하였다.
도 14를 참조하면, 제2 및 제3신호발생기(SG2, SG3) 각각에 제1 및 제2기록신호(SW1, SW2)로 모두 '1'이 입력되고, 제2논리소자(LC2)의 제1입력단(IN21)에 제1기록신호(SW1) '1'이 입력될 수 있다. 이 경우, 제3신호발생기(SG3)의 제7트랜지스터(Tr7)가 턴-온되고, 제2신호발생기(SG2)의 제6트랜지스터(Tr6)가 턴-온되며, 선택된 단위 메모리영역의 제5스위칭소자(T5)가 턴-온될 수 있다. 따라서 제1기록전류는 제2기록전류원(WCS2)으로부터 제7트랜지스터(Tr7), 제3컬럼배선(B3), 선택된 단위 메모리영역, 제2컬럼배선(B2) 및 제6트랜지스터(Tr6)을 거쳐 접지로 흐를 수 있다. 따라서, 상기 선택된 단위 메모리영역의 제1영역(R1)에 제1정보가 기록될 수 있다. 상기 제1정보가 기록되는 원리는 도 3a를 참조하여 설명한 바와 동일할 수 있다.
도 15를 참조하면, 제2 및 제3신호발생기(SG2, SG3) 각각에 제1 및 제2기록신호(SW1, SW2)로 각각 '1' 및 '0'이 입력되고, 제2논리소자(LC2)의 제1입력단(IN21)에 제1기록신호(SW1) '1'이 입력될 수 있다. 이 경우, 제2신호발생기(SG2)의 제5트랜지스터(Tr5)가 턴-온되고, 제3신호발생기(SG3)의 제8트랜지스터(Tr8)가 턴-온되며, 선택된 단위 메모리영역의 제5스위칭소자(T5)가 턴-온될 수 있다. 따라 서, 제2기록전류는 제1기록전류원(WCS1)으로부터 제5트랜지스터(Tr5), 제2컬럼배선(B2), 상기 선택된 단위 메모리영역, 제3컬럼배선(B3) 및 제8트랜지스터(Tr8)을 거쳐 접지로 흐를 수 있다. 따라서 상기 선택된 단위 메모리영역의 제1영역(R1)에 제2정보가 기록될 수 있다. 상기 제2정보가 기록되는 원리는 도 3b를 참조하여 설명한 바와 동일할 수 있다.
도 16을 참조하면, 제1 및 제4신호발생기(SG1, SG4) 각각에 제1 및 제2이동신호(SM1, SM2)로 모두 '1'이 입력되고, 제1논리소자(LC1)의 제1입력단(IN11)에 제1이동신호(SM1)로 '1'이 입력될 수 있다. 이 경우, 제4신호발생기(SG4)의 제9트랜지스터(Tr9)가 턴-온되고, 제1신호발생기(SG1)의 제2트랜지스터(Tr2)가 턴-온되며, 선택된 단위 메모리영역의 제1 내지 제4스위칭소자(T1∼T4)가 턴-온될 수 있다. 또한, 이때, 복수의 제4계열 비트라인(BL4-1, BL4-2, BL4-3) 중 어느 하나, 예컨대, 제4-2비트라인(BL4-2)이 선택되어 제4컬럼배선(B4)의 신호를 인가받을 수 있다. 따라서, 제1이동전류는 제2이동전류원(MCS2)으로부터 제9트랜지스터(Tr9) 및 제4컬럼배선(B4), 상기 선택된 단위 메모리영역의 제2저장영역(Storage 2)과 버퍼영역(Buffer), 제1컬럼배선(B1) 및 제2트랜지스터(Tr2)를 거쳐 접지로 흐를 수 있다. 그 결과, 자구벽은 버퍼영역(Buffer)에서 제2저장영역(Storage 2) 쪽으로 이동될 수 있다.
도 17을 참조하면, 제1 및 제4신호발생기(SG1, SG4) 각각에 제1 및 제2이동신호(SM1, SM2)로 '1' 및 '0'이 입력되고, 제1논리소자(LC1)의 제1입력단(IN11)에 제1이동신호(SM1)로 '1'이 입력될 수 있다. 이 경우, 제1신호발생기(SG1)의 제1트랜지스터(Tr1)가 턴-온되고, 제4신호발생기(SG4)의 제10트랜지스터(Tr10)가 턴-온되며, 선택된 단위 메모리영역의 제1 내지 제4스위칭소자(T1∼T4)가 턴-온될 수 있다. 또한, 이때, 복수의 제4계열 비트라인(BL4-1, BL4-2, BL4-3) 중 어느 하나, 예컨대, 제4-2비트라인(BL4-2)이 선택되어 제4컬럼배선(B4)의 신호를 인가받을 수 있다. 따라서, 제2이동전류는 제1이동전류원(MCS1)으로부터 제1트랜지스터(Tr1), 제1컬럼배선(B1), 선택된 단위 메모리영역의 버퍼영역(Buffer)과 제2저장영역(Storage 2), 제4컬럼배선(B4) 및 제10트랜지스터(Tr10)를 거쳐 접지로 흐를 수 있다. 그 결과, 자구벽은 제2저장영역(Storage 2)에서 버퍼영역(Buffer) 쪽으로 이동될 수 있다.
도 18을 참조하면, 제1 및 제2신호발생기(SG1, SG2) 각각에 재생신호(SR1)로 '1'을 입력하고, 제1 및 제2논리소자(LC1, LC2) 각각에 재생신호(SR1)로 '1'이 입력될 수 있다. 이 경우, 제2신호발생기(SG2)의 제4트랜지스터(Tr4)가 턴-온되고, 제1신호발생기(SG1)의 제3트랜지스터(Tr3)가 턴-온되며, 선택된 단위 메모리영역의 제1 내지 제5스위칭소자(T1∼T5)가 턴-온될 수 있다. 따라서, 재생전류는 이동전류원(RCS1)으로부터 제2컬럼배선(B2), 선택된 단위 메모리영역의 제1유닛(200), 제1컬럼배선(B1) 및 제3트랜지스터(Tr3)를 거쳐 접지로 흐를 수 있다.
도 19는 본 발명의 실시예에 따른 정보저장장치의 동작시 사용될 수 있는 다양한 입력신호들(SR1, SW1, SW2, SM1, SM2)의 시간에 따른 변화 그래프, 즉 파형 도(waveform diagram)이다. 도 19는 각 동작단계에서 제1 내지 제4컬럼배선(B1∼B4)(도 9 참조)에 흐르는 제1 내지 제4전류신호(B1'∼B4')의 파형도도 포함한다. 도 19에서 빗금 무늬 신호는 무시할 수 있는 신호이고, 도트(dot) 무늬 신호는 플로팅 레벨(floating level) 신호를 나타낸다. 도 19는 도 14 내지 도 18과 연계하여 설명한다.
도 19를 참조하면, 제1재생단계('재생(1)')에서 정보저장장치에 재생신호(SR1)로 '1'이 입력될 수 있다. 이에 따라, 제2컬럼배선(B2)에 '1'에 대응하는 전류신호(B2')가 입력되고, 제1컬럼배선(B1)에 '0'에 대응하는 전류신호(B1')가 입력될 수 있다. 이는 도 18에 도시된 바와 같이, 재생전류가 제2컬럼배선(B2)에서 제1컬럼배선(B1)으로 흐를 수 있음을 의미한다.
자구벽의 제1이동단계('이동(1)')에서, 정보저장장치에 제1 및 제2이동신호(SM1, SM2)로 모두 '1'이 입력될 수 있다. 이에 따라, 제1컬럼배선(B1)에 '0'에 대응하는 전류신호(B1')가 입력되고, 제4컬럼배선(B4)에 '1'에 대응하는 전류신호(B4')가 입력될 수 있다. 이는 도 16에 도시된 바와 같이, 제1이동전류가 제4컬럼배선(B4)에서 제1컬럼배선(B1)으로 흐를 수 있음을 의미한다.
제1기록단계('기록(1)')에서, 정보저장장치에 제1 및 제2기록신호(SW1, SW2)로 모두 '1'이 입력될 수 있다. 이에 따라, 제2컬럼배선(B2)에 '0'에 대응하는 전류신호(B2')가 입력되고, 제3컬럼배선(B3)에 '1'에 대응하는 전류신호(B3')가 입력될 수 있다. 이는 도 14에 도시된 바와 같이, 제1기록전류가 제3컬럼배선(B3)에서 제2컬럼배선(B2)으로 흐를 수 있음을 의미한다.
제2재생단계('재생(2)')는 제1재생단계('재생(1)')와 동일할 수 있다.
자구벽의 제2이동단계('이동(2)')에서, 정보저장장치에 제1 및 제2이동신호(SM1, SM2)로 '1' 및 '0'이 입력될 수 있다. 이에 따라, 제1컬럼배선(B1)에 '1'에 대응하는 전류신호(B1')가 입력되고, 제4컬럼배선(B4)에 '0'에 대응하는 전류신호(B4')가 입력될 수 있다. 이는 도 17에 도시된 바와 같이, 제2이동전류가 제1컬럼배선(B1)에서 제4컬럼배선(B4)으로 흐를 수 있음을 의미한다.
제2기록단계('기록(2)')에서, 정보저장장치에 제1 및 제2기록신호(SW1, SW2)로 '1' 및 '0'이 입력될 수 있다. 이에 따라, 제2컬럼배선(B2)에 '1'에 대응하는 전류신호(B2')가 입력되고, 제3컬럼배선(B3)에 '0'에 대응하는 전류신호(B3')가 입력될 수 있다. 이는 도 15에 도시된 바와 같이, 제2기록전류가 제2컬럼배선(B2)에서 제3컬럼배선(B3)으로 흐를 수 있음을 의미한다. 이상에서 설명한 도 19의 파형도는 일례에 불과하고, 이는 다양하게 변화될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 정보저장장치는 다양하게 변형될 수 있다. 예를 들어, 도 1 및 도 2에서 제1 내지 제4스위칭소자(T1∼T4)는 제1워드라인(WL1)에 공통으로 연결되어 있지만, 본 발명의 다른 실시예에 따르면, 제1 내지 제4스위칭소자(T1∼T4)는 적어도 두 개의 워드라인에 나눠서 연결될 수 있다. 그 예가 도 20 및 도 21에 도시되어 있다. 도 20의 구조는 도 1에서, 도 21의 구조는 도 2에서 변형된 것이다.
도 20 및 도 21을 참조하면, 제1스위칭소자(T1)는 제1워드라인(WL1)에, 제5스위칭소자(T5)는 제2워드라인(WL2)에, 제2 내지 제4스위칭소자(T2∼T4)는 제3워드라인(WL3)에 연결될 수 있다. 이와 같이, 단위 메모리영역의 구성이 달라짐에 따라, 도 9 및 도 10 내지 도 13의 제1 및 제2주변회로(1000, 2000)의 구성도 달라질 수 있고, 그의 동작방법도 달라질 수 있다.
도 1, 도 2, 도 20 및 도 21에서와 같이, 제1자성트랙(100)에 적어도 하나의 자성트랙(120, 120a, 120b)을 연결하여 하나의 버퍼영역(Buffer)을 다수의 저장영역(Storage 1∼3)이 공유하도록 하면, 자성구조체(MS1, MS2)에서 버퍼영역(Buffer)의 차지하는 비율이 감소하므로, 저장 용량 및 집적도를 높일 수 있다. 또한, 저장트랙을 적층하는 방법으로 자성구조체를 만드는 경우, 적층되는 자성트랙의 개수를 증가시킴으로써 용이하게 집적도를 향상시킬 수 있다. 특히, 도 1 및 도 2와 같이, 제1 내지 제4스위칭소자(T1∼T4)를 제1워드라인(WL1)에 공통으로 연결하는 경우, 집적도 향상에 더욱 유리할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1, 도 2, 도 20 및 도 21에서 복수의 자성트랙은 Z축 방향으로 적층되는 대신에 Y축 방향으로 이격 배치될 수 있고, 복수의 자성트랙 간 연결 방식은 다양하게 변형될 수 있으며, 제1유닛(200)의 구조 및 구성요소 또한 다양하게 변형될 수 있음을 알 수 있을 것이다. 아울러, 도 9 내지 도 13에서 제1주변회로(1000) 및 제2주변회 로(200)의 구성도 다양하게 변형될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 정보저장장치를 보여주는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 정보저장장치를 이용한 정보 기록동작을 설명하기 위한 단면도이다.
도 4 내지 도 6은 본 발명의 실시예에 따른 정보저장장치의 동작방법을 보여주는 회로도이다.
도 7은 본 발명의 실시예에 따른 정보저장장치의 레이아웃도이다.
도 8는 도 7의 I-I'선에 따른 단면도이다.
도 9는 본 발명의 실시예에 따른 정보저장장치의 전체적인 구조(architecture)를 보여주는 회로도이다.
도 10 내지 도 13은 각각 도 9의 제1 내지 제4신호발생기(SG1∼SG4)의 구성을 보여주는 회로도이다.
도 14 내지 도 18은 본 발명의 다른 실시예에 따른 정보저장장치의 동작방법을 보여주는 회로도이다.
도 19는 본 발명의 실시예에 따른 정보저장장치의 동작시 사용될 수 있는 다양한 입력신호들의 파형도(waveform diagram)이다.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 정보저장장치를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호설명 *
AD1 : 로우 어드레스 회로 AD2 : 컬럼 어드레스 회로
AD3 : 브랜치 어드레스 회로 B1∼B4 : 컬럼배선
BL1∼BL4-3, BL1j∼BL4kj : 비트라인 C1∼C4 : 도선
D : 자구영역 DCR1 : 로우 디코더
DCR2 : 컬럼 디코더 DW : 자구벽영역
D1∼D5 : 드레인 E1∼E4 : 전자
G3, G4 : 게이트단자 IN11∼IN22, In11∼In82 : 입력단
IVT1∼IVT4 : 인버터 LC1, LC2 : 논리소자
L1∼L8 : 논리요소 MR, MR1 : 단위 메모리영역
MS1, MS2 : 자성구조체 MCS1, MCS2 : 이동전류원
OUT1, OUT2, Out1∼Out6 : 출력단 R1 : 제1영역
RCS1 : 재생전류원 S1∼S5 : 소오스
SM1, SM2 : 이동신호 SR1 : 재생신호
SW1, SW2 : 기록신호 S/A : 감지회로
SG1∼SG4 : 신호발생기 T1∼T5 : 스위칭소자
Tr1∼Tr10 : 트랜지스터 V1, V2 : 전압
W1, W2 : 로우배선 WL1∼WL3, WL1i∼WL2i : 워드라인
WCS1, WCS2 : 기록전류원 10a, 10b : 분리층
20a, 20b : 고정층 30a, 30b : 전극
100, 120, 120a, 120b : 자성트랙 110, 110a, 110b : 연결층
200 : 제1유닛

Claims (31)

  1. 버퍼트랙 및 이에 연결된 복수의 저장트랙을 포함하고, 상기 버퍼트랙과 상기 저장트랙들은 다수의 자구 및 그들 사이에 자구벽을 갖는 자성구조체;
    상기 자성구조체에 구비된 기록/재생유닛;
    상기 버퍼트랙, 상기 복수의 저장트랙 및 상기 기록/재생유닛의 일단에 각각 연결된 복수의 스위칭소자; 및
    상기 복수의 스위칭소자를 제어하고, 상기 자성구조체와 상기 기록/재생유닛 중 적어도 하나에 전류를 인가하기 위한 회로부;를 포함하는 정보저장장치.
  2. 제 1 항에 있어서,
    상기 복수의 저장트랙은 상기 버퍼트랙의 단부에 병렬로 연결된 정보저장장치.
  3. 제 2 항에 있어서,
    상기 기록/재생유닛은 상기 버퍼트랙의 단부 또는 그에 인접한 부분에 구비된 정보저장장치.
  4. 제 1 항에 있어서,
    상기 자성구조체는 제1자성트랙 및 이에 연결된 적어도 하나의 별도의 자성 트랙을 포함하고,
    상기 제1자성트랙의 절반 정도는 상기 버퍼트랙에 대응하고,
    상기 제1자성트랙의 나머지 부분과 상기 별도의 자성트랙은 상기 복수의 저장트랙에 대응하는 정보저장장치.
  5. 제 4 항에 있어서,
    상기 별도의 자성트랙은 상기 제1자성트랙과 유사한 길이를 갖고,
    상기 별도의 자성트랙의 중앙부 또는 그에 인접한 부분이 상기 제1자성트랙의 중앙부 또는 그에 인접한 부분에 연결되며,
    상기 별도의 자성트랙 각각은 상기 저장트랙 두 개에 대응하는 정보저장장치.
  6. 제 4 항에 있어서,
    상기 별도의 자성트랙은 상기 버퍼트랙과 유사한 길이를 갖고,
    상기 별도의 자성트랙의 단부가 상기 제1자성트랙의 중앙부 또는 그에 인접한 부분에 연결되며,
    상기 별도의 자성트랙 각각은 상기 저장트랙 하나에 대응하는 정보저장장치.
  7. 제 1 내지 6 항 중 어느 한 항에 있어서,
    상기 복수의 스위칭소자는 트랜지스터인 정보저장장치.
  8. 제 7 항에 있어서,
    상기 복수의 스위칭소자 중 상기 버퍼트랙 및 상기 복수의 저장트랙에 연결된 스위칭소자들은 제1워드라인에 연결되고, 상기 기록/재생유닛에 연결된 스위칭소자는 제2워드라인에 연결된 정보저장장치.
  9. 제 8 항에 있어서,
    상기 제1 및 제2워드라인과 교차하는 복수의 비트라인이 구비되고,
    상기 복수의 비트라인은 상기 복수의 스위칭소자 및 상기 기록/재생유닛의 타단에 각각 연결된 정보저장장치.
  10. 제 9 항에 있어서, 상기 회로부는,
    상기 제1 및 제2워드라인에 연결된 제1회로부; 및
    상기 복수의 비트라인에 연결된 제2회로부;를 포함하는 정보저장장치.
  11. 제 10 항에 있어서, 상기 제2회로부는,
    상기 버퍼트랙에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제1신호발생기;
    상기 기록/재생유닛의 일단에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제2신호발생기;
    상기 기록/재생유닛의 타단에 연결된 비트라인에 신호를 인가하기 위한 제3신호발생기; 및
    상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들에 신호를 인가하기 위한 제4신호발생기;를 포함하는 정보저장장치.
  12. 제 11 항에 있어서, 상기 제2회로부는,
    상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들 중 상기 제4신호발생기의 신호를 인가받을 어느 하나를 선택하기 위한 선택회로를 포함하는 정보저장장치.
  13. 제 11 항에 있어서,
    상기 자성구조체에서 상기 기록/재생유닛이 구비된 영역(이하, 제1영역)에 대한 재생동작은 상기 제1 및 제2신호발생기에 의해 제어되고,
    상기 제1영역에 대한 기록동작은 상기 제2 및 제3신호발생기에 의해 제어되며,
    상기 자성구조체의 자구벽을 이동시키는 자구벽 이동동작은 상기 제1 및 제4신호발생기에 의해 제어되는 정보저장장치.
  14. 제 13 항에 있어서, 상기 제1회로부는,
    상기 재생동작시 상기 제1 및 제2워드라인을 활성화시키고, 상기 기록동작시 상기 제2워드라인을 활성화시키며, 상기 자구벽 이동동작시 상기 제1워드라인을 활성화시키도록 구성된 정보저장장치.
  15. 제 13 항에 있어서, 상기 제1신호발생기는,
    상기 버퍼트랙에 연결된 스위칭소자에 대응하는 비트라인에 연결된 제1연결배선;
    상기 제1연결배선에 연결된 제1이동전류원;
    상기 제1이동전류원과 상기 제1연결배선 사이에 구비된 제1트랜지스터;
    상기 제1연결배선에 병렬로 연결되고, 일단이 접지된 제2 및 제3트랜지스터;
    상기 제2트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제1 AND 게이트;
    상기 제1트랜지스터에 연결된 출력단과, 상기 제1 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제2 AND 게이트; 및
    상기 제1 AND 게이트의 제2입력단과 상기 제2 AND 게이트의 제2입력단 사이에 구비된 제1인버터;를 구비하고,
    상기 제1 AND 게이트의 제1 및 제2입력단에 같거나 다른 자구벽 이동신호가 입력되고, 상기 제3트랜지스터의 게이트단자에 재생신호가 입력되는 정보저장장치.
  16. 제 13 항에 있어서, 상기 제2신호발생기는,
    상기 기록/재생유닛에 연결된 스위칭소자에 대응하는 비트라인에 연결된 제2 연결배선;
    상기 제2연결배선에 병렬로 연결된 재생전류원 및 제1기록전류원;
    상기 재생전류원과 상기 제2연결배선 사이에 구비된 제4트랜지스터;
    상기 제1기록전류원과 상기 제2연결배선 사이에 구비된 제5트랜지스터;
    상기 제2연결배선에 연결되고, 일단이 접지된 제6트랜지스터;
    상기 제6트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제3 AND 게이트;
    상기 제5트랜지스터에 연결된 출력단과, 상기 제2 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제4 AND 게이트; 및
    상기 제3 AND 게이트의 제2입력단과 상기 제4 AND 게이트의 제2입력단 사이에 구비된 제2인버터;를 구비하고,
    상기 제3 AND 게이트의 제1 및 제2입력단에 같거나 다른 기록신호가 입력되고, 상기 제4트랜지스터의 게이트단자에 재생신호가 입력되는 정보저장장치.
  17. 제 13 항에 있어서, 상기 제3신호발생기는,
    상기 기록/재생유닛의 타단에 연결된 비트라인에 연결되는 제3연결배선;
    상기 제3연결배선에 연결된 제2기록전류원;
    상기 제2기록전류원과 상기 제3연결배선 사이에 구비된 제7트랜지스터;
    상기 제3연결배선에 연결되고, 일단이 접지된 제8트랜지스터;
    상기 제7트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제5 AND 게이트;
    상기 제8트랜지스터에 연결된 출력단과, 상기 제5 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제6 AND 게이트; 및
    상기 제5 AND 게이트의 제1입력단과 상기 제6 AND 게이트의 제1입력단 사이에 구비된 제3인버터;를 구비하고,
    상기 제5 AND 게이트의 제1 및 제2입력단에 같거나 다른 기록신호가 입력되는 정보저장장치.
  18. 제 13 항에 있어서, 상기 제4신호발생기는,
    상기 복수의 저장트랙에 연결된 스위칭소자들에 대응하는 비트라인들이 연결되는 제4연결배선;
    상기 제4연결배선에 연결된 제2이동전류원;
    상기 제2이동전류원과 상기 제4연결배선 사이에 구비된 제9트랜지스터;
    상기 제4연결배선에 연결되고, 일단이 접지된 제10트랜지스터;
    상기 제9트랜지스터에 연결된 출력단과, 제1 및 제2입력단을 갖는 제7 AND 게이트;
    상기 제10트랜지스터에 연결된 출력단과, 상기 제7 AND 게이트의 제1 및 제2입력단에 각각 연결된 제1 및 제2입력단을 갖는 제8 AND 게이트; 및
    상기 제7 AND 게이트의 제1입력단과 상기 제8 AND 게이트의 제1입력단 사이에 구비된 제4인버터;를 구비하고,
    상기 제7 AND 게이트의 제1 및 제2입력단에 같거나 다른 자구벽 이동신호가 입력되는 정보저장장치.
  19. 제 14 항에 있어서, 상기 제1회로부는,
    상기 제1워드라인에 출력단이 연결된 제1 OR 게이트; 및
    상기 제2워드라인에 출력단이 연결된 제2 OR 게이트;를 포함하고,
    상기 제1 OR 게이트의 제1 및 제2입력단에 각각 이동신호 및 재생신호가 입력되고, 상기 제2 OR 게이트의 제1 및 제2입력단에 각각 기록신호 및 상기 재생신호가 입력되는 정보저장장치.
  20. 제 10 항에 있어서,
    상기 자성구조체, 상기 제1 및 제2워드라인, 상기 복수의 비트라인 및 상기 복수의 스위칭소자는 하나의 단위 메모리영역을 구성하고,
    복수의 상기 단위 메모리영역이 메모리어레이를 이루는 정보저장장치.
  21. 제 20 항에 있어서,
    상기 제1회로부와 상기 메모리어레이 사이에 제1디코더가 구비되고,
    상기 제2회로부와 상기 메모리어레이 사이에 제2디코더가 구비된 정보저장장치.
  22. 제 7 항에 있어서,
    상기 복수의 스위칭소자 중 상기 버퍼트랙에 연결된 스위칭소자는 제1워드라인에 연결되고, 상기 기록/재생유닛에 연결된 스위칭소자는 제2워드라인에 연결되며, 상기 복수의 저장트랙에 연결된 스위칭소자들은 제3워드라인에 연결된 정보저장장치.
  23. 청구항 1에 기재된 정보저장장치의 동작방법에 있어서,
    상기 복수의 스위칭소자 중 적어도 하나를 턴-온시키는 단계; 및
    상기 자성구조체 및 상기 기록/재생유닛 중 적어도 하나에 전류를 인가하는 단계;를 포함하는 정보저장장치의 동작방법.
  24. 제 23 항에 있어서,
    상기 전류는 재생전류 또는 기록전류이거나, 상기 자성구조체의 자구벽을 이동시키기 위한 이동전류인 정보저장장치의 동작방법.
  25. 제 24 항에 있어서,
    상기 이동전류는 상기 복수의 저장트랙 중 하나와 상기 버퍼트랙 사이에 인가하는 정보저장장치의 동작방법.
  26. 제 23 항에 있어서,
    상기 복수의 스위칭소자는 트랜지스터이고,
    상기 복수의 스위칭소자 중 상기 버퍼트랙 및 상기 복수의 저장트랙에 연결된 스위칭소자들은 제1워드라인에 연결되고, 상기 기록/재생유닛의 일단에 연결된 스위칭소자는 제2워드라인에 연결되며,
    상기 제1 및 제2워드라인과 교차하는 복수의 비트라인이 더 구비되고,
    상기 복수의 비트라인은 상기 복수의 스위칭소자 및 상기 기록/재생유닛의 타단에 각각 연결된 정보저장장치의 동작방법.
  27. 제 26 항에 있어서, 상기 회로부는,
    상기 제1 및 제2워드라인에 연결된 제1회로부; 및
    상기 복수의 비트라인에 연결된 제2회로부;를 포함하는 정보저장장치의 동작방법.
  28. 제 27 항에 있어서,
    상기 제2회로부는 상기 버퍼트랙에 연결된 비트라인에 신호를 인가하기 위한 제1신호발생기; 상기 기록/재생유닛의 일단에 연결된 스위칭소자에 연결된 비트라인에 신호를 인가하기 위한 제2신호발생기; 상기 기록/재생유닛의 타단에 연결된 비트라인에 신호를 인가하기 위한 제3신호발생기; 및 상기 복수의 저장트랙에 연결된 스위칭소자들에 연결된 비트라인들 중 선택된 하나에 신호를 인가하기 위한 제4신호발생기;를 포함하고,
    상기 자성구조체에서 상기 기록/재생유닛이 구비된 영역(이하, 제1영역)에 대한 재생동작은 상기 제1 및 제2신호발생기에 의해 제어되고,
    상기 제1영역에 대한 기록동작은 상기 제2 및 제3신호발생기에 의해 제어되며,
    상기 자성구조체의 자구벽을 이동시키는 자구벽 이동동작은 상기 제1 및 제4신호발생기에 의해 제어되는 정보저장장치의 동작방법.
  29. 제 28 항에 있어서,
    상기 제1회로부에 의해 상기 제1 및 제2워드라인이 활성화되고,
    상기 제2회로부에 의해 상기 제2신호발생기에서 상기 기록/재생유닛을 거쳐 상기 제1신호발생기로 재생전류가 인가되는 정보저장장치의 동작방법.
  30. 제 28 항에 있어서,
    상기 제1회로부에 의해 상기 제2워드라인이 활성화되고,
    상기 제2회로부에 의해 상기 제2 및 제3신호발생기 중 하나로부터 상기 기록/재생유닛을 거쳐 상기 제2 및 제3신호발생기 중 다른 하나로 기록전류가 인가되는 정보저장장치의 동작방법.
  31. 제 28 항에 있어서,
    상기 제1회로부에 의해 상기 제1워드라인이 활성화되고,
    상기 제2회로부에 의해 상기 제1 및 제4신호발생기 중 하나로부터 상기 자성구조체를 거쳐 상기 제1 및 제4신호발생기 중 다른 하나로 이동전류가 인가되며,
    상기 이동전류는 상기 복수의 저장트랙 중 하나와 상기 버퍼트랙 사이에 인가되는 정보저장장치의 동작방법.
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US12/588,333 US8045371B2 (en) 2009-03-16 2009-10-13 Magnetic storage device having a buffer track and storage tracks, and method of operating the same
JP2010051552A JP5345091B2 (ja) 2009-03-16 2010-03-09 情報保存装置及びその動作方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9740418B2 (en) 2013-10-21 2017-08-22 Huawei Technologies Co., Ltd. Storage unit, memory, and method for controlling storage unit

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100104044A (ko) * 2009-03-16 2010-09-29 삼성전자주식회사 정보저장장치 및 그의 동작방법
JP5658704B2 (ja) 2012-03-13 2015-01-28 株式会社東芝 シフトレジスタ型メモリおよびその駆動方法
US9123878B2 (en) 2013-09-09 2015-09-01 Kabushiki Kaisha Toshiba Magnetic memory device utilizing magnetic domain wall motion
CN104575582B (zh) * 2013-10-21 2018-05-04 华为技术有限公司 一种存储单元、存储器及存储单元控制方法
CN104795086B (zh) * 2014-01-21 2017-11-17 华为技术有限公司 一种存储阵列、存储器及存储阵列控制方法
JP6226779B2 (ja) * 2014-03-10 2017-11-08 株式会社東芝 磁気メモリ、磁気メモリ装置、及び磁気メモリの動作方法
JP6220292B2 (ja) * 2014-03-11 2017-10-25 株式会社東芝 磁気メモリ、磁気メモリの再生方法、および磁気メモリの記録方法
CN105244043B (zh) * 2014-07-11 2018-09-21 华为技术有限公司 磁性存储轨道和磁性存储器
JP6193190B2 (ja) * 2014-08-25 2017-09-06 株式会社東芝 磁気記憶素子および磁気メモリ
JP2016066634A (ja) 2014-09-22 2016-04-28 株式会社東芝 磁気論理素子、磁気論理回路、磁気メモリ
JP2018156715A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置
KR102663631B1 (ko) 2019-07-22 2024-05-16 삼성전자주식회사 자기 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100169A (ja) 1998-09-22 2000-04-07 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のデータ制御方法
US6873536B2 (en) 2002-04-19 2005-03-29 Texas Instruments Incorporated Shared data buffer in FeRAM utilizing word line direction segmentation
US7034374B2 (en) 2003-08-22 2006-04-25 Micron Technology, Inc. MRAM layer having domain wall traps
KR100933888B1 (ko) 2005-12-29 2009-12-28 서울시립대학교 산학협력단 자성 금속을 이용한 자기 기억 소자
KR100754397B1 (ko) 2006-02-22 2007-08-31 삼성전자주식회사 마그네틱 도메인 이동을 이용한 자기메모리
KR100695171B1 (ko) * 2006-02-23 2007-03-14 삼성전자주식회사 마그네틱 도메인 이동을 이용하는 자기 메모리 장치
JP4969981B2 (ja) * 2006-10-03 2012-07-04 株式会社東芝 磁気記憶装置
JP2008102987A (ja) 2006-10-17 2008-05-01 Toshiba Corp 半導体記憶装置
KR100829571B1 (ko) 2006-10-27 2008-05-14 삼성전자주식회사 자구벽 이동을 이용한 데이터 저장 장치 및 그의 동작 방법
KR100868761B1 (ko) * 2006-11-20 2008-11-13 삼성전자주식회사 자구벽 이동을 이용한 정보 저장 매체
KR101274203B1 (ko) * 2007-01-02 2013-06-14 삼성전자주식회사 자구 벽 이동을 이용한 정보 저장 매체 및 그 제조 방법
KR101323719B1 (ko) * 2007-10-12 2013-10-30 삼성전자주식회사 자성층, 자성층의 형성방법, 자성층을 포함하는정보저장장치 및 정보저장장치의 제조방법
KR20100104044A (ko) * 2009-03-16 2010-09-29 삼성전자주식회사 정보저장장치 및 그의 동작방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9740418B2 (en) 2013-10-21 2017-08-22 Huawei Technologies Co., Ltd. Storage unit, memory, and method for controlling storage unit

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