CN104795086B - 一种存储阵列、存储器及存储阵列控制方法 - Google Patents

Abstract

本发明实施例公开了一种存储阵列、存储器及存储阵列控制方法，减少整个存储阵列的功耗，提升存储容量。存储阵列包括：存储单元，其存储区域顶部端口分别与阴极总线、阳极总线相连，其读写装置包括第一端口和第二端口，其存储区域包括第三端口和第四端口，对于一个存储单元，第一端口与第二列选通管相连，第二端口通过第一开关管与行译码器相连，第三端口通过第二开关管连接至第一列选通管和行译码器，第四端口通过第三开关管连接至第一列选通管和行译码器；通过对阴极总线、阳极总线、行译码器与第一列选通管的控制，选通存储单元和输入进行移位操作的信号；通过对行译码器与第二列选通管的控制，选通读写装置和输入进行读写操作的信号。

Description

一种存储阵列、存储器及存储阵列控制方法

技术领域

本发明涉及通信技术领域，尤其是涉及一种存储阵列、存储器及存储阵列控制方法。

背景技术

通常，数据存储有两种方式：闪存与硬盘存储。其中，闪存读取速度快，容量小，价格高。硬盘存储读写速度慢，容量大，但是价钱便宜。基于此，目前出现了纳米轨道Racetrack的新型存储方式，具备闪存高性能、硬盘低成本高容量的特性。现有的纳米轨道由磁性材料构成，包含多个磁性区域，即磁畴，相邻的磁畴由磁畴壁分开，所述多个磁性区域与磁畴壁组成U型存储轨道。

目前有一种基于U型存储轨道的存储阵列结构，将U型存储轨道连起来，在轨道两端加电流脉冲使数据移位，在轨道底部放置读写电路使得数据可以依次读出，可一并参考图1，图1为该存储阵列结构的示意图。

可是发明人在实现本发明的过程中发现该存储阵列的连接结构复杂，并且将U型存储轨道串联的这种形式使得存储阵列的功耗也相应增大。

发明内容

本发明实施例提供了一种存储阵列、存储器及存储阵列控制方法，用于减少整个存储阵列的功耗，同时也提升了存储容量。

有鉴于此，本发明第一方面提供一种存储阵列，其中，可包括：

两个以上存储单元、与所述两个以上存储单元连接的行译码器、与所述两个以上存储单元连接的第一列选通管和第二列选通管、多个开关管、与所述第一列选通管和所述第二列选通管连接的列译码器，其中，所述多个开关管包括第一开关管、第二开关管和第三开关管；

所述存储单元包括磁性轨道，所述磁性轨道包括第一存储区域、第二存储区域、以及设置于所述磁性轨道底部的读写装置，所述第一存储区域的顶部端口与阴极总线相连，所述第二存储区域的顶部端口与阳极总线相连，其中，所述读写装置包括第一端口和第二端口，所述第一存储区域底部设置有第三端口，所述第二存储区域底部设置有第四端口；

对于一个所述存储单元，所述第一端口与所述第二列选通管相连，所述第二端口通过所述第一开关管与所述行译码器相连，所述第三端口通过所述第二开关管连接至所述第一列选通管和所述行译码器，所述第四端口通过所述第三开关管连接至所述第一列选通管和所述行译码器；

通过对所述阴极总线、所述阳极总线、所述行译码器与所述第一列选通管的控制，选通进行操作的存储单元和输入使存储单元中数据进行移位操作的移位信号；通过对所述行译码器与所述第二列选通管的控制，选通进行操作的存储单元的读写装置和输入对存储单元中数据进行读写操作的读写信号。

在第一方面的第一种可能的实现方式中，所述存储阵列还包括：

写驱动模块、放大模块、与所述写驱动模块和所述放大模块相连的缓存区；

所述开关管为金属-氧化物-半导体MOS结构的晶体管，其中，所述第一开关管为第一晶体管，所述第二开关管为第二晶体管，所述第三开关管为第三晶体管；

对于一个所述存储单元，所述第二端口与所述第一晶体管的源极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的漏极端连接至所述写驱动模块，或者，所述第二端口与所述第一晶体管的漏极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的源极端连接至所述写驱动模块；

所述第三端口与第二晶体管的源极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的漏极端连接至所述第一列选通管；所述第四端口与第三晶体管的源极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管漏极端连接至所述第一列选通管，或者，所述第三端口与第二晶体管的漏极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的源极端连接至所述第一列选通管；所述第四端口与第三晶体管的漏极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管源极端连接至所述第一列选通管。

结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中：

所述写驱动模块，用于向所述第一端口和所述第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差，通过所述电压差向所述存储单元写入正压差信号或负压差信号；

所述放大模块用于当所述存储单元进行读操作时，对读出的电信号进行放大；

所述缓存区用于当所述存储单元进行读操作时，存储所述存储单元中被读出的数据。

结合第一方面或第一方面第一种的实现方式或第二种可能的实现方式，在第三种可能的实现方式中，所述存储阵列还包括：

与所述第一列选通管相连的读写控制模块，所述读写控制模块用于将所述使存储单元中数据进行移位操作的移位信号输入所述第一列选通管，以使所述第一列选通管将所述移位信号输入至存储单元。

结合第一方面或第一方面第一种的实现方式或第二种可能的实现方式，在第四种可能的实现方式中，所述存储阵列还包括：

与所述缓存区相连的输入输出模块，所述输入输出模块用于将存储于所述缓存区的数据进行输入输出。

本发明第二方面提供一种存储器，其中，所述存储器可包括存储阵列，所述存储阵列可包括：

两个以上存储单元、与所述两个以上存储单元连接的行译码器、与所述两个以上存储单元连接的第一列选通管和第二列选通管、多个开关管、与所述第一列选通管和所述第二列选通管连接的列译码器，其中，所述多个开关管包括第一开关管、第二开关管和第三开关管；

所述存储单元包括磁性轨道，所述磁性轨道包括第一存储区域、第二存储区域、以及设置于所述磁性轨道底部的读写装置，所述第一存储区域的顶部端口与阴极总线相连，所述第二存储区域的顶部端口与阳极总线相连，其中，所述读写装置包括第一端口和第二端口，所述第一存储区域底部设置有第三端口，所述第二存储区域底部设置有第四端口；

对于一个所述存储单元，所述第一端口与所述第二列选通管相连，所述第二端口通过所述第一开关管与所述行译码器相连，所述第三端口通过所述第二开关管连接至所述第一列选通管和所述行译码器，所述第四端口通过所述第三开关管连接至所述第一列选通管和所述行译码器；

通过对所述阴极总线、所述阳极总线、所述行译码器与所述第一列选通管的控制，选通进行操作的存储单元和输入使存储单元中数据进行移位操作的移位信号；通过对所述行译码器与所述第二列选通管的控制，选通进行操作的存储单元的读写装置和输入对存储单元中数据进行读写操作的读写信号。

在第二方面的第一种可能的实现方式中，所述存储阵列还包括：

写驱动模块、放大模块、与所述写驱动模块和所述放大模块相连的缓存区；

所述开关管为金属-氧化物-半导体MOS结构的晶体管，其中，所述第一开关管为第一晶体管，所述第二开关管为第二晶体管，所述第三开关管为第三晶体管；

对于一个所述存储单元，所述第二端口与所述第一晶体管的源极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的漏极端连接至所述写驱动模块，或者，所述第二端口与所述第一晶体管的漏极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的源极端连接至所述写驱动模块；

所述第三端口与第二晶体管的源极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的漏极端连接至所述第一列选通管；所述第四端口与第三晶体管的源极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管漏极端连接至所述第一列选通管，或者，所述第三端口与第二晶体管的漏极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的源极端连接至所述第一列选通管；所述第四端口与第三晶体管的漏极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管源极端连接至所述第一列选通管。

结合第二方面的第一种可能的实现方式，在第二种可能的实现方式中：

所述写驱动模块，用于向所述第一端口和所述第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差，通过所述电压差向所述存储单元写入正压差信号或负压差信号；

所述放大模块用于当所述存储单元进行读操作时，对读出的电信号进行放大；

所述缓存区用于当所述存储单元进行读操作时，存储所述存储单元中被读出的数据。

结合第二方面或第二方面第一种的实现方式或第二种可能的实现方式，在第三种可能的实现方式中，所述存储阵列还包括：

与所述第一列选通管相连的读写控制模块，所述读写控制模块用于将所述使存储单元中数据进行移位操作的移位信号输入所述第一列选通管，以使所述第一列选通管将所述移位信号输入至存储单元。

结合第二方面或第二方面第一种的实现方式或第二种可能的实现方式，在第四种可能的实现方式中，所述存储阵列还包括：

与所述缓存区相连的输入输出模块，所述输入输出模块用于将存储于所述缓存区的数据进行输入输出。

本发明第三方面提供一种存储阵列控制方法，其中，应用于如上所述的存储阵列，所述方法包括：

通过对阴极总线、阳极总线以及所述存储阵列的行译码器与所述存储阵列的第一列选通管的控制，控制选通进行操作的存储单元，并向选通的存储单元输入使其存储区域的数据进行移位操作的移位信号；

通过对所述行译码器与所述存储阵列的第二列选通管的控制，控制选通进行操作的存储单元的读写装置，并向选通的读写装置输入对存储单元中数据进行读写操作的读写信号。

在第三方面的第一种可能的实现方式中：，所述方法还包括：

控制所述存储阵列的写驱动模块向所述存储阵列的第一端口和所述存储阵列的第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差；

通过所述电压差向所述存储阵列中的存储单元写入正压差信号或负压差信号。

从以上技术方案可以看出，本发明实施例提供了一种存储阵列、存储器及存储阵列控制方法，其具有以下优点：所述存储阵列中的存储单元采用列选通管、列译码器和行译码器等连接在一起，并通过对列选通管、列译码器和行译码器等器件模块的控制完成对存储单元的选通移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1现有的一种存储阵列的结构示意图；

图2为本发明实施例提供一种存储阵列的结构示意图；

图3为本发明实施例提供的存储阵列进行选通移位操作的示意图；

图4为本发明实施例提供的存储阵列进行写操作的示意图；

图5为本发明实施例提供的存储阵列进行读操作的示意图；

图6为本发明实施例提供一种存储器的结构示意图；

图7为本发明实施例提供的一种存储阵列控制方法的流程示意图。

具体实施方式

本发明实施例提供了一种存储阵列、存储器及存储阵列控制方法，用于减少整个存储阵列的功耗，同时也提升了存储容量。

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面通过具体实施例，分别进行详细的说明。

请参考图2，图2为本发明实施例提供一种存储阵列的结构示意图，其中，所述存储阵列可包括：

两个以上存储单元200、与所述两个以上存储单元200连接的行译码器201、与所述两个以上存储单元200连接的第一列选通管202和第二列选通管203、与所述第一列选通管202和所述第二列选通管203连接的列译码器204；所述列译码器204分别控制第一列选通管202和第二列选通管203；

所述存储阵列还包括多个开关管，其中，所述多个开关管包括第一开关管B、第二开关管C和第三开关管D；

所述存储单元200包括磁性轨道，所述磁性轨道包括第一存储区域21、第二存储区域22、以及设置于所述磁性轨道底部的读写装置23，所述第一存储区域21的顶部端口20与阴极总线相连，所述第二存储区域22的顶部端口30与阳极总线相连，其中，所述读写装置23包括第一端口a和第二端口b，所述第一存储区域21底部设置有第三端口c，所述第二存储区域22底部设置有第四端口d；

对于一个所述存储单元200，所述第一端口a与所述第二列选通管203相连，所述第二端口b通过所述第一开关管B与所述行译码器201相连，所述第三端口c通过所述第二开关管C连接至所述第一列选通管202和所述行译码器201，所述第四端口d通过所述第三开关管D连接至所述第一列选通管202和所述行译码器201；

也就是说，如图2所示，所述存储阵列中的每一个存储单元200的第一端口a均与第二列选通管203，每一个存储单元200的第二端口b通过所述第一开关管B与所述行译码器201相连，每一个存储单元200的第三端口c通过所述第二开关管C均与所述第一列选通管202和所述行译码器201相连，每一个存储单元200的第四端口d通过所述第三开关管D也均与第一列选通管202和所述行译码器201相连。

可以理解的是，所述存储单元200中的磁性轨道可以为U型磁性轨道，每个所述U型磁性轨道包括第一存储区域21和第二存储区域22、设置于所述U型磁性轨道底部的读写装置23，其中，所述读写装置23可以完成可读可写的功能。

另容易想到的是，所述存储单元200适用于U型存储单元中读写装置是一个集成的可读可写的读/写装置的存储单元，本发明对所述存储单元200的结构设置仅为举例说明，并不构成对本发明的限定。

通过对所述阴极总线、所述阳极总线以及所述行译码器201与第一列选通管202的控制，选通进行操作的存储单元200和输入使存储单元200中数据进行移位操作的移位信号；

通过对所述行译码器201与第二列选通管203的控制，选通进行操作的存储单元200的读写装置23和输入对存储单元200中数据进行读写操作的读写信号。

由上述可知，本发明实施例提供了一种存储阵列具有以下优点：所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

进一步地，如图2所示存储阵列，该存储阵列还可以包括：

写驱动模块205（以下可简称为WD）、放大模块206（即为灵敏放大器，以下可简称为SA）、与所述写驱动模块205、放大模块206相连的缓存区207，其中，所述第二列选通管203与所述写驱动模块205和所述放大模块206相连。

优选地，如图2所示存储阵列，所述开关管可以具体为金属-氧化物-半导体（MOS，Metal Oxide Semiconductor）结构的晶体管，其中，所述第一开关管为第一晶体管B，所述第二开关管为第二晶体管C，所述第三开关管为第三晶体管D；

如图2所示存储阵列，在本发明一些实施例中，对于每一个存储单元200，所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205，或者，所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B的源极端连接至所述写驱动模块205。

如图2所示存储阵列，对于每一个存储单元200，所述第三端口c与第二晶体管C的源极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C漏极端连接至所述第一列选通管202；所述第四端口d与第三晶体管D的源极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D漏极端连接至所述第一列选通管202，或者，所述第三端口c与第二晶体管C的漏极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C的源极端连接至所述第一列选通管202；所述第四端口d与第三晶体管D的漏极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D源极端连接至所述第一列选通管202。

可以理解的是，由上述连接结构可知，所述第一列选通管202用于选中磁性轨道和灌入移位信号，所述第二列选通管用于203选中存储单元200中的读写装置23和灌入读写信号。

在本发明实施例中，所述写驱动模块205，用于向所述第一端口a和所述第二端口b提供电压，使得所述第一端口a上的电压与所述第二端口b上的电压存在电压差，通过所述电压差向所述存储单元200写入正压差信号或负压差信号；

也就是说，将所述第一晶体管B漏极端（或源极端）连接至所述写驱动模块205的目的是使存储单元200的读写装置23的两个端口（第一端口a和第二端口b）均与写驱动模块205连接；例如，写驱动模块205向第一端口a和第二端口b提供的电压可以是：第一端口a电压Va=Vhigh，第二端口b电压Vb=GND，或者是第一端口a电压Va=GND，第二端口b电压Vb=Vhigh；以使得第一端口a与所述第二端口b的电压差Va-Vb可以是+Vhigh，也可以是-Vhigh，通过这两种电压差可以对存储轨道写入不同的电平信号，即1和0。相反，若只有一个端口（如第一端口a）连接写驱动模块205，而另一个端口（第二端口b）恒接GND，则要求写驱动模块205可以产生两种电压：Vhigh和-Vhigh，这种电压产生电路很复杂，使得对WD的要求也更高。

在本发明实施例中，所述放大模块206，用于当所述存储单元200进行读操作时，对读出的电信号进行放大；

在本发明实施例中，所述缓存区207，用于当所述存储单元200进行读操作时，存储所述存储单元200中被读出的数据。

更进一步地，如图2所示，所述存储阵列还可以包括：

与所述第一列选通管202相连的读写控制模块208，所述读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，以使所述第一列选通管202将所述移位信号输入至存储单元200。

与所述缓存区207相连的输入输出模块209，所述输入输出模块209用于将存储于所述缓存区207的数据进行输入输出。

另外，本发明实施例中仅以存储阵列中包含4个存储单元200为例，对存储阵列的结构和控制方法进行分析说明，但不构成对本发明的限定。

容易想到的是，图2中所示的第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。

由上述可知，本发明实施例提供了一种存储阵列具有以下优点：所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

为了更好地理解本发明实施例提供的存储阵列，以下对所述存储阵列的存储单元选中、移位操作，读操作和写操作进行简单地分析说明：

请参考图3，图3为本发明实施例提供的存储阵列进行选通移位操作的示意图；其中，图3所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。

该实施方式中，通过对阴阳总线、行译码器201、第一列选通管1的控制来选中目标轨道，如图3所示，选中阳极总线、选中字线WL1，将脉冲信号灌进线BL1，可实现对图3中虚线框所示的目标轨道（半U轨道）的选中和移位。

可以理解的是，可以通过对阴极总线端口（即顶部端口20）和阳极总线端口（即顶部端口30）的输入电压的控制，实现对所述阳极总线的选中；由于所述行译码器201的功能是从很多根字线中选中其中一根，比如需要选中WL1，则抬高WL1的电压；由于读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，即第一列选通管202是移位信号灌入的途径，以使所述第一列选通管202将脉冲移位信号灌进BL1，从而实现对目标轨道（半U轨道）的选中和移位操作。

请参考图4，图4为本发明实施例提供的存储阵列进行写操作的示意图；其中，图4所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。

其中，本发明实施例中，对于读写装置23的选通，可以采用1TxR/W结构，即一个晶体管（T）连接多个读写装置（R/W），如以图4为例，所述x=2。

该实施方式中，在选中目标轨道后（如图3选中半U轨道后），通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过写驱动模块205实现对目标轨道的写操作。

可以理解的是，假设所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205；在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，写驱动模块205向选中的读写装置23的第一端口a和第二端口b提供电压，使得所述第一端口a上的电压与所述第二端口b上的电压存在电压差，通过所述电压差向选中的读写装置23写入正电压信号或负电压信号，从而实现对目标轨道的写操作。

另容易想到的是，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的写操作控制可参考上述过程，此处不再具体阐述。

请参考图5，图5为本发明实施例提供的存储阵列进行读操作的示意图；其中，图5所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。

同上，对于读写装置23的选通，可以采用1TxR/W结构，即一个晶体管（T）连接多个读写装置（R/W），如以图5为例，所述x=2。

该实施方式中，在选中目标轨道后（如图3选中半U轨道后），通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过灵敏放大器（即放大模块206）实现对目标轨道的读操作。

可以理解的是，假设所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205；在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，当进行读操作时，针对于选中的读写装置23，放大模块206对读出的电信号进行放大；由于放大模块206与缓存区207相连，每一位数据被读出后被存入缓存区207。

另容易想到的是，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的读操作控制可参考上述过程，此处不再具体阐述。

应该理解的是，图3至图5中所示存储阵列，仅以阵列中包含4个存储单元200为例，对存储阵列进行选通移位操作、写操作和读操作进行分析说明，但不构成对本发明的限定。

容易想到的是，图3至图5中所示的第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。

由上述可知，本发明实施例提供了一种存储阵列具有以下优点：所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

为便于更好的实施本发明实施例提供的存储阵列，本发明实施例还提供一种基于上述存储阵列的存储器及所述存储阵列的控制方法。其中名词的含义与上述存储阵列中相同，具体实现细节可以参考存储阵列实施例中的说明。

请参考图6，图6为本发明实施例提供一种存储器600的结构示意图；所述存储器600包括存储阵列601，其中，所述存储阵列601可参考如图2所示存储阵列进行设置，所述存储阵列601可包括：

两个以上存储单元200、与所述两个以上存储单元200连接的行译码器201、与所述两个以上存储单元200连接的第一列选通管202和第二列选通管203、与所述第一列选通管202和所述第二列选通管203连接的列译码器204；所述列译码器204分别控制第一列选通管202和第二列选通管203、多个开关管，其中，所述多个开关管包括第一开关管B、第二开关管C和第三开关管D；

所述存储单元200包括磁性轨道，所述磁性轨道包括第一存储区域21、第二存储区域22、以及设置于所述磁性轨道底部的读写装置23，，所述第一存储区域21的顶部端口20与阴极总线相连，所述第二存储区域22的顶部端口30与阳极总线相连，其中，所述读写装置23包括第一端口a和第二端口b，所述第一存储区域21底部设置有第三端口c，所述第二存储区域22底部设置有第四端口d；

对于一个所述存储单元200，所述第一端口a与所述第二列选通管203相连，所述第二端口b通过所述第一开关管B与所述行译码器201相连，所述第三端口c通过所述第二开关管C连接至所述第一列选通管202和所述行译码器201，所述第四端口d通过所述第三开关管D连接至所述第一列选通管202和所述行译码器201。

可以理解的是，所述存储单元200中的磁性轨道可以为U型磁性轨道，每个所述U型磁性轨道包括第一存储区域21和第二存储区域22、设置于所述U型磁性轨道底部的读写装置23，其中，所述读写装置23可以完成可读可写的功能。

另容易想到的是，所述存储单元200适用于U型存储单元中读写装置是一个集成的可读可写的读/写装置的存储单元，本发明对所述存储单元200的结构设置仅为举例说明，并不构成对本发明的限定。

通过对所述阴极总线、所述阳极总线以及所述行译码器201与第一列选通管202的控制，选通进行操作的存储单元200和输入使存储单元200中数据进行移位操作的移位信号；

通过对所述行译码器201与第二列选通管203的控制，选通进行操作的存储单元200的读写装置23和输入对存储单元200中数据进行读写操作的读写信号。

由上述可知，本发明实施例提供了一种存储器，所述存储器包括存储阵列，其中，所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

进一步地，如图2所示存储阵列，该存储阵列还可以包括：

写驱动模块205、放大模块206（即为灵敏放大器）、与所述写驱动模块205、放大模块206以及第二列选通管203相连的缓存区207，其中，所述第二列选通管203与所述写驱动模块205和所述放大模块206也相连。

优选地，如图2所示存储阵列，所述开关管可以为MOS结构的晶体管，其中，所述第一开关管为第一晶体管B，所述第二开关管为第二晶体管C，所述第三开关管为第三晶体管D；

如图2所示存储阵列，在本发明一些实施例中，对于每一个存储单元200，所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205，或者，所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B的源极端连接至所述写驱动模块205。

如图2所示存储阵列，对于每一个存储单元200，所述第三端口c与第二晶体管C的源极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C漏极端连接至所述第一列选通管202；所述第四端口d与第三晶体管D的源极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D漏极端连接至所述第一列选通管202，或者，所述第三端口c与第二晶体管C的漏极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C的源极端连接至所述第一列选通管202；所述第四端口d与第三晶体管D的漏极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D源极端连接至所述第一列选通管202。

可以理解的是，由上述连接结构可知，所述第一列选通管202用于选中磁性轨道和灌入移位信号，所述第二列选通管用于203选中存储单元200中的读写装置23和灌入读写信号。

在本发明实施例中，所述写驱动模块205，用于向所述第一端口a和所述第二端口b提供电压，使得所述第一端口a上的电压与所述第二端口b上的电压存在电压差，通过所述电压差向所述存储单元200写入正压差信号或负压差信号；也就是说，将所述第一晶体管B漏极端（或源极端）连接至所述写驱动模块205的目的是使存储单元200的读写装置23的两个端口（第一端口a和第二端口b）均与写驱动模块205连接；例如，写驱动模块205向第一端口a和第二端口b提供的电压可以是：第一端口a电压Va=Vhigh，第二端口b电压Vb=GND，或者是第一端口a电压Va=GND，第二端口b电压Vb=Vhigh；以使得第一端口a与所述第二端口b的电压差Va-Vb可以是+Vhigh，也可以是-Vhigh，通过这两种电压差可以对存储轨道写入不同的电平信号，即1和0。相反，若只有一个端口（如第一端口a）连接写驱动模块205，而另一个端口（第二端口b）恒接GND，则要求写驱动模块205可以产生两种电压：Vhigh和-Vhigh，这种电压产生电路很复杂，使得对WD的要求也更高。

在本发明实施例中，所述放大模块206，用于当所述存储单元200进行读操作时，对被读出的电信号进行放大；所述缓存区207，用于当所述存储单元200进行读操作时，存储所述存储单元200中被读出的数据。

更进一步地，如图2所示，所述存储阵列还可以包括：

与所述第一列选通管202相连的读写控制模块208，所述读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，以使所述第一列选通管202将所述移位信号输入至存储单元200。

与所述缓存区207相连的输入输出模块209，所述输入输出模块209用于将存储于所述缓存区207的数据进行输入输出。

另外，本发明实施例中仅以存储阵列中包含4个存储单元200为例，对存储阵列的结构和控制方法进行分析说明，但不构成对本发明的限定。容易想到的是，图2中所示的第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。

如图3所示存储阵列进行选通移位操作的示意图；该实施方式中，通过对阴阳总线、行译码器201、第一列选通管1的控制来选中目标半U轨道，如图3所示，选中阳极总线、选中字线WL1，将脉冲信号灌进线BL1，可实现对图3中虚线框所示的目标轨道（半U轨道）的选中和移位。可以理解的是，可以通过对阴极总线端口（即顶部端口20）和阳极总线端口（即顶部端口30）的输入电压的控制，实现对所述阳极总线的选中；由于所述行译码器201的功能是从很多根字线中选中其中一根，比如需要选中WL1，则抬高WL1的电压；由于读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，即第一列选通管202是移位信号灌入的途径，以使所述第一列选通管202将脉冲移位信号灌进BL1，从而实现对目标轨道（半U轨道）的选中和移位操作。

如图4所示存储阵列进行写操作的示意图；其中，对于读写装置23的选通，可以采用1TxR/W结构，即一个晶体管（T）连接多个读写装置（R/W），如以图4为例，所述x=2。

该实施方式中，在选中目标轨道后（如图3选中半U轨道后），通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过写驱动模块205实现对目标轨道的写操作。可以理解的是，假设所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205；在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，写驱动模块205向选中的读写装置23的第一端口a和第二端口b提供电压，使得所述第一端口a上的电压与所述第二端口b上的电压存在电压差，通过所述电压差向选中的读写装置23写入正压差信号或负压差信号，从而实现对目标轨道的写操作。

如图5所示存储阵列进行读操作的示意图；同上，对于读写装置23的选通，可以采用1TxR/W结构，即一个晶体管（T）连接多个读写装置（R/W），如以图5为例，所述x=2。

该实施方式中，在选中目标轨道后（如图3选中半U轨道后），通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过灵敏放大器（即放大模块206）实现对目标轨道的读操作。可以理解的是，假设所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205；在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线的电压，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，当进行读操作时，针对于选中的读写装置23，放大模块206对读出的电信号进行放大；由于放大模块206与缓存区207相连，每一位数据被读出后被存入缓存区207。

另容易想到的是，如图4和图5所示，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的写操作和读操作控制可参考上述过程，此处不再具体阐述。

应该理解的是，本发明实施例中，仅以阵列中包含4个存储单元200为例，对存储阵列进行选通移位操作、写操作和读操作进行分析说明，但不构成对本发明的限定。另容易想到的是，所述第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。

由上述可知，本发明实施例提供了一种存储器，所述存储器包括存储阵列，其中，所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

请参考图7，图7为本发明实施例提供的一种存储阵列控制方法的流程示意图，其中，所述方法应用于上述实施例提供的存储单元，可一并参考如图2所示的存储阵列的结构示意图；所述方法可包括：

步骤701、通过对阴极总线、阳极总线以及所述存储阵列的行译码器201与所述存储阵列的第一列选通管202的控制，控制选通进行操作的存储单元200，并向选通的存储单元200输入使其存储区域的数据进行移位操作的移位信号；

步骤702、通过对所述行译码器201与所述存储阵列的第二列选通管203的控制，控制选通进行操作的存储单元200的读写装置23，并向选通的读写装置23输入对存储单元200中数据进行读写操作的读写信号。

可以理解的是，所述存储阵列包括：两个以上存储单元200、与所述两个以上存储单元200连接的行译码器201、与所述两个以上存储单元200连接的第一列选通管202和第二列选通管203、与所述第一列选通管202和所述第二列选通管203连接的列译码器204；所述列译码器204分别控制第一列选通管202和第二列选通管203、多个开关管，其中，所述多个开关管包括第一开关管B、第二开关管C和第三开关管D；所述存储单元200包括磁性轨道，所述磁性轨道包括第一存储区域21、第二存储区域22、以及设置于所述磁性轨道底部的读写装置23，所述第一存储区域21的顶部端口20与阴极总线相连，所述第二存储区域22的顶部端口30与阳极总线相连，其中，所述读写装置23包括第一端口a和第二端口b，所述第一存储区域21底部设置有第三端口c，所述第二存储区域22底部设置有第四端口d；对于一个所述存储单元200，所述第一端口a与所述第二列选通管203相连，所述第二端口b通过所述第一开关管B与所述行译码器201相连，所述第三端口c通过所述第二开关管C连接至所述第一列选通管202和所述行译码器201，所述第四端口d通过所述第三开关管D连接至所述第一列选通管202和所述行译码器201；具体结构设置可以参考图2及上述实施例相关内容。

进一步地，所述控制方法步骤701可以为：

通过对阴阳总线、行译码器201、第一列选通管1的控制来选中目标轨道。

可以理解的是，可参考图3，通过对阴极总线端口（即顶部端口20）和阳极总线端口（即顶部端口30）的输入电压的控制，实现对所述阳极总线的选中；由于所述行译码器201的功能是从很多根字线中选中其中一根，比如需要选中WL1，则抬高WL1的电压；由于读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，即第一列选通管202是移位信号灌入的途径，以使所述第一列选通管202将脉冲移位信号灌进BL1，从而实现对目标轨道（半U轨道）的选中和移位操作。

更进一步地，所述存储阵列还包括写驱动模块205、放大模块206和缓存区207，所述控制方法步骤702可以包括：

在选中目标轨道后，通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过写驱动模块205实现对目标轨道的写操作，通过放大模块206实现对目标轨道的读操作。

可以理解的是，假设所述第二端口b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205；在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23；

优选地，在进行写操作时，可一并参考图4，所述控制方法还可以包括：

控制所述存储阵列的写驱动模块205向所述存储阵列的第一端口a和所述存储阵列的第二端口b提供电压，使得所述第一端口a上的电压与所述第二端口b上的电压存在电压差；通过所述电压差向所述存储阵列中的存储单元200写入正压差信号或负压差信号。

优选地，在进行读操作时，可一并参考图5，所述控制方法还可以包括：

针对于选中的读写装置23，放大模块206对被读出的电信号进行放大；由于放大模块206与缓存区207相连，每一位数据被读出后被存入缓存区207。

另容易想到的是，如图4和图5所示，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的写操作和读操作控制步骤可参考上述相关描述，此处不再具体阐述。

应该理解的是，如图3至图5所示，仅以存储阵列中包含4个存储单元200为例，对存储阵列进行选通移位操作、写操作和读操作进行分析说明，但不构成对本发明的限定。另容易想到的是，所述第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。

由上述可知，本发明实施例提供了一种存储阵列的控制方法，所述存储阵列中的存储单元200采用列选通管（第一列选通管202和第二列选通管203）、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-OnlyMemory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

以上对本发明实施例所提供的一种存储阵列、存储器及存储阵列控制方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种存储阵列，其特征在于，包括：

两个以上存储单元、与所述两个以上存储单元连接的行译码器、与所述两个以上存储单元连接的第一列选通管和第二列选通管、多个开关管、与所述第一列选通管和所述第二列选通管连接的列译码器，其中，所述多个开关管包括第一开关管、第二开关管和第三开关管；

所述存储单元包括磁性轨道，所述磁性轨道包括第一存储区域、第二存储区域、以及设置于所述磁性轨道底部的读写装置，所述第一存储区域的顶部端口与阴极总线相连，所述第二存储区域的顶部端口与阳极总线相连，其中，所述读写装置包括第一端口和第二端口，所述第一存储区域底部设置有第三端口，所述第二存储区域底部设置有第四端口；

对于一个所述存储单元，所述第一端口与所述第二列选通管相连，所述第二端口通过所述第一开关管与所述行译码器相连，所述第三端口通过所述第二开关管连接至所述第一列选通管和所述行译码器，所述第四端口通过所述第三开关管连接至所述第一列选通管和所述行译码器；

通过对所述阴极总线、所述阳极总线、所述行译码器与所述第一列选通管的控制，选通进行操作的存储单元和输入使存储单元中数据进行移位操作的移位信号；通过对所述行译码器与所述第二列选通管的控制，选通进行操作的存储单元的读写装置和输入对存储单元中数据进行读写操作的读写信号。

2.根据权利要求1所述的存储阵列，其特征在于，所述存储阵列还包括：

写驱动模块、放大模块、与所述写驱动模块和所述放大模块相连的缓存区；

所述多个开关管为金属-氧化物-半导体MOS结构的晶体管，其中，所述第一开关管为第一晶体管，所述第二开关管为第二晶体管，所述第三开关管为第三晶体管；

对于一个所述存储单元，所述第二端口与所述第一晶体管的源极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的漏极端连接至所述写驱动模块，或者，所述第二端口与所述第一晶体管的漏极端连接，所述第一晶体管的栅极端与所述行译码器连接，所述第一晶体管的源极端连接至所述写驱动模块；

所述第三端口与第二晶体管的源极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的漏极端连接至所述第一列选通管；所述第四端口与第三晶体管的源极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管漏极端连接至所述第一列选通管，或者，所述第三端口与第二晶体管的漏极端连接，所述第二晶体管的栅极端与所述行译码器连接，所述第二晶体管的源极端连接至所述第一列选通管；所述第四端口与第三晶体管的漏极端连接，所述第三晶体管的栅极端与所述行译码器连接，所述第三晶体管源极端连接至所述第一列选通管。

3.根据权利要求2所述的存储阵列，其特征在于：

所述写驱动模块，用于向所述第一端口和所述第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差，通过所述电压差向所述存储单元写入正压差信号或负压差信号；

所述放大模块用于当所述存储单元进行读操作时，对读出的电信号进行放大；

所述缓存区用于当所述存储单元进行读操作时，存储所述存储单元中被读出的数据。

4.根据权利要求1至3任一项所述的存储阵列，其特征在于，所述存储阵列还包括：

与所述第一列选通管相连的读写控制模块，所述读写控制模块用于将所述使存储单元中数据进行移位操作的移位信号输入所述第一列选通管，以使所述第一列选通管将所述移位信号输入至存储单元。

5.根据权利要求2至3任一项所述的存储阵列，其特征在于，所述存储阵列还包括：

与所述缓存区相连的输入输出模块，所述输入输出模块用于将存储于所述缓存区的数据进行输入输出。

6.一种存储器，其特征在于，包括存储阵列，所述存储阵列采用如权利要求1至5任一项所述的存储阵列。

7.一种存储阵列控制方法，其特征在于，应用于如权利要求1至5任一项所述的存储阵列，所述方法包括：

通过对阴极总线、阳极总线以及所述存储阵列的行译码器与所述存储阵列的第一列选通管的控制，控制选通进行操作的存储单元，并向选通的存储单元输入使其存储区域的数据进行移位操作的移位信号；

通过对所述行译码器与所述存储阵列的第二列选通管的控制，控制选通进行操作的存储单元的读写装置，并向选通的读写装置输入对存储单元中数据进行读写操作的读写信号。

8.根据权利要求7所述的控制方法，其特征在于，所述方法还包括：

控制所述存储阵列的写驱动模块向所述存储阵列的第一端口和所述存储阵列的第二端口提供电压，使得所述第一端口上的电压与所述第二端口上的电压存在电压差；

通过所述电压差向所述存储阵列中的存储单元写入正压差信号或负压差信号。