CN108022623A - 半导体存储装置及其读出方法 - Google Patents

半导体存储装置及其读出方法 Download PDF

Info

Publication number
CN108022623A
CN108022623A CN201711019110.2A CN201711019110A CN108022623A CN 108022623 A CN108022623 A CN 108022623A CN 201711019110 A CN201711019110 A CN 201711019110A CN 108022623 A CN108022623 A CN 108022623A
Authority
CN
China
Prior art keywords
data
address
odd
row
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711019110.2A
Other languages
English (en)
Other versions
CN108022623B (zh
Inventor
小嶋英充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN108022623A publication Critical patent/CN108022623A/zh
Application granted granted Critical
Publication of CN108022623B publication Critical patent/CN108022623B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种半导体存储装置及其读出方法。本发明的快闪存储器包括：存储胞元阵列；页面缓冲器/读出电路，保持存储胞元阵列的选择页面的数据；解码/选择电路，基于列地址，从由页面缓冲器所保持的数据中选择n位数据；以及n位的数据总线，连接于解码/选择电路。解码/选择电路进而基于列地址，将n/2位的偶数地址的数据连接至数据总线的下位，且将n/2位的奇数地址的数据连接至所述数据总线的上位，进而，在开始地址为奇数地址的情况下，选择奇数地址的数据与所述奇数地址的下个偶数地址的数据。

Description

半导体存储装置及其读出方法
技术领域
本发明涉及一种半导体存储装置及其读出方法，尤其涉及一种与非(NAND)型快闪存储器的读出方法。
背景技术
NAND型快闪存储器中，以页面为单位来进行数据的读出、编程，这些页面数据被保存在页面缓冲器中。日本专利特开2012-253591号公报中公开的快闪存储器具备将保存在页面缓冲器中的数据以第1位宽来转发的第1模式与以第2位宽来转发的第2模式，从而对应于多个动作模式。
[发明所要解决的问题]
NAND型快闪存储器中，有搭载以较少的端子数来串行输入/输出数据的串行接口的。串行接口例如有以8位的命令码及24位的地址为标准的串行外设接口。
图1A及图1B是表示搭载有串行接口功能的NAND型快闪存储器的主要部分的构成的图。页面缓冲器10保持从存储胞元阵列读出的页面数据或要对存储胞元阵列编程的页面数据。解码/选择电路20对列地址CA进行解码，基于解码结果来从页面缓冲器10中选择n位(n列)，并将所选择的n位数据连接至数据总线(data bus)30。解码/选择电路20所选择的n位等于数据总线30的位宽，若数据总线30为16位宽，则解码/选择电路20在一次选择中选择16位数据。在读出动作时，从页面缓冲器10选择的数据经由数据总线30被转发至输入/输出电路40，在编程动作时，由输入/输出电路40所保持的数据经由数据总线30被转发至页面缓冲器10的所选择的列。
输入/输出电路40例如图1A所示，包含4个外部端子50，与串行时钟信号CLK同步地控制数据的输入/输出。例如，在串行输出8位数据的情况下，以一个时钟输出4位，合计需要两个时钟CLK。
当数据总线30为16位宽时，解码/选择电路20在每一次读出动作时选择16位数据，并且也进行用于将16位数据连接至数据总线30的选择。即，解码/选择电路20使用列地址的下位2位，将16位数据连接至数据总线30的上位8位[15：8]与下位8位[7：0]。此时，如图1B所示，奇数列地址[2n+1]的数据连接于数据总线30的上位8位[15：8]，偶数列地址[2n]的数据连接于下位8位[7：0]。
图2A表示使用列地址CA[0]、CA[1]这2位，在一次读出动作中选择一个地址的解码电路的一例与其真值表。此处的地址是用于选择数据总线30的上位8位或下位8位的地址。例如，若列地址CA[1]、[0]均为“0”，则选择地址(ADDEN)0，若均为“1”，则选择地址(ADDEN)3。地址(ADDEN)0、1、2、3对应于图2B所示的数据总线30的下位8位、上位8位。
图2C表示通过列地址CA[0]、CA[1]这2位，在一次读出动作中选择两个地址的解码电路的一例与其真值表。所述解码电路通过忽略列地址CA[0](图中，CA[0]固定为Vdd的“1”)，从而同时选择与列地址CA[1]的电平相应的两个地址。例如，当列地址CA[1]为“0”时，解码所得的地址为“0”与“1”，图2B所示的数据总线30的下位8位与上位8位受到选择，偶数地址的数据与奇数地址的数据连接于此处。接下来，当列地址CA[1]为“1”时，解码所得的地址为“2”与“3”，偶数地址的数据与奇数地址的数据连接于数据总线30的下位8位与上位8位。
在进行序列读出的制品中，通过地址计数器等来使开始地址自动增量，从开始地址读出的数据被依序加载至输入/输出电路40，并从外部端子50输出。输入/输出电路40在开始地址为偶数地址时，输出偶数地址的下位8位数据，接下来，输出奇数地址的上位8位数据，以后，交替地输出偶数地址的数据与奇数地址的数据。图3A表示开始地址为偶数地址时的、从数据总线的数据读出顺序。
另一方面，当开始地址为奇数地址时，输入/输出电路40输出奇数地址的上位8位数据，接下来输出偶数地址的下位8位数据。图3B表示开始地址为奇数地址时的、从数据总线的数据读出顺序。如所述图所示，当开始地址为奇数地址时，在下位8位读出开始地址-1的偶数地址的数据，即，开始地址的下个偶数地址的数据是通过下述读出动作而获得。所述解码/选择电路20刚一输出奇数地址的数据，就必须从页面缓冲器10选择下个16位数据，并更新数据总线30。
图4A及图4B是开始地址为奇数地址时的序列读出的时序图。解码/选择电路20响应列选择信号CSL_EN的脉冲P1而从页面缓冲器10选择16位数据DATA1，将数据DATA1连接至数据总线30。输入/输出电路40从时刻t1开始数据输出，与时钟CLK1、CLK2同步地输出数据DATA1的上位8位[15：8]的数据。
接下来，解码/选择电路20在DATA1的输出过程中，响应列选择信号CSL_EN的脉冲P2而从页面缓冲器10选择下个16位数据DATA2，将DATA2连接至数据总线30。然后，输入/输出电路40与CLK3、CLK4同步地输出数据DATA2的下位8位[7：0]的数据。接下来，与CLK5、CLK6同步地输出DATA2的上位8位数据之后，解码/选择电路20响应列选择信号CSL_EN的脉冲P3而从页面缓冲器10选择16位数据DATA3，将DATA3连接至数据总线30。
如此，在开始地址为偶数地址的情况下，可使数据总线30的更新为固定，但在奇数地址的情况下，如图4B所示，必须丢弃DATA1的偶数地址数据，而在之后读出DATA2的偶数地址数据，因此列选择信号CSL_EN的脉冲P1与P2的期间变短，内部的时序余裕(timingmargin)减少，导致时钟频率高的动作产生界限。
发明内容
本发明解决如上所述的现有问题，其目的在于提供一种无论开始地址是奇数还是偶数均可实现高速读出的半导体存储装置及读出方法。
[解决问题的手段]
本发明的半导体存储装置包括：存储胞元阵列；行选择部件，选择存储胞元阵列的行；保持部件，保持由所述行选择部件所选择的数据；选择部件，基于列地址，从由所述保持部件所保持的数据中选择n位数据；以及n位的数据总线，连接于所述选择部件，所述选择部件进而基于列地址，将n/2位的偶数地址的数据连接至所述数据总线的下位，且将n/2位的奇数地址的数据连接至所述数据总线的上位，所述选择部件进而在开始地址为奇数地址的情况下，选择奇数地址的数据与所述奇数地址的下个偶数地址的数据。
本发明的半导体存储装置的读出方法中，所述半导体存储装置包括：存储胞元阵列；行选择部件，选择存储胞元阵列的行；保持部件，保持由所述行选择部件所选择的数据；选择部件，基于列地址，从由所述保持部件所保持的数据中选择n位数据；以及n位的数据总线，连接于所述选择部件，其中，在开始地址为奇数地址的情况下，基于列地址，由所述选择部件将奇数地址的数据与所述奇数地址的下个偶数地址的数据连接至所述数据总线，在输出连接于所述数据总线的奇数地址的数据之后，输出偶数地址的数据。
[发明的效果]
根据本发明，在开始地址为奇数地址的情况下，从所述保持部件选择奇数地址的数据与所述奇数地址的下个偶数地址的数据，并将所选择的数据连接至数据总线，因此，即使在开始地址为奇数地址的情况，也无须丢弃偶数地址的数据而能够实现无浪费的读出。进而，能够使开始地址为奇数地址时的数据总线的更新时间一致于开始地址为偶数地址时的数据总线的更新时间，从而将读出时序的余裕设为相同。进而，根据本发明，当从由保持部件所保持的数据中选择n位数据时，在开始地址为n位的数据总线的先头地址以外的情况下，选择先头地址以外的一个或多个数据与进位后的地址的数据，因此无论开始地址如何，均能够使数据总线的更新时间一致，从而将读出时序的余裕设为相同。
附图说明
图1A及图1B是表示现有的快闪存储器的主要部分的构成的块图。
图2A至图2D是表示图1A及图1B所示的解码/选择电路的解码例的图，图2A是根据两个列地址来选择数据总线的一个地址的示例，图2C是根据两个列地址来选择数据总线的两个地址的示例。
图3A表示开始地址为偶数地址时的数据总线的读出顺序，图3B表示开始地址为奇数地址时的数据总线的读出顺序。
图4A及图4B是在现有的快闪存储器中，开始地址为奇数地址时的序列读出的时序图。
图5是表示本发明的实施例的NAND型快闪存储器的整体的概略构成的图。
图6是表示本发明的实施例的存储胞元阵列的NAND串的构成的电路图。
图7A及图7B是对本发明的实施例的解码/选择电路的解码方法进行说明的图。
图8A及图8B是表示使用行选择信号与列选择信号而构成的解码电路的图。
图9A及图9B是表示本发明的实施例的解码/选择电路的图，图9A表示解码电路的构成，图9B表示配线布局。
图10A及图10B是在本发明的实施例的快闪存储器中，开始地址为奇数地址时的串行读出动作的时序图。
图11A及图11B是在现有的快闪存储器中，开始地址为奇数地址时的并行读出动作的时序图。
图12A及图12B是在本发明的实施例的快闪存储器中，开始地址为奇数地址时的并行读出的时序图。
[符号的说明]
10：页面缓冲器
20、170：解码/选择电路
30、190：数据总线
40、120：输入/输出电路
50：外部端子
100：快闪存储器
110：存储胞元阵列
130：地址寄存器
140：控制部
150：字线选择电路
160：页面缓冲器/读出电路
180：内部电压产生电路
ADDEN[n]：地址始能信号
Ax：行地址信息
Ay：列地址信息
C：焦点
CA、CA[0]、CA[1]：列地址
CLK：串行时钟信号
CLK1～CLK6：时钟
CSL_EN：列选择信号
DATA1、DATA2、DATA3：数据
GBL：位线
MC1～MC64：存储胞元
NU：NAND串
P1、P2、P3：脉冲
REB：写始能信号
SGD、SGS：选择栅极线
SL：共用的源极线
t1：时刻
TD：位线侧选择晶体管
TS：源极线侧选择晶体管
Vers：擦除电压
Vpgm：编程电压
Vread：读出电压
Vpass：通过电压
YA[0]～YA[n]、YA[n+1]、YAE[0]～YAE[n]、YAE[n+1]、YAO[0]～YAO[n]、YAO[n+1]：行选择信号
YB[0]～YB[m]、YB[m+1]、YB[m+2]、YB_E、YB_O：列选择信号
具体实施方式
以下，参照附图来详细说明本发明的实施方式。本发明的半导体存储装置可为NAND型快闪存储器或者嵌入有此种快闪存储器的半导体存储装置。在优选的形态中，NAND型的快闪存储器具备串行接口。但是，NAND型快闪存储器也可具备串行接口与并行接口(parallel interface)这两者。串行接口例如包括用于输入串行时钟SCK的端子、用于输入或输出数据的端子、进行使指令或地址等的输入/输出成为可能的芯片选择的端子等。而且，本发明的半导体存储装置中，外部端子数为任意，并不限制于所述数量。
[实施例]
图5中示出本发明的实施例的NAND型快闪存储器100的构成。快闪存储器100可包括：存储胞元阵列110，形成有呈矩阵状排列的多个存储胞元；输入/输出电路120，连接于外部端子；地址寄存器130，接收来自输入/输出电路120的地址数据；控制部140，基于来自输入/输出电路120的命令(指令)或外部控制信号(芯片选择信号CS、写保护(write protect)信号WP等)来控制读出、编程、擦除等；字线(word line)选择电路150，对来自地址寄存器130的行地址信息Ax进行解码，并基于解码结果来进行存储胞元阵列110的块(block)或页面的选择等；页面缓冲器/读出电路160，保持从存储胞元阵列110读出的数据，或者保持要对存储胞元阵列110编程的数据；解码/选择电路170，对来自地址寄存器130的列地址信息Ay进行解码，并基于所述解码结果来进行位线的选择等；以及内部电压产生电路180，生成数据的读出、编程及擦除等所需的电压(编程电压Vpgm、通过(pass)电压Vpass、读出电压Vread、擦除电压Vers)。而且，此处虽未图示，但快闪存储器100可包括产生时钟的时钟产生电路。
存储胞元阵列110包含多个块，在一个块中，如图6所示，沿行方向排列有n+1个将多个存储胞元串联连接而成的NAND串NU。一个NAND串NU包括：串联连接的多个存储胞元MCi(i＝1、2、3…、64)；位线侧选择晶体管TD，连接于其中一个端部即存储胞元MC64的漏极侧；以及源极线侧选择晶体管TS，连接于存储胞元MC0的源极侧。位线侧选择晶体管TD的漏极连接于位线GBL0～GBLn中对应的一条位线GBL，源极线侧选择晶体管TS的源极连接于共用的源极线SL。
页面缓冲器/读出电路160保持从存储胞元阵列110的选择页面读出的数据，或者保持对存储胞元阵列110的选择页面编程的数据。页面缓冲器/读出电路160可保持1页面的数据(例如2KB)，但为了高速进行读出或编程，也可构成为对数据的输入/输出进行管线(pipeline)处理。例如，当从外部端子进行读出数据的串行输出时，在输入/输出电路120串行输出读出数据的期间，也可从页面缓冲器160将下个读出数据预取(prefetch)至输入/输出电路120。
解码/选择电路170经由数据总线190而连接于输入/输出电路120。本例中，假设数据总线190具有16位宽。解码/选择电路170对来自地址寄存器130的列地址信息Ay进行解码，选择页面缓冲器/读出电路160的16位的列。若在读出动作时，则解码/选择电路170从由页面缓冲器/读出电路160所保持的页面数据中选择16位数据，并将所选择的数据连接至数据总线190。若在编程动作时，则将数据总线190的16位数据连接至由解码/选择电路170所选择的页面缓冲器/读出电路160的16位的列。
解码/选择电路170进而使用列地址的最下位2位，将偶数地址的数据连接至数据总线190的下位8位，将奇数地址的数据连接至数据总线190的上位8位。现有的解码/选择电路会产生下述问题，即，如图4B所示，当开始地址为奇数地址时，由于数据总线的下位8位连接有开始地址-1的偶数地址的数据，因此必须丢弃开始地址-1的偶数地址的数据，从而产生浪费，且必须缩短数据总线的更新时间，但本实施例的解码/选择电路170即使开始地址为奇数地址，也无须丢弃所读出的偶数地址的数据，并且可设为与开始地址为偶数地址时相同的数据总线的更新时间。
本实施例中，解码/选择电路170在开始地址为奇数地址[2n+1]时，同时从页面缓冲器/读出电路160读出开始地址+1、即奇数地址的下个偶数地址[2n+2]的数据。此种解码电路例如图7A所示，通过对列地址CA[0]、CA[1]附加所需的逻辑电路200，从而能够同时读出偶数地址[2n+2]的数据。并且，输入/输出电路120如图7B所示，在输出从页面缓冲器/读出电路160读出的数据DATA1的奇数地址[2n+1]的数据之后，输出偶数地址[2n+2]的数据。但是，所述解码方法可能在由列地址来生成行选择信号与列选择信号并选择行选择信号与列选择信号的交点地址的解码电路中产生多重选择的问题。
使用行选择信号与列选择信号的矩阵状的解码电路有望削减解码电路的占用面积。图8A及图8B中示出使用行选择信号与列选择信号的解码电路。图8A中示出解码电路的电气构成。所述解码电路在列选择信号CSL_EN与地址始能(enable)信号ADDEN[n]被设为有效(assert)时，根据行选择信号YA[n]来将奇数地址的数据与偶数地址的数据连接至数据总线的上位8位及下位8位。
例如，当页面缓冲器160保持1K字节的数据时，通过对列地址的下位3位CA进行解码而生成8位的行选择信号YA。而且，通过对上位的列地址CA进行解码而生成列选择信号YB。图8B是解码电路的配线布局，此处例示了两个行选择信号YA[n]、[n+1]与三个列选择信号YB[m]、[m+1]、[m+2]。行选择信号YA与列选择信号YB的交点C表示所选择的数据总线的上位8位与下位8位。表1是列地址的下位3位的真值表，表2是解码电路的真值表。表3是根据开始地址而由解码电路所选择的地址，左半部分为最初选择的下位8位的地址，右半部分为第2次选择的上位8位的地址。
解码电路根据行选择信号YA[n]来选择两个行YA[n]、[n+1]，根据一个列选择信号YB来选择一个列YB[m]。例如，当开始地址为偶数地址“0h”时，选择YA[0]、YB[0]的地址与YA[1]、YB[0]的地址，开始地址为奇数地址“1h”时也同样地选择YA[0]、YB[0]的地址与YA[1]、YB[0]的地址。在开始地址为奇数地址的情况下，如表3的虚线所示，不利用下位8位的偶数地址的数据。其与图2C所示的解码电路等效。
图8A及图8B所示的解码电路中，在开始地址为奇数地址的情况下，若欲向数据总线的下位8位加载开始地址+1的偶数地址[2n+2]的数据，则会在列选择信号YB的进位时产生多重选择的问题。例如，当开始地址为“7h”时，会在下位8位加载开始地址+1的偶数地址“8h”的数据，但“8h”是根据下个8位的行选择信号而选择的地址，即，是根据进位后的YB[1]而选择的地址。因而，当开始地址为“7h”时，必须根据列选择信号YB[0]来选择上位8位的数据，并根据列选择信号YB[1]来选择“8h”的下位8位的数据。即，必须根据两个列选择信号来选择两个地址。
本实施例中，为了避免此种多重选择，采用图9A及图9B所示的解码电路。如图9B所示，本实施例的解码电路根据针对列选择信号YB[m]、[m+2]的行选择信号YAE[n]、[n+1]与针对列选择信号YB[m+1]的行选择信号YAE[n]、[n+1]，来选择数据总线190的上位8位与下位8位。
图9A是解码电路的电气构成。本实施例的解码电路具有：两个NAND_1、NAND_2，连接于列选择信号CSL_EN与地址始能信号ADDEN[n]的输出节点(node)N；以及两个逆变器IN_1、IN_2，连接于所述两个NAND_1、NAND_2。在NAND_1的其中一个输入端，连接有节点N，在另一个输入端，连接有列选择信号YB_E，从IN_1输出行选择信号YAE[n]。在NAND_2的其中一个输入端，连接有节点N，在另一个输入端，连接有列选择信号YB_O，从IN_2输出行选择信号YAO[n]。列选择信号YB_E、YB_O是表示使用列地址的上位地址来解码所得的YB信号的偶数/奇数的信号，表4中示出YB[0]的真值表。表5是本实施例的解码电路的真值表，表6表示根据开始地址而选择的数据总线的上位、下位的位。
例如，当开始地址为“0h”时，行选择信号YAE[0]受到始能，同时选择行YAE[0]与列YB[0]的交点C、及行YAE[1]与列YB[0]的交点C。当开始地址为奇数地址“1h”时，同时选择行YAE[1]与列YB[0]的交点C、及行YAE[2]与列YB[0]的交点C。当开始地址为奇数地址“7h”时，选择行YAE[7]与列YB[0]的交点C，并且由于通过进位而列YB成为奇数[1]，因此同时选择行YAO[0]与列YB[1]的交点C。当开始地址为奇数地址“15h”时，由于列YB为奇数，因此选择行YAO[7]与列YB[1]的交点C，并且由于通过进位而列YB成为偶数[0]，因此同时选择行YAE[0]与列YB[2]的交点C。
图10A及图10B是在本实施例的快闪存储器中，开始地址为奇数地址时的串行读出动作的时序图。解码/选择电路170响应列选择信号CSL_EN的脉冲P1而选择页面缓冲器160的2字节的读出数据DATA1，向数据总线190的8位的下位地址加载开始地址+1的偶数地址的数据，向8位的上位地址加载开始地址的数据。输入/输出电路120与时钟CLK1、CLK2同步地串行输出读出数据DATA1的奇数地址的数据，继而，与时钟CLK3、CLK4同步地串行输出偶数地址的数据。若页面缓冲器160与输入/输出电路120为管线构成，则当奇数地址的数据输出结束时，解码/选择电路170响应下个脉冲P2，而从页面缓冲器160选择下个读出数据DATA2，并将所选择的DATA2经由数据总线190而加载至输入/输出电路120。
另外，在开始地址为偶数地址的情况下，与现有同样地，以图3B所示的顺序来从数据总线读出偶数地址数据，输入/输出电路120在偶数地址数据的输出后，输出奇数地址数据。
如此，根据本实施例，即便开始地址为奇数地址，也无须如现有般丢弃从页面缓冲器读出的偶数地址的数据而能够加以利用。而且，无须如现有般缩短数据总线的更新周期(cycle)(脉冲P1与脉冲P2的期间)，能够确保内部时序的余裕，因此能够进行更高速频率下的动作。进而，在使用行选择信号与列选择信号的解码电路中，通过准备与偶数的列选择信号与奇数的列选择信号分别对应的两组行选择信号，从而能够避免列地址进位时的多重选择的问题。
接下来，对本发明的第2实施例进行说明。所述实施例例示了搭载有串行接口的NAND型快闪存储器，但本发明未必限定于此，也能够适用于从多个外部端子并行输入或并行输出数据的快闪存储器。
图11A及图11B、图12A及图12B是并行地进行数据的输入/输出的快闪存储器的读出时序图，图11A及图11B表示开始地址为奇数地址时加载开始地址-1的偶数地址的数据的现有例，图12A及图12B表示开始地址为奇数地址时加载开始地址+1的偶数地址的数据的本实施例。图11A及图11B中，响应列选择信号CSL_EN的脉冲P1，解码/选择电路160按照列地址来从页面缓冲器160选择2字节的读出数据DATA1，并将所选择的数据DATA1经由数据总线190而加载至输入/输出电路120。输入/输出电路120响应写始能信号REB的脉冲的下降边缘，而从外部端子×8输出读出数据DATA1的上位8位的奇数地址的数据。接下来，解码/选择电路160响应脉冲P2而选择下个2字节的数据DATA2，将所选择的数据DATA2经由数据总线190而加载至输入/输出电路120。输入/输出电路120响应写始能信号REB的下个脉冲的下降边缘而输出数据DATA2的下位8位的偶数地址的数据，并响应下个脉冲的下降边缘而输出数据DATA2的上位8位的奇数地址的数据。如图11B所示，现有的读出方法会丢弃DATA1的偶数地址的数据，并非有效率的读出。
本实施例的读出中，与之前的实施例时同样，在开始地址为奇数地址的情况下，将开始地址的数据与开始地址的下个偶数地址的数据加载至数据总线190，因此无须丢弃偶数地址的数据，能够进行无浪费的读出。而且，数据总线190的更新周期也不受1字节数据的读出期间的限制，因此能够确保内部时序的余裕。
所述实施例中，示出了数据总线190包含16位宽的示例，但其只是一例，除此以外，也可加大数据总线的位宽，例如也可为32位、64位等。当数据总线为32位宽时，解码/选择电路在每一次读出动作时从页面缓冲器选择32位数据，并且根据列地址CA[0]、CA[1]的2位“11”、“10”、“01”、“00”，而将8位数据连接至数据总线的[31：24]、[23：16]、[15：8]、[7：0]。而且，当数据总线为64位宽时，解码/选择电路在每一次读出动作时，从页面缓冲器选择64位数据，并且根据列地址CA[0]、CA[1]、CA[2]的3位“111”、“110”、…、“001”、“000”，而将8位数据连接至数据总线的[63：56]、[55：48]、…、[15：8]、[7：0]。即使在此种数据总线为32位或64位的情况下，解码/选择电路也能够避免在产生列选择信号的进位时产生意外的多重选择(例如，若为16位，则为2行×2列的选择信号，若为32位，则为3行×2列)。例如，在32位的情况下，当开始地址为[010]时，同时读出开始地址[010]、[011]、进位后的地址[100]、[101]的数据，当开始地址为[011]时，同时读出开始地址[011]与其进位后的地址[100]、[101]、[110]的数据。而且，在64位的情况下，例如当开始地址为[0111]时，同时读出开始地址[0111]与其进位后的[1000]以后的地址的数据。进而，所述实施例中，以8位为单位来选择数据总线，但其只是一例，也可以16位为单位或以32位为单位来选择。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的发明的主旨范围内，能够进行各种变形、变更。

Claims (11)

1.一种半导体存储装置，其特征在于包括：
存储胞元阵列；
行选择部件，选择所述存储胞元阵列的行；
保持部件，保持由所述行选择部件所选择的数据；
选择部件，基于列地址，从由所述保持部件所保持的数据中选择n位数据；以及
n位的数据总线，连接于所述选择部件，
所述选择部件进而基于所述列地址，将n/2位的偶数地址的数据连接至所述数据总线的下位，且将n/2位的奇数地址的数据连接至所述数据总线的上位，
所述选择部件进而在开始地址为奇数地址的情况下，选择所述奇数地址的数据与所述奇数地址的下个偶数地址的数据。
2.根据权利要求1所述的半导体存储装置，其特征在于，
半导体存储装置还包括：
输出部件，能够交替地输出所述偶数地址的数据与所述奇数地址的数据，
所述输出部件是与时钟信号同步地从外部端子串行输出所述偶数地址的数据及所述奇数地址的数据。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述选择部件包含从所述列地址生成的行选择信号与从所述列地址生成的列选择信号，n/2位的所述偶数地址的数据及n/2位的所述奇数地址的数据是基于所述行选择信号与所述列选择信号而连接至所述数据总线的下位及上位。
4.根据权利要求3所述的半导体存储装置，其特征在于，
所述选择部件包含与偶数的所述列选择信号对应的第1行选择信号和与奇数的所述列选择信号对应的第2行选择信号，响应所述列选择信号的进位而通过所述第1行选择信号或所述第2行选择信号来选择行。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述保持部件是保持从所述存储胞元阵列的选择页面读出的数据、或者要对所述存储胞元阵列的选择页面进行编程的数据的页面缓冲器。
6.根据权利要求5所述的半导体存储装置，其特征在于，
所述数据总线的位宽少于所述页面缓冲器所保持的位数，进行数据输入与输出的外部端子的数量少于所述数据总线的位宽。
7.一种半导体存储装置的读出方法，所述半导体存储装置包括：存储胞元阵列；行选择部件，选择所述存储胞元阵列的行；保持部件，保持由所述行选择部件所选择的数据；选择部件，基于列地址，从由所述保持部件所保持的数据中选择n位数据；以及n位的数据总线，连接于所述选择部件，所述读出方法的特征在于，
在开始地址为奇数地址的情况下，基于所述列地址，由所述选择部件将所述奇数地址的数据与所述奇数地址的下个偶数地址的数据连接至所述数据总线，
在输出连接于所述数据总线的所述奇数地址的数据之后，输出所述偶数地址的数据。
8.根据权利要求7所述的读出方法，其特征在于，
在所述开始地址为偶数地址的情况下，由所述选择部件将所述偶数地址的数据与所述偶数地址的下个奇数地址的数据连接至所述数据总线，
在输出连接于所述数据总线的所述偶数地址的数据之后，输出所述奇数地址的数据。
9.根据权利要求7或8所述的读出方法，其特征在于，
所述奇数地址及所述偶数地址的数据是与串行时钟信号同步地从外部端子串行输出。
10.根据权利要求7或8所述的读出方法，其特征在于，
将n/2位的所述偶数地址的数据连接至所述数据总线的下位，将n/2位的所述奇数地址的数据连接至所述数据总线的上位。
11.一种半导体存储装置的读出方法，所述半导体存储装置包括：存储胞元阵列；行选择部件，选择所述存储胞元阵列的行；保持部件，保持由所述行选择部件所选择的数据；选择部件，基于列地址，从由所述保持部件所保持的数据中选择n位数据；以及n位的数据总线，连接于所述选择部件，所述读出方法的特征在于，
在开始地址为n位的所述数据总线的先头地址以外的情况下，选择所述先头地址以外的一个或多个数据与进位后的地址的数据。
CN201711019110.2A 2016-11-04 2017-10-27 半导体存储装置及其读出方法 Active CN108022623B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016216054A JP6239078B1 (ja) 2016-11-04 2016-11-04 半導体記憶装置および読出し方法
JP2016-216054 2016-11-04

Publications (2)

Publication Number Publication Date
CN108022623A true CN108022623A (zh) 2018-05-11
CN108022623B CN108022623B (zh) 2020-07-17

Family

ID=60477188

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711019110.2A Active CN108022623B (zh) 2016-11-04 2017-10-27 半导体存储装置及其读出方法

Country Status (5)

Country Link
US (1) US10176873B2 (zh)
JP (1) JP6239078B1 (zh)
KR (1) KR102040868B1 (zh)
CN (1) CN108022623B (zh)
TW (1) TWI640007B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6356837B1 (ja) * 2017-01-13 2018-07-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
JP6876755B2 (ja) * 2019-07-29 2021-05-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP7137680B2 (ja) * 2019-07-29 2022-09-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP2021022412A (ja) 2019-07-29 2021-02-18 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110080797A1 (en) * 2009-10-05 2011-04-07 Elpida Memory, Inc. Semiconductor device having sense amplifiers
US20110286270A1 (en) * 2010-05-19 2011-11-24 Sangwon Hwang Semiconductor memory device and an operating method thereof
CN103035293A (zh) * 2011-10-08 2013-04-10 华邦电子股份有限公司 半导体存储装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247920A (en) * 1979-04-24 1981-01-27 Tektronix, Inc. Memory access system
JPS637595A (ja) * 1986-06-27 1988-01-13 Nec Corp リ−ドオンリメモリ
JP2825401B2 (ja) * 1992-08-28 1998-11-18 株式会社東芝 半導体記憶装置
TW275076B (zh) * 1992-12-02 1996-05-01 Hoechst Ag
JPH08221320A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 半導体メモリおよびそれを用いた情報システム
US5673227A (en) * 1996-05-14 1997-09-30 Motorola, Inc. Integrated circuit memory with multiplexed redundant column data path
JP3552882B2 (ja) * 1997-08-22 2004-08-11 富士通株式会社 半導体記憶装置
US6138214A (en) 1997-12-19 2000-10-24 Siemens Aktiengesellschaft Synchronous dynamic random access memory architecture for sequential burst mode
KR100301047B1 (ko) 1998-10-02 2001-09-06 윤종용 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치
MY138350A (en) * 1998-11-02 2009-05-29 Seiko Epson Corp Ink cartridge and printer using the same
KR100341181B1 (ko) * 1999-11-05 2002-06-20 윤종용 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치
JP2001184874A (ja) * 1999-12-21 2001-07-06 Sony Corp 半導体記憶装置の読み出し方法および半導体記憶装置
KR100383044B1 (ko) * 2001-01-19 2003-05-09 엘지전자 주식회사 플라즈마 표시 패널의 구동방법
JP4831957B2 (ja) * 2004-12-02 2011-12-07 ルネサスエレクトロニクス株式会社 コピー防止回路装置およびコピー防止方法
US7616481B2 (en) * 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
US7349264B2 (en) * 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
KR20070055999A (ko) * 2006-09-18 2007-05-31 스펜션 엘엘씨 반도체 메모리장치 및 그 제어 방법
JP2008077418A (ja) * 2006-09-21 2008-04-03 Sanyo Electric Co Ltd メモリアクセス装置
JP2008084485A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 不揮発性半導体記憶装置及びデータ読出方法
US7861139B2 (en) * 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories
TW200937190A (en) * 2008-02-22 2009-09-01 Jmicron Technology Corp Raid1 system and reading method for enhancing read performance
US20120221809A1 (en) * 2011-02-28 2012-08-30 Hitachi, Ltd. Storage apparatus and data processing method of the same
JP5853424B2 (ja) 2011-06-03 2016-02-09 ソニー株式会社 無線通信装置、情報処理装置、通信システムおよび通信方法
JP5848153B2 (ja) * 2012-02-17 2016-01-27 ルネサスエレクトロニクス株式会社 信号処理装置及び半導体装置
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
DE112013006940B4 (de) * 2013-04-10 2022-11-17 Mitsubishi Electric Corporation Datenübertragungsgerät und Datenübertragungsverfahren
CN108108311A (zh) * 2013-12-12 2018-06-01 株式会社日立制作所 存储装置及存储装置的控制方法
CN106294193B (zh) * 2015-06-03 2019-10-15 杭州海康威视系统技术有限公司 存储设备及基于该存储设备的分块存储方法
US9542269B1 (en) * 2015-06-29 2017-01-10 SK Hynix Inc. Controller controlling semiconductor memory device and operating method thereof
US9842651B2 (en) * 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10403637B2 (en) * 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
KR20180092476A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110080797A1 (en) * 2009-10-05 2011-04-07 Elpida Memory, Inc. Semiconductor device having sense amplifiers
US20110286270A1 (en) * 2010-05-19 2011-11-24 Sangwon Hwang Semiconductor memory device and an operating method thereof
CN103035293A (zh) * 2011-10-08 2013-04-10 华邦电子股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
KR102040868B1 (ko) 2019-11-05
TWI640007B (zh) 2018-11-01
US20180130534A1 (en) 2018-05-10
JP2018073448A (ja) 2018-05-10
CN108022623B (zh) 2020-07-17
TW201830400A (zh) 2018-08-16
US10176873B2 (en) 2019-01-08
KR20180050218A (ko) 2018-05-14
JP6239078B1 (ja) 2017-11-29

Similar Documents

Publication Publication Date Title
CN102782760B (zh) 在非易失性存储器中的基于指针的列选择技术
CN107785050A (zh) 半导体存储装置及其读出方法
CN108022623A (zh) 半导体存储装置及其读出方法
KR100806119B1 (ko) 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지프로그램 방법
JP4287158B2 (ja) Ｎａｎｄフラッシュメモリ装置
US11114170B2 (en) Memory system
TW201435885A (zh) 非揮發性記憶體裝置之分裂區塊解碼器
TW201729201A (zh) 用於經劃分之選擇閘源線之裝置及方法
US9189440B2 (en) Data interleaving module
KR20090068616A (ko) 불휘발성 메모리 소자 및 그 프로그램 방법
CN108877854A (zh) 存储装置及其操作方法
CN110287130A (zh) 存储装置及其操作方法
CN105097026A (zh) 半导体存储器件
US8456917B1 (en) Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
CN110534148A (zh) 半导体存储器装置及操作该半导体存储器装置的方法
CN109308923A (zh) 存储器装置及其操作方法
US8953390B2 (en) Semiconductor memory device
US8467247B2 (en) Semiconductor memory device
US20130024606A1 (en) Nonvolatile semiconductor memory device
CN111797030B (zh) 包含搜索逻辑的存储器和用于在存储器内执行搜索的方法
KR101155113B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
US20230021244A1 (en) Semiconductor memory device
KR20220112169A (ko) 반도체 장치 및 연속 독출 방법
KR20200051382A (ko) 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
JP2009146555A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant