TWI640007B - 半導體儲存裝置及其讀出方法 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置及其讀出方法。本發明的快閃記憶體包括：儲存胞元陣列；頁面緩衝器/讀出電路，保持儲存胞元陣列的選擇頁面的資料；解碼/選擇電路，基於行位址，從由頁面緩衝器所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於解碼/選擇電路。解碼/選擇電路進而基於行位址，將n/2位元的偶數位址的資料連接至資料匯流排的下位，且將n/2位元的奇數位址的資料連接至所述資料匯流排的上位，進而，在開始位址為奇數位址的情況下，選擇奇數位址的資料與所述奇數位址的下個偶數位址的資料。

Description

半導體儲存裝置及其讀出方法
本發明涉及一種半導體儲存裝置，尤其涉及一種反及（NAND）型快閃記憶體的讀出方法。
NAND型快閃記憶體中，以頁面為單位來進行資料的讀出、編程，這些頁面資料被保存在頁面緩衝器中。日本專利特開2012-253591號公報中公開的快閃記憶體具備將保存在頁面緩衝器中的資料以第1位元寬來轉發的第1模式與以第2位元寬來轉發的第2模式，從而對應於多個動作模式。 [發明所要解決的問題]
NAND型快閃記憶體中，有搭載以較少的端子數來串列輸入/輸出資料的序列介面的。序列介面例如有以8位元的命令碼及24位元的位址為標準的串列外設介面。
圖1A及圖1B是表示搭載有序列介面功能的NAND型快閃記憶體的主要部分的構成的圖。頁面緩衝器10保持從儲存胞元陣列讀出的頁面資料或要對儲存胞元陣列編程的頁面資料。解碼/選擇電路20對行位址CA進行解碼，基於解碼結果來從頁面緩衝器10中選擇n位元（n行），並將所選擇的n位元資料連接至資料匯流排（data bus）30。解碼/選擇電路20所選擇的n位元等於資料匯流排30的位元寬，若資料匯流排30為16位元寬，則解碼/選擇電路20在一次選擇中選擇16位元資料。在讀出動作時，從頁面緩衝器10選擇的資料經由資料匯流排30被轉發至輸入/輸出電路40，在編程動作時，由輸入/輸出電路40所保持的資料經由資料匯流排30被轉發至頁面緩衝器10的所選擇的行。
輸入/輸出電路40例如圖1A所示，包含4個外部端子50，與串列時脈信號CLK同步地控制資料的輸入/輸出。例如，在串列輸出8位元資料的情況下，以一個時脈輸出4位元，合計需要兩個時脈CLK。
當資料匯流排30為16位元寬時，解碼/選擇電路20在每一次讀出動作時選擇16位元資料，並且也進行用於將16位元資料連接至資料匯流排30的選擇。即，解碼/選擇電路20使用行位址的下位2位元，將16位元資料連接至資料匯流排30的上位8位元[15：8]與下位8位元[7：0]。此時，如圖1B所示，奇數行位址[2n+1]的資料連接於資料匯流排30的上位8位元[15：8]，偶數行位址[2n]的資料連接於下位8位元[7：0]。
圖2A表示使用行位址CA[0]、CA[1]這2位元，在一次讀出動作中選擇一個位址的解碼電路的一例與其真值表。此處的位址是用於選擇資料匯流排30的上位8位元或下位8位元的地址。例如，若行位址CA[1]、[0]均為“0”，則選擇位址（ADDEN）0，若均為“1”，則選擇位址（ADDEN）3。位址（ADDEN）0、1、2、3對應於圖2B所示的資料匯流排30的下位8位元、上位8位元。
圖2C表示通過行位址CA[0]、CA[1]這2位元，在一次讀出動作中選擇兩個位址的解碼電路的一例與其真值表。所述解碼電路通過忽略行位址CA[0]（圖中，CA[0]固定為Vdd的“1”），從而同時選擇與行位址CA[1]的電平相應的兩個位址。例如，當行地址CA[1]為“0”時，解碼所得的地址為“0”與“1”，圖2B所示的資料匯流排30的下位8位元與上位8位元受到選擇，偶數位址的資料與奇數位址的資料連接於此處。接下來，當行位址CA[1]為“1”時，解碼所得的地址為“2”與“3”，偶數位址的資料與奇數位址的資料連接於資料匯流排30的下位8位元與上位8位元。
在進行序列讀出的製品中，通過位址計數器等來使開始位址自動增量，從開始位址讀出的資料被依序載入至輸入/輸出電路40，並從外部端子50輸出。輸入/輸出電路40在開始位址為偶數位址時，輸出偶數位址的下位8位元資料，接下來，輸出奇數位址的上位8位元資料，以後，交替地輸出偶數位址的資料與奇數位址的資料。圖3A表示開始位址為偶數位址時的、從資料匯流排的資料讀出順序。
另一方面，當開始位址為奇數位址時，輸入/輸出電路40輸出奇數位址的上位8位元資料，接下來輸出偶數位址的下位8位元資料。圖3B表示開始位址為奇數位址時的、從資料匯流排的資料讀出順序。如所述圖所示，當開始位址為奇數位址時，在下位8位元讀出開始位址-1的偶數位址的資料，即，開始位址的下個偶數位址的資料是通過下述讀出動作而獲得。所述解碼/選擇電路20剛一輸出奇數位址的資料，就必須從頁面緩衝器10選擇下個16位元資料，並更新資料匯流排30。
圖4A及圖4B是開始位址為奇數位址時的序列讀出的時序圖。解碼/選擇電路20響應行選擇信號CSL_EN的脈衝P1而從頁面緩衝器10選擇16位元資料DATA1，將資料DATA1連接至資料匯流排30。輸入/輸出電路40從時刻t1開始資料輸出，與時脈CLK1、CLK2同步地輸出資料DATA1的上位8位元[15：8]的資料。
接下來，解碼/選擇電路20在DATA1的輸出過程中，回應行選擇信號CSL_EN的脈衝P2而從頁面緩衝器10選擇下個16位元資料DATA2，將DATA2連接至資料匯流排30。然後，輸入/輸出電路40與CLK3、CLK4同步地輸出資料DATA2的下位8位元[7：0]的資料。接下來，與CLK5、CLK6同步地輸出DATA2的上位8位元資料之後，解碼/選擇電路20響應行選擇信號CSL_EN的脈衝P3而從頁面緩衝器10選擇16位元資料DATA3，將DATA3連接至資料匯流排30。
如此，在開始位址為偶數位址的情況下，可使資料匯流排30的更新為固定，但在奇數位址的情況下，如圖4B所示，必須丟棄DATA1的偶數位址資料，而在之後讀出DATA2的偶數位址資料，因此行選擇信號CSL_EN的脈衝P1與P2的期間變短，內部的時序餘裕（timing margin）減少，導致時脈頻率高的動作產生界限。
本發明解決如上所述的習知問題，其目的在於提供一種無論開始位址是奇數還是偶數均可實現高速讀出的半導體儲存裝置及讀出方法。 [解決問題的手段]
本發明的半導體儲存裝置包括：儲存胞元陣列；列選擇部件，選擇儲存胞元陣列的列；保持部件，保持由所述列選擇部件所選擇的資料；選擇部件，基於行位址，從由所述保持部件所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於所述選擇部件，所述選擇部件進而基於行位址，將n/2位元的偶數位址的資料連接至所述資料匯流排的下位，且將n/2位元的奇數位址的資料連接至所述資料匯流排的上位，所述選擇部件進而在開始位址為奇數位址的情況下，選擇奇數位址的資料與所述奇數位址的下個偶數位址的資料。
本發明的半導體儲存裝置的讀出方法中，所述半導體儲存裝置包括：儲存胞元陣列；列選擇部件，選擇儲存胞元陣列的列；保持部件，保持由所述列選擇部件所選擇的資料；選擇部件，基於行位址，從由所述保持部件所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於所述選擇部件，其中，在開始位址為奇數位址的情況下，基於行位址，由所述選擇部件將奇數位址的資料與所述奇數位址的下個偶數位址的資料連接至所述資料匯流排，在輸出連接於所述資料匯流排的奇數位址的資料之後，輸出偶數位址的資料。 [發明的效果]
根據本發明，在開始位址為奇數位址的情況下，從所述保持部件選擇奇數位址的資料與所述奇數位址的下個偶數位址的資料，並將所選擇的資料連接至資料匯流排，因此，即使在開始位址為奇數位址的情況，也無須丟棄偶數位址的資料而能夠實現無浪費的讀出。進而，能夠使開始位址為奇數位址時的資料匯流排的更新時間一致於開始位址為偶數位址時的資料匯流排的更新時間，從而將讀出時序的餘裕設為相同。進而，根據本發明，當從由保持部件所保持的資料中選擇n位元資料時，在開始位址為n位元的資料匯流排的先頭位址以外的情況下，選擇先頭位址以外的一個或多個資料與進位後的位址的資料，因此無論開始位址如何，均能夠使資料匯流排的更新時間一致，從而將讀出時序的餘裕設為相同。
以下，參照附圖來詳細說明本發明的實施方式。本發明的半導體儲存裝置可為NAND型快閃記憶體或者嵌入有此種快閃記憶體的半導體儲存裝置。在優選的形態中，NAND型的快閃記憶體具備序列介面。但是，NAND型快閃記憶體也可具備序列介面與平行介面（parallel interface）這兩者。序列介面例如包括用於輸入串列時脈SCK的端子、用於輸入或輸出資料的端子、進行使指令或位址等的輸入/輸出成為可能的晶片選擇的端子等。而且，本發明的半導體儲存裝置中，外部端子數為任意，並不限制於所述數量。 [實施例]
圖5中示出本發明的實施例的NAND型快閃記憶體100的構成。快閃記憶體100可包括：儲存胞元陣列110，形成有呈矩陣狀排列的多個儲存胞元；輸入/輸出電路120，連接於外部端子；位址暫存器130，接收來自輸入/輸出電路120的位址資料；控制部140，基於來自輸入/輸出電路120的命令（指令）或外部控制信號（晶片選擇信號CS、防寫（write protect）信號WP等）來控制讀出、編程、抹除等；字元線（word line）選擇電路150，對來自位址暫存器130的列位址資訊Ax進行解碼，並基於解碼結果來進行儲存胞元陣列110的塊（block）或頁面的選擇等；頁面緩衝器/讀出電路160，保持從儲存胞元陣列110讀出的資料，或者保持要對儲存胞元陣列110編程的資料；解碼/選擇電路170，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於所述解碼結果來進行位元線的選擇等；以及內部電壓產生電路180，生成資料的讀出、編程及抹除等所需的電壓（編程電壓Vpgm、通過（pass）電壓Vpass、讀出電壓Vread、抹除電壓Vers）。而且，此處雖未圖示，但快閃記憶體100可包括產生時脈的時脈產生電路。
儲存胞元陣列110包含多個塊，在一個塊中，如圖6所示，沿列方向排列有n+1個將多個儲存胞元串聯連接而成的NAND串NU。一個NAND串NU包括：串聯連接的多個儲存胞元MCi（i=1、2、3…、64）；位元線側選擇電晶體TD，連接於其中一個端部即儲存胞元MC64的汲極側；以及源極線側選擇電晶體TS，連接於儲存胞元MC0的源極側。位元線側選擇電晶體TD的汲極連接於位元線GBL0～GBLn中對應的一條位元線GBL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
頁面緩衝器/讀出電路160保持從儲存胞元陣列110的選擇頁面讀出的資料，或者保持對儲存胞元陣列110的選擇頁面編程的資料。頁面緩衝器/讀出電路160可保持1頁面的資料（例如2 KB），但為了高速進行讀出或編程，也可構成為對資料的輸入/輸出進行管線（pipeline）處理。例如，當從外部端子進行讀出資料的串列輸出時，在輸入/輸出電路120串列輸出讀出資料的期間，也可從頁面緩衝器160將下個讀出資料預取（prefetch）至輸入/輸出電路120。
解碼/選擇電路170經由資料匯流排190而連接於輸入/輸出電路120。本例中，假設資料匯流排190具有16位元寬。解碼/選擇電路170對來自位址暫存器130的行位址資訊Ay進行解碼，選擇頁面緩衝器/讀出電路160的16位元的行。若在讀出動作時，則解碼/選擇電路170從由頁面緩衝器/讀出電路160所保持的頁面資料中選擇16位元資料，並將所選擇的資料連接至資料匯流排190。若在編程動作時，則將資料匯流排190的16位元資料連接至由解碼/選擇電路170所選擇的頁面緩衝器/讀出電路160的16位元的行。
解碼/選擇電路170進而使用行位址的最下位2位元，將偶數位址的資料連接至資料匯流排190的下位8位元，將奇數位址的資料連接至資料匯流排190的上位8位元。習知的解碼/選擇電路會產生下述問題，即，如圖4B所示，當開始位址為奇數位址時，由於資料匯流排的下位8位元連接有開始位址-1的偶數位址的資料，因此必須丟棄開始位址-1的偶數位址的資料，從而產生浪費，且必須縮短資料匯流排的更新時間，但本實施例的解碼/選擇電路170即使開始位址為奇數位址，也無須丟棄所讀出的偶數位址的資料，並且可設為與開始位址為偶數位址時相同的資料匯流排的更新時間。
本實施例中，解碼/選擇電路170在開始位址為奇數位址[2n+1]時，同時從頁面緩衝器/讀出電路160讀出開始位址+1、即奇數位址的下個偶數位址[2n+2]的資料。此種解碼電路例如圖7A所示，通過對行地址CA[0]、CA[1]附加所需的邏輯電路200，從而能夠同時讀出偶數位址[2n+2]的資料。並且，輸入/輸出電路120如圖7B所示，在輸出從頁面緩衝器/讀出電路160讀出的資料DATA1的奇數位址[2n+1]的資料之後，輸出偶數位址[2n+2]的資料。但是，所述解碼方法可能在由行位址來生成列選擇信號與行選擇信號並選擇列選擇信號與行選擇信號的交點位址的解碼電路中產生多重選擇的問題。
使用列選擇信號與行選擇信號的矩陣狀的解碼電路有望削減解碼電路的佔用面積。圖8A及圖8B中示出使用列選擇信號與行選擇信號的解碼電路。圖8A中示出解碼電路的電氣構成。所述解碼電路在行選擇信號CSL_EN與位址致能（enable）信號ADDEN[n]被設為有效（assert）時，根據列選擇信號YA[n]來將奇數位址的資料與偶數位址的資料連接至資料匯流排的上位8位元及下位8位元。
例如，當頁面緩衝器160保持1K位元組的資料時，通過對行位址的下位3位元CA進行解碼而生成8位元的列選擇信號YA。而且，通過對上位的行位址CA進行解碼而生成行選擇信號YB。圖8B是解碼電路的配線佈局，此處例示了兩個列選擇信號YA[n]、[n+1]與三個行選擇信號YB[m]、[m+1]、[m+2]。列選擇信號YA與行選擇信號YB的交點C表示所選擇的資料匯流排的上位8位元與下位8位元。表1是行地址的下位3位元的真值表，表2是解碼電路的真值表。表3是根據開始位址而由解碼電路所選擇的位址，左半部分為最初選擇的下位8位元的位址，右半部分為第2次選擇的上位8位元的位址。 表1 表2 表3
解碼電路根據列選擇信號YA[n]來選擇兩個列YA[n]、[n+1]，根據一個行選擇信號YB來選擇一個行YB[m]。例如，當開始位址為偶數位址“0h”時，選擇YA[0]、YB[0]的位址與YA[1]、YB[0]的位址，開始位址為奇數位址“1h”時也同樣地選擇YA[0]、YB[0]的位址與YA[1]、YB[0]的地址。在開始位址為奇數位址的情況下，如表3的虛線所示，不利用下位8位元的偶數位址的資料。其與圖2C所示的解碼電路等效。
圖8A及圖8B所示的解碼電路中，在開始位址為奇數位址的情況下，若欲向資料匯流排的下位8位元載入開始位址+1的偶數位址[2n+2]的資料，則會在行選擇信號YB的進位時產生多重選擇的問題。例如，當開始位址為“7h”時，會在下位8位元載入開始位址+1的偶數位址“8h”的資料，但“8h”是根據下個8位元的列選擇信號而選擇的位址，即，是根據進位後的YB[1]而選擇的位址。因而，當開始位址為“7h”時，必須根據行選擇信號YB[0]來選擇上位8位元的資料，並根據行選擇信號YB[1]來選擇“8h”的下位8位元的資料。即，必須根據兩個行選擇信號來選擇兩個位址。
本實施例中，為了避免此種多重選擇，採用圖9A及圖9B所示的解碼電路。如圖9B所示，本實施例的解碼電路根據針對行選擇信號YB[m]、[m+2]的列選擇信號YAE[n]、[n+1]與針對行選擇信號YB[m+1]的列選擇信號YAE[n]、[n+1]，來選擇資料匯流排190的上位8位元與下位8位元。
圖9A是解碼電路的電氣構成。本實施例的解碼電路具有：兩個NAND_1、NAND_2，連接於行選擇信號CSL_EN與位址致能信號ADDEN[n]的輸出節點（node）N；以及兩個逆變器IN_1、IN_2，連接於所述兩個NAND_1、NAND_2。在NAND_1的其中一個輸入端，連接有節點N，在另一個輸入端，連接有行選擇信號YB_E，從IN_1輸出列選擇信號YAE[n]。在NAND_2的其中一個輸入端，連接有節點N，在另一個輸入端，連接有行選擇信號YB_O，從IN_2輸出列選擇信號YAO[n]。行選擇信號YB_E、YB_O是表示使用行位址的上位位址來解碼所得的YB信號的偶數/奇數的信號，表4中示出YB[0]的真值表。表5是本實施例的解碼電路的真值表，表6表示根據開始位址而選擇的資料匯流排的上位、下位的位元。 表4 表5 表6
例如，當開始位址為“0h”時，列選擇信號YAE[0]受到致能，同時選擇列YAE[0]與行YB[0]的交點C、及列YAE[1]與行YB[0]的交點C。當開始位址為奇數位址“1h”時，同時選擇列YAE[1]與行YB[0]的交點C、及列YAE[2]與行YB[0]的交點C。當開始位址為奇數位址“7h”時，選擇列YAE[7]與行YB[0]的交點C，並且由於通過進位而行YB成為奇數[1]，因此同時選擇列YAO[0]與行YB[1]的交點C。當開始位址為奇數位址“15h”時，由於行YB為奇數，因此選擇列YAO[7]與行YB[1]的交點C，並且由於通過進位而行YB成為偶數[0]，因此同時選擇列YAE[0]與行YB[2]的交點C。
圖10A及圖10B是在本實施例的快閃記憶體中，開始位址為奇數位址時的串列讀出動作的時序圖。解碼/選擇電路170響應行選擇信號CSL_EN的脈衝P1而選擇頁面緩衝器160的2位元組的讀出資料DATA1，向資料匯流排190的8位元的下位位址載入開始位址+1的偶數位址的資料，向8位元的上位位址載入開始位址的資料。輸入/輸出電路120與時脈CLK1、CLK2同步地串列輸出讀出資料DATA1的奇數位址的資料，繼而，與時脈CLK3、CLK4同步地串列輸出偶數位址的資料。若頁面緩衝器160與輸入/輸出電路120為管線構成，則當奇數位址的資料輸出結束時，解碼/選擇電路170回應下個脈衝P2，而從頁面緩衝器160選擇下個讀出資料DATA2，並將所選擇的DATA2經由資料匯流排190而載入至輸入/輸出電路120。
另外，在開始位址為偶數位址的情況下，與習知同樣地，以圖3B所示的順序來從資料匯流排讀出偶數位址資料，輸入/輸出電路120在偶數位址資料的輸出後，輸出奇數位址資料。
如此，根據本實施例，即便開始位址為奇數位址，也無須如習知般丟棄從頁面緩衝器讀出的偶數位址的資料而能夠加以利用。而且，無須如習知般縮短資料匯流排的更新週期（cycle）（脈衝P1與脈衝P2的期間），能夠確保內部時序的餘裕，因此能夠進行更高速頻率下的動作。進而，在使用列選擇信號與行選擇信號的解碼電路中，通過準備與偶數的行選擇信號與奇數的行選擇信號分別對應的兩組列選擇信號，從而能夠避免行位址進位時的多重選擇的問題。
接下來，對本發明的第2實施例進行說明。所述實施例例示了搭載有序列介面的NAND型快閃記憶體，但本發明未必限定於此，也能夠適用於從多個外部端子並列輸入或並列輸出資料的快閃記憶體。
圖11A及圖11B、圖12A及圖12B是並列地進行資料的輸入/輸出的快閃記憶體的讀出時序圖，圖11A及圖11B表示開始位址為奇數位址時載入開始位址-1的偶數位址的資料的習知例，圖12A及圖12B表示開始位址為奇數位址時載入開始位址+1的偶數位址的資料的本實施例。圖11A及圖11B中，回應行選擇信號CSL_EN的脈衝P1，解碼/選擇電路160按照行位址來從頁面緩衝器160選擇2位元組的讀出資料DATA1，並將所選擇的資料DATA1經由資料匯流排190而載入至輸入/輸出電路120。輸入/輸出電路120回應寫致能信號REB的脈衝的下降邊緣，而從外部端子×8輸出讀出資料DATA1的上位8位元的奇數位址的資料。接下來，解碼/選擇電路160響應脈衝P2而選擇下個2位元組的資料DATA2，將所選擇的資料DATA2經由資料匯流排190而載入至輸入/輸出電路120。輸入/輸出電路120回應寫致能信號REB的下個脈衝的下降邊緣而輸出資料DATA2的下位8位元的偶數位址的資料，並回應下個脈衝的下降邊緣而輸出資料DATA2的上位8位元的奇數位址的資料。如圖11B所示，習知的讀出方法會丟棄DATA1的偶數位址的資料，並非有效率的讀出。
本實施例的讀出中，與之前的實施例時同樣，在開始位址為奇數位址的情況下，將開始位址的資料與開始位址的下個偶數位址的資料載入至資料匯流排190，因此無須丟棄偶數位址的資料，能夠進行無浪費的讀出。而且，資料匯流排190的更新週期也不受1位元組資料的讀出期間的限制，因此能夠確保內部時序的餘裕。
所述實施例中，示出了資料匯流排190包含16位元寬的示例，但其只是一例，除此以外，也可加大資料匯流排的位元寬，例如也可為32位元、64位元等。當資料匯流排為32位元寬時，解碼/選擇電路在每一次讀出動作時從頁面緩衝器選擇32位元資料，並且根據行位址CA[0]、CA[1]的2位“11”、“10”、“01”、“00”，而將8位元資料連接至資料匯流排的[31：24]、[23：16]、[15：8]、[7：0]。而且，當資料匯流排為64位元寬時，解碼/選擇電路在每一次讀出動作時，從頁面緩衝器選擇64位元資料，並且根據行位址CA[0]、CA[1]、CA[2]的3位元“111”、“110”、…、“001”、“000”，而將8位元資料連接至資料匯流排的[63：56]、[55：48]、…、[15：8]、[7：0]。即使在此種資料匯流排為32位元或64位元的情況下，解碼/選擇電路也能夠避免在產生行選擇信號的進位時產生意外的多重選擇（例如，若為16位元，則為2列×2行的選擇信號，若為32位元，則為3列×2行）。例如，在32位元的情況下，當開始位址為[010]時，同時讀出開始位址[010]、[011]、進位後的位址[100]、[101]的資料，當開始位址為[011]時，同時讀出開始位址[011]與其進位後的位址[100]、[101]、[110]的資料。而且，在64位元的情況下，例如當開始位址為[0111]時，同時讀出開始位址[0111]與其進位後的[1000]以後的位址的資料。進而，所述實施例中，以8位元為單位來選擇資料匯流排，但其只是一例，也可以16位元為單位或以32位元為單位來選擇。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的發明的主旨範圍內，能夠進行各種變形、變更。
10：頁面緩衝器 20、170：解碼/選擇電路 30、190：資料匯流排 40、120：輸入/輸出電路 50：外部端子 100：快閃記憶體 110：儲存胞元陣列 130：位址暫存器 140：控制部 150：字元線選擇電路 160：頁面緩衝器/讀出電路
180‧‧‧內部電壓產生電路
Ay‧‧‧行位址資訊
ADDEN[n]‧‧‧位址致能信號
C‧‧‧焦點
Ax‧‧‧列位址資訊
CA、CA[0]、CA[1]‧‧‧行地址
CLK‧‧‧串列時脈信號
CSL_EN‧‧‧行選擇信號
CLK1~CLK6‧‧‧時脈
DATA1、DATA2、DATA3‧‧‧資料
GBL‧‧‧位元線
t1‧‧‧時刻
MC1~MC64‧‧‧儲存胞元
TD‧‧‧位元線側選擇電晶體
NU‧‧‧NAND串
TS‧‧‧源極線側選擇電晶體
P1、P2、P3‧‧‧脈衝
Vers‧‧‧抹除電壓
REB‧‧‧寫致能信號
Vpgm‧‧‧編程電壓
SGD、SGS‧‧‧選擇閘極線
Vread‧‧‧讀出電壓
SL‧‧‧共用的源極線
Vpass‧‧‧通過電壓
YA[0]~YA[n]、YA[n+1]、YAE[0]~YAE[n]、YAE[n+1]、YAO[0]~YAO[n]、YAO[n+1]‧‧‧列選擇信號
YB[0]~YB[m]、YB[m+1]、YB[m+2]、YB_E、YB_O‧‧‧行選擇信號
圖1A及圖1B是表示習知的快閃記憶體的主要部分的構成的塊圖。 圖2A至圖2D是表示圖1A及圖1B所示的解碼/選擇電路的解碼例的圖，圖2A是根據兩個行位址來選擇資料匯流排的一個位址的示例，圖2C是根據兩個行位址來選擇資料匯流排的兩個位址的示例。 圖3A表示開始位址為偶數位址時的資料匯流排的讀出順序，圖3B表示開始位址為奇數位址時的資料匯流排的讀出順序。 圖4A及圖4B是在習知的快閃記憶體中，開始位址為奇數位址時的序列讀出的時序圖。 圖5是表示本發明的實施例的NAND型快閃記憶體的整體的概略構成的圖。 圖6是表示本發明的實施例的儲存胞元陣列的NAND串的構成的電路圖。 圖7A及圖7B是對本發明的實施例的解碼/選擇電路的解碼方法進行說明的圖。 圖8A及圖8B是表示使用列選擇信號與行選擇信號而構成的解碼電路的圖。 圖9A及圖9B是表示本發明的實施例的解碼/選擇電路的圖，圖9A表示解碼電路的構成，圖9B表示配線佈局。 圖10A及圖10B是在本發明的實施例的快閃記憶體中，開始位址為奇數位址時的串列讀出動作的時序圖。 圖11A及圖11B是在習知的快閃記憶體中，開始位址為奇數位址時的並列讀出動作的時序圖。 圖12A及圖12B是在本發明的實施例的快閃記憶體中，開始位址為奇數位址時的並列讀出的時序圖。

Claims (11)

  1. 一種半導體儲存裝置，包括：儲存胞元陣列；列選擇部件，選擇所述儲存胞元陣列的列；保持部件，保持由所述列選擇部件所選擇的資料；選擇部件，基於行位址，從由所述保持部件所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於所述選擇部件，所述選擇部件進而基於所述行位址，將n/2位元的偶數位址的資料連接至所述資料匯流排的下位，且將n/2位元的奇數位址的資料連接至所述資料匯流排的上位，所述選擇部件進而在開始位址為奇數位址的情況下，選擇將所述奇數位址的資料連接至所述資料匯流排的上位與將所述奇數位址的下個偶數位址的資料連接至所述資料匯流排的下位。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，半導體儲存裝置還包括：輸出部件，能夠交替地輸出所述偶數位址的資料與所述奇數位址的資料，所述輸出部件是與時脈信號同步地從外部端子串列輸出所述偶數位址的資料及所述奇數位址的資料。
  3. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述選擇部件包含從所述行位址生成的列選擇信號與從所述 行位址生成的行選擇信號，n/2位元的所述偶數位址的資料及n/2位元的所述奇數位址的資料是基於所述列選擇信號與所述行選擇信號而連接至所述資料匯流排的下位及上位。
  4. 如申請專利範圍第3項所述的半導體儲存裝置，其中，所述選擇部件包含與偶數的所述行選擇信號對應的第1列選擇信號和與奇數的所述行選擇信號對應的第2列選擇信號，回應所述行選擇信號的進位而通過所述第1列選擇信號或所述第2列選擇信號來選擇列。
  5. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述保持部件是保持從所述儲存胞元陣列的選擇頁面讀出的資料、或者要對所述儲存胞元陣列的選擇頁面進行編程的資料的頁面緩衝器。
  6. 如申請專利範圍第5項所述的半導體儲存裝置，其中，所述資料匯流排的位元寬少於所述頁面緩衝器所保持的位元數，所述外部端子的數量少於所述資料匯流排的位元寬。
  7. 一種半導體儲存裝置的讀出方法，所述半導體儲存裝置包括：儲存胞元陣列；列選擇部件，選擇所述儲存胞元陣列的列；保持部件，保持由所述列選擇部件所選擇的資料；選擇部件，基於行位址，從由所述保持部件所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於所述選擇部件，所述讀出方法為：在開始位址為奇數位址的情況下，基於所述行位址，由所述選擇部件將所述奇數位址的資料連接至所述資料匯流排的上位與 將所述奇數位址的下個偶數位址的資料連接至所述資料匯流排的下位，在輸出連接於所述資料匯流排的所述奇數位址的資料之後，輸出所述偶數位址的資料。
  8. 如申請專利範圍第7項所述的讀出方法，其中，在所述開始位址為偶數位址的情況下，由所述選擇部件將所述偶數位址的資料與所述偶數位址的下個奇數位址的資料連接至所述資料匯流排，在輸出連接於所述資料匯流排的所述偶數位址的資料之後，輸出所述奇數位址的資料。
  9. 如申請專利範圍第7項或第8項所述的讀出方法，其中，所述奇數位址及所述偶數位址的資料是與串列時脈信號同步地從外部端子串列輸出。
  10. 如申請專利範圍第7項或第8項所述的讀出方法，其中，將n/2位元的所述偶數位址的資料連接至所述資料匯流排的下位，將n/2位的所述奇數位址的資料連接至所述資料匯流排的上位。
  11. 一種半導體儲存裝置的讀出方法，所述半導體儲存裝置包括：儲存胞元陣列；列選擇部件，選擇所述儲存胞元陣列的列；保持部件，保持由所述列選擇部件所選擇的資料；選擇部件，基於行位址，從由所述保持部件所保持的資料中選擇n位元資料；以及n位元的資料匯流排，連接於所述選擇部件，所述讀出方法為： 在開始位址為n位元的所述資料匯流排的先頭位址以外的情況下，選擇將所述先頭位址以外的一個或多個資料連接至所述資料匯流排的上位與將進位後的位址的資料連接至所述資料匯流排的下位。
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