KR20100093958A - 자구벽 이동을 이용한 정보저장장치 및 그 동작방법 - Google Patents

자구벽 이동을 이용한 정보저장장치 및 그 동작방법 Download PDF

Info

Publication number
KR20100093958A
KR20100093958A KR1020090013130A KR20090013130A KR20100093958A KR 20100093958 A KR20100093958 A KR 20100093958A KR 1020090013130 A KR1020090013130 A KR 1020090013130A KR 20090013130 A KR20090013130 A KR 20090013130A KR 20100093958 A KR20100093958 A KR 20100093958A
Authority
KR
South Korea
Prior art keywords
unit
magnetic
recording
magnetic track
switching elements
Prior art date
Application number
KR1020090013130A
Other languages
English (en)
Inventor
김호정
박철우
강상범
김종완
최현호
김영필
이성철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090013130A priority Critical patent/KR20100093958A/ko
Priority to US12/658,807 priority patent/US8050074B2/en
Publication of KR20100093958A publication Critical patent/KR20100093958A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자구벽 이동을 이용한 정보저장장치 및 그 동작방법에 관해 개시되어 있다. 개시된 정보저장장치는 자성트랙으로의 신호의 접근을 제어하기 위한 복수의 스위칭소자를 포함하고, 상기 복수의 스위칭소자는 하나의 신호라인을 공유할 수 있다. 상기 스위칭소자는 트랜지스터일 수 있고, 상기 신호라인은 워드라인일 수 있다.

Description

자구벽 이동을 이용한 정보저장장치 및 그 동작방법{Information storage device using magnetic domain wall movement and method of operating the same}
본 개시는 자구벽 이동을 이용한 정보저장장치 및 그 동작방법에 관한 것이다.
전원이 차단되더라도 기록된 정보가 유지되는 비휘발성 정보저장장치는 HDD(hard disk drive)와 비휘발성 RAM(ramdom access memory) 등이 있다.
일반적으로, HDD는 회전하는 부분을 갖는 저장장치로 마모되는 경향이 있고, 동작시 페일(fail)이 발생할 가능성이 크기 때문에 신뢰성이 떨어진다. 한편, 비휘발성 RAM의 대표적인 예로 플래시 메모리를 들 수 있는데, 플래시 메모리는 회전하는 기계 장치를 사용하지 않지만, 읽기/쓰기 동작 속도가 느리고 수명이 짧으며, HDD에 비해 저장용량이 작은 단점이 있다. 또한 플래시 메모리의 생산 비용은 상대적으로 높은 편이다.
이에, 최근에는 종래의 비휘발성 정보저장장치의 문제점을 극복하기 위한 방안으로서, 자구벽(magnetic domain wall) 이동 원리를 이용하는 새로운 정보저장장치에 관한 연구 및 개발이 이루어지고 있다. 자구(magnetic domain)는 강자성체 내 에서 자기 모멘트가 일정 방향으로 정돈된 자기적인 미소영역이고, 자구벽은 서로 다른 자화 방향을 갖는 자구들의 경계부이다. 자구 및 자구벽은 자성체에 인가되는 전류에 의해 이동될 수 있다. 자구 및 자구벽의 이동 원리를 이용하면, 회전하는 기계 장치를 사용하지 않으면서 저장용량이 큰 정보저장장치를 구현할 수 있을 것이라 예상된다.
그러나 자구벽 이동을 이용한 정보저장장치는 아직 개발 초기단계에 있고, 이에 대한 연구는 대부분 단위 셀영역에 국한되어 단편적으로 수행되고 있다. 자구벽 이동을 이용한 정보저장장치의 고집적화 및 실용화를 위해서는, 효율적인 단위 구조의 설계 및 전체적인 구성에 대한 연구·개발이 요구된다.
자구 및 자구벽이 이동되는 원리를 이용하는 정보저장장치 및 그 동작방법을 제공한다.
본 발명의 일 실시예는 다수의 자구 및 그들 사이에 자구벽을 갖는 자성트랙; 상기 자성트랙 상에 구비된 것으로, 정보의 기록 및 재생 중 적어도 하나를 수행하는 제1유닛; 및 상기 자성트랙 양단 중 적어도 하나와 상기 제1유닛에 각각 연결된 복수의 스위칭소자;를 포함하고, 상기 복수의 스위칭소자는 신호라인을 공유하는 정보저장장치를 제공한다.
상기 복수의 스위칭소자는 트랜지스터일 수 있고, 상기 신호라인은 워드라인일 수 있다.
상기 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비될 수 있다. 이 경우, 상기 제1 및 제2유닛 중 하나는 기록유닛, 다른 하나는 재생유닛일 수 있다.
상기 제2유닛에 연결된 적어도 하나의 별도의 스위칭소자가 더 구비될 수 있고, 상기 별도의 스위칭소자는 상기 복수의 스위칭소자와 상기 신호라인을 공유할 수 있다.
상기 제1 및 제2유닛 중 하나는 상기 자성트랙의 일단 또는 그와 인접하게 구비될 수 있고, 다른 하나는 상기 자성트랙의 타단 또는 그와 인접하게 구비될 수 있다.
상기 제1유닛은 기록/재생유닛일 수 있다.
상기 제1유닛은 상기 자성트랙의 중앙부에 구비될 수 있다.
상기 제1유닛의 양단 중 하나에 스위칭소자가 연결되거나, 상기 제1유닛의 양단 각각에 스위칭소자가 연결될 수 있다.
복수의 상기 자성트랙이 평행하게 배열될 수 있고, 상기 자성트랙들에 일대일 대응하도록 상기 신호라인(이하, 워드라인)이 복수 개 배열될 수 있으며, 상기 복수의 워드라인과 교차하는 복수의 비트라인이 구비될 수 있다.
상기 복수의 비트라인 중 하나는 상기 자성트랙들의 일단에 연결될 수 있고, 상기 복수의 비트라인 중 다른 하나는 상기 자성트랙들의 타단에 연결될 수 있고, 상기 복수의 비트라인 중 또 다른 하나는 상기 제1유닛들의 일단에 연결될 수 있으며, 상기 각 자성트랙의 일단과 그에 연결된 비트라인 사이 및 상기 각 자성트랙의 타단과 그에 연결된 비트라인 사이 중 적어도 하나와 상기 각 제1유닛과 그에 연결된 비트라인 사이에 상기 스위칭소자가 구비될 수 있다.
상기 복수의 비트라인은 상기 제1유닛들의 타단에 연결된 별도의 비트라인을 더 포함할 수 있다.
상기 각 제1유닛의 타단과 그에 연결된 상기 별도의 비트라인 사이에 별도의 스위칭소자가 더 구비될 수 있다.
상기 각 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비될 수 있고, 상기 제2유닛들의 일단에 연결된 비트라인이 더 구비될 수 있다. 상기 각 제2유닛과 그에 연결된 상기 비트라인 사이에 스위칭소자가 구비될 수 있다.
상기 제2유닛들의 타단에 연결된 별도의 비트라인이 더 구비될 수 있다.
상기 각 제2유닛의 타단과 그에 연결된 상기 별도의 비트라인 사이에 별도의 스위칭소자가 더 구비될 수 있다.
상기 복수의 자성트랙, 상기 복수의 워드라인 및 상기 복수의 비트라인은 메모리어레이 블록을 구성할 수 있고, 상기 복수의 워드라인 중 적어도 일부가 연결된 제1디코더; 및 상기 복수의 비트라인에 연결된 제어회로부;가 구비될 수 있다.
상기 제어회로부는, 상기 자성트랙들의 일단에 연결된 비트라인이 연결되는 제1전류제어기; 상기 자성트랙들의 타단에 연결된 비트라인이 연결되는 제2전류제어기; 및 상기 제1유닛들에 연결된 적어도 하나의 비트라인이 연결되는 제1동작소자;를 포함할 수 있다.
상기 제1유닛이 기록유닛인 경우, 상기 제1동작소자는 기록동작소자일 수 있고, 상기 제1유닛이 재생유닛인 경우, 상기 제1동작소자는 재생동작소자일 수 있으며, 상기 제1유닛이 기록/재생유닛인 경우, 상기 제1동작소자는 기록/재생동작소자일 수 있다.
상기 각 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비될 수 있고, 상기 제1 및 제2유닛 중 하나는 기록유닛, 다른 하나는 재생유닛일 수 있다.
상기 제2유닛들에 연결된 적어도 하나의 비트라인이 구비될 수 있고, 상기 제어회로부는 상기 제2유닛들에 연결된 적어도 하나의 비트라인이 연결되는 제2동작소자를 더 포함할 수 있다.
상기 메모리어레이 블록이 복수 개 배열될 수 있고, 상기 복수의 메모리어레 이 블록은 상기 제1디코더를 공유할 수 있다.
상기 제1디코더와 이격된 제2디코더가 더 구비될 수 있고, 상기 제1 및 제2디코더 사이에 적어도 하나의 상기 메모리어레이 블록이 구비될 수 있으며, 상기 적어도 하나의 메모리어레이 블록의 워드라인 중 짝수번째 워드라인은 상기 제1디코더에, 홀수번째 워드라인은 상기 제2디코더에 연결될 수 있다.
복수의 상기 자성트랙이 평행하게 배열될 수 있고, 상기 자성트랙들의 일단에 각각 연결된 복수의 제1스위칭소자가 구비될 수 있으며, 상기 복수의 제1스위칭소자는 상기 자성트랙보다 큰 폭을 갖고 상기 자성트랙의 길이 방향으로 배열될 수 있다.
상기 제1스위칭소자는 상기 복수의 자성트랙을 덮을 수 있는 폭을 가질 수 있다.
상기 자성트랙들의 타단에 각각 연결된 복수의 제2스위칭소자가 구비될 수 있고, 상기 복수의 제2스위칭소자는 상기 자성트랙보다 큰 폭을 갖고 상기 자성트랙의 길이 방향으로 배열될 수 있다.
상기 제1유닛들에 각각 연결된 복수의 제3스위칭소자가 구비될 수 있고, 상기 복수의 제3스위칭소자는 상기 자성트랙의 길이 방향으로 배열될 수 있다.
본 발명의 다른 실시예는, 제1방향으로 연장되고 서로 평행하게 배열된 복수의 트랙; 및 상기 트랙들에 각각 연결된 복수의 제1소자;를 포함하고, 상기 복수의 제1소자는 상기 트랙보다 큰 폭을 갖고 상기 제1방향으로 배열된 정보저장장치를 제공한다.
상기 제1소자는 상기 복수의 트랙을 덮을 수 있는 폭을 가질 수 있다.
상기 각 트랙은 다수의 자구 및 그들 사이에 자구벽을 갖는 자성트랙일 수 있다.
상기 제1소자는 트랜지스터일 수 있다.
본 발명의 실시예에 따르면, 고집적화에 유리한 구조를 갖고, 기록/재생동작의 제어가 용이한 자구벽 이동 정보저장장치를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 자구벽 이동을 이용한 정보저장장치 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자구벽 이동을 이용한 정보저장장치를 보여준다.
도 1을 참조하면, 소정 방향, 예컨대, X축 방향으로 연장된 자성트랙(100)이 구비될 수 있다. 자성트랙(100)은 다수의 자구영역(D) 및 그들 사이의 자구벽영역(DW)을 가질 수 있다. 자성트랙(100)은, 예컨대, Co, Ni 및 Fe 중 적어도 하나를 포함하는 강자성 물질로 형성된 것일 수 있다. 상기 강자성 물질은 Co, Ni 및 Fe 이외에 다른 물질을 더 포함할 수도 있다.
자성트랙(100)의 서로 다른 영역에 기록유닛(200A) 및 재생유닛(200B)이 구 비될 수 있다. 예컨대, 기록유닛(200A)은 자성트랙(100)의 일단(E1)에, 재생유닛(200B)은 자성트랙(100)의 타단(E2)에 구비될 수 있다. 자성트랙(100)의 일단(E1) 및 타단(E2)은 다수의 자구영역(D) 중 하나에 대응하는 영역일 수 있다. 기록유닛(200A)은 스핀 전이 토크(spin transfer torque)를 이용해서 정보를 기록하는 소자일 수 있다. 예컨대, 기록유닛(200A)은 TMR(tunnel magneto resistance) 또는 GMR(giant magneto resistance) 소자의 구성을 가질 수 있다. 재생유닛(200B)은 TMR 또는 GMR 효과를 이용하여 정보를 재생하는 센서일 수 있다. 도 1에는 기록유닛(200A) 및 재생유닛(200B)은 자성트랙(100)의 하면에 구비된 것으로 도시하였지만, 이들 각각은 자성트랙(100) 하면이 아닌 상면에 구비되거나, 하면 및 상면에 나눠서 구비될 수 있다. 기록유닛(200A) 및 재생유닛(200B) 각각의 하면에 제1 및 제2하부전극(10A, 10B)이 구비될 수 있다. 제1 및 제2하부전극(10A, 10B)은 각각 기록유닛(200A) 및 재생유닛(200B)의 일부로 볼 수도 있다. 즉, 제1 및 제2하부전극(10A, 10B)을 각각 기록유닛(200A) 및 재생유닛(200B)의 일단이라 할 수 있다. 도시하지는 않았지만, 기록유닛(200A) 및 재생유닛(200B)이 구비된 자성트랙(100)의 일단(E1) 및 타단(E2)의 상면에 제1 및 제2상부전극이 구비될 수 있다.
자성트랙(100)의 양단(E1, E2)에 각각 연결된 제1 및 제2스위칭소자(T1, T2)가 구비될 수 있다. 제1 및 제2스위칭소자(T1, T2)는 자성트랙(100)에 인가되는 자구벽 이동전류를 제어하기 위한 수단일 수 있다. 도시하지는 않았지만, 제1 및 제2스위칭소자(T1, T2)는 자구벽 이동을 위한 전류를 발생하는 전류원에 연결될 수 있다.
기록유닛(200A)에 연결된 제3스위칭소자(T3)가 구비될 수 있고, 재생유닛(200B)에 연결된 제4스위칭소자(T4)가 구비될 수 있다. 제3스위칭소자(T3)는 제1하부전극(10A)을 통해 기록유닛(200A)과 연결될 수 있고, 제4스위칭소자(T4)는 제2하부전극(10B)을 통해 재생유닛(200B)과 연결될 수 있다. 제3 및 제4스위칭소자(T3, T4)는 기록유닛(200A) 및 재생유닛(200B)에 인가되는 신호를 제어하는 역할을 할 수 있다.
제1 내지 제4스위칭소자(T1∼T4)는 트랜지스터일 수 있고, 워드라인(WL1)을 공유할 수 있다. 이 경우, 자성트랙(100) 하나에 워드라인(WL1)이 하나씩 구비될 수 있다. 따라서 본 실시예의 구조는 자성트랙(100) 하나에 두 개 이상의 워드라인을 사용하는 경우보다 집적도 향상 및 제조 비용 절감에 유리할 수 있다.
도 1에서 자성트랙(100)의 일단(E1) 및 타단(E2)의 상면에 상부전극이 구비될 수 있고, 상기 각 상부전극에 연결된 스위칭소자가 더 구비될 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 자성트랙(100)의 일단(E1) 및 타단(E2)의 상면에 제1 및 제2상부전극(20A, 20B)이 구비될 수 있다. 제1 및 제2상부전극(20A, 20B)은 각각 기록유닛(200A) 및 재생유닛(200B)의 일부로 볼 수도 있다. 즉, 제1 및 제2상부전극(20A, 20B)을 각각 기록유닛(200A) 및 재생유닛(200B)의 타단이라 칭할 수 있다. 제1 및 제2상부전극(20A, 20B)에 각각 연결된 제1 및 제2배선(w1, w2)이 구비될 수 있다.
도 2의 제1 및 제2배선(w1, w2) 각각에 스위칭소자가 연결될 수도 있다. 즉, 제1 및 제2상부전극(20A, 20B)에 각각 연결된 스위칭소자가 구비될 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, 제1배선(w1)을 통해 제1상부전극(20A)에 연결된 제5스위칭소자(T5)가 구비될 수 있고, 제2배선(w2)을 통해 제2상부전극(20B)에 연결된 제6스위칭소자(T6)가 구비될 수 있다. 제5 및 제6스위칭소자(T5, T6)는 트랜지스터일 수 있고, 제1 내지 제4스위칭소자(T1∼T4)와 워드라인(WL1)을 공유할 수 있다. 도 3에서 제3 및 제5스위칭소자(T3, T5) 중 어느 하나와 제4 및 제6스위칭소자(T4, T6) 중 어느 하가가 없는 구조도 가능하다.
도 1 내지 도 3에서 제1 및 제2스위칭소자(T1, T2) 중 하나가 없는 경우도 가능하다. 즉, 제1 및 제2스위칭소자(T1, T2) 중 하나만으로도 자성트랙(100)에 인가되는 자구벽 이동전류를 제어할 수 있다. 그 예가 도 4 내지 도 6에 도시되어 있다. 도 4 내지 도 6은 각각 도 1 내지 도 3의 구조에서 제1스위칭소자(T1)가 없는 구조이다. 도 4 내지 도 6에서 참조부호 w3은 자성트랙(100)의 일단(E1)에 연결된 배선을 나타낸다.
도 1 내지 도 6의 기록유닛(200A)과 재생유닛(200B)의 위치는 달라질 수 있다. 일례로, 도 7에 도시된 바와 같이, 기록유닛(200A)은 자성트랙(100)의 일단(E1)에 근접한 영역에, 재생유닛(200B)은 자성트랙(100)의 타단(E2)에 근접한 영역에 구비될 수 있다. 도 7은 도 1에서 변형된 구조이다. 도 1이 도 7로 변형된 것과 유사하게, 도 2 내지 도 6의 구조도 변형될 수 있다. 또한 경우에 따라, 기록유닛(200A)과 재생유닛(200B)은 자성트랙(100)의 중앙부에 서로 인접하게 구비되거 나, 자성트랙(100)의 단부 또는 그와 인접한 영역에 서로 인접하게 구비될 수도 있다.
도 1 내지 도 7의 실시예의 경우, 기록유닛(200A)과 재생유닛(200B)을 개별적으로 구비시켰지만, 기록 및 재생 기능을 모두 갖는 하나의 유닛, 즉, 기록/재생유닛을 사용할 수도 있다. 그 예가 도 8 내지 도 11에 도시되어 있다.
도 8을 참조하면, 자성트랙(100)의 소정영역, 예컨대, 중앙부(이하, 제1영역)(R1)에 기록/재생유닛(200)이 구비될 수 있다. 제1영역(R1)은 다수의 자구영역(D) 중 하나에 대응하는 영역일 수 있다. 기록/재생유닛(200)은, 예컨대, TMR 소자 또는 GMR 소자의 구성을 가질 수 있다. TMR 소자 및 GMR 소자는 기록 및 재생 기능을 모두 가질 수 있다는 것은 당업자에게 잘 알려진바, 그에 대한 자세한 설명은 생략한다. 도 8에서 기록/재생유닛(200)은 제1영역(R1)의 하면에 구비된 것으로 도시하였지만, 하면이 아닌 상면에 구비되거나, 하면 및 상면에 나눠서 구비될 수 있다. 기록/재생유닛(200) 하면에 제1전극(10)이 구비될 수 있고, 제1영역(R1) 상면에 제2전극(20)이 구비될 수 있다. 제1 및 제2전극(10, 20)을 기록/재생유닛(200)의 일부로 볼 수도 있다. 그러므로, 제1 및 제2전극(10, 20)을 기록/재생유닛(200)의 일단 및 타단이라 칭할 수 있다.
기록/재생유닛(200)에 연결된 제3스위칭소자(T3')가 구비될 수 있다. 제3스위칭소자(T3')는 제1전극(10)을 통해 기록/재생유닛(200)에 연결될 수 있다. 제3스위칭소자(T3')는 기록/재생유닛(200)에 인가되는 기록신호 혹은 재생신호를 제어하는 역할을 할 수 있다. 제2전극(20)에는 배선(w1')이 연결될 수 있다. 제3스위칭소 자(T3')는 제1전극(10) 아닌 제2전극(20)에 연결될 수도 있다.
제1 내지 제3스위칭소자(T1, T2, T3')는 트랜지스터일 수 있고, 워드라인(WL1)을 공유할 수 있다.
도 8의 제2전극(20)에 연결된 별도의 스위칭소자가 더 구비될 수 있다. 예컨대, 도 9에 도시된 바와 같이, 배선(w1')을 통해 제2전극(20)에 연결된 제4스위칭소자(T4')가 구비될 수 있다. 제4스위칭소자(T4')는 트랜지스터일 수 있고, 제1 내지 제3스위칭소자(T1, T2, T3')와 워드라인(WL1)을 공유할 수 있다.
도 8 및 도 9에서 제1스위칭소자(T1)가 없는 경우도 가능하다. 그 예가 도 10 및 도 11에 도시되어 있다. 도 10 및 도 11에서 참조부호 w3은 자성트랙(100)의 일단(E1)에 연결된 배선을 나타낸다.
부가적으로, 도 1 내지 도 11의 실시예에서 기록유닛(200A), 재생유닛(200B) 및 기록/재생유닛(200)은 자성트랙(100)의 일측, 예컨대, 하부에 자화 방향이 고정된 하나의 고정층(pinned layer)을 포함할 수 있다. 상기 고정층과 자성트랙(100) 사이에는 소정의 분리층(separation layer)이 구비될 수 있다. 그러나 기록유닛(200A) 및 기록/재생유닛(200)은 자성트랙(100)의 하면 및 상면에 각각 구비되는 제1 및 제2고정층을 포함할 수도 있다. 이때, 상기 제1 및 제2고정층의 자화 방향은 서로 반대일 수 있다. 상기 제1 및 제2고정층과 자성트랙(100) 사이에는 소정의 분리층이 구비될 수 있다. 이 같이, 기록유닛(200A) 및 기록/재생유닛(200)이 두 개의 고정층(상기 제1 및 제2고정층)을 포함하는 경우, 상기 두 개의 고정층으로부터 자성트랙(100)으로 전자의 스핀 토크(spin touque)가 인가될 수 있으므로, 정보 의 기록이 보다 용이할 수 있다. 재생유닛(200B) 또한 두 개의 고정층을 포함할 수 있지만, 재생동작시 두 고정층 중 하나만 유효하게 작용할 수 있다.
이하에서는, 도 1 내지 도 6의 정보저장장치의 동작방법을 간략히 설명한다.
도 1 내지 도 6의 자성트랙(100)에 정보를 기록하고자 할 때, 기록유닛(200A)을 이용해서 자성트랙(100)의 일단(E1)에 소정의 정보를 기록하는 기록단계와 자구벽을 타단(E2) 방향으로 1비트만큼 이동시키는 자구벽 이동단계를 반복 수행할 수 있다. 상기 기록단계에서 자성트랙(100)의 일단(E1)에 기록전류가 인가될 수 있다. 도 1의 경우 상기 기록전류는 제1 및 제3스위칭소자(T1, T3) 사이에 인가될 수 있고, 도 2의 경우 상기 기록전류는 제3스위칭소자(T3)와 제1배선(w1) 사이에 인가될 수 있으며, 도 3의 경우 상기 기록전류는 제3 및 제5스위칭소자(T3, T5) 사이에 인가될 수 있다. 도 4의 경우 상기 기록전류는 제3스위칭소자(T3)와 배선(w3) 사이에, 도 5의 경우 상기 기록전류는 제3스위칭소자(T3)와 배선(w1) 사이에, 도 6의 경우 상기 기록전류는 제3 및 제5스위칭소자(T3, T5) 사이에 인가될 수 있다. 자성트랙(100)의 일단(E1)에 인가되는 기록전류의 방향에 따라 기록되는 정보가 달라질 수 있다.
한편, 도 1 내지 도 6의 자성트랙(100)에 기록된 정보를 재생하고자 할 때는, 재생유닛(200B)을 이용해서 자성트랙(100)의 타단(E2)에 기록된 정보를 재생한 후, 자성트랙(100)의 일단(E1)에서 타단(E2)으로 자구벽을 1비트만큼 이동시킨 다음, 기록유닛(200A)을 이용해서 상기 재생된 정보를 자성트랙(100)의 일단(E1)에 기록할 수 있다. 이러한 과정(재생, 자구벽 이동, 기록)을 반복 수행할 수 있다. 즉, 자성트랙(100)의 일단(E1)에서 타단(E2)으로 자구벽을 1비트 단위로 이동시키면서, 자성트랙(100) 타단(E2)의 정보를 자성트랙(100) 일단(E1)에 전사(transfer)할 수 있다. 이렇게 하면, 재생동작을 시작하기 전의 자성트랙(100)의 정보와 모든 재생동작을 완료한 후의 자성트랙(100)의 정보는 동일할 수 있다. 따라서 자성트랙(100) 전체가 유효한 저장영역으로 사용될 수 있다. 즉, 도 1 내지 도 6의 정보저장장치는 정보를 임시로 저장하기 위한 버퍼영역이 필요없는 버퍼-프리(buffer-free)한 장치일 수 있다.
부가해서, 재생유닛(200B)을 이용해서 자성트랙(100)의 타단(E2)에 기록된 정보를 재생하는 단계에서, 재생유닛(200B)에 소정의 재생전류를 인가하는데, 상기 재생전류는 제2 및 제4스위칭소자(T2, T4)를 통해 인가하거나, 제2하부전극(10B)과 제2상부전극(20B)을 통해 인가할 수 있다. 경우에 따라서는, 제1 및 제4스위칭소자(T1, T4)를 통해 재생전류를 인가할 수도 있다. 자성트랙(100)의 타단(E2)에 위치하는 정보의 종류에 따라 상기 재생전류의 저항이 달라지므로, 타단(E2)의 정보가 판별될 수 있다. 상기 재생전류의 크기는 재생유닛(200B)이 구비된 타단(E2)의 정보에 지배적인 영향을 받는다. 즉, 자성트랙(100)에서 타단(E2)을 제외한 나머지영역의 정보는 상기 재생전류의 크기에 큰 영향을 주지 않을 수 있다. 또한 상기 재생전류의 크기는 전술한 기록전류보다 작기 때문에, 재생전류에 의해 자성트랙(100)의 자화 방향은 변화되지 않는다.
한편, 도 8 내지 도 11의 정보저장장치의 경우, 기록/재생유닛(200) 일측의 자구영역(D)들을 기록/재생유닛(200) 타측으로 1비트씩 이동시키면서, 기록/재생유 닛(200)을 사용하여 기록 또는 재생동작을 수행할 수 있다. 예컨대, 기록/재생유닛(200)을 사용하여 제1영역(R1)에 정보를 기록하는 단계와 자성트랙(100)의 일단(E1)에서 타단(E2)으로 자구벽을 1비트만큼 이동시키는 단계를 반복 수행할 수 있다. 즉, 기록/재생유닛(200) 왼쪽의 자구들을 오른쪽으로 이동시키면서 기록동작을 수행할 수 있다. 기록동작이 완료되었을 때, 기록/재생유닛(200) 오른쪽의 자구영역(D)들에 정보가 저장돼 있을 수 있다. 이후, 기록/재생유닛(200)을 사용하여 제1영역(R1)의 정보를 재생하는 단계와 자성트랙(100)의 타단(E2)에서 일단(E1)으로 자구벽을 1비트만큼 이동시키는 단계를 반복 수행할 수 있다. 즉, 기록/재생유닛(200) 오른쪽의 자구들을 왼쪽으로 이동시키면서 재생동작을 수행할 수 있다. 그러므로 재생동작이 완료되었을 때, 정보는 기록/재생유닛(200) 왼쪽의 자구영역(D)들에 위치할 수 있다. 그러므로 도 8 내지 도 11의 정보저장장치에서는, 자성트랙(100)의 절반 정도가 유효한 저장영역일 수 있고, 나머지 절반 정도가 정보를 임시로 저장하기 위한 버퍼영역일 수 있다. 따라서 기록밀도 측면에서는 도 8 내지 도 11의 구조보다 버퍼가 필요 없는 도 1 내지 도 6의 구조가 유리할 수 있다.
한편, 도 8 내지 도 11의 정보저장장치의 동작방법에서, 기록전류는 제1전극(10)과 제2전극(20) 사이에 인가될 수 있고, 재생전류는 제1전극(10)과 제2전극(20) 사이에 인가되거나, 자성트랙(100)의 양단 중 어느 하나와 제1전극(10) 사이에 인가될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 정보저장장치는 버퍼가 있는 구조와 없는 구조를 가질 수 있고, 그 밖에도 기록유닛과 재생유닛이 결합된 경우와 분리된 경우, 자성트랙의 자구벽 이동을 제어하기 위한 스위칭소자가 두 개인 경우(도 1)와 한 개인 경우(도 4), 기록/재생유닛(또는, 기록유닛 및 재생유닛)에 연결된 스위칭소자가 두 개인 경우와 한 개인 경우, 기록/재생유닛(또는, 기록유닛 및 재생유닛)에 포함되는 고정층(pinned layer)의 수가 두 개인 경우와 한 개인 경우 등 다양한 구성을 가질 수 있고, 어떠한 구성을 갖느냐에 따라 동작방법이 달라질 수 있다.
아래의 표 1은 본 발명의 실시예에 따른 정보저장장치가 가질 수 있는 다양한 구성을 정리한 것이다. 표 1에서 'R/W'는 기록/재생유닛(또는 기록유닛 및 재생유닛)을 나타낸다.
실시예
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
버퍼 유무 ○ ○ ○ ○ × ○ ○ ○ × × × ○ × × × ×
R/W 분리 여부 ○ ○ ○ × ○ ○ × × ○ ○ × × ○ × × ×
자구벽이동 스위치 수 2 2 1 2 2 1 2 1 2 1 2 1 1 2 1 1
R/W 스위치 수 2 1 2 2 2 1 1 2 1 2 2 1 1 1 2 1
표 1에 포함시키진 않았지만, 기록/재생유닛(또는, 기록유닛 및 재생유닛)이 구비하는 고정층(pinned layer)의 수도 변수로 고려될 수 있다. 즉, 표 1의 실시예들에서 기록/재생유닛(또는, 기록유닛 및 재생유닛)이 구비하는 고정층(pinned layer)의 수는 두 개이거나 하나일 수 있다.
도 1 내지 도 11의 구조는 단위 메모리영역일 수 있고, 복수의 단위 메모리영역이 어레이를 이룰 수 있다. 그 예가 도 12 내지 도 21에 도시되어 있다. 도 12 내지 도 17은 각각 도 1 내지 도 6의 구조를 단위 메모리영역으로 포함하고, 도 18 내지 도 21은 각각 도 8 내지 도 11의 구조를 단위 메모리영역으로 포함한다.
도 12를 참조하면, 복수의 도 1의 구조가 Y축 방향으로 반복 배치되어 있다. 복수의 워드라인(WL1∼WLn)이 서로 평행하게 배열될 수 있다. WL1은 제1워드라인을, WL2는 제2워드라인을, WLn은 n번째 워드라인을 나타낸다. 복수의 워드라인(WL1∼WLn)과 수직 교차하는 복수의 비트라인(제1 내지 제4비트라인)(BL1∼BL4)이 구비될 수 있다. 제1비트라인(BL1)은 각 자성트랙(100)의 일단(E1)에 연결될 수 있고, 제2비트라인(BL2)은 기록유닛(200A)에 연결될 수 있고, 제3비트라인(BL3)은 재생유닛(200B)에 연결될 수 있으며, 제4비트라인(BL4)은 각 자성트랙(100)의 타단(E2)에 연결될 수 있다. 제1비트라인(BL1)과 각 자성트랙(100)의 일단(E1) 사이에 제1스위칭소자(T1)가 구비될 수 있고, 제2비트라인(BL2)과 각 기록유닛(200A) 사이에 제3스위칭소자(T3)가 구비될 수 있고, 제3비트라인(BL3)과 각 재생유닛(200B) 사이에 제4스위칭소자(T4)가 구비될 수 있으며, 제4비트라인(BL4)과 각 자성트랙(100)의 타단(E2) 사이에 제2스위칭소자(T2)가 구비될 수 있다. 복수의 자성트랙(100), 복수의 워드라인(WL1∼WLn) 및 복수의 비트라인(BL1∼BL4)은 메모리어레이 블록(MA1)을 구성할 수 있다.
메모리어레이 블록(MA1) 일측에 복수의 워드라인(WL1∼WLn)과 연결된 디코더(decoder)(DCR1)가 구비될 수 있다. 디코더(DCR1)는 MUX(multiplexer) 또는 DMUX(de multiplexer) 구조를 갖는 선택 논리소자를 포함할 수 있다. 메모리어레이 블록(MA1) 타측에 복수의 비트라인(BL1∼BL4)과 연결된 제어회로부(P1)가 구비될 수 있다. 제어회로부(P1)는 제1비트라인(BL1)에 연결된 제1전류제어기(CC1), 제2비트라인(BL2)에 연결된 기록제어소자(WC1), 제3비트라인(BL3)에 연결된 감지회로(SA1) 및 제4비트라인(BL4)에 연결된 제2전류제어기(CC2)를 포함할 수 있다. 기록제어소자(WC1)는 전류원(current source), 구동소자, 논리소자 등을 포함할 수 있고, 감지회로(SA1)는 전류원과 감지증폭기(sense amplifier) 등을 포함할 수 있다. 기록제어소자(WC1)는 감지회로(SA1)와 연결될 수 있다. 또한 제1전류제어기(CC1)는 기록제어소자(WC1)에, 제2전류제어기(CC2)는 감지회로(SA1)에 각각 연결될 수 있다.
디코더(DCR1)에 의해 복수의 워드라인(WL1∼WLn) 중 하나가 선택될 수 있다. 즉, 복수의 워드라인(WL1∼WLn) 중 하나에 소정의 신호(전압신호)를 선택적으로 인가하여 그에 연결된 트랜지스터들(T1∼T4)을 턴-온(turn-on)시킬 수 있다. 이후, 제어회로부(P1)로부터 상기 선택된 워드라인에 대응하는 자성트랙(이하, 선택된 자성트랙)에 소정의 동작 신호(전류신호)를 인가할 수 있다. 예컨대, 제1 및 제2전류제어기(CC1, CC2) 중 하나에서 상기 선택된 자성트랙을 거쳐 제1 및 제2전류제어기(CC1, CC2) 중 다른 하나로 자구벽 이동전류를 인가하면, 상기 선택된 자성트랙의 자구벽을 이동시킬 수 있다. 또한 기록제어소자(WC1)로부터 상기 선택된 자성트랙에 구비된 기록유닛(200A)으로 기록전류를 인가할 수 있다. 상기 기록전류는 기록제어소자(WC1)에서 기록유닛(200A)과 자성트랙(100)의 일단(E1)을 거쳐 제1전류제어기(CC1)로 흐르거나, 그 반대로 흐를 수 있다. 또한 감지회로(SA1)로부터 상기 선택된 자성트랙에 구비된 재생유닛(200B)으로 재생전류를 인가할 수 있다. 상기 재생전류는 감지회로(SA1)에서 재생유닛(200B)과 자성트랙(100)의 타단(E2)을 거쳐 제2전류제어기(CC2)로 흐르거나, 그 반대로 흐를 수 있다. 앞서 도 1 내지 도 6을 참조하여 설명한 바와 같이, 상기 선택된 자성트랙의 타단에서 재생한 정보를 상기 선택된 자성트랙의 일단에 전사(transfer)할 수 있다. 이러한 정보의 전사를 위해, 감지회로(SA1)와 기록제어소자(WC1)가 서로 연결될 수 있다. 즉, 감지회로(SA1)를 사용하여 상기 선택된 자성트랙의 타단에서 읽은 정보가 기록제어소자(WC1)에 전달되어 상기 선택된 자성트랙의 일단에 기록될 수 있다. 자구벽을 1비트씩 이동시키면서, 이러한 정보의 전사를 반복 수행할 수 있다.
도 13은 도 2의 구조를 단위 메모리영역으로 포함하는 경우이다. 이 경우, 여섯 개의 비트라인(BL1'∼BL6')이 구비될 수 있는데, 이들은 도면의 왼쪽부터 번호를 붙여 제1 내지 제6비트라인(BL1'∼BL6')이라 한다. 제1상부전극(20A)들이 제3비트라인(BL3')에 연결될 수 있고, 제2상부전극(20B)들이 제4비트라인(BL4')에 연결될 수 있다. 제3비트라인(BL3')은 기록제어소자(WC1)에, 제4비트라인(BL4')은 감지회로(SA1)에 연결될 수 있다. 제1 및 제2상부전극(20A, 20B), 그리고, 이들과 각각 연결된 제3 및 제4비트라인(BL3', BL4')이 부가된 것을 제외하면, 도 13의 구조는 도 12와 동일할 수 있다.
도 13의 경우, 기록동작시 제2비트라인(BL2')과 제3비트라인(BL3')을 통해 선택된 자성트랙의 일단(E1)으로 기록전류를 인가할 수 있고, 재생동작시 제4비트라인(BL4')과 제5비트라인(BL5')을 통해 선택된 자성트랙(100)의 타단(E2)으로 재생전류를 인가할 수 있다.
도 14는 도 3의 구조를 단위 메모리영역으로 포함하는 경우이다. 제3비트라인(BL3')과 각각의 제1상부전극(20A) 사이에 제5스위칭소자(T5)가 구비될 수 있고, 제4비트라인(BL4')과 각각의 제2상부전극(20B) 사이에 제6스위칭소자(T6)가 구비될 수 있다. 이를 제외한 나머지 구성은 도 13과 동일할 수 있다. 도 14의 장치를 이용한 정보의 기록 및 재생은 도 13의 그것과 유사할 수 있다.
도 12 내지 도 14에서 제1 및 제2스위칭소자(T1, T2) 중 어느 하나가 없는 구조도 가능하다. 그 예가 도 15 내지 도 17에 도시되어 있다. 도 15 내지 도 17에서 제1비트라인(BL1, BL1')은 스위칭소자의 개재(interposing) 없이 자성트랙(100)의 일단(E1)에 연결될 수 있다.
도 18은 도 8의 구조가 어레이를 이루는 경우이다.
도 18을 참조하면, 복수의 제3스위칭소자(T3')에 연결된 제2비트라인(BL2")이 구비될 수 있고, 복수의 제2전극(20)에 연결된 제3비트라인(BL3")이 구비될 수 있다. 제어회로부(P1')는 제2 및 제3비트라인(BL2", BL3")에 연결된 기록/재생제어소자(WRC1)를 포함할 수 있다. 기록/재생제어소자(WRC1)는 도 12의 기록제어소자(WC1)와 감지회로(SA1) 등을 포함할 수 있다. 그 밖의 다른 구성은 도 12와 유사할 수 있다. 참조부호 BL1" 및 BL4"는 도 12의 제1 및 제4비트라인(BL1, BL4)에 대응될 수 있다.
도 19는 도 18의 구조에서 제2전극(20) 각각과 제4비트라인(BL4") 사이에 제4스위칭소자(T4')가 구비된 경우이다. 즉, 도 19는 도 9의 구조가 어레이를 이루는 경우이다.
도 18 및 도 19에서 제1스위칭소자(T1)를 없앤 구조가 도 20 및 도 21에 도시되어 있다.
도 22는 도 12 내지 도 21의 디코더(DCR1)의 회로 구성을 예시적으로 보여준다.
도 22를 참조하면, 디코더(DCR1)는 메인디코더(mDCR1)와 프리디코더(pDCR1)를 포함할 수 있다. 메인디코더(mDCR1)의 메인워드라인(MWL(n))에 복수의 워드라인(WL1∼WL4)이 병렬로 연결될 수 있다. 메인워드라인(MWL(n))은 복수 개 구비될 수 있고, 각각의 메인워드라인(MWL(n))에 워드라인들이 연결될 수 있다. 메인워드라인(MWL(n))과 복수의 워드라인(WL1∼WL4) 사이에는 소정의 논리회로가 구비될 수 있다. 메인워드라인(MWL(n))과 첫번째 워드라인(WL1) 사이에 구비된 논리회로를 제1논리회로(LD1)라하고 이에 대해 설명하면 다음과 같다. 제1논리회로(LD1)는 서로 연결된 제1 및 제2트랜지스터(Tr1, Tr2)로 구성된 인버터를 포함할 수 있고, 상기 인버터에 연결된 제3트랜지스터(Tr3)를 포함할 수 있다. 제1트랜지스터(Tr1)의 드레인을 제1드레인입력단(PXD(1)), 제3트랜지스터(Tr3)의 게이트를 제1게이트입력단(PXB(1))이라 할 수 있다. 제1드레인입력단(PXD(1))과 제1게이트입력단(PXB(1))에 입력되는 신호에 따라 제1워드라인(WL1)에 소정의 전압이 인가될 수 있다. 제2 내지 제4워드라인(WL2∼WL4)과 메인워드라인(MWL(n)) 사이에도 전술한 제1논리회로(LD1)와 동일한 회로가 구비될 수 있다. 참조부호 PXD(2) 내지 PXD(4)는 제2 내지 제4드레인입력단을, 참조부호 PXB(2) 내지 PXB(4)는 제2 내지 제4게이트입력단을 나타낸다. 드레인입력단(PXD(1)∼PXD(4))과 게이트입력단(PXB(1)∼PXB(4))에 인가되는 신호는 프리디코더(pDCR1)에 의해 제어될 수 있다.
프리디코더(pDCR1)는 복수의 제2논리회로(LD2)를 포함할 수 있다. 제2논리회로(LD2)는 메인워드라인(MWL(n))에 연결된 워드라인(WL1∼WL4)의 수만큼 구비될 수 있다. 복수의 제2논리회로(LD2) 중 첫번째 제2논리회로(LD2)는 제1입력라인(PX(1))에 병렬로 연결된 제1 및 제2인버터(I1, I2)와 상기 제1인버터(I1)에 직렬로 연결된 제3인버터(I3)를 포함할 수 있다. 제1입력라인(PX(1))으로 입력되는 신호가 1이면, 제2인버터(I2)에서 출력되는 신호는 0이고, 제3인버터(I3)에서 출력되는 신호는 1이다. 제2인버터(I2)의 출력단에 기재된 'PXB(1)'은 제2인버터(I2)의 출력단이 제1게이트입력단(PXB(1))에 연결됨을 의미하고, 제3인버터(I3)의 출력단에 기재된 'PXD(1)'은 제3인버터(I3)의 출력단이 제1드레인입력단(PXD(1))에 연결됨을 의미한다. 이러한 표시는 두번째 내지 네번째 제2논리회로(LD2)에서도 동일한 의미를 갖는다. 참조부호 PX(2) 내지 PX(4)는 두번째 내지 네번째 제2논리회로(LD2)의 입력라인, 즉, 제2 내지 제4입력라인을 나타낸다. 만약, 제1 내지 제4입력라인(PX(1)∼PX(4))에 각각 신호 1, 0, 0, 0을 인가하면, 복수의 워드라인(WL1∼WL4) 중 제1워드라인(WL1)만 활성화될 수 있다. 도 22는 디코더(DCR1)의 회로 구성의 일례를 보여주는 것이며, 본원의 디코더(DCR1)의 구성은 이에 한정되지 않는다. 전자 소자 분야에서 사용되는 다양한 디코더를 본원 실시예의 정보저장장치에 적용하여 사용할 수 있다.
본 발명의 실시예에 따르면, 하나의 디코더(DCR1)에 복수의 메모리어레이 블록을 연결할 수 있다. 그 예들이 도 23 내지 도 26에 도시되어 있다.
도 23을 참조하면, 디코더(DCR1) 일측에 그와 연결된 적어도 하나의 메모리어레이 블록(MA10, MA11)이 구비될 수 있다. 또한 디코더(DCR1) 타측(상기 일측과 반대편)에 그와 연결된 적어도 하나의 메모리어레이 블록(MA10', MA11')이 더 구비될 수 있다. 즉, 다수의 메모리어레이 블록(MA10∼MA11')이 Y축 방향으로 일렬로 배열될 수 있고, 그 중간에 디코더(DCR1)가 구비될 수 있다. 디코더(DCR1) 일측의 메모리어레이 블록(MA10, MA11)들은 워드라인(WL1∼WLn)들을 공유할 수 있고, 디코더(DCR1) 타측의 메모리어레이 블록(MA10', MA11')들도 워드라인(WL1'∼WLn')들을 공유할 수 있다.
도 23의 다수의 메모리어레이 블록(MA10∼MA11') 중 인접한 두 개는 전류제어기(CC1, CC2)를 공유할 수 있다. 그 예가 도 24에 도시되어 있다. 도 24에서 참조번호 'CC12'은 공통 전류제어기를 나타낸다.
도 23 및 도 24에서는 디코더(DCR1) 일측의 모든 워드라인(WL1∼WLn)과 디코더(DCR1) 타측의 모든 워드라인(WL1'∼WLn')이 하나의 디코더(DCR1)에 연결되지만, 본 발명의 다른 실시예에 따르면, 홀수번째 워드라인과 짝수번째 워드라인은 서로 다른 디코더에 연결될 수 있다. 그 예가 도 25에 도시되어 있다.
도 25를 참조하면, Y축 방향으로 서로 이격된 복수의 디코더, 예컨대, 제1 내지 제3디코더(DCR1∼DCR3)가 구비될 수 있다. 제1디코더(DCR1)와 제2디코더(DCR2) 사이에 적어도 하나, 예컨대 두 개의 메모리어레이 블록(MA10, MA11)이 구비될 수 있다. 제1디코더(DCR1)와 제2디코더(DCR2) 사이에 존재하는 두 개의 메모리어레이 블록(MA10, MA11)에서 홀수번째 워드라인(WL1, WL3…)은 제1디코더(DCR1)에 연결될 수 있고, 짝수번째 워드라인(WL2, WL4…)은 제2디코더(DCR2)에 연결될 수 있다. 이와 유사하게, 제2디코더(DCR2)와 제3디코더(DCR3) 사이의 적어도 하나, 예컨대 두 개의 메모리어레이 블록(MA10', MA11')에서 홀수번째 워드라인(WL1', WL3'…)은 제2디코더(DCR2)에 연결될 수 있고, 짝수번째 워드라인(WL2', WL4'…)은 제3디코더(DCR3)에 연결될 수 있다. 제3디코더(DCR3) 오른쪽으로 적어도 하나의 메모리어레이 블록과 다른 디코더가 더 구비될 수 있다. 이와 같이, 홀수번째 워드라인(WL1, WL3…)과 짝수번째 워드라인(WL2, WL4…)을 서로 다른 디코더에 연결하는 경우, 각 디코더의 구성이 단순화되어 디코더 제조가 용이할 수 있고, 디코딩(decording) 효율이 향상될 수 있다.
도 25에서도 다수의 메모리어레이 블록(MA10∼MA11') 중 인접한 두 개는 전류제어기(CC1, CC2)를 공유할 수 있다. 그 예가 도 26에 도시되어 있다. 도 26에서 참조번호 'CC12'은 공통 전류제어기를 나타낸다.
전술한 본 발명의 실시예에서, 자성트랙(100)의 양단(E1, E2) 각각에 또는 양단(E1, E2) 중 하나에 스위칭소자가 연결될 수 있는데, 이 스위칭소자는 자성트랙(100)에 자구벽 이동전류를 인가하기 위한 소자일 수 있다. 자구벽 이동전류는 기록전류 및 재생전류보다 클 수 있기 때문에, 자구벽 이동전류를 인가하기 위한 스위칭소자(이하, 이동전류 스위칭소자)는 기록유닛이나 재생유닛에 연결되는 스위칭소자보다 클 수 있다. 그런데 상기 이동전류 스위칭소자를 크게 형성하면, 그로 인해 자성트랙(100)들 간 간격이 커져 집적도를 높이기 어려울 수 있다. 이에 본 발명의 실시예에서는 이러한 문제를 해결할 수 있는 방법을 제안한다. 즉, 상기 이동전류 스위칭소자의 폭이 자성트랙(100)의 폭보다 크더라도, 자성트랙(100)들의 간격을 최소 간격, 즉, 1F(F : feature size) 또는 그에 가깝게 유지시킬 수 있는 방법을 제안하고자 한다. 이에 대한 자세한 사항은 도 27을 참조하여 설명한다.
도 27은 본 발명의 실시예에 따른 메모리어레이를 보여주는 평면도이다.
도 27을 참조하면, X축 방향으로 일렬로 배열된 복수의 스위칭소자, 예컨대, 제1 내지 제4스위칭소자(T11∼T14)가 구비될 수 있다. 제1 내지 제4스위칭소자(T11∼T14)는, 예컨대, 트랜지스터일 수 있다. 이 경우, 제1 내지 제4스위칭소자(T11∼T14)는 게이트(G1∼G4)와 그 양측의 소오스(S1∼S4) 및 드레인(D1∼D4)을 포함할 수 있다. 소오스(S1∼S4)와 드레인(D1∼D4)의 위치는 서로 바뀔 수 있다. 제1 내지 제4스위칭소자(T11∼T14)에 각각 복수의 자성트랙(이하, 제1 내지 제4자성트랙)(100a∼100d)이 연결될 수 있다. 제1 내지 제4자성트랙(100a∼100d)은 X축 방향으로 연장될 수 있고, Y축 방향으로 서로 이격 배치될 수 있다. 제1 내지 제4자성트랙(100a∼100d) 각각의 일단이 제1 내지 제4스위칭소자(T11∼T14)의 드레인(D1∼D4)에 연결될 수 있다. 참조번호 10a∼10d는 제1 내지 제4자성트랙(100a∼100d)의 일단과 제1 내지 제4스위칭소자(T11∼T14)의 드레인(D1∼D4)을 연결하는 제1도전플러그를 나타낸다. 제1도전플러그(10a∼10d)는 자성트랙(100a∼100d)의 일단 하면에 연결된 것으로 도시하였지만, 자성트랙(100a∼100d)의 일단 측면에 연결될 수도 있다. 또는 제1자성트랙(100a)이 제1스위칭소자(T11)와 다소 이격하여 위치되고, 제1자성트랙(100a)과 제1스위칭소자(T11) 위쪽에 연결배선이 구비되며, 상기 연결배선의 일단은 제1스위칭소자(T11)의 드레인(D1∼D4)에, 상기 연결배선의 타단은 제1자성트랙(100a)의 일단 상면에 연결될 수 있다. 이 경우, 제1자성트랙(100a)의 일단 상면에 도전성 콘택층이 구비될 수 있다. 이와 유사하게, 제2 내지 제4자성트랙(100b∼100d)과 제2 내지 제4스위칭소자(T12∼T14)의 연결 관계가 변형될 수 있다. 그 밖에도, 제1 내지 제4자성트랙(100a∼100d)과 제1 내지 제4스위칭소자(T11∼T14)의 연결 관계는 다양하게 변화될 수 있다. 예컨대, 제1 내지 제4자성트랙(100a∼100d) 일단이 각각 제4 내지 제1스위칭소자(T14∼T11)에 연결될 수도 있다.
복수의 자성트랙(100a∼100d)과 복수의 스위칭소자(T11∼T14)을 포함하는 메모리어레이의 일측(도면의 왼쪽)에 디코더(DCR1)가 구비될 수 있다. 디코더(DCR1)로부터 X축 방향으로 연장된 복수의 워드라인(제1 내지 제4워드라인)(WL1∼WL4)이 구비될 수 있다. 제1 내지 제4워드라인(WL1∼WL4)과 제1 내지 제4자성트랙(100a∼100d)은 교대로 배치될 수 있다. 제1 내지 제4워드라인(WL1∼WL4)은 각각 제1 내지 제4스위칭소자(T11∼T14)의 게이트(G1∼G4)에 연결될 수 있다. 참조번호 15a∼15d는 제1 내지 제4워드라인(WL1∼WL4)과 게이트(G1∼G4)를 연결하기 위한 연결배선을 나타낸다. 각 연결배선(15a∼15d)의 일단은 워드라인(WL1∼WL4)에, 타단은 게이트(G1∼G4)에 연결될 수 있다. 참조번호 20a∼20d는 연결배선(20)과 게이트(G1∼G4)를 연결하기 위한 제2도전플러그를 나타낸다. 제1 내지 제4스위칭소자(T11∼T14)의 게이트(G1∼G4)는 제1 내지 제4워드라인(WL1∼WL4)의 일부로 볼 수 있다.
상기 메모리어레이의 타측(도면 아래쪽)에 스위칭소자(T11∼T14)와 연결된 제1전류제어기(CC1)가 구비될 수 있다. 제1전류제어기(CC1)와 스위칭소자(T11∼T14)는 복수의 비트라인(제1 내지 제4비트라인)(BL11∼BL14)으로 연결될 수 있다. 제1 내지 제4비트라인(BL11∼BL14)은 각각 제1 내지 제4스위칭소자(T11∼T14)의 소오스(S1∼S4)에 연결될 수 있다. 참조번호 30a∼30d는 비트라인(BL11∼BL14)과 소오스(S1∼S4)를 연결하기 위한 제3도전플러그를 나타낸다.
스위칭소자(T11∼T14)의 Y축 방향 폭(d1)은 자성트랙(100a∼100d) 하나의 폭(d2)보다 크지만, 자성트랙(100a∼100d)들은 비교적 짧은 간격으로 배치될 수 있다. 이는 복수의 스위칭소자(T11∼T14)를 X축 방향으로 일렬로 배열하고, 각 스위칭소자(T11∼T14)에 X축 방향으로 연장된 자성트랙(100a∼100d)을 연결시켜, 스위칭소자(T11∼T14)의 폭(d1) 내에 복수의 자성트랙(100a∼100d)을 배치시켰기 때문이다. 따라서 본 발명의 실시예에 따르면, 메모리어레이의 집적도를 높일 수 있다. 만약, 복수의 스위칭소자(T11∼T14)를 Y축 방향으로 일렬로 배열하고, 각 스위칭소자(T11∼T14)에 X축 방향으로 연장된 자성트랙(100a∼100d)을 연결시킨다면, 자성트랙(100a∼100d) 간 간격은 스위칭소자(T11∼T14)의 폭(d1)과 유사할 수 있다. 이 경우, 집적도 향상이 어려울 수 있다. 그러나 앞서 설명한 바와 같이, 본 발명의 실시예에서는 자성트랙(100a∼100d)들과 그에 연결되는 스위칭소자(T11∼T14)들을 효율적으로 배치함으로써, 메모리어레이의 집적도를 높일 수 있다. 이러한 본 발명의 사상은 자구벽 이동을 이용한 정보저장장치뿐 아니라 그 밖의 다른 소자에도 적용될 수 있다.
도 27에 도시하지는 않았지만, 복수의 자성트랙(100a∼100d)의 타단부도 별도의 스위칭소자에 각각 연결될 수 있고, 복수의 자성트랙(100a∼100d) 및 이들과 연결된 복수의 스위칭소자를 포함하는 단위 구조는 Y축 방향으로 반복될 수 있다. 그 예가 도 28에 도시되어 있다. 도 28은 회로적으로 도 18에 대응될 수 있다.
도 28을 참조하면, 제1 내지 제4자성트랙(100a∼100d)의 타단에 각각 연결된 복수의 스위칭소자(제5 내지 제8스위칭소자)(T21∼T24)가 구비될 수 있다. 제5 내지 제8스위칭소자(T21∼T24)의 구성은 제1 내지 제4스위칭소자(T11∼T14)와 유사할 수 있다. 또한 제5 내지 제8스위칭소자(T21∼T24)와 제1 내지 제4자성트랙(100a∼100d) 타단의 연결 관계는 제1 내지 제4스위칭소자(T11∼T14)와 제1 내지 제4자성트랙(100a∼100d) 일단의 연결 관계와 유사할 수 있다.
제1 내지 제4자성트랙(100a∼100d)의 중앙부에 제1 내지 제4기록/재생유닛(200a∼200d)이 구비될 수 있고, 이들(200a∼200d)과 연결된 복수의 스위칭소자(제9 내지 제12스위칭소자)(T31∼T34)가 더 구비될 수 있다. 제9 내지 제12스위칭소자(T31∼T34)의 게이트는 각각 제1 내지 제4워드라인(WL1∼WL4)에 연결될 수 있다. 참조번호 40a∼40d는 제9 내지 제12스위칭소자(T31∼T34)의 게이트와 제1 내지 제4워드라인(WL1∼WL4)을 연결하기 위한 도전플러그를 나타낸다. 제1 내지 제4기록/재생유닛(200a∼200d)은 제9 내지 제12스위칭소자(T31∼T34)의 드레인(혹은 소오스)에 연결될 수 있다. 참조번호 50a∼50d은 제1 내지 제4기록/재생유닛(200a∼200d)과 제9 내지 제12스위칭소자(T31∼T34)를 연결하기 위한 도전플러그를 나타낸다. 상기 도전플러그(50a∼50d)와 제1 내지 제4기록/재생유닛(200a∼200d)의 하면이 소정의 연결배선(미도시)에 의해 연결될 수 있다.
제1 내지 제4자성트랙(100a∼100d) 및 제1 내지 제12스위칭소자(T11∼T34)는 단위 소자(UD1)를 구성할 수 있고, 이러한 단위 소자(UD1)는 Y축 방향으로 반복 배열될 수 있다.
제1 내지 제4스위칭소자(T11∼T14) 및 이들과 동일한 열에 속한 스위칭소자들은 제1전류제어기(CC1)에 연결될 수 있다. 제5 내지 제8스위칭소자(T21∼T24) 및 이들과 동일한 열에 속한 스위칭소자들은 제2전류제어기(CC2)에 연결될 수 있다. 제9 내지 제12스위칭소자(T31∼T34) 및 이들과 동일한 열에 속한 스위칭소자들은 기록/재생제어소자(WRC1)에 연결될 수 있다. 참조번호 BL11∼BL34는 비트라인을 나타내고, 60a∼60d는 BL21∼BL24와 T31∼T34를 연결하는 도전플러그를 나타낸다. BL11∼BL14는 동일한 신호를 인가 받는 하나의 비트라인으로 여길 수 있고, 이와 유사하게, BL21∼BL24 및 BL31∼BL34도 각각 하나의 비트라인으로 여길 수 있다. 한편, 도 28에 도시하지는 않았지만, 기록/재생유닛(200a∼200d)이 구비된 자성트랙(100a∼100d)의 상면에 상부전극이 구비된 경우, 상기 상부전극에 연결된 비트라인들이 더 구비될 수 있다. 이 비트라인들은 기록/재생제어소자(WRC1)에 연결될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 28의 구조는 다양하게 변형될 수 있고, 그 구성요소도 다양화될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 11은 본 발명의 실시예에 따른 자구벽 이동을 이용한 정보저장장치를 보여주는 도면이다.
도 12는 본 발명의 실시예에 따른 정보저장장치의 동작시 사용될 수 있는 다양한 신호들의 파형도(waveform diagram)이다.
도 12 내지 도 17은 각각 도 1 내지 도 6의 구조를 단위 메모리영역으로 포함하는 어레이 구조의 정보저장장치를 보여주는 도면이다.
도 18 내지 도 21은 각각 도 8 내지 도 11의 구조를 단위 메모리영역으로 포함하는 어레이 구조의 정보저장장치를 보여주는 도면이다.
도 22는 본 발명의 실시예에 따른 정보저장장치에 구비될 수 있는 디코더를 보여주는 회로도이다.
도 23 내지 도 26은 본 발명의 실시예에 따른 정보저장장치의 전체적인 구조를 보여주는 도면이다.
도 27 및 도 28은 본 발명의 다른 실시예에 따른 정보저장장치를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 부호설명 *
10, 10A, 10B : 하부전극 20, 20A, 20B : 상부전극
100 : 자성트랙 200 : 기록/재생유닛
200A : 기록유닛 200B : 재생유닛
BL1∼BL6' : 비트라인 CC1, CC2 : 전류제어기
D : 자구영역 DW : 자구벽영역
DCR1∼DCR3 : 디코더 E1, E2 : 자성트랙의 양단
MA1∼MA11 : 메모리어레이 블럭 P1, P1' : 제어회로부
SA1 : 감지회로 T1∼T6 : 스위칭소자
WC1 : 기록제어소자 WRC1 : 기록/재생제어소자
WL1∼WLn : 워드라인 w1∼w3 : 배선

Claims (29)

  1. 다수의 자구 및 그들 사이에 자구벽을 갖는 자성트랙;
    상기 자성트랙 상에 구비된 것으로, 정보의 기록 및 재생 중 적어도 하나를 수행하는 제1유닛; 및
    상기 자성트랙 양단 중 적어도 하나와 상기 제1유닛에 각각 연결된 복수의 스위칭소자;를 포함하고,
    상기 복수의 스위칭소자는 신호라인을 공유하는 정보저장장치.
  2. 제 1 항에 있어서,
    상기 복수의 스위칭소자는 트랜지스터이고,
    상기 신호라인은 워드라인인 정보저장장치.
  3. 제 1 항에 있어서,
    상기 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비되고,
    상기 제1 및 제2유닛 중 하나는 기록유닛이고, 다른 하나는 재생유닛인 정보저장장치.
  4. 제 3 항에 있어서,
    상기 제2유닛에 연결된 적어도 하나의 별도의 스위칭소자가 더 구비되고,
    상기 별도의 스위칭소자는 상기 복수의 스위칭소자와 상기 신호라인을 공유하는 정보저장장치.
  5. 제 3 항에 있어서,
    상기 제1 및 제2유닛 중 하나는 상기 자성트랙의 일단 또는 그와 인접하게 구비되고, 다른 하나는 상기 자성트랙의 타단 또는 그와 인접하게 구비된 정보저장장치.
  6. 제 1 항에 있어서,
    상기 제1유닛은 기록/재생유닛인 정보저장장치.
  7. 제 6 항에 있어서,
    상기 제1유닛은 상기 자성트랙의 중앙부에 구비된 정보저장장치.
  8. 제 1 항에 있어서,
    상기 제1유닛의 양단 중 하나에 스위칭소자가 연결되거나,
    상기 제1유닛의 양단 각각에 스위칭소자가 연결된 정보저장장치.
  9. 제 1 항에 있어서,
    복수의 상기 자성트랙이 평행하게 배열되고,
    상기 자성트랙들에 일대일 대응하도록 상기 신호라인(이하, 워드라인)이 복수 개 배열되며,
    상기 복수의 워드라인과 교차하는 복수의 비트라인을 구비하는 정보저장장치.
  10. 제 9 항에 있어서,
    상기 복수의 비트라인 중 하나는 상기 자성트랙들의 일단에 연결되고,
    상기 복수의 비트라인 중 다른 하나는 상기 자성트랙들의 타단에 연결되고,
    상기 복수의 비트라인 중 또 다른 하나는 상기 제1유닛들의 일단에 연결되며,
    상기 각 자성트랙의 일단과 그에 연결된 비트라인 사이 및 상기 각 자성트랙의 타단과 그에 연결된 비트라인 사이 중 적어도 하나와 상기 각 제1유닛과 그에 연결된 비트라인 사이에 상기 스위칭소자가 구비된 정보저장장치.
  11. 제 10 항에 있어서,
    상기 복수의 비트라인은 상기 제1유닛들의 타단에 연결된 별도의 비트라인을 더 포함하는 정보저장장치.
  12. 제 11 항에 있어서,
    상기 각 제1유닛의 타단과 그에 연결된 상기 별도의 비트라인 사이에 별도의 스위칭소자가 더 구비된 정보저장장치.
  13. 제 10 항에 있어서,
    상기 각 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비되고,
    상기 제2유닛들의 일단에 연결된 비트라인이 더 구비되며,
    상기 각 제2유닛과 그에 연결된 상기 비트라인 사이에 스위칭소자가 구비된 정보저장장치.
  14. 제 13 항에 있어서,
    상기 제2유닛들의 타단에 연결된 별도의 비트라인을 더 포함하는 정보저장장치.
  15. 제 14 항에 있어서,
    상기 각 제2유닛의 타단과 그에 연결된 상기 별도의 비트라인 사이에 별도의 스위칭소자가 더 구비된 정보저장장치.
  16. 제 9 항에 있어서,
    상기 복수의 자성트랙, 상기 복수의 워드라인 및 상기 복수의 비트라인은 메모리어레이 블록을 구성하고,
    상기 복수의 워드라인 중 적어도 일부가 연결된 제1디코더; 및
    상기 복수의 비트라인에 연결된 제어회로부;를 더 포함하는 정보저장장치.
  17. 제 16 항에 있어서, 상기 제어회로부는,
    상기 자성트랙들의 일단에 연결된 비트라인이 연결되는 제1전류제어기;
    상기 자성트랙들의 타단에 연결된 비트라인이 연결되는 제2전류제어기; 및
    상기 제1유닛들에 연결된 적어도 하나의 비트라인이 연결되는 제1동작소자;를 포함하는 정보저장장치.
  18. 제 17 항에 있어서,
    상기 제1유닛이 기록유닛인 경우, 상기 제1동작소자는 기록동작소자이고,
    상기 제1유닛이 재생유닛인 경우, 상기 제1동작소자는 재생동작소자이며,
    상기 제1유닛이 기록/재생유닛인 경우, 상기 제1동작소자는 기록/재생동작소자인 정보저장장치.
  19. 제 17 항에 있어서,
    상기 각 자성트랙에 상기 제1유닛과 이격된 제2유닛이 더 구비되고,
    상기 제1 및 제2유닛 중 하나는 기록유닛이고, 다른 하나는 재생유닛이며,
    상기 제2유닛들에 연결된 적어도 하나의 비트라인이 구비되고,
    상기 제어회로부는 상기 제2유닛들에 연결된 적어도 하나의 비트라인이 연결되는 제2동작소자를 더 포함하는 정보저장장치.
  20. 제 16 항에 있어서,
    상기 메모리어레이 블록이 복수 개 배열되고,
    상기 복수의 메모리어레이 블록은 상기 제1디코더를 공유하는 정보저장장치.
  21. 제 16 항에 있어서,
    상기 제1디코더와 이격된 제2디코더가 더 구비되고,
    상기 제1 및 제2디코더 사이에 적어도 하나의 상기 메모리어레이 블록이 구비되며,
    상기 적어도 하나의 메모리어레이 블록의 워드라인 중 짝수번째 워드라인은 상기 제1디코더에, 홀수번째 워드라인은 상기 제2디코더에 연결된 정보저장장치.
  22. 제 1 항에 있어서,
    복수의 상기 자성트랙이 평행하게 배열되고,
    상기 자성트랙들의 일단에 각각 연결된 복수의 제1스위칭소자가 구비되며,
    상기 복수의 제1스위칭소자는 상기 자성트랙보다 큰 폭을 갖고 상기 자성트랙의 길이 방향으로 배열된 정보저장장치.
  23. 제 22 항에 있어서,
    상기 제1스위칭소자는 상기 복수의 자성트랙을 덮을 수 있는 폭을 갖는 정보 저장장치.
  24. 제 22 항에 있어서,
    상기 자성트랙들의 타단에 각각 연결된 복수의 제2스위칭소자가 구비되고,
    상기 복수의 제2스위칭소자는 상기 자성트랙보다 큰 폭을 갖고 상기 자성트랙의 길이 방향으로 배열된 정보저장장치.
  25. 제 22 항에 있어서,
    상기 제1유닛들에 각각 연결된 복수의 제3스위칭소자가 구비되고,
    상기 복수의 제3스위칭소자는 상기 자성트랙의 길이 방향으로 배열된 정보저장장치.
  26. 제1방향으로 연장되고 서로 평행하게 배열된 복수의 트랙; 및
    상기 트랙들에 각각 연결된 복수의 제1소자;를 포함하고,
    상기 복수의 제1소자는 상기 트랙보다 큰 폭을 갖고 상기 제1방향으로 배열된 정보저장장치.
  27. 제 26 항에 있어서,
    상기 제1소자는 상기 복수의 트랙을 덮을 수 있는 폭을 갖는 정보저장장치.
  28. 제 26 항에 있어서,
    상기 각 트랙은 다수의 자구 및 그들 사이에 자구벽을 갖는 자성트랙인 정보저장장치.
  29. 제 26 항에 있어서,
    상기 제1소자는 트랜지스터인 정보저장장치.
KR1020090013130A 2009-02-17 2009-02-17 자구벽 이동을 이용한 정보저장장치 및 그 동작방법 KR20100093958A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090013130A KR20100093958A (ko) 2009-02-17 2009-02-17 자구벽 이동을 이용한 정보저장장치 및 그 동작방법
US12/658,807 US8050074B2 (en) 2009-02-17 2010-02-16 Magnetic packet memory storage devices, memory systems including such devices, and methods of controlling such devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090013130A KR20100093958A (ko) 2009-02-17 2009-02-17 자구벽 이동을 이용한 정보저장장치 및 그 동작방법

Publications (1)

Publication Number Publication Date
KR20100093958A true KR20100093958A (ko) 2010-08-26

Family

ID=42758199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090013130A KR20100093958A (ko) 2009-02-17 2009-02-17 자구벽 이동을 이용한 정보저장장치 및 그 동작방법

Country Status (1)

Country Link
KR (1) KR20100093958A (ko)

Similar Documents

Publication Publication Date Title
JP5520531B2 (ja) 磁区壁移動を利用した情報保存装置及びその動作方法
US8045371B2 (en) Magnetic storage device having a buffer track and storage tracks, and method of operating the same
KR100695171B1 (ko) 마그네틱 도메인 이동을 이용하는 자기 메모리 장치
US7830739B2 (en) Semiconductor memory device
KR101431761B1 (ko) 정보저장장치 및 그의 동작방법
KR100768634B1 (ko) 반도체 기억 장치
KR20110078181A (ko) 자기 메모리 및 그 동작방법
JP5518777B2 (ja) 半導体記憶装置
US8144503B2 (en) Information storage device and method of operating the same
JPWO2006095389A1 (ja) 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JP2002298572A (ja) 半導体記憶装置
US20030137865A1 (en) Non-volatile passive matrix device and method for readout of the same
US8050074B2 (en) Magnetic packet memory storage devices, memory systems including such devices, and methods of controlling such devices
JP4799983B2 (ja) 磁気メモリ、磁気メモリの駆動回路、磁気メモリの配線方法、および磁気メモリの駆動方法
AU2002223159A1 (en) Non-volatile passive matrix and method for readout of the same
JP7291410B2 (ja) 磁気メモリ装置
US8089797B2 (en) Information storage devices including vertical nano wires
KR20100093958A (ko) 자구벽 이동을 이용한 정보저장장치 및 그 동작방법
US7269060B2 (en) Magnetic random access memory
JP4594191B2 (ja) 半導体記憶装置及びこれを備えた電子機器
KR20100093966A (ko) 정보저장장치 및 그 동작방법
KR20100121232A (ko) 자구벽 이동을 이용한 정보 저장장치 및 그 동작방법
KR20100099570A (ko) 데이터 저장장치 및 그 동작방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid