KR102361064B1 - 게이트 전극을 구비한 자기 소자 - Google Patents

게이트 전극을 구비한 자기 소자 Download PDF

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박병국
강민구
최종국
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한국과학기술원
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Abstract

본 발명의 일 실시예에 따른 자기 소자는, 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 및 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극을 포함한다. 상기 제1 전극과 상기 제1 게이트 전극은 상기 제2 방향으로 배열된다.

Description

게이트 전극을 구비한 자기 소자 {Magnetic Device With Gate Electrode}
본 발명은 자기 소자에 관한 것으로, 더 구체적으로 자기 소자의 프로그램 및 소거 특성을 변경하는 게이트 전극을 구비한 자기 터널 접합 소자에 관한 것이다.
본 특허는 삼성전자(주)가 지원한 "스핀 CMOS를 이용한 스마트 로직 소자 개발"으로 지원을 받아 수행되었다.
강자성체(ferromagnetic material)는 외부에서 자기장을 인가하지 않더라도 자발적으로 자화가 되어 있는 물질을 말한다. 상기 강자성체로 이루어진 두 개의 강자성층들 사이에 절연 물질로 이루어진 절연층이 삽입된 자기터널접합 구조(제1 강자성층/절연층/제2 강자성층)를 갖는 터널 접합 단위셀이 구비된다.
여기서 상기 제1 및 제2 강자성층들 사이의 상대적인 자화 방향에 따라 전기 저항이 달라지는 터널 자기저항 효과가 발생한다. 이는 자기터널접합 구조에서 업스핀과 다운스핀을 갖는 전자들 각각이 절연층을 터널링해 흐르는 정도가 서로 다르기 때문에 발생한다. 결과적으로, 상기 터널 자기저항 효과로 인하여 상기 제1 및 제2 강자성층들 사이의 상대적인 자화방향이 상기 터널 접합 단위셀에 흐르는 전류를 제어할 수 있다.
한편, 뉴턴의 제3 법칙인 작용-반작용 법칙에 따라, 자화방향이 전류의 흐름을 제어할 수 있다면, 그 반작용으로 전류를 흐르게 하여 강자성층의 자화방향을 제어하는 것 역시 가능하다. 자기터널접합 구조를 이루는 자기접합 단위셀의 수직(두께) 방향으로 전류가 흐를 경우, 제1 자성층(고정 자성층)에 의해 스핀 분극된 전류가 제2 자성층(자유 자성층)을 통과하면서 자신의 스핀 각운동량을 자유 자성층의 자화(magnetization)에 전달하게 된다. 이러한 스핀 각운동량의 전달에 의해 자화가 느끼는 토크를 스핀전달토크(spin-transfer-torque)라고 하며, 상기 스핀전달토크를 이용하여 자유 자성층의 자화를 반전시키거나 지속적으로 회전시킬 수 있다.
스핀전달토크로 자화 방향을 제어하기 위해서는 스핀 분극 전류가 자성물질 내로 통과를 해야 하지만, 최근 스핀전류를 발생시키는 중금속을 자성체와 인접하게 하여 수평 전류 인가로 자성체의 자화반전을 이루는 기술, 즉 스핀오빗토크(Spin orbit torque;SOT) 기술이 제안되었다.
그러나, 수직 자기 이방성을 가진 자유층은 결정적인(deterministic) 자화 반전 또는 스위칭을 위하여 외부 자기장이 요구된다.
본 발명은 전하를 저장할 수 있는 전하 저장층을 자기터널 접합의 자유층에 인접하게 배치하여 무자기장 스위칭 및 스위칭 극성의 전기적 제어를 수행할 수 있는 자기 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 자기 소자는, 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 및 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극을 포함한다. 상기 제1 전극과 상기 제1 게이트 전극은 상기 제2 방향으로 배열된다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층은 산화막이고, 상기 제1 전하 저장층의 산소 이온은 상기 제1 게이트 전극의 인가 전압에 의하여 라쉬바 효과의 측면 변조(lateral modulation) 또는 면외 스핀-궤도 토크를 발생한다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층은 고정 전하를 포함하고, 상기 제1 게이트 전극의 인가 전압은 상기 제1 전하 저장층의 고정 전하를 이동시킨다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층은 트랩 전하를 포함하고, 전하는 상기 제1 게이트 전극의 인가 전압에 의하여 상기 제1 전하 저장층에 트랩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층과 상기 자유층 사이에 배치된 보조 터널 장벽층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 터널 장벽층은 상기 제1 전하 저장층과 중첩되도록 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층은 차례로 적층된 터널 절연층, 부유 도전층, 및 블록킹 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층은 차례로 적층된 터널 절연층, 전하 트랩층, 및 블록킹 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및 상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층 및 제2 전하 저장층은 차례로 적층된 터널 절연층, 전하 트랩층, 및 블로킹 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전하 저장층 및 제2 전하 저장층은 고정 전하를 포함할 수 있다.
본 발명의 일 실시예에 따른 자기 소자는, 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 및 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극을 포함하고, 상기 제1 전극과 상기 제1 게이트 전극은 상기 제2 방향으로 배열된다. 상기 자기 소자의 동작 방법은, 상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계; 상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및 상기 제1 전극에 읽기 전압을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 극성 프로그램 상태를 제거하는 단계; 상기 제1 전하 저장층이 소거 상태인 경우, 상기 제1 게이트 전극에 제2 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계; 상기 도전층에 면내 전류(I_inplane)를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및 상기 제2 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제2 극성 프로그램 상태를 제거하는 단계; 중에서 적어도 하나를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 자기 소자는, 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극; 상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및 상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열된다. 상기 자기 소자의 동작 방법은, 상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계; 상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및 상기 제1 전극에 읽기 전압을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 극성 프로그램 상태를 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 자기 소자는, 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극; 상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및 상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열된다. 상기 자기 소자의 동작 방법은, 상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계; 상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 프로그램 상태를 제거하는 단계; 상기 제2 게이트 전극에 제1 보조 프로그램 게이트 전압을 인가하여 상기 제2 전하 저장층에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계; 상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및 상기 제1 보조 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제2 게이트 전극에 인가하여 상기 제2 전하 저장층에 형성된 제2 극성 프로그램 상태를 제거하는 단계를 포함한다.
본 발명의 일 실시예에 따른 자기 소자는 적어도 하나의 전하 저장층을 사용하여 비대칭 전하 분포를 유도하여 자유층에 수직 방향으로 분극된 스핀전류 (z-SOT)를 발생시키어 무자기장 스위칭을 수행할 수 있다. z-SOT는 수직 자화의 무자기장 스위칭 및 스위칭 극성의 전기적 제어를 가능하게 한다.
본 발명의 일 실시예에 따른 자기 소자는 전기적으로 제어되는 무자기장 SOT 스위칭의 가역 및 비휘발성 특성을 활용하여 재구성 가능한 논리 작업을 수행할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 자기 소자의 평면도이다.
도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.
도 1c는 제1 게이트 전극에 게이트 전압이 인가된 경우 전하 저장층의 전하 밀도를 나타내는 단면도이다.
도 1d는 도전층에 면내 전류가 흐르는 경우 전자의 스핀 방향 및 스핀 전류를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 자기 소자의 동작 방법을 나타내는 타이밍도이다.
도 3은 본 발명의 다른 실시예에 따른 자기 소자를 나타낸다.
도 4는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타낸다.
도 5는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타낸다.
도 6a는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타내는 평면도이다.
도 6b는 도 6a의 B-B' 선을 따라 자른 단면도이다.
도 6c는 제1 게이트 전극에 게이트 전압이 인가된 경우 전하 저장층의 전하 밀도를 나타내는 단면도이다.
도 6d는 도전층에 면내 전류가 흐르는 경우 전자의 스핀 방향 및 스핀 전류를 나타내는 도면이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 자기 소자의 동작 방법을 나타내는 타이밍도들이다.
도 10a는 Pt/Co/AlOx/TiO2 샘플에서 무자기장 SOT 스위칭을 위한 게이트 전압 유도 측면 대칭 파괴의 개략도이다.
도 10b는 두 개의 측면 게이트와 Pt/Co/AlOx/TiO2의 샘플 구조가 있는 홀 바 소자의 개략도이다.
도 10c는 ΔVG = 0 (VG, L = VG, R = 0V) 및 Bx = 20mT 에서 전류 유도 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 10d는 ΔVG> 0 (VG, L = + 8V, VG, R = 0V)에서 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 10e는 ΔVG <0 (VG, L = 0V, VG, R = +8V)에 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 11a는 Pt/Co/AlOx/TiO2 샘플에서 고조파 스핀-궤도 토크 측정을 위한 측정 구조의 개략도이다. 외부 자기장 Bext 하에서 평면 (방위각 φ)에서 샘플을 회전하면서 교류 전류에 대한 2차 고조파 홀 저항 (Rxy 2ω)이 측정된다.
도 11b는 4 개의 다른 VG 조합 및 Bext = 3T를 갖는 TiO2 샘플에 φ에 대한 2차 고조파 홀 저항 (Rxy 2ω) 곡선이다.
도 11c는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 cosφ 성분을 나타낸다.
도 11d는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 (2cos3φ-cosφ) 성분을 나타낸다.
도 11e는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 cos2φ 성분을 나타낸다.
도 11f는 1/Beff (또는 1/Bext)의 함수로 플로팅된 cosφ 성분을 나타낸다.
도 11g는 1/Beff (또는 1/Bext)의 함수로 플로팅된 (2cos3φ-cosφ) 성분을 나타낸다.
도 11h는 1/Beff (또는 1/Bext)의 함수로 플로팅된 cos2φ 성분을 나타낸다.
도 12a는 ΔVG = 0 및 Bx = 20mT 에서 Pt/Co/AlOx/ZrO2 샘플의 전류 유도 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 12b는 ΔVG> 0 에서 Pt/Co/AlOx/ZrO2 샘플의 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 12c는 ΔVG <0 에서 Pt/Co/AlOx/ZrO2 샘플의 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 13a는 전위 장벽 및 필드-라이크 토크의 전압 유발 변동을 확인하기 위한 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / TiO2 (5nm) or ZrO2(5nm) / Ru (20nm))의 개략도이다.
도 13b는 TiO2 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / TiO2 (5nm) / Ru (20nm))에서 사전 바이어스 게이트 전압 VG에 따른 전압-전류 특성이다.
도 13c는 ZrO2 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / ZrO2 (5nm) / Ru (20nm))에서 사전 바이어스 게이트 전압 VG에 따른 전압-전류이다.
도 14a는 TiO2 샘플(Pt (0.5nm) / Co (2nm) / AlOx (2nm) / TiO2 (40nm) )에서 사전 바이어스 게이트 전압 VG에 따른 Rxy 2ω-1/Bext 특성이다.
도 14b는 ZrO2 샘플(Pt (0.5nm) / Co (2nm) / AlOx (2nm) / ZrO2 (40nm) )에서 사전 바이어스 게이트 전압 VG에 따른 Rxy 2ω-1/Bext 특성이다.
도 15a는 본 발명의 또 다른 실시예에 따른 자기 소자의 동작 방법을 설명하는 회로도이다.
도 15b는 도 15a의 회로의 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 실험 조건, 물질 종류 등에 의하여 본 발명이 제한되거나 한정되지는 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 구성요소는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 자기 소자의 평면도이다.
도 1b는 도 1a의 A-A' 선을 따라 자른 단면도이다.
도 1c는 제1 게이트 전극에 게이트 전압이 인가된 경우 전하 저장층의 전하 밀도를 나타내는 단면도이다.
도 1d는 도전층에 면내 전류가 흐르는 경우 전자의 스핀 방향 및 스핀 전류를 나타내는 도면이다.
도 1a 내지 도 1d를 참조하면, 자기 소자(100)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면(xy 평면)에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층(134)과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(142); 및 상기 제1 전하 저장층(142) 상에 배치된 제1 게이트 전극(144)을 포함한다. 상기 제1 전극(138)과 상기 제1 게이트 전극(144)은 상기 제2 방향(y축 방향)으로 배열된다.
자기 터널 접합(101)의 자유층(132)은 면내 전류(I_inplane)에 의한 스핀 오빗 토크(SOT)에 의하여 스위칭하고, 제1 전극(138)에 독출 전압(VD)을 인가하여 자기 터널 접합(101)의 터널 저항을 판독할 수 있다. 상기 터널 저항은 상기 자유층(132)과 상기 고정층(136)의 자화 방향이 평행 또는 반평행 상태에 따라 다를 수 있다. 이에 따라, 상기 자기 터널 접합은 자기 메모리로 동작할 수 있다.
통상적인 스핀 오빗 토크(SOT) 소자는 수직 자기 이방성을 가진 자유층(132)의 자화 스위칭을 위하여 제1 방향의 외부 자기장을 요구한다.
그러나, 본 발명은 상기 자기 터널 접합 소자(101)의 자유층(132) 및 터널 장벽층(134)을 공유하고 상기 터널 장벽층(134)에 적층된 제1 전하 저장층(142) 및 제1 게이트 전극(144)을 포함한다. 상기 제1 전하 저장층(142)은 자유층/터널 장벽층 계면에 z축 방향으로 정렬된 스핀을 가진 스핀 전류(Is)를 생성할 수 있다. 상기 도전층(120)의 면내 전류에 의하여 생성된 y 축 방향으로 정렬된 스핀을 가진 스핀 전류와 자유층/터널 장벽층 계면에 z축 방향으로 정렬된 스핀을 가진 스핀 전류는 상기 자유층(132)에 무자기장 스위칭(field-free switching)을 제공할 수 있다.
기판(110)은 실리콘 기판 일 수 있다. 상기 기판(110)에는 반도체 소자가 형성될 수 있다. 상기 기판 상에 층간 절연막(미도시)이 배치될 수 있다. 상기 층간 절연막 상에 자기 터널 접합 소자(101)가 배치될 수 있다. 상기 자기 터널 접합 소자(101)는 자유층/터널 장벽층/고정층 구조를 포함할 수 있다.
상기 도전층(120)은 스핀홀 효과 또는 라쉬바 효과를 유발하는 중금속일 수 있다. 상기 도전층(120)은 Pt, W, Ta 중에서 적어도 하나를 포함할 수 있다. 상기 도전층(120)은 배치평면(xy 평면)에서 x축 방향으로 연장될 수 있다. 상기 도전층(120)의 양단은 외부 회로에 연결되어 면내 전류(I_inplane)가 흐를 수 있다. 상기 면내 전류(I_inplane)는 제1 전하 저장층(142)의 도움을 받아 외부 자기장 없이 상기 자유층(132)의 자화 방향을 스위칭할 수 있다.
자유층(132)은 적층 방향인 제3 방향(z축 방향)으로 자화되어 수직 자기 이방성(magnetic perpendicular anisotropy; PMA)을 가질 수 있다. 상기 자유층(132)은 철, 니켈, 코발트, 붕소, 규소 중에서 적어도 하나를 포함하는 강자성체 물질일 수 있다. 상기 자유층(132)은 CoFeB 일 수 있다.
터널 장벽층(132)은 절연층으로 터널 장벽으로 동작한다. 상기 터널 장벽층(134)은 산화알루미늄, 산화마그네슘, 산화탄탈 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
고정층(136)은 적층 방향인 z측 방향으로 자화되어 수직 자기 이방성(PMA)을 가질 수 있다. 상기 고정층(136)은 철, 니켈, 코발트, 붕소, 규소 중에서 적어도 하나를 포함하는 강자성체 물질일 수 있다. 상기 고정층(136)은 자성층 및 반강자성층을 포함할 수 있다. 또한, 상기 고정층(136)은 인공 반강자성층일 수 있다. 구체적으로, 상기 고정층(136)은 자성층/전도층/자성층의 3층 구조의 인공 반강자성 구조일 수 있으며, 반강자성층은 이리듐(Ir), 백금(Pt), 철(Fe), 망간(Mn) 및 이들의 합금 또는 Ni, Co, Fe의 산화물 및 그 합금의 물질로 이루어지고, 인공 반강자성 구조는 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 이들의 합금으로 구성된 자성층과 루테늄(Ru), 구리(Cu), 백금(Pt), 탄탈륨(Ta), 티탄(Ti), 텅스텐(W) 등의 전도층으로 구성될 수 있다.
제1 전극(138)은 상기 고정층(136) 상에 배치되고 외부 전압(VD)을 인가하는 전극으로 동작할 수 있다.
보조 터널 장벽층(141)은 상기 제1 전하 저장층(142)과 상기 자유층(132) 사이에 배치될 수 있다. 상기 보조 터널 장벽층(141)은 상기 터널 장벽층(134)의 형성과 동시에 증착될 수 있다. 상기 보조 터널 장벽층(141)은 상기 터널 장벽층(134)와 동일한 구조 및 재질일 수 있다. 상기 보조 터널 장벽층(141)의 두께는 상기 터널 장벽층(134)과 같거나 작을 수 있다.
상기 전하 저장층(142)의 두께는 충분한 전하를 저장하기 위하여 상기 터널 장벽층(134)보다 클 수 있다. 상기 제1 전하 저장층(142)은 단층 구조 또는 복층 구조일 수 있다.
상기 제1 전하 저장층(142)은 산화막이고, 상기 제1 전하 저장층(142)의 산소 이온은 상기 제1 게이트 전극(144)의 인가 전압에 의하여 라쉬바 효과의 측면 변조(lateral modulation) 또는 면외 스핀-궤도 토크(Out-of-plane SOT)를 발생할 수 있다. 예를 들어, 제1 전하 저장층(142)은 타이타늄산화막(TiO2) 또는 지르코늄 산화막(ZrO2)일 수 있다. 예를 들어, 상기 제1 전하 저장층(142)이 타이타늄산화막(TiO2)인 경우, 산소 이온(O2-)은 증착 상태에서 랜덤한 공간 분포를 가질 수 있다. 상기 제1 게이트 전극(144)에 양의 전압(VG>0)이 인가된 경우, 상기 산소 이온(O2-)은 전기장(Ez)에 의하여 이동할 수 있다. 이에 따라, 상기 제1 전하 저장층(142)의 전하 밀도는 제3 방향(z축 방향)을 따라 상기 제1 전하 저장층(142)과 상기 제1 게이트 전극(144) 사이의 계면으로 이동할 수 있다. 상기 제1 게이트 전극(144)에 전압이 제거된 후에, 상기 전하 밀도는 상기 자유층(132)에 대하여 y축 방향으로 내장 전기장(built-in Electric field)의 비대칭성을 제공할 수 있다.
상기 제1 전하 저장층(142)은 고정 전하를 포함하고, 상기 제1 게이트 전극(144)의 인가 전압(VG)은 상기 제1 전하 저장층(142)의 고정 전하를 이동시킬 수 있다.
또는 상기 제1 전하 저장층(142)은 트랩 전하를 포함하고, 전하는 상기 제1 게이트 전극(144)의 인가 전압에 의하여 상기 제1 전하 저장층(142)에 트랩될 수 있다. 상기 제1 전하 저장층(142)은 전하을 트랩할 수 있는 트랩 사이트를 제공하고, 실리콘 질화막 또는 알루미늄 산화막을 포함할 수 있다.
상기 도전층(120)에 면내 전류(I_inplane)가 양의 x축 방향으로 흐르는 경우, 상기 자유층(132)과 상기 도전층(120)의 계면에서 스핀 전류(Is)는 음의 y축 방향으로 분극된 전자에 의하여 z축 방향으로 흐를 수 있다. 비대칭 내장 전기장(E'z(y))은 Rashba 효과에 의하여 z축 방향(수직 방향)으로 분극된 스핀 전류(Is)를 제공할 수 있다.
스핀 홀 효과(Spin Hall Effect; SHE)는 상기 도전층(120)의 스핀-궤도 커플링에서 벌크 기원이지만, Rashba 효과는 도전층(120)/자유층(132)/터널장벽층(134) 이종 구조(heterostructures)의 인터페이스에서 깨진 반전 대칭(broken inversion symmetry)에서 발생할 수 있다.
제1 게이트 전압(VG>0)을 인가하면, y 방향을 따라 추가적인 측면 대칭 파괴(additional lateral symmetry-breaking)가 발생한다. x 방향을 따라 면내 전류(I_inplane)가 흐르는 경우, 대칭 분석(symmetry analysis)은 y 방향을 따른 측면 대칭 파괴(lateral symmetry-breaking)는 m × z 및 m × (m × z) 방향으로 추가적인 SOT를 생성할 수 있다. 여기서 m과 z는 각각 자유층(132)의 자화 및 두께 방향을 따른 단위 벡터이다. 면외 SOT(out-of-plane SOT) 또는 z-SOT는 외부 자기장없이 자유층(132)의 수직 자화를 스위칭할 수 있으며, z-SOT가 스위칭 전류를 크게 줄일 수 있다. 전기장 유도 측면 대칭 파괴(electric-field-induced lateral symmetry breaking)는 면외 SOT 또는 z-SOT을 발생시킬 수 있다.
상기 제1 게이트 전극(144)은 상기 제1 전극과 이격되어 상기 제2 방향(y축 방향)으로 배열될 수 있다. 상기 제1 게이트 전극(144) 및 상기 제1 전하 저장층(142)는 제2 방향(y축 방향)으로 전하 밀도 또는 내장 전기장의 비대칭성을 제공할 수 있다. 상기 비대칭성은 무자기장 스위칭을 유발할 수 있다.
도 2는 본 발명의 일 실시예에 따른 자기 소자의 동작 방법을 나타내는 타이밍도이다.
도 1a 내지 도 1d 및 도 2를 참조하면, 상기 제1 게이트 전극(142)에 제1 프로그램 게이트 전압(VGP1)을 인가하여 상기 제1 전하 저장층(142)에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계(S110); 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계(S120); 및 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층(132)/터널 장벽층(134)/고정층(136)에 의한 자기 터널 접합(101)의 터널 저항을 독출하는 단계(S130)를 포함한다.
상기 제1 전하 저장층(142)에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계(S110)에서, 상기 도전층(120)은 접지되고, 상기 제1 게이트 전극(144)에는 제1 프로그램 게이트 전압(VGP1)이 인가된다. 이에 따라, 상기 제1 전하 저장층(142)에 전하가 축적되거나 이온이 이동하여 내장 전기장(built-in Electric field)을 생성할 수 있다.
상기 제1 전하 저장층(142)의 제1 극성 프로그램 상태에서, 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계(S120)에서, 면내 전류(I_inplane)는 양의 x축 방향으로 펄스 형태로 인가될 수 있다. 상기 제1 게이트 전극(144) 및 제1 전극(138)은 플로팅 상태일 수 있다. 양의 x축 방향의 상기 면내 전류(I_inplane)와 상기 내장 전기장은 양의 z축 방향("up" 상태)으로 정렬된 자유층의 자화(M_free)를 음의 z축 방향("down" 상태)으로 무자기장 스위칭할 수 있다.
상기 제1 전하 저장층(142)의 제1 극성 프로그램 상태에서, 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계(S130)에서, 상기 제1 전극(138)에 흐르는 전류(ID)를 검출하여, 상기 터널 저항을 검출할 수 있다. 상기 제1 게이트 전극는 플로팅 상태일 수 있다.
상기 제1 전하 저장층(142)의 제1 극성 프로그램 상태에서, 면내 전류(I_inplane)가 음의 x축 방향으로 펄스 형태로 인가된 경우, 음의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 음의 z축 방향("down" 상태)으로 정렬된 자유층의 자화(M_free)를 양의 z축 방향("up" 상태)으로 무자기장 스위칭할 수 있다(S121).
상기 제1 프로그램 게이트 전압(VGP1)에 반대 부호를 가진 소거 게이트 전압(VER1)을 상기 제1 게이트 전극(144)에 인가하여 상기 제1 전하 저장층(142)에 형성된 제1 극성 프로그램 상태를 제거하는 단계(S140)는 상기 제1 전하 저장층(142)에 저장된 전하를 제거하거나 반대 방향으로 이동시킬 수 있다. 상기 소거 게이트 전압에 의하여 상기 제1 전하 저장층(142)이 소거 상태인 경우, 무자기장 스위칭은 발생하지 않는다. 무자기장 스위칭을 위하여, 다시 프로그램 단계가 요구된다.
상기 제1 전하 저장층(142)이 소거 상태인 경우, 상기 제1 게이트 전극(142)에 제2 프로그램 게이트 전압(VGP2)을 인가하여 상기 제1 전하 저장층(142)에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계(S150); 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계(S161); 및 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층(132)/터널 장벽층(134)/고정층(136)에 의한 자기 터널 접합(101)의 터널 저항을 독출하는 단계(S130)를 포함할 수 있다. 제2 프로그램 게이트 전압(VGP2)은 상기 제1 프로그램 게이트 전압(VGP1)과 반대 극성을 가진 펄스일 수 있다.
상기 제1 전하 저장층(142)에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계(S150)에서, 상기 도전층(120)은 접지되고, 상기 제1 게이트 전극(144)에는 제2 프로그램 게이트 전압(VGP2)이 인가된다. 이에 따라, 상기 제1 전하 저장층(142)에 전하가 축적되거나 이온이 이동하여 내장 전기장(built-in Electric field)을 생성할 수 있다.
상기 제1 전하 저장층(142)의 제2 극성 프로그램 상태에서, 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계(S161)에서, 면내 전류(I_inplane)는 음의 x축 방향으로 펄스 형태로 인가될 수 있다. 상기 제1 게이트 전극(144) 및 제1 전극(138)은 플로팅 상태일 수 있다. 음의 x축 방향의 상기 면내 전류(I_inplane)와 상기 내장 전기장은 양의 z축 방향("up" 상태)으로 정렬된 자유층의 자화(M_free)를 음의 z축 방향("down" 상태)으로 무자기장 스위칭할 수 있다.
상기 제1 전하 저장층(142)의 제2 극성 프로그램 상태에서, 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계(S130)에서, 상기 제1 전극(138)에 흐르는 전류(ID)를 검출하여, 상기 터널 저항을 검출할 수 있다. 상기 제1 게이트 전극는 플로팅 상태일 수 있다.
상기 제1 전하 저장층(142)의 제2 극성 프로그램 상태에서, 면내 전류(I_inplane)가 양의 x축 방향으로 펄스 형태로 인가된 경우, 양의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 음의 z축 방향("down" 상태)으로 정렬된 자유층의 자화(M_free)를 양의 z축 방향("up" 상태)으로 무자기장 스위칭할 수 있다(S160).
상기 제2 프로그램 게이트 전압(VGP2)에 반대 부호를 가진 소거 게이트 전압(VER2)을 상기 제1 게이트 전극(144)에 인가하여 상기 제1 전하 저장층(142)에 형성된 제2 극성 프로그램 상태를 제거하는 단계(S170)는 상기 제1 전하 저장층(142)에 저장된 전하를 제거하거나 반대 방향으로 이동시킬 수 있다. 상기 소거 게이트 전압에 의하여 상기 제1 전하 저장층(142)이 소거 상태인 경우, 무자기장 스위칭은 발생하지 않는다. 무자기장 스위칭을 위하여, 다시 프로그램 단계가 요구된다. 제1 극성 프로그램 상태와 제2 극성 프로그램 상태는 면내 전류에 의하여 스위칭되는 극성이 서로 반대일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 자기 소자를 나타낸다.
도 3을 참조하면, 자기 소자(100a)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면(xy 평면)에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층(136)과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(142); 및 상기 제1 전하 저장층(142) 상에 배치된 제1 게이트 전극(144)을 포함한다. 상기 제1 전극(138)과 상기 제1 게이트 전극(144)은 상기 제2 방향(y축 방향)으로 배열된다.
상기 전하 저장층(142)과 상기 자유층(132) 사이에 보조 터널 장벽층이 존재하지 않을 수 있다. 상기 전하 저장층(142)의 두께는 상기 터널 장벽층(134)의 두께보다 충분히 클 수 있다. 상기 전하 저장층(134)은 고정 전하를 구비하고, 상기 제1 게이트 전극에 인가된 프로그램 게이트 전압에 의하여 고정 전하는 상기 전하 저장층 내에서 계면으로 이동할 수 있다.
또는 상기 전하 저장층(134)은 트랩 사이트를 구비하고, 상기 제1 게이트 전극에 인가된 프로그램 게이트 전압에 의하여 트랩 사이트는 상기 전하 저장층 내에서 트랩 전하를 축적할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타낸다.
도 4를 참조하면, 자기 소자(200)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면(xy 평면)에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층(136)과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(242); 및 상기 제1 전하 저장층(242) 상에 배치된 제1 게이트 전극(144)을 포함한다. 상기 제1 전극(138)과 상기 제1 게이트 전극(144)은 상기 제2 방향(y축 방향)으로 배열된다.
상기 제1 전하 저장층(242)은 차례로 적층된 터널 절연층(242a), 부유 도전층(242b), 및 블록킹 절연층(242c)을 포함할 수 있다. 상기 부유 도전층(242b)은 금속 또는 고농도로 도핑된 실리콘일 수 있다. 상기 부유 도전층(242b)은 플로팅 게이트 플래시 메모리의 전하 저장층과 유사한 동작을 수행할 수 있다. 상기 블록킹 절연층(242c)의 두께는 터널 절연층(242a)의 두께보다 클 수 있다. 상기 터널 절연층(242a) 및 상기 블록킹 절연층(242c)은 실리콘 산화막일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 전하 저장층(242)은 차례로 적층된 터널 절연층(242a), 전하 트랩층(미도시), 및 블록킹 절연층(242c)을 포함할 수 있다. 상기 전하 트랩층은 전하 트랩 플래시 메모리의 전하 트랩층과 유사한 동작을 수행할 수 있다. 상기 전하 트랩층의 밴드 갭은 상기 제1 터널 절연층과 상기 제2 터널 절연층의 밴드갭보다 작을 수 있다. 상기 전하 트랩층은 실리콘 질화막 또는 알루미늄 산화막일 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타낸다.
도 5를 참조하면, 자기 소자(200a)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면(xy 평면)에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층(134)과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(242); 및 상기 제1 전하 저장층(242') 상에 배치된 제1 게이트 전극(144)을 포함한다. 상기 제1 전극(138)과 상기 제1 게이트 전극(144)은 상기 제2 방향(y축 방향)으로 배열된다.
상기 제1 전하 저장층(242')은 상기 고정층(136)의 측벽을 따라 연장될 수 있다. 상기 제1 전하 저장층(242')은 차례로 적층된 터널 절연층(242a), 부유 도전층(242b), 및 블록킹 절연층(242c)을 포함할 수 있다. 상기 부유 도전층(242b)은 금속 또는 고농도로 도핑된 실리콘일 수 있다. 상기 부유 도전층(242b)은 플로팅 게이트 플래시 메모리의 전하 저장층과 유사한 동작을 수행할 수 있다. 상기 블록킹 절연층(242c)의 두께는 터널 절연층(242a)의 두께보다 클 수 있다. 상기 터널 절연층(242a) 및 상기 블록킹 절연층(242c)은 실리콘 산화막일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 전하 저장층(242')은 차례로 적층된 터널 절연층(242a), 전하 트랩층(미도시), 및 블록킹 절연층(242c)을 포함할 수 있다. 상기 전하 트랩층은 전하 트랩 플래시 메모리의 전하 트랩층과 유사한 동작을 수행할 수 있다. 상기 전하 트랩층의 밴드 갭은 상기 터널 절연층과 상기 블록킹 절연층의 밴드갭보다 작을 수 있다. 상기 전하 트랩층은 실리콘 질화막 또는 알루미늄 산화막일 수 있다.
도 6a는 본 발명의 또 다른 실시예에 따른 자기 소자를 나타내는 평면도이다.
도 6b는 도 6a의 B-B' 선을 따라 자른 단면도이다.
도 6c는 제1 게이트 전극에 게이트 전압이 인가된 경우 전하 저장층의 전하 밀도를 나타내는 단면도이다.
도 6d는 도전층에 면내 전류가 흐르는 경우 전자의 스핀 방향 및 스핀 전류를 나타내는 도면이다.
도 6a 내지 도 6d를 참조하면, 자기 소자(300)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(342'); 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극(344'); 상기 고정층(136) 및 상기 제1 전하 저장층(342')과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제2 전하 저장층(342''); 및 상기 제2 전하 저장층(342'') 상에 배치된 제2 게이트 전극(344'')을 포함하고, 상기 제1 게이트 전극(344'), 상기 제1 전극(138), 및 상기 제2 게이트 전극(344'')은 상기 제2 방향(y축 방향)으로 순차적으로 배열된다.
제1 게이트 전극(344')에 인가되는 전압(VG1)은 상기 제1 전하 저장층(342')에 전하를 축적 또는 이동시키어 자유층의 무자기장 스위칭이 가능한 상태로 변환할 수 있다.
제2 게이트 전극(344'')에 인가되는 전압(VG2)은 상기 제2 전하 저장층(342'')에 전하를 축적 또는 이동시키어 자유층의 무자기장 스위칭이 가능한 상태로 변환할 수 있다.
상기 제1 전하 저장층(342')과 상기 제2 전하 저장층(342'')는 동일한 구조일 수 있다. 상기 제1 전하 저장층(342')의 두께는 상기 터널 장벽층의 두께보다 클 수 있다. 상기 제1 전하 저장층(342') 및 상기 제2 전하 저장층(342'') 각각은 단층 구조 또는 복층 구조일 수 있다. 상기 제1 전하 저장층(342')은 산화막이고, 상기 제1 전하 저장층(342)의 산소 이온은 상기 제1 게이트 전극의 인가 전압에 의하여 라쉬바 효과의 측면 변조(lateral modulation) 또는 면외 스핀-궤도 토크를 발생할 수 있다. 제1 전하 저장층(342')은 타이타늄산화막(TiO2) 또는 지르코늄 산화막(ZrO2)일 수 있다. 상기 제1 전하 저장층(342')은 고정 전하를 포함하고, 상기 제1 게이트 전극(344')의 인가 전압은 상기 제1 전하 저장층(342')의 고정 전하를 이동시킬 수 있다. 또는 상기 제1 전하 저장층(342')은 트랩 전하를 포함하고, 전하는 상기 제1 게이트 전극(344')의 인가 전압에 의하여 상기 제1 전하 저장층(342')에 트랩될 수 있다.
상기 제1 전하 저장층(342')은 차례로 적층된 터널 절연층(342a), 부유 도전층(342b), 및 블록킹 절연층(342c)을 포함할 수 있다. 상기 부유 도전층(342b)은 금속 또는 고농도로 도핑된 실리콘일 수 있다. 상기 부유 도전층(342b)은 플로팅 게이트 플래시 메모리의 전하 저장층과 유사한 동작을 수행할 수 있다.
상기 제1 전하 저장층(342')은 차례로 적층된 터널 절연층(342a), 전하 트랩층(미도시), 및 블록킹 절연층(342c)을 포함할 수 있다. 상기 전하 트랩층은 전하 트랩 플래시 메모리의 전하 트랩층과 유사한 동작을 수행할 수 있다. 상기 전하 트랩층의 밴드 갭은 상기 터널 절연층과 상기 블로킹 절연층의 밴드갭보다 작을 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 자기 소자의 동작 방법을 나타내는 타이밍도들이다.
도 5a 내지 도 5d, 및 도 7 및 도 8을 참조하면, 상기 제1 게이트 전극(344')에 제1 프로그램 게이트 전압(VGP1)을 인가하여 상기 제1 전하 저장층(342')에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계(S210); 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향(M_free)을 스위칭하는 단계(S220); 및 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계(S230)를 포함한다.
상기 제1 전하 저장층(342')에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계(S210)에서, 상기 도전층(120)은 접지되고, 상기 제1 게이트 전극(344')에는 제1 프로그램 게이트 전압(VGP1)이 인가된다. 이에 따라, 상기 제1 전하 저장층(342')에 전하가 축적되거나 이온이 이동하여 내장 전기장을 생성할 수 있다.
상기 제1 전하 저장층(342')의 제1 극성 프로그램 상태에서, 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계(S220)에서, 면내 전류(I_inplane)는 양의 x축 방향으로 펄스 형태로 인가될 수 있다. 상기 게이트 전극들(344',344'') 및 제1 전극(138)은 플로팅 상태일 수 있다. 양의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 음의 z축 방향("down" 상태)으로 정렬된 자유층의 자화(M_free)를 양의 z축 방향("up" 상태)으로 무자기장 스위칭할 수 있다.
상기 제1 전하 저장층(342')의 제1 극성 프로그램 상태에서, 면내 전류(I_inplane)는 음의 x축 방향으로 펄스 형태로 인가된 경우, 음의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 양의 z축 방향("up" 상태)으로 정렬된 자유층의 자화를 음의 z축 방향("down" 상태)으로 무자기장 스위칭할 수 있다.
상기 제1 전하 저장층(342')의 제1 극성 프로그램 상태에서, 상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계(S230)에서, 상기 제1 전극(138)에 흐르는 전류(ID)를 검출하여, 상기 터널 저항을 검출할 수 있다.
상기 제1 프로그램 게이트 전압(VGP1)에 반대 부호를 가진 소거 게이트 전압(VER1)을 상기 제1 게이트 전극(344')에 인가하여 상기 제1 전하 저장층(342')에 형성된 프로그램 상태를 제거하는 단계(S240)는 상기 제1 전하 저장층(342')에 저장된 전하를 제거하거나 반대 방향으로 이동시킬 수 있다. 상기 소거 게이트 전압에 의하여 상기 제1 전하 저장층(342')이 소거 상태인 경우, 무자기장 스위칭은 발생하지 않는다. 무자기장 스위칭을 위하여, 다시 프로그램 단계가 요구된다.
상기 제2 전하 저장층(342'')에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계에서, 상기 도전층(120)은 접지되고, 상기 제2 게이트 전극(344'')에는 제1 보조 프로그램 게이트 전압(V‘GP1)이 인가된다. 이에 따라, 상기 제2 전하 저장층(342'')에 전하가 축적되거나 이온이 이동하여 내장 전기장을 생성할 수 있다.
상기 제2 전하 저장층(342'')의 제2 극성 프로그램 상태에서, 상기 도전층(120)에 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향을 스위칭하는 단계에서, 면내 전류(I_inplane)는 양의 x축 방향으로 펄스 형태로 인가될 수 있다. 상기 제2 게이트 전극 및 제2 전극은 플로팅 상태일 수 있다. 양의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 양의 z축 방향("up" 상태)으로 정렬된 자유층의 자화를 음의 z축 방향("dowm" 상태)으로 무자기장 스위칭할 수 있다.
상기 제2 전하 저장층(342'')의 제2 극성 프로그램 상태에서, 면내 전류(I_inplane)는 음의 x축 방향으로 펄스 형태로 인가된 경우, 음의 x축 방향의 상기 면내 전류(I_inplane)와 내장 전기장은 음의 z축 방향("down" 상태)으로 정렬된 자유층의 자화를 양의 z축 방향("up" 상태)으로 무자기장 스위칭할 수 있다.
상기 제1 전극(138)에 읽기 전압(VDR)을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계에서, 상기 제1 전극(138)에 흐르는 전류(ID)를 검출하여, 상기 터널 저항을 검출할 수 있다.
상기 제1 보조 프로그램 게이트 전압(V’GP1)에 반대 부호를 가진 소거 게이트 전압을 상기 제2 게이트 전극(344'')에 인가하여 상기 제2 전하 저장층(342'')에 형성된 제2 극성 프로그램 상태를 제거하는 단계는 상기 제2 전하 저장층(342'')에 저장된 전하를 제거하거나 반대 방향으로 이동시킬 수 있다. 상기 소거 게이트 전압에 의하여 상기 제2 전하 저장층(342'')이 소거 상태인 경우, 무자기장 스위칭은 발생하지 않는다. 무자기장 스위칭을 위하여, 다시 프로그램 단계가 요구된다.
제1 전하 저장층이 프로그램 상태인 경우, 양의 x축 방향으로 인가되는 면내 전류는 "down"을 "up" 상태로 스위칭한다. 한편, 제2 전하 저장층이 프로그램 상태인 경우, 양의 x축 방향으로 인가되는 면내 전류는 "up"을 "down" 상태로 스위칭한다. 이러한 반대 극성 스위칭 특성은 비대칭성에 기반한 스핀 분극의 방향에 기인한 것으로 해석된다. 이러한 특성은 면내 전류를 제1 입력으로, 게이트 전압을 제2 입력으로 사용하고, 자유층의 자화 방향을 출력으로 사용하여, 로직 연산이 수행될 수 있다.
도 9를 참조하면, 양의 면내 전류만을 사용하여, 자유층을 스위칭하는 방법이 표시된다. 상기 제1 게이트 전극(344')에 제1 프로그램 게이트 전압(VGP1)을 인가하여 상기 제1 전하 저장층(342')에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램한다(S210).
이어서, 상기 제1 전하 저장층(342')의 제1 극성 프로그램 상태에서, 상기 도전층(120)에 양의 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향(M_free)을 스위칭한다(S220).
이어서, 상기 제1 전하 저장층(342')의 제1 극성 프로그램 상태에서, 상기 제1 프로그램 게이트 전압(VGP1)에 반대 부호를 가진 소거 게이트 전압(VER1)을 상기 제1 게이트 전극(344')에 인가하여 상기 제1 전하 저장층(342')에 형성된 제1 극성 프로그램 상태를 제거한다(S240).
이어서, 상기 제2 게이트 전극(344'')에 제1 보조 프로그램 게이트 전압(V‘GP1)을 인가하여 상기 제2 전하 저장층(342'')에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램한다.
이어서, 상기 제2 전하 저장층(342'')의 제2 극성 프로그램 상태에서, 상기 도전층(120)에 양의 면내 전류(I_inplane)를 인가하여 상기 자유층(132)의 자화 방향(M_free)을 스위칭한다.
이어서, 상기 제2 전하 저장층(342'')의 제2 극성 프로그램 상태에서, 상기 제1 보조 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압(V’ER1)을 상기 제2 게이트 전극(344'')에 인가하여 상기 제2 전하 저장층(342'')에 형성된 제2 극성 프로그램 상태를 제거한다.
이어서, 위와 같은 동작을 반복하여 양의 면내 전류를 이용하여 자유층을 스위칭할 수 있다.
본 발명의 변형된 실시예에 따르면, 제1 전하 저장층(342')은 제2 프로그램 게이트 전압(VGP2)에 의하여 제2 극성으로 프로그램될 수 있다. 제1 전하 저장층(342')은 제2 프로그램 게이트 전압(VGP2)의 반대 극성의 소거 게이트 전압(VER2)에 의하여 소거될 수 있다.
본 발명의 변형된 실시예에 따르면, 제2 전하 저장층(342'')은 제2 보조 그램 전압에 의하여 제1 극성으로 프로그램될 수 있다. 제2 전하 저장층(342'')은 제2 보조 프로그램 게이트 전압의 반대 극성의 소거 게이트 전압에 의하여 소거될 수 있다.
이하, 본 발명의 동작 원리를 확인하기 위한 실험 결과를 설명한다.
Rashba 효과로 알려진, 깨진 반전 대칭(broken inversion symmetry)의 구조에서 스핀-궤도 결합 효과는 스핀 홀 효과와 함께 중금속/강자성체/산화물 구조 또는 도전층(120)/자유층(132)/터널장벽층(134) 구조에서 스핀-궤도 토크 (spin-orbit torques; SOT)를 촉진한다. 본 실험에서 사용된 구조는 Pt/Co/AlOx 구조이다. Pt/Co/AlOx 구조의 Rashba 효과가 전기 전압에 의해 측면 변조되어 면외 SOT(out-of-plane SOT)를 생성한다.
이를 통해 수직 자화의 무자기장 스위칭(field-free switching) 및 스위칭 극성의 전기적 제어가 가능하다. 게이트 산화물(또는 전하 저장층)을 변경하면 전압 제어 자기 이방성의 동일한 부호를 유지하면서, 면외 SOT(out-of-plane SOT)의 부호가 반전되어 Co/oxide 인터페이스에서 Rashba 효과가 전기장 변조의 핵심 요소임을 확인한다. 가역 및 비휘발성 방식(reversible and non-volatile manner)의 SOT 스위칭 극성의 전기적 제어는 스핀트로닉 로직-인-메모리 장치(spintronic logic-in-memory devices)에서 프로그래밍 가능한 동작에 활용될 수 있다.
스핀-궤도 토크 (SOT)는 중금속 (HM)/강자성체 (FM)/산화물 구조( 또는 도전층(120)/자유층(132)/터널장벽층(134) 구조)의 스핀-궤도 결합에서 발생하는 스핀 토크이다. 중금속 (HM)에서 스핀 홀 효과 또는 HM/FM 및/또는 FM/산화물 인터페이스에서 중금속 및 Rashba 효과에 의하여 발생하는 스핀 전류가 강자성체 (FM)에 토크를 가하고 자화 방향을 스위칭한다. 빠르고 에너지 효율적인 자화 스위칭 및 도메인 벽 운동(domain wall motion)을 제공하는 SOT는 자기 랜덤 액세스 메모리, 스핀트로닉 로직, 및 발진기를 포함한 다양한 스핀트로닉 소자의 자화를 조작하는 기술로 연구되고 있다.
스핀 홀 효과는 중금속 (HM)의 스핀-궤도 커플링으로부터 기인하는 벌크 특성이지만, Rashba 효과는 중금속(HM) /강자성체(FM)/산화물 이종 구조(heterostructures)의 깨진 반전 대칭(broken inversion symmetry)이 존재하는 인터페이스에서 발생한다.
Rashba 효과의 전기적 제어는 반도체 인터페이스에서 입증되었다. 그러나 다음과 같은 이유로 지금까지 금속 구조물에 대해서는 명확하게 보고되지 않았다. 첫째, 쿨롱 스크리닝 효과로 인해 금속 구조에 전기장을 적용하는 것이 하나 또는 두 개의 원자 층으로 제한된다. 둘째, Rashba 효과의 변화와 인가된 게이트 전압으로 인한 자기 특성의 수반되는 변화를 구별하기가 어렵다.
자성(magnetism)의 전압 제어는 열 안정성을 저하시키지 않으면서 자화 스위칭을 위한 전력 소비를 감소시키기 때문에 활발하게 연구되고 있다. 최근 연구에 따르면 중금속(HM)/강자성체(FM)/산화물 구조의 SOT는 산소 이온 이동을 유도하여 계면에서 산소 농도를 조절하여 게이트 전압을 사용하여 제어된다.
본 발명에서는 두 개의 게이트 및 전하 저장층을 사용하여 Pt/Co/AlOx 구조에서 Rashba 효과의 측면 변조(lateral modulation)는 면외 SOT(out-of-plane SOT)를 생성하여 수직 자화의 무자기장 스위칭을 전기적으로 제어할 수 있다.
도 10a는 Pt/Co/AlOx/TiO2 샘플에서 무자기장 SOT 스위칭을 위한 게이트 전압 유도 측면 대칭 파괴의 개략도이다.
도 10b는 두 개의 측면 게이트와 Pt/Co/AlOx/TiO2의 샘플 구조가 있는 홀 바 소자의 개략도이다.
도 10c는 ΔVG = 0 (VG, L = VG, R = 0V) 및 Bx = 20mT 에서 전류 유도 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 10d는 ΔVG> 0 (VG, L = + 8V, VG, R = 0V)에서 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 10e는 ΔVG <0 (VG, L = 0V, VG, R = +8V)에 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다. 8V는 2.5 MV/cm의 전기장에 해당한다. 여기에서 파란색 (또는 빨간색) 점 화살표는 위에서-아래로 (또는 아래에서-위로) 스위칭 방향을 나타낸다.
도 10a를 참조하면, 게이트 전압 차이 (ΔVG)는 y 방향을 따라 전기장 변조를 유도하여 추가적인 측면 대칭 파괴를 생성한다. x 방향을 따른 면내 전하 전류를 사용하여, 이 측면 대칭 파괴는 면외 스핀 궤도 필드(Spin Orbit Field) (빨간색 화살표)을 생성한다. 필드-라이크 유효 필드(Field-like effective field)는 BFLT z이고, 댐핑-라이크 유사 유효 필드(Dampin-like effective field)는 BDLT z이다.
이는 BFLT z에 의한 m × z 방향 및 BDLT z에 의한 m × (m × z) 방향으로 추가 SOT (z-SOT)를 생성한다. 여기서 m은 y-z 평면에 있다. 파란색 화살표는 z 방향을 따른 대칭 파괴에 의해 유도된 평면 스핀-궤도 필드 (BFLT y 및 BDLT y)를 나타낸다.
도 10a 및 도 10b를 참조하면, 이 샘플(10)은 도 1a에서 설명한 소자(100)에서 고정층(136)과 제1 전극(138)을 제거하였다. 또한, 상기 자유층(132)의 특성을 검출하기 위하여, 도전층(120)은 홀바(Hall Bar) 형태 (또는 십자 형태)로 제작되었다.
샘플(10)에서 두 개의 측면 게이트(344',344'')에 서로 다른 게이트 전압을 인가하면 y 방향을 따라 추가적인 측면 대칭 파괴(additional lateral symmetry-breaking)가 발생한다. x 방향을 따라 도전층(120)의 면내 전하 전류(또는 전류 밀도 Jx)가 있는 경우, 대칭 분석 (symmetry argument)은 y 방향을 따라 측면 대칭 파괴(lateral symmetry-breaking)가 m × z 및 m × (m × z) 방향으로 추가적인 SOT를 생성함을 보여준다. 여기서 m과 z는 각각 자화 및 두께 방향을 따른 단위 벡터이다. 이 면외 SOT 또는 z-SOT는 외부 자기장없이 자유층(132)의 수직 자화를 스위칭할 수 있으며, z-SOT가 스위칭 전류를 크게 줄일 수 있다.
본 발명에서, 우리는 z-SOT 및 관련 스위칭 극성이 가역 및 비휘발성 방식으로 게이트 전압에 의해 제어될 수 있음을 보여주며, 아래에 설명된 바와 같이 스핀 트로닉 로직-인-메모리 장치에서 프로그래밍 가능한 논리 연산을 제공한다.
또한 우리는 비대칭 게이트 전압(asymmetric gate voltages)에 의해 유도된 z-SOT의 미시적 원인을 제공한다. 위의 대칭 분석 (symmetry argument)은 y 방향을 따른 측면 대칭 파괴(lateral symmetry-breaking)의 원인에 관계없이 유효하다.
그러나 소자 성능의 추가 개선을 위해 전기장 유도 측면 대칭 파괴(electric-field-induced lateral symmetry breaking)의 미세한 기원을 식별하는 것이 매우 중요하다. 이를 위해 z-SOT의 게이트 산화물 재료 의존성을 분석하였다. 동일한 Pt/Co/AlOx 구조에서 z-SOT의 방향은 게이트 산화물을 TiO2에서 ZrO2로 변경함으로써 반전된다. 두 개의 게이트 산화물은 전위 장벽에 반대의 전기장 효과를 나타낸다. TiO2의 경우 양의 전압이 전위 장벽 높이를 감소시켜 내장된 전기장(built-in electric field)의 변경과 Co/옥사이드 인터페이스에서 관련된 Rashba 효과를 변화시킨다. ZrO2의 경우 양의 전압이 전위 장벽 높이를 증가시켜 내장된 전기장(built-in electric field)의 변경과 Co/옥사이드 인터페이스에서 관련된 Rashba 효과를 변화시킨다.
이것은, 게이트 산화물에 관계없이 전압 제어 자기 이방성 효과의 동일한 부호와 함께, z-SOT가 주로 Co/AlOx 인터페이스에서 Rashba 효과의 측면 변조로 인한 것임을 시사한다. 게이트 전압에 의한 Rashba 효과의 변조는 필드-라이크 SOT의 게이트 전압 의존성 측정에 의하여 입증된다.
[결정론적 스핀 궤도 토크 스위칭(deterministic spin-orbit torque switching )의 전기장 제어]
도 10b를 참조하면, 비대칭 게이트 전압에 의해 생성된 z-SOT를 입증하기 위해 Pt (5nm)/Co (1.4nm)/ AlOx (2nm) 홀 바 소자(10)를 제작하였다. 여기서 두 개의 측면 게이트는 TiO2 (40nm)의 게이트 산화물(342', 342'') 및 Ru (50nm)의 게이트 전극(344',344'')이 통합되어 있다.
도 10c 내지 10e를 참조하면, ΔVG의 극성에 따른 샘플의 SOT 유도 스위칭 측정이 표시된다. 여기서 ΔVG는 도전층(120)에 연결된 접지에 대해 좌측 (VG,L) 및 우측(VG,R) 게이트 전극(344',344'')에 인가되는 전압의 차이이다.
도 10c를 참조하면, 게이트 전압(예 : ΔVG = 0 (VG,L = VG,R = 0V))을 적용하지 않는 경우, 샘플(10)은 면내 자기장 (Bx)이 적용될 때만 발생하는 일반적인 SOT 스위칭 동작을 보여준다. 양의 면내 전류는 양의 Bx에서 업-다운 스위칭을 선호한다. 이 스위칭 극성은 도전층(120)인 Pt의 양의 스핀 홀 각도에 의한 스위칭 극성에 해당한다.
도 10d 내지 10e를 참조하면, 0이 아닌 ΔVG가 인가될 때, 샘플은 면내 자기장 (Bx)가 없는 경우에도 결정론적 SOT 스위칭을 보여준다. 또한 스위칭 극성은 ΔVG 부호에 의해 결정된다. 양의 면내 전류(Jx)는, ΔVG> 0 (VG,L = + 8V, VG,R = 0V)에 대해, 업-다운 스위칭을 선호한다. 양의 면내 전류(Jx)는, ΔVG <0 (VG, L = 0V, VG, R = + 8V)에 대해, 다운-업 스위칭을 선호한다. 이 무자기장 결정론적 SOT 스위칭은 측면 대칭을 깨는 ΔVG로 인한 z-SOT를 입증한다.
주사 투과 전자 현미경(Scanning transmission electron microscopy) 및 전자 에너지 손실 분광법(electron-energy loss spectroscopy)의 측정 결과는, ΔVG는 극성에 따라 산화물에서 산소 이온 재분배를 유도하는 것을 나타낸다.
양의 게이트 전압 (ΔVG>0)이 인가된 경우, 일측의 산소 이온 농도가 다른 측의 산소 이온 농도보다 크다. 이것은 전압에 의한 측면 비대칭의 원인일 수 있다. 우리는 소자가 결정론적 SOT 스위칭 극성이 전기적으로 제어될 수 있다는 독특한 이점이 있음을 강조한다.
이러한 전기적 제어 능력은 낮은 결정 대칭의 재료(a material of low crystal symmetry)를 사용하거나 구조적 비대칭(structural asymmetry)을 도입함으로써 역 대칭 파괴(inversion symmetry breaking)를 통해 z-SOT를 입 한 이전에 보고된 것들로는 달성할 수 없다.
또한 이 전기적 제어 기능은 스핀트로닉 로직인 메모리 장치에서 프로그래밍 가능한 논리 작업을 제공할 수 있다. 제1 입력은 면내 전류의 방향이고, 제2 입력은 제1 게이트 전극 및 제2 게이트 전극에 인가되는 전압이고, 출력은 자유층의 자화 상태일 수 있다.
도 11a는 Pt/Co/AlOx/TiO2 샘플에서 고조파 스핀-궤도 토크 측정을 위한 측정 구조의 개략도이다. 외부 자기장 Bext 하에서 평면 (방위각 φ)에서 샘플을 회전하면서 교류 전류에 대한 2차 고조파 홀 저항 (Rxy 2ω)이 측정된다.
도 11b는 4 개의 다른 VG 조합 및 Bext = 3T를 갖는 TiO2 샘플에 φ에 대한 2차 고조파 홀 저항 (Rxy 2ω) 곡선이다.
도 11c는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 cosφ 성분을 나타낸다.
도 11d는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 (2cos3φ-cosφ) 성분을 나타낸다.
도 11e는 2차 고조파 홀 저항 (Rxy 2ω)의 추출된 cos2φ 성분을 나타낸다.
도 11f는 1/Beff (또는 1/Bext)의 함수로 플로팅된 cosφ 성분을 나타낸다.
도 11g는 1/Beff (또는 1/Bext)의 함수로 플로팅된 (2cos3φ-cosφ) 성분을 나타낸다.
도 11h는 1/Beff (또는 1/Bext)의 함수로 플로팅된 cos2φ 성분을 나타낸다.
도 11a 내지 도 11h를 참조하면, 다음으로 1 차 및 2 차 고조파 홀 저항 (Rxy 1ω, Rxy 2ω)이 포함된 면내 고조파 측정을 수행하여 Pt/Co/AlOx/TiO2 구조 (TiO2 샘플)에서 z-SOT를 체계적으로 테스트한다. 1 차 및 2 차 고조파 홀 저항 (Rxy 1ω, Rxy 2ω)은 교류로 측정된다. 고정된 면내 자기장 Bext 아래에서, 샘플 (방위각 φ)을 회전시키면서 교류 전류(Iac)로 측정된다. Rxy 2ω는 다음과 같이 주어진다.
[수학식 1]
Figure 112020118508997-pat00001
여기서 RAHE 및 RPHE는 각각 비정상적인 홀 및 평면형 홀 저항이다. BDLT y 는 기존의 y- 스핀 축적 (y-SOT)에서 비롯된 댐핑-라이크 유효 필드이고, BFLT y는 기존의 y-스핀 축적 (y-SOT)에서 비롯된 필드-라이크 유효 필드이다.
BDLT z 는 z-SOT에 의해 추가로 생성된 댐핑-라이크 유효 필드이다. BFLT z 는 z-SOT에 의해 추가로 생성된 필드-라이크 유효 필드이다. BOe는 Oersted 필드입니다. Beff는 유효 자기장으로, Beff = Bext + Bdem - Bani로 정의된다. 여기서 Bdem과 Bani는 각각 FM의 감자 필드(demagnetization field)와 이방성 필드(anisotropy field)입니다. R∇T 2ω는 비정상적인 Nernst 기여이다. 특히, BDLT z는 cos2φ 종속성을 가지고 있어 샘플에서 z-SOT가 생성된 경우 이를 명확하게 구분할 수 있다. BFLT z는 고조파 홀 신호에서 식별하기 어려운 각도 독립적 오프셋(angle-independent offset)을 생성한다.
우리는 네 가지 게이트 전압 조건으로 샘플을 검사한다 : VG (+,+) (VG,L = VG,R = + 8V), VG (-,-) (VG,L = VG,R = -8V), VG (+,-) (VG,L = + 8V 및 VG,R =- 8V) 및 VG (-,+) (VG,L = -8V 및 VG,R = + 8V). VG (+,+) 및 VG (-,-) 에 대해 ΔVG = 0이다. VG (+,-) 에 대해 ΔVG> 0 이다. VG (-,+)에 대해 ΔVG <0 이다.
도 11b를 참조하면, 이러한 전압 조건에 대해 Bext = 3 T에서 측정된 Rxy 2ω의 대표적인 측정 데이터를 보여준다. 여기서, 우리는 cosφ, (2cos3φ- cosφ) 및 cos2φ 구성 요소를 분리하였다.
도 11e를 참조하면, cos2φ 성분이 비대칭 게이트 전압( 즉, VG (+,-) 및 VG (-,+) ) 하에서 샘플에만 나타나는 것을 보여준다.
우리는 다른 Bext를 사용하여 측정을 반복하고, 각 성분을 Beff (또는 Bext)의 함수로 도 11f-h에서 플로팅한다.
도 11f 내지 도 11h를 참조하면, 그래프의 기울기에서 BDLT y, BFLT y 및 BDLT z의 비대칭 게이트 전압 (= ΔVG) 의존성을 평가한다. 두 가지 흥미로운 관찰은 주목할 가치가 있다.
첫째, 양의 전압이 두 개의 게이트에 인가될 때, y-SOT로 인한 BDLT y 및 BFLT y는 향상된다. 음의 전압이 두 개의 게이트에 인가될 때, y-SOT로 인한 BDLT y 및 BFLT y는 감소된다. BDLT y 및 BFLT y 는 VG (-,-)에 비하여 VG (+,+)에 대하여 더 크다. BDLT y 및 BFLT y 는 VG (+,-) 또는 VG (-,+)의 비대칭 전압 인가에 대해서는 크게 다르지 않다. 이 결과는 y-SOT가 대칭 게이트 전압 [VG (+,+) 및 VG (-,-)]에 의해 정량적으로 변조될 수 있음을 보여준다.
둘째, z-SOT로 인한 상당한 BDLT z는 비대칭 전압 (VG (+,-), VG (-,+), 0이 아닌 ΔVG)을 인가할 때 발생한다. BDLT z의 크기는, ΔVG> 0에 대해 1x107 A / cm2의 전류 밀도에 대해, + 0.38 ± 0.02mT이다. BDLT z의 크기는 BDLT y의 약 10 %이다.
우리는 다양한 ΔVG를 사용하여 샘플의 히스테리시스 루프 시프트 실험을 수행하여 z-SOT를 추가로 확인하며, 그 결과는 SOT 스위칭 및 면내 고조파 측정의 결과와 일치한다.
고유 댐핑을 극복해야 하는 임계 전류를 나타내지 않고 면내 전류가 증가함에 따라 히스테리시스 루프 시프트의 양은 점진적으로 증가한다. 이것은 고조파로 명확하게 식별할 수 없는 BFLT z의 존재를 나타낸다.
ΔVG 유도 z-SOT(ΔVG -induced z-SOT)가 일반적인 것인지 확인하기 위해 Pt/Co/AlOx/ZrO2 구조 (ZrO2 샘플)의 다른 샘플을 조사한다. 이 샘플에서는 게이트 산화물이 ZrO2로 대체되고 나머지 구조는 동일하게 유지된다.
도 12a는 ΔVG = 0 및 Bx = 20mT 에서 Pt/Co/AlOx/ZrO2 샘플의 전류 유도 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 12b는 ΔVG> 0 에서 Pt/Co/AlOx/ZrO2 샘플의 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다.
도 12c는 ΔVG <0 에서 Pt/Co/AlOx/ZrO2 샘플의 무자기장 SOT 스위칭을 위한 전류밀도(Jx)-홀저항(Rxy)을 나타낸다. 여기에서 파란색 (또는 빨간색) 점 화살표는 위에서-아래로 (또는 아래에서-위로) 스위칭 방향을 나타낸다.
도 12a 내지 도 12c를 참조하면, Pt(5nm)/Co(1.4nm)/AlOx(2nm)/ZrO2(40nm) 샘플(ZrO2 샘플)의 SOT 스위칭 결과를 보여준다. 게이트 전압이 없으면 (ΔVG = 0), 양의 면내 전류와 양의 Bx에 대해 업-다운 스위칭이 발생한다.
스위칭 극성은 TiO2 샘플의 극성과 동일합니다. 비대칭 전압 (ΔVG ≠ 0)을 인가할 때, ZrO2 샘플은 TiO2 샘플과 유사한 결정론적 스위칭을 보여 주며, 이는 ΔVG 로 인한 z-SOT의 생성을 명확하게 보여준다.
그러나 ZrO2 샘플의 스위칭 극성은 TiO2 샘플의 극성과 반대이다. 양의 면내 전류는 ΔVG > 0 에 대해 다운-업 스위칭에 유리하다. 음의 면내 전류는 ΔVG < 0 에 대해 다운-업 스위칭에 유리하다. 이는 ZrO2 샘플에서 생성된 z-SOT의 방향이 TiO2 샘플의 방향과 반대임을 나타낸다. 이는 면내 고조파 홀 및 히스테리시스 루프 시프트 실험을 사용하여 ZrO2 샘플의 z-SOT의 추가 측정에 의해 입증된다. 게이트 산화물에 따라 반대 극성의 가능한 이유는 나중에 논의될 것이다.
[강자성체/산화물 계면에서 Rashba 효과의 조절]
우리는 전기장 유도 z-SOT의 물리적 기원에 대해 논의한다. 첫 번째 가능한 원인은 전압 제어 자기 이방성 (voltage-controlled magnetic anisotropy; VCMA) 효과를 통한 PMA의 측면 변조이다. 비대칭 게이트 전압은 Y 방향을 따라 ΔVG의 부호에 따라 달라지는 PMA의 기울기를 발생시켜 무자기장 스위칭(field-free switching)을 제공한다. 이 가능성을 테스트하기 위해 VG (+,+), VG (-,-), VG (+,-) 및 VG (-,+)의 네 가지 게이트 전압 조건으로 TiO2 및 ZrO2 샘플의 VCMA 효과를 측정한다.
게이트 전압이 VG (-,-)인 샘플에서 PMA는 증가한다. 게이트 전압이 VG (+,+)인 샘플에서 PMA는 감소한다. 게이트 전압이 VG (+,-) 및 VG (-,+) 조건에서 PMA에서 특별한 변동은 발견되지 않는다.
특히, VCMA 효과의 극성은 TiO2 및 ZrO2 샘플 모두에서 동일하므로, y 방향을 따른 ΔVG 유도 PMA 구배 (gradient)가 z-SOT의 반대 기호를 설명할 수 없다. 결과적으로 VCMA 효과는 z-SOT의 원인으로 제외된다.
또 다른 가능성은 비대칭 게이트 전압에 의해 유도될 수 있는 Co/oxide 계면에서 Rashba 효과의 측면 변화(lateral variation)이다. Rashba 효과의 크기는 Co/oxide 경계면의 밴드 구조에서 발생하는 내장 전기장(built-in electric field)에 비례하며, 게이트 전압에 의존하는 Co(10nm)/AlOx (2nm)/게이트 산화물 (5nm)/Ru (20nm) 터널 접합에서 전위 장벽 높이를 측정하여 추정한다.
도 13a는 전위 장벽 및 필드-라이크 토크의 전압 유발 변동을 확인하기 위한 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / TiO2 (5nm) or ZrO2(5nm) / Ru (20nm))의 개략도이다.
도 13b는 TiO2 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / TiO2 (5nm) / Ru (20nm))에서 사전 바이어스 게이트 전압 VG에 따른 전압-전류 특성이다.
도 13c는 ZrO2 샘플(Ta (10nm) / Co (10nm) / AlOx (2nm) / ZrO2 (5nm) / Ru (20nm))에서 사전 바이어스 게이트 전압 VG에 따른 전압-전류이다.
도 13a 내지 도 13c를 참조하면, 전자가 터널을 통과할 수 있을 정도로 얇은 5nm 게이트 산화물을 사용합니다. 도 13b 및 도 13c는 터널 접합의 I-V 특성을 보여주며, 게이트 전압 (VG)에 의한 전위 장벽의 변화가 게이트 산화물에 의존한다는 것을 보여준다. TiO2와의 터널 접합에 대해, 양의 VG를 적용한 후, 터널링 전류가 증가한다. TiO2와의 터널 접합에 대해, 음의 VG를 적용한 후, 터널링 전류가 감소한다.
한편, ZrO2와의 터널 접합은 역전계 효과(reverse electric field effect)를 보여줍니다. 양의 VG는 터널 전류를 감소시키고 전위 장벽을 증가시킨다.
반대의 전계 효과는 산화물의 다른 전달 메커니즘 때문일 수 있다. 산소 이온 이동은 TiO2의 지배적인 메커니즘일 수 있다. 그리고, 전하 트랩은 ZrO2의 지배적인 메커니즘일 수 있다.
그러나 전기장 효과의 게이트 산화물 의존성을 명확히 하기 위해서는 추가 조사가 필요하다. 그럼에도 불구하고 위의 결과는 z-SOT가 내장 전기장의 측면 변조와 Co/oxide 인터페이스에서 관련된 Rashba 효과의 결과라는 가설을 뒷받침한다. 비대칭 게이트 전압 (ΔVG)은 y 방향을 따라 전위 장벽의 변화를 유도하여 z-SOT를 생성한다. 이 결과는 TiO2와 ZrO2 샘플 사이의 z-SOT의 다른 극성을 설명한다.
도 14a는 TiO2 샘플(Pt (0.5nm) / Co (2nm) / AlOx (2nm) / TiO2 (40nm) )에서 사전 바이어스 게이트 전압 VG에 따른 Rxy 2ω-1/Bext 특성이다.
도 14b는 ZrO2 샘플(Pt (0.5nm) / Co (2nm) / AlOx (2nm) / ZrO2 (40nm) )에서 사전 바이어스 게이트 전압 VG에 따른 Rxy 2ω-1/Bext 특성이다.
Pt (0.5nm) / Co (2nm) / AlOx (2nm) / 게이트 산화물 (40nm) 샘플의 면내 고조파 홀 측정은 상기 시나리오를 뒷받침한다. 여기서 강자성층 Co는 단일 게이트에 완전히 덮힌다.
도 14a 및 도 14b를 참조하면, VG에 의존하는 1/Bext 함수로서 Rxy 2ω의 (2cos3 φ-cosφ) 성분을 보여 준다. 이는 VG에 따른 BFLT y의 변화가 게이트 산화물에 의존한다는 것을 보여준다. TiO2 게이트 산화물을 가지는 샘플의 경우, BFLT y는 양의 VG만큼 증가한다. ZrO2 게이트 산화물을 가지는 샘플의 경우, BFLT y는 양의 VG만큼 감소한다.
스핀 홀 효과(SHE)는 0.5 nm Pt에서 무시할 수 있기 때문에, BFLT y의 변화는 전기장 제어 Rashba 효과에 기인할 수 있다. TiO2와 ZrO2 샘플 사이의 BFLT y의 반대 전기장 효과는 전기장 제어 전위 장벽 높이(electric-field controlled potential barrier height)의 추세와 일치하며, Rashba 효과의 측면 변화가 전기장 유도 z-SOT의 핵심 요소임을 뒷받침한다.
도 15a는 본 발명의 또 다른 실시예에 따른 자기 소자의 동작 방법을 설명하는 회로도이다.
도 15b는 도 15a의 회로의 타이밍도이다.
도 15a 및 도 15b를 참조하면, 자기 소자(100)는, 제1 방향(x축 방향)과 제2 방향(y축 방향)에 의하여 정의되는 배치 평면(xy 평면)에서 상기 제1 방향(x축 방향)으로 연장되고 스핀홀 효과를 제공하는 도전층(120); 상기 도전층(120) 상에 배치된 자유층(132); 상기 자유층(132) 상의 일부에 배치된 고정층(136); 상기 자유층(132)과 상기 고정층(136) 사이에 배치된 터널 장벽층(134); 상기 고정층(136) 상에 배치된 제1 전극(138); 상기 고정층(134)과 중첩되지 않도록 상기 자유층(132) 상에 배치된 제1 전하 저장층(142); 및 상기 제1 전하 저장층(142) 상에 배치된 제1 게이트 전극(144)을 포함한다. 상기 제1 전극(138)과 상기 제1 게이트 전극(144)은 상기 제2 방향(y축 방향)으로 배열된다.
상기 도전층(120)은 제1 방향(x축)으로 연장되고, 상기 도전층(120)의 일단은 y축 방향으로 연장되는 소스 라인(SL)에 연결될 수 있다. 상기 소스 라인은 접지될 수 있다. 상기 도전층의 타단은 제1 트랜지스터(TR1)의 소오스에 연결된다. 상기 제1 트렌지스터(TR1)의 드레인은 제2 방향으로 연장되는 비트라인(BL)에 연결된다. 상기 제1 트렌지스터(TR1)의 게이트는 제1 방향으로 연장되는 쓰기 워드 라인(WWL)에 연결된다.
상기 제1 게이트 전극(144)은 제2 트렌지스터(TR2)의 소오스에 연결되고, 상기 제2 트렌지스터(TR2)의 드레인은 상기 비트 라인에 연결된다. 상기 제2 트렌지스터(TR2)의 게이트는 제1 방향으로 연장되는 프로그램 워드 라인(PWL)에 연결된다.
상기 제1 전극(138)은 제3 트렌지스터(TR3)의 소오스에 연결되고, 상기 제3 트렌지스터(TR3)의 드레인은 상기 비트라인(BL)에 연결된다. 상기 제3 트렌지스터(TR3)의 게이트는 제 1 방향으로 연장되는 독출 워드 라인(RWL)에 연결된다.
프로그래밍 단계에서, PWL에 전압을 인가하여 제2 트렌지스터(TR2)를 턴온시키고, 비트라인(BL)의 프로그램 전압을 상기 제1 게이트 전극(144)에 인가한다. 따라서, 전하 저장층(142)에 전하가 축적되거나 이동된다.
이어서, 스위칭 단계에서, WWL에 전압을 인가하여 제1 트렌지스터(TR1)를 턴온시키고, 도전층(120)에 비트라인(BL)을 통하여 면내 전류를 인가한다. 이에 따라, 면내 전류와 전하 저장층(142)은 자유층(132)을 스위칭한다.
이어서, 독출 단계에서, RWL에 전압을 인가하여 제3 트렌지스터(TR3)를 턴온시키고, 비트라인(BL)의 독출 전압에 의하여 자기터널 접합(101) 및 비트라인(BL)을 따라 흐르는 전류를 검출한다.
이어서, 소거 단계에서, PWL에 전압을 인가하여 제2 트렌지스터(TR2)를 턴온시키고, 비트라인(BL)의 소거 전압을 상기 제1 게이트 전극(144)에 인가한다. 따라서, 전하 저장층(142)에 축적된 전하가 소멸되거나, 전하 저장층에 이동된 전하가 다른 계면으로 이동된다.
본 발명의 변형된 실시예에 따르면, 위의 실시예에서, 제1 내지 제3 트렌지스터(TR1,TR2, TR3)의 드레인은 하나의 비트라인(BL)에 모두 연결되었으나, 별도의 비트라인(BL1, BL2, BL3)에 각각 연결될 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시할 수 있는 다양한 형태의 실시예들을 모두 포함한다.
100: 자기 소자
120: 도전층
132: 자유층
134: 터널 장벽층
136: 고정층
142: 전하 저장층
144: 제1 게이트 전극

Claims (16)

  1. 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층;
    상기 도전층 상에 배치된 자유층;
    상기 자유층 상의 일부에 배치된 고정층;
    상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층;
    상기 고정층 상에 배치된 제1 전극;
    상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 및
    상기 제1 전하 저장층 상에 배치된 제1 게이트 전극을 포함하고
    상기 제1 전극과 상기 제1 게이트 전극은 상기 제2 방향으로 배열된 것을 특징으로 하는 자기 소자.
  2. 제1 항에 있어서,
    상기 제1 전하 저장층은 산화막이고,
    상기 제1 전하 저장층의 산소 이온은 상기 제1 게이트 전극의 인가 전압에 의하여 라쉬바 효과의 측면 변조(lateral modulation) 또는 면외 스핀-궤도 토크를 발생하는 것을 특징으로 하는 자기 소자.
  3. 제1 항에 있어서,
    상기 제1 전하 저장층은 고정 전하를 포함하고,
    상기 제1 게이트 전극의 인가 전압은 상기 제1 전하 저장층의 고정 전하를 이동시키는 것을 특징으로 하는 자기 소자.
  4. 제1 항에 있어서,
    상기 제1 전하 저장층은 트랩 전하를 포함하고,
    전하는 상기 제1 게이트 전극의 인가 전압에 의하여 상기 제1 전하 저장층에 트랩되는 것을 특징으로 하는 자기 소자.
  5. 제1 항에 있어서,
    상기 제1 전하 저장층과 상기 자유층 사이에 배치된 보조 터널 장벽층을 더 포함하는 것을 특징으로 하는 자기 소자.
  6. 제1 항에 있어서,
    상기 터널 장벽층은 상기 제1 전하 저장층과 중첩되도록 연장되는 것을 특징으로 하는 자기 소자.
  7. 제1 항에 있어서,
    상기 제1 전하 저장층은 차례로 적층된 터널 절연층, 부유 도전층, 및 블록킹 절연층을 포함하는 것을 특징으로 하는 자기 소자.
  8. 제1 항에 있어서,
    상기 제1 전하 저장층은 차례로 적층된 터널 절연층, 전하 트랩층, 및 블록킹 절연층을 포함하는 것을 특징으로 하는 자기 소자.
  9. 제1 항에 있어서,
    상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및
    상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고
    상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열된 것을 특징으로 하는 자기 소자.
  10. 제9 항에 있어서,
    상기 제1 전하 저장층 및 제2 전하 저장층은 차례로 적층된 터널 절연층, 전하 트랩층, 및 블로킹 절연층을 포함하는 것을 특징으로 하는 자기 소자.
  11. 제9 항에 있어서,
    상기 제1 전하 저장층 및 제2 전하 저장층은 고정 전하를 포함하는 것을 특징으로 하는 자기 소자.
  12. 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 및 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극을 포함하고, 상기 제1 전극과 상기 제1 게이트 전극은 상기 제2 방향으로 배열된 자기 소자의 동작 방법에 있어서,
    상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계;
    상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및
    상기 제1 전극에 읽기 전압을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계를 포함하는 것을 특징으로 하는 자기 소자의 동작 방법.
  13. 제 12항에 있어서,
    상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 극성 프로그램 상태를 제거하는 단계;
    상기 제1 전하 저장층이 소거 상태인 경우, 상기 제1 게이트 전극에 제2 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계;
    상기 도전층에 면내 전류(I_inplane)를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및
    상기 제2 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제2 극성 프로그램 상태를 제거하는 단계; 중에서 적어도 하나를 더 포함하는 것을 특징으로 하는 자기 소자의 동작 방법.
  14. 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극; 상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및 상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열된 자기 소자의 동작 방법에 있어서,
    상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계;
    상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및
    상기 제1 전극에 읽기 전압을 인가하여 자유층/터널 장벽층/고정층에 의한 자기 터널 접합의 터널 저항을 독출하는 단계를 포함하는 것을 특징으로 하는 자기 소자의 동작 방법.
  15. 제 14항에 있어서,
    상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 극성 프로그램 상태를 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기 소자의 동작 방법.
  16. 제1 방향과 제2 방향에 의하여 정의되는 배치 평면에서 상기 제1 방향으로 연장되고 스핀홀 효과를 제공하는 도전층; 상기 도전층 상에 배치된 자유층; 상기 자유층 상의 일부에 배치된 고정층; 상기 자유층과 상기 고정층 사이에 배치된 터널 장벽층; 상기 고정층 상에 배치된 제1 전극; 상기 고정층과 중첩되지 않도록 상기 자유층 상에 배치된 제1 전하 저장층; 상기 제1 전하 저장층 상에 배치된 제1 게이트 전극; 상기 고정층 및 상기 제1 전하 저장층과 중첩되지 않도록 상기 자유층 상에 배치된 제2 전하 저장층; 및 상기 제2 전하 저장층 상에 배치된 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제1 전극, 및 상기 제2 게이트 전극은 상기 제2 방향으로 순차적으로 배열된 자기 소자의 동작 방법에 있어서,
    상기 제1 게이트 전극에 제1 프로그램 게이트 전압을 인가하여 상기 제1 전하 저장층에 전하를 축적 또는 이동시키어 제1 극성으로 프로그램하는 단계;
    상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계;
    상기 제1 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제1 게이트 전극에 인가하여 상기 제1 전하 저장층에 형성된 제1 프로그램 상태를 제거하는 단계;
    상기 제2 게이트 전극에 제1 보조 프로그램 게이트 전압을 인가하여 상기 제2 전하 저장층에 전하를 축적 또는 이동시키어 제2 극성으로 프로그램하는 단계;
    상기 도전층에 면내 전류를 인가하여 상기 자유층의 자화 방향을 스위칭하는 단계; 및
    상기 제1 보조 프로그램 게이트 전압에 반대 부호를 가진 소거 게이트 전압을 상기 제2 게이트 전극에 인가하여 상기 제2 전하 저장층에 형성된 제2 극성 프로그램 상태를 제거하는 단계를 포함하는 것을 특징으로 하는 자기 소자의 동작 방법.
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