JP4811627B2 - 磁気抵抗メモリデバイス及びアセンブリ、及び情報の記憶及び再生方法 - Google Patents

Description

本発明は、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス等の磁気抵抗メモリデバイスに関し、また、情報の記憶及び再生方法に関する。

多くの形式のデジタルメモリが、データの記憶及び再生のために、コンピュータシステム用コンポーネント、デジタル処理装置及びその他の応用例の中に用いられている。ＭＲＡＭは、デジタルビット情報が、メモリセル内で磁性物質の二つの択一的磁化状態からなるデジタルメモリである。磁性物質は薄い強磁性体フィルムからなる。デバイスの磁化状態を決めるための電磁誘導センシングによって、メモリデバイスへ情報を記憶し又再生することができる。または、メモリデバイスの磁化状態の検知を磁気抵抗センシングによって行うこともできる。用語“磁気抵抗デバイス”は、アクセスデバイスではないデバイス自体に特徴があるものであり、したがって、磁気抵抗デバイスは、例えば、電磁誘導センシング法又は磁気抵抗センシング法の何れかの方法によってアクセスできる。

例えばＭＲＡＭ等の磁気デジタルメモリは、そのようなメモリが現在広く用いられているダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）と比べて非常に潜在的優位性があると見られていることから、現在、かなりの研究が行われている。例えば、ＤＲＡＭでの問題は、それがキャパシタ内での電荷の蓄積に依存することにある。そのようなキャパシタは電荷の漏れがあり、およそ６４−１２８ミリ秒間隔でリフレッシュされなければならない。ＤＲＡＭデバイスの常時リフレッシュは、そのデバイスへ電力を供給するために用いられるバッテリーからエネルギを消耗するものであり、そして、デバイスへの電力供給が断たれた時に、ＤＲＡＭデバイス内に蓄積されている情報が消えるため、データ消滅という問題に行き着く。

ＳＲＡＭデバイスは、それが常時リフレッシュされることを要求しない点において、ＤＲＡＭデバイスに関連した問題の幾つかを避けることができる。さらに、ＳＲＡＭデバイスはＤＲＡＭデバイスよりも典型的にはより高速である。しかしながら、ＳＲＡＭデバイスはＤＲＡＭデバイスに比較して設置占有面積が広い。メモリデバイスの密度を増加させるための努力が行われているので、半導体の占有面積のことはますます重要なこととなっている。したがって、ＳＲＡＭ技術は、メモリアレイ内に標準メモリデバイスとして組み込むことが困難である。

ＭＲＡＭデバイスは、ＤＲＡＭデバイスとＳＲＡＭデバイスに関連した問題を緩和する潜在可能性を有している。特に、ＭＲＡＭは定常的なリフレッシュを必要としないが、それにも拘わらずデータは安定な磁化状態として蓄積される。さらに、ＭＲＡＭデバイス内に蓄積されたデータは、たとえもしデバイスへの電力供給が断たれても、デバイス内に残る。さらに、ＭＲＡＭデバイスは、ＤＲＡＭデバイスに関連した半導体設置占有面積よりも少ないか又は同等の面積で形成することができる。したがって、ＳＲＡＭデバイスよりも更に経済的に大型メモリアレイに組み込むことができる。

ＭＲＡＭデバイスはデジタルメモリ装置として用いられる潜在的可能性を有しているが、現在のところまだそう広くは用いられていない。ＭＲＡＭ技術に関連した幾つかの解決されるべき問題がまだ残っている（この点については後述する）。したがって、改良されたＭＲＡＭデバイスの開発が望まれていた。

一つの特徴として、本発明は、磁気抵抗メモリデバイスを含む。そのデバイスは、第１磁性層、第２磁性層、及び第１磁性層と第２磁性層との間の非磁性層を有したスタックからなるメモリビットを含む。第１導電性ラインがスタックに近接して設けられ、これはメモリビットから情報を読み出すように構成される。第２導電性ラインは、第１導電性ラインがスタックから離れている距離以上にスタックから離れて設けられ、これはメモリビットへの情報の書き込みに用いられるように構成される。

一つの特徴として、本発明は、磁気抵抗メモリデバイスを含む。該アセンブリは、個々の磁気抵抗メモリデバイスのアレイを有する。磁気抵抗メモリデバイスはメモリビットを含む。個々のメモリビットは、非磁性層によって分離された一組の磁性層のスタックからなる。第１導電性ラインはスタックに近接して設けられ、これは、メモリビットから情報を読み出すように構成される。第２導電性ラインは、第１導電性ラインがスタックから離れている距離以上にスタックから離れて設けられ、これはメモリビットへの情報の書き込みに用いられるように構成される。第１導電性ラインは、アレイの個々の磁気抵抗メモリデバイスの内の幾つかの第１セットを横切って延在し、そして共通の第２導電性ラインもまた、アレイの個々の磁気抵抗メモリデバイスの内の第１セットを横切って延在する。第１トランジスタが電気的に第１導電性ラインに接続され、従って、それは第１セットの各磁気抵抗メモリデバイスに電気的に接続されることになる。さらに、第２トランジスタが第２導電性ラインに電気的に接続され、従って、それはアレイの第１セットの各磁気抵抗メモリデバイスに電気的に接続されることになる。

一つの特徴として、本発明は、情報の記憶及び再生方法に関する。磁気抵抗メモリデバイスが提供される。該デバイスは、非磁性層によって分離される一組の磁性層を有したメモリスタックからなる。第１導電性ラインがスタックの近傍に設けられ、これはメモリビットから情報を読み出すために用いられ、また、第２導電性ラインが、第１導電性ラインがスタックから離れている距離以上にスタックから離れて設けられ、これはメモリビットに情報を書き込むために利用される。第１導電性ラインは、メモリビットから情報を読み出す間、約５００ｎＡから約１μＡの最大アンペア数で作動され、第２導電性ラインは、メモリビットへの情報の書き込みの間、約１ｍＡから約１０ｍＡの最大アンペア数で作動される。

以下、添付図面を参照しながら、本願発明を説明する。

一つの特徴として、本発明は、図１に構造体１０として示される新規なＭＲＡＭデバイスに関する。構造体１０は基板１２を含む。基板１２は、例えば、その上に各種回路要素（図示せず）を有した単結晶シリコンからなる。請求の範囲の理解を助けるために、用語“半導電性基板”と“半導体基板”を定義する。これらは、限定的に述べるわけではないが、半導電性ウェーハ（単体、又はその上に他の材料を含む組合体の何れでも良い）、及び半導電性材料層（単体、又は他の材料を含む組合体の何れでも良い）等のバルク半導電性材料を含む半導電性材料からなる如何なる構造体をも意味する。用語“基板”は、限定的なものではないが、上で説明した半導電性基板を含む如何なる支持構造体をも意味する。

第１の電気的導電性ライン１４は基板１２によって支持され、電気的絶縁層１６がライン１４の上に設けられ、そして第２の電気的導電性ライン１８が電気的絶縁層１６上に設けられる。導電性ライン１４及び１８は、例えば金属、合金、導電性ドープト半導電性材料を含む多数の導電性材料の中の何れの材料からなっても良い。絶縁層１６は、例えば、二酸化シリコン、窒化シリコン、及び／又は所謂低ｋ材料を含む多数の電気的絶縁材料からなる。

メモリビット２０は導電性ライン１８上に設けられ、第１磁性層２２、第２磁性層２４及び磁性層２２と２４の間の非磁性層２６を含むスタックからなる。メモリビット２０の磁性層２２及び２４は、典型的には、ニッケル、鉄、コバルト、イリジウム、マンガン、プラチナ及びルテニウムの内の一つ又はそれ以上からなる。非磁性材料２６は、ＭＲＡＭを巨大磁気抵抗（ＧＭＲ）デバイスとする適用例では電気的導電性材料（例えば、銅）、又はＭＲＡＭデバイスをトンネル磁気抵抗（ＴＭＲ）デバイスとする適用例では電気的絶縁材料（例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）又は二酸化シリコン等）の何れかから成る。図示の実施例では、磁性層２４は、導電性ライン１８に物理的に接触している。

第３の導電性ライン２８がメモリビット上に設けられており、これは、第１及び第２導電性ライン１４及び１８に対して直角方向に延在している。したがって、第３導電性ライ
ン２８は、構造体１０の図示された方向において、紙面に向かって入る及び紙面から出るように延在している。導電性ライン２８は、例えば、金属及び合金を含む多数の導電性材料の中の何れかからなる。導電性ライン２８は、図示の実施例では、磁性層２２に物理的に接触している。

電気的絶縁材料３０が、導電性ライン２８及びメモリビット２０の側壁に沿って、及び第２導電性ライン１８の上に設けられる。絶縁材料３０は、例えば、二酸化シリコン、窒化シリコン及びボロフォスフォシリケイトグラス（ＢＰＳＧ）を含む多くの電気絶縁材料の内の何れかで構わない。

磁性層２２及び２４はそれぞれその中に磁気モーメントを有し、図１では、磁性層２２内の磁気モーメントは矢印３２で、磁性層２４内の磁気モーメントは矢印３４で示されている。情報は、層２４内の磁気モーメントに対する層２２内の磁気モーメントの相対的方向としてメモリビット２０内に記憶される。図示の構造体では、磁気モーメントは、互いに反対方向且つ平行である。層２２及び２４内の磁気モーメントのもう一つの安定方向は、磁気モーメントが互いに同一方向且つ平行である方向である。情報はメモリビット２０内に次のように記憶される。すなわち、二つの磁気モーメントが反対方向且つ平行のときは、二値メモリデバイスにおいて“０”及び“１”のうちの何れか一方に相当するものとして、また二つの磁気モーメントが同一方向且つ平行のときは、“０”及び“１”のうちの他方に相当するものとして記憶される。

典型的には、磁性層２２及び２４の一方は、その磁場配向が固定されているので、その方向は、メモリビットへの情報の記憶及びメモリビットからの情報の再生の間は、変化しない。もう一方の磁性層は、少なくともメモリビットへの情報の書き込みの間は、その磁性方向が変化される磁性方向を有している。したがって、例示的メモリビットは、磁性層２２内に、図示されたような固定された磁場配向を有することができ、一方、メモリビット内に情報が記憶される際に、磁性層２４内の磁場配向が同一方向且つ平行から反対方向且つ平行の状態に変化される。

導電性ライン１４，１８及び２８は、メモリビット２０に対して、情報の読み出し及び書き込みを行うために用いられる。より具体的には、導電性ライン１４はメモリビット２０への情報の書き込みに用いられ、導電性ライン１８はメモリビット２０からの情報の読み出しに用いられ、導電性ライン２８は、好ましい実施例では、読み出し及び書き込みの両方の動作に用いられる共通ラインである。本発明の実施例の一つの特徴は、メモリビットに対する読み出し動作に用いられる導電性ライン（図１のライン１８）が、メモリビットの記憶状態（即ち、層２２及び２４内の相対的磁場配向）の検知を可能とするために、メモリビットとオーミック電気接触となっていなければならないことである。

本発明の実施例でのもう一つの特徴は、メモリビット２０への書き込みに用いられる導電性ラインが、好ましくは、ビットとオーミック電気接触状態でないということである。具体的には、書き込み動作に用いられる導電性ライン（図示構造体のライン１４）は、この書き込みライン１４からの磁界がビットのメモリ状態をスイッチするために（具体的には、層２２及び２４の一方の磁場配向をスイッチするために）、ビットに十分オーバーラップするようにビット２０に対して十分接近して設けられるが、その書き込みライン１４はビットとオーミック電気接触状態となるにはビットから遠すぎるように設けられる。

図示の構成では、導電性ライン１４は、メモリビット２０から、導電性ライン１８と絶縁材料１６の合計された厚さだけ離され設けられている。特定の実施例では、層１８は約１００オングストロームから約３００オングストロームの厚さであり、また、層１６は少なくとも約１００オングストロームの厚さであり、その結果、導電性材料１４は、少なくとも約２００オングストロームの距離は、ビット２０から分離されることになる。図示された材料層１６及び１８に加えて、又はそれに代えて、他の介在材料を層１４とメモリビット２０の間に設けることもできることも記す。

原理的には、導電性ライン１４だけを用いてメモリビット２０への書き込み動作を達成することが可能であるが、実際には、層２２及び２４の内の一方の磁場配向の完全な反転を、単一の導電性ラインから誘起しようとする物理現象があるため、難しい。具体的には、磁性材料内の欠陥又は不均一性は、磁気モーメントを完全に反転させるよりは少ない量だけ反転させるものであり、その結果、安定な磁場配向が達成されないことになる。磁気モーメントは、書き込み動作に要求される新しい配向方向になることなく、むしろ、元々の配向方向に戻ってしまうことになる。導電性ライン２８は書き込み動作を容易にさせることができる。具体的には、もし電流が導電性ライン２８に流されたとすると、磁場配向は、所望の磁場配向に向かって半分だけ方向転換され、そしてその後、ライン１４を流れる電流が、磁場配向を所望の方向に容易且つ完全に転換させることができる。ＭＲＡＭメモリビットの上部に、ビットへの書き込みのため導電性ラインに対して直交する導電性ラ
インを用いることは、典型的には、半分選択処理と称される。

導電性ライン２８はまた、メモリビットからの情報の読み出しにも用いることができ、ビットの反対側に、読み出し動作のための電気的接触を提供するものである。

導電性ライン１４，１８及び２８を通して提供される相対的アンペア数は、そのラインが用いられる特定の動作に応じて合わせることができる。したがって、導電性ライン１８（読み出し動作にのみ用いられるライン）内の最大アンペア数は、約５００ｎＡから約１μＡまでのレベルに維持することができる。これとは対照的に、導電性ライン１４（書き込み動作に用いられるライン）内の最大アンペア数は、約１ｍＡから約１０ｍＡまでのレベルに維持することができる。さらに、導電性ライン２８内の最大アンペア数は、約１ｍＡから約１０ｍＡまでのレベルに維持することができる。

導電性ライン１４，１８及び２８は、その導電性ライン内に所望の最大アンペア数を流すのに適した材料で構成される。したがって、導電性ライン１８は、相対的に低いアンペア数を流すのに適した多くの導電性材料からなることができ、その導電性材料には、例えば、各種金属、金属シリサイド、及び導電性ドープトシリコンを含む導電性ドープト半導電性材料が含まれる。導電性ライン１４及び２８は、相対的に高いアンペア数を流すのに適した、例えば各種金属を含む多くの材料で構成することができる。

本発明の典型的な適用例では、図１を参照して説明した形式の複数のメモリビットが、メモリアレイに組み込まれる。メモリビットのアレイからなる典型的アセンブリ５０が図２に示されている。図中、アレイは参照番号５２によって示されている。アセンブリ５０は、アレイ５２を支持する基板５４を有する。基板５４は、基板１２に関連して説明した材料で構成することができる。それぞれのメモリビット５６がアレイ５２の中に示されており、そのメモリビットは図面では“Ｘ”で示されている。メモリビットは、図１を参照して説明した、磁性層２２、２４及び非磁性層２６からなる。

複数の導電性ライン１８が、水平方向に沿ってアレイ５２を横切って示されており、また、第２の複数の導電性ライン２８が、垂直方向に沿ってアレイ５２を横切って示されている。導電性ライン１８及び２８は、図１において同一参照番号が付されているラインにそれぞれ相当する。図１のライン１４に相当する導電性ラインは図２には見えていない。その導電性ラインは、典型的な実施例では、導電性ライン１８の下側に位置するため、図２では隠れて見えないことになる。

複数の導電性ライン１８のそれぞれは、アレイ５２の中の一つのセットの個々のメモリビット５６を横切って延在する。図示の構成では、各導電性ライン１８は、アレイの中の５個を一つのセットとしたメモリビットを横切って延在する。同様に、導電性ライン２８のそれぞれは、アレイ５２の中の５個を一つのセットとしたメモリビットを横切って延在する。さらに、図１の導電性ライン１４に相当する埋設された導電性ラインであって、メモリビットへの書き込みに用いられる導電性ラインは、導電性ライン１８と同様に、５個のメモリビットを一つのセットとして横切って延びることになる。

導電性ライン１８及び２８のそれぞれは、その中を流れる電流を制御するための回路を有する。その回路は、導電性ライン１８に沿ったボックス６０と、導電性ライン２８に沿ったボックス６２で示されている。回路は典型的には少なくとも一つのトランジスタを含み、所望の範囲内で導電性ラインに最大アンペア数を維持するために用いられる。さらに、導電性ライン１４（図２には示されていない）もまた、導電性ライン１８に関連して示されている回路に類似した回路を有し、導電性ライン１４を流れる電流を制御するために用いられる。電流の制御は、例えば、所望の範囲内で導電性ライン１４に最大アンペア数を維持するように制御することを含む。

メモリビット５６のアレイ５２は、基板５４上に、アレイの外周を囲んで延びる点線７０によって示されたアレイ設置領域を有する。導電性ライン１８と２８にそれぞれ関連した回路６０と６２、及び導電性ライン１４に関連した回路（図示せず）は、そのアレイの点線で示された設置領域の周辺に設けられる。アレイの製造を簡単にするためと、定まったアレイ領域内のビット数の密度を高くするために、アレイの設置領域内にはトランジスタを設けないことが好ましい。

アレイ５２内のメモリビットの数は、アレイに要求される適用例ごとに変えることができる。ある特定の実施例では、アレイは１０行のビットと１０列のビット（１０×１０メモリビットマトリクス）からなり、従って、１００個のメモリビットを有することになる。他の実施例では、アレイは１００×１００個のメモリビットマトリクスからなり、従って、１０，０００個のメモリビットを有することになる。さらに他の実施例は、アレイは１，０００×１，０００個のメモリビットマトリクスからなり、従って、１，０００，０００個のメモリビットを有することになる。ある実施例では、アレイの製造を簡単にする目的で、アレイ設置領域７０内に、メモリビット及びメモリビット間に延在する導電性ライン以外の回路素子を設けないものがある。

従来のＭＲＡＭ構造は、典型的には、読み出し及び書き込みの両方の動作のために、メモリビットとオーミック電気接触した単一の導電性ラインを利用していた（即ち、図１の導電性ライン１８を読み出し及び書き込みの両方の動作に用いていた）。そのために、書き込み動作の間において、メモリビットのトンネル接合における障壁のブレークダウン電圧を超過してしまうという困難なことがあった。このような従来技術での問題の１つは、書き込み動作に関連したトランジスタに低い電圧が用いられていたことで、このトランジスタが、低いドライブ電流を伴う、トランジスタの電流―電圧特性曲線上の深い線形領域内で動作させられていたことである。本発明の一つの特徴は、半分選択型（半分選択処理については先に述べた）の絶縁された書き込み導体（１４）を用いることである。書き込み導体（１４）をメモリビットから電気的に絶縁することは、この導体に関連したトランジスタを飽和領域で動作させることを許容し、その結果、従来の構成に比べて、トランジスタ幅を少なくとも１０倍だけ減少させることができる。ＭＲＡＭに関連したダイ領域の約３０％〜４０％が典型的には書き込み用トランジスタに占有されるので、トランジスタのサイズの減少は、ダイサイズを大きく減らすことができる。

法令に則り、本願発明の構造的及び方法的特長について説明してきた。しかしながら、本願発明は、ここに開示されているものが最良の態様を示すものではあるが、図示され且つ説明されたものに限定されるべきものではない。したがって、本願発明は、特許請求の範囲の記載内容内で、均等の原則にしたがって適当に理解されるように変更及び改変ができるものである。

図１は、本発明による例示的な磁気抵抗メモリデバイスの概略断面図である。 図２は、本発明の例示的適用例を示す、磁気抵抗メモリデバイスアセンブリの概略上面図である。

Claims (38)

1. 磁気抵抗メモリデバイスであって、該デバイスは、
   第１磁性層、第２磁性層、及び前記第１と第２磁性層の間の非磁性層を含むスタックからなり、前記第２磁性層内の磁気モーメントに対する前記第１磁性層内の磁気モーメントの相対的方向として情報を記憶するメモリビットと、
   前記スタックに近接し、前記メモリビットからの情報の読み出しに用いられるように構成された第１導電性ラインと、
   前記第１導電性ラインが前記スタックから離れている距離よりも大きな距離だけ、前記スタックから離れて設けられ、前記メモリビットへの情報の書き込みに用いられるように構成された第２導電性ラインと、
   前記第１及び第２導電性ラインに電気的に直接接続されておらず、かつ、少なくとも前記メモリビットへの情報の書き込みに用いられるように構成された第３導電性ラインと、
   を具備してなり、
   前記第１及び第２導電性ラインが互いに長さ方向に平行に延在し、
   前記第１導電性ラインがメモリビットへの情報の書き込みには用いられず、
   前記第２導電性ラインがメモリビットからの情報の読み出しには用いられず、
   前記書き込み時に、前記第３導電性ラインを流れる電流によって、前記磁気モーメントの相対的方向が前記磁気モーメントの所望の相対的方向へ半分だけ反転される、
   ことを特徴とする磁気抵抗メモリデバイス。
2. 請求項１に記載のデバイスにおいて、前記第１導電性ラインは、前記メモリビットの磁性層の中の少なくとも一つの磁性層とオーミック電気接触状態であり、また、前記第２導電性ラインは、前記メモリビットの何れの磁性層ともオーミック電気接触状態でないことを特徴とする磁気抵抗メモリデバイス。
3. 請求項１に記載のデバイスにおいて、前記第１及び第２磁性層は、ニッケル、鉄、コバルト、イリジウム、マンガン、プラチナ及びルテニウムの中の一つ又はそれ以上からなることを特徴とする磁気抵抗メモリデバイス。
4. 請求項１に記載のデバイスにおいて、前記非磁性層は、電気的絶縁材料からなることを特徴とする磁気抵抗メモリデバイス。
5. 請求項１に記載のデバイスであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、前記第２導電性ラインは、前記スタックから、少なくとも前記電気的絶縁材料と前記第１導電性ラインが結合した厚さだけ離れていることを特徴とする磁気抵抗メモリデバイス。
6. 請求項５に記載のデバイスにおいて、前記電気的絶縁材料は、二酸化シリコン及び窒化シリコンの一方又は両方を含む層からなり、厚さが少なくとも約１００Åであることを特徴とする磁気抵抗メモリデバイス。
7. 請求項１に記載のデバイスであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、
   前記第２導電性ラインは、前記スタックから、少なくとも前記電気的絶縁材料と前記第１導電性ラインが結合した厚さだけ離れており、
   前記第１導電性ラインが、前記第１及び第２磁性層の中の一方と物理的に接触している、
   ことを特徴とする磁気抵抗メモリデバイス。
8. 請求項１に記載のデバイスであって、前記第３導電性ラインは、前記メモリビットへの情報の書き込みと、前記メモリビットからの情報の読み出しの両方に用いられるように構成されていることを特徴とする磁気抵抗メモリデバイス。
9. 請求項８に記載のデバイスにおいて、前記第１導電性ラインは前記第１及び第２磁性層の中の一方と物理的に接触しており、前記第３導電性ラインは前記第１及び第２磁性層の中の他方と物理的に接触していることを特徴とする磁気抵抗メモリデバイス。
10. 請求項８に記載のデバイスであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、
    前記第２導電性ラインは、前記スタックから、少なくとも前記電気的絶縁材料と前記第１導電性ラインが結合した厚さだけ離れており、
    前記第１導電性ラインは、前記第１及び第２磁性層の中の何れか一方に物理的に接触しており、
    前記第３導電性ラインは、前記第１及び第２磁性層の中の他方に物理的に接触している、
    ことを特徴とする磁気抵抗メモリデバイス。
11. 磁気抵抗メモリデバイスであって、該デバイスは、
    第１磁性層、第２磁性層、及び前記第１と第２磁性層の間の非磁性層を含むスタックからなり、前記第２磁性層内の磁気モーメントに対する前記第１磁性層内の磁気モーメントの相対的方向として情報を記憶するメモリビットと、
    前記メモリビットからの情報の読み出しに用いられるように構成され、前記磁性層の少なくとも一つとオーミック電気接触している第１導電性ラインと、
    前記メモリビットへの情報の書き込みに用いられるように構成され、前記メモリビットの前記磁性層の何れともオーミック電気接触していない第２導電性ラインと、
    前記第１及び第２導電性ラインの間の、低ｋ絶縁材料からなる電気的絶縁層と、
    前記第１及び第２導電性ラインに電気的に直接接続されておらず、かつ、少なくとも前記メモリビットへの情報の書き込みに用いられるように構成された第３導電性ラインと、
    を具備し、
    前記第１及び第２導電性ラインは互いに長さ方向に平行に延在し、
    前記第１導電性ラインは前記メモリビットへの情報の書き込みには使用されず、
    前記第２導電性ラインは前記メモリビットからの情報の読み出しには使用されず、
    前記書き込み時に、前記第３導電性ラインを流れる電流によって、前記磁気モーメントの相対的方向が前記磁気モーメントの所望の相対的方向へ半分だけ反転される、
    ことを特徴とする磁気抵抗メモリデバイス。
12. 磁気抵抗メモリデバイスであって、該デバイスは、
    スタックを備えたメモリビットであって、該スタックは、第１磁性層と、第２磁性層と、前記第１及び第２磁性層の間の非磁性層とからなる、メモリビットと、
    前記スタックの上に位置し、前記磁性層の少なくとも一つの層の中の磁場配向を変更するように、前記スタックの少なくとも第１の部分に十分に重なり合う電界を発生するように構成された第１導電性ラインと、
    前記スタックの下に位置し、前記磁性層の少なくとも一つの層の中の磁場配向を変更するように、前記スタックの少なくとも第２の部分に十分に重なり合う電界を発生するように構成された第２導電性ラインと、
    前記第２導電性ラインの下の電気的絶縁スペーサと、
    前記絶縁スペーサの下に位置し、少なくとも該絶縁スペーサの分だけ前記第２導電性ラインから離れており、前記磁性層の少なくとも一つの層の中の磁場配向を変更するように、前記スタックの少なくとも第３の部分に十分に重なり合う電界を発生するように構成された第３導電性ラインと、
    を具備し、
    前記第１導電性ラインは、前記メモリビットへの情報の書き込みと、前記メモリビットからの情報の読み出しの両方に用いられるよう構成され、かつ、前記第２及び第３導電性ラインに電気的に直接接続されておらず、
    前記第２導電性ラインは、前記メモリビットへの情報の書き込みには使用されず、
    前記第３導電性ラインは、前記メモリビットからの情報の読み出しには使用されず、
    前記書き込み時に、前記第１導電性ラインを流れる電流によって、前記少なくとも一つの磁性層の前記磁場配向が所望の磁場配向へ半分だけ反転される、
    ことを特徴とする磁気抵抗メモリデバイス。
13. 請求項１２に記載のデバイスにおいて、前記第１、第２及び第３導電性ラインは、前記二つの磁性層の中の同じ一つの磁性層内の磁場配向を変更し、前記二つの磁性層の中のもう一方の磁性層内の磁場配向を変更しないことを特徴とする磁気抵抗メモリデバイス。
14. 請求項１２に記載のデバイスにおいて、前記第１及び第２磁性層の少なくとも一方は、イリジウム及びマンガンのうちの一方のみからなることを特徴とする磁気抵抗メモリデバイス。
15. 請求項１２に記載のデバイスにおいて、前記非磁性層は電気的絶縁材料からなることを特徴とする磁気抵抗メモリデバイス。
16. 請求項１２に記載のデバイスにおいて、前記非磁性層は酸化アルミニウムからなることを特徴とする磁気抵抗メモリデバイス。
17. 磁気抵抗メモリデバイスアセンブリであって、該アセンブリは、
    複数の個々のメモリビットからなるアレイであって、前記メモリビットは第１磁性層、第２磁性層、及び前記第１および第２磁性層の間の非磁性層を有したスタックを含み、前記メモリビットは、前記第２磁性層内の磁気モーメントに対する前記第１磁性層内の磁気モーメントの相対的方向として情報を記憶する、アレイと、
    前記アレイの個々のメモリビットの中のいくつかからなる第１のセットのメモリビットを横切って延在し、前記アレイの前記第１のセットの個々のメモリビットのスタックに近接して設けられ、前記メモリビットから情報を読み出すように構成された第１導電性ラインと、
    前記アレイの個々のメモリビットの中のいくつかからなる第１のセットのメモリビットを横切って延在し、前記第１のセットの個々のメモリビットのスタックから、前記第１導電性ラインが前記スタックから離れている距離よりも大きい距離だけ離れており、前記メモリビットに情報を書き込むように構成された第２導電性ラインと、
    前記スタックに近接して設けられ、かつ、前記第１及び第２導電性ラインに電気的に直接接続されていない第３導電性ラインと、
    前記アレイの前記第１のセットの個々のメモリビットと、前記第１導電性ラインを通して電気的に接続される第１トランジスタと、
    前記アレイの前記第１のセットの個々のメモリビットと、前記第２導電性ラインを通して電気的に接続される第２トランジスタと、
    を具備し、
    前記第１及び第２導電性ラインは互いに長さ方向に平行に延在し、
    前記第１導電性ラインは前記メモリビットへの情報の書き込みには用いられず、
    前記第２導電性ラインは前記メモリビットからの情報の読み出しには用いられず、
    前記書き込み時に、前記第３導電性ラインを流れる電流によって、前記磁気モーメントの相対的方向が前記磁気モーメントの所望の相対的方向へ半分だけ反転される、
    ことを特徴とする磁気抵抗メモリデバイスアセンブリ。
18. 請求項１７に記載のアセンブリにおいて、前記アレイは支持基板上にビット設置領域を有し、前記第１及び第２トランジスタは前記アレイの設置領域の周辺部に設けられることを特徴とする磁気抵抗メモリデバイスアセンブリ。
19. 請求項１７に記載のアセンブリであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、前記第２導電性ラインは、前記電気的絶縁材料と前記第１導電性材料の少なくとも組合わせ厚さだけ、前記第１のセットの前記個々のメモリビットのスタックから離れていることを特徴とする磁気抵抗メモリデバイスアセンブリ。
20. 請求項１７に記載のアセンブリであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、
    前記第２導電性ラインは、前記電気的絶縁材料と前記第１導電性材料の少なくとも組合わせ厚さだけ、前記第１のセットの前記個々のメモリビットのスタックから離れており、
    前記第１導電性ラインは、前記第１のセットの個々のメモリビットのスタックの前記第１及び第２磁性層の中の一つの磁性層に物理的に接触している、
    ことを特徴とする磁気抵抗メモリデバイスアセンブリ。
21. 請求項１７に記載のアセンブリであって、前記第３導電性ラインは、前記メモリビットへの情報の書き込みと、前記メモリビットからの情報の読み出しの両方に用いられるように構成されることを特徴とする磁気抵抗メモリデバイスアセンブリ。
22. 請求項２１に記載のアセンブリにおいて、前記第１導電性ラインは、前記個々のメモリビットの前記第１のセットのスタックの前記第１及び第２磁性層の中の一つの磁性層に物理的に接触しており、前記第３導電性ラインは、前記第１及び第２磁性層の中の残りの一方の磁性層に物理的に接触していることを特徴とする磁気抵抗メモリデバイスアセンブリ。
23. 請求項２１に記載のアセンブリであって、更に、前記第１及び第２導電性ラインの間に電気的絶縁材料を有し、
    前記第２導電性ラインは、前記第１のセットの個々のメモリビットのスタックから、前記電気的絶縁材料及び第１導電性ラインが少なくとも組み合わさった厚さだけ、離れており、
    前記第１導電性ラインは、前記第１のセットの個々のメモリビットのスタックの前記第１及び第２磁性層の中の一つの磁性層に物理的に接触しており、
    前記第３導電性ラインは、前記第１及び第２磁性層の中の残りの磁性層に物理的に接触している、
    ことを特徴とする磁気抵抗メモリデバイスアセンブリ。
24. 請求項２１に記載のアセンブリであって、更に、前記第３導電性ラインを介して、少なくとも一つのメモリビットに電気的に接続される第３トランジスタを有することを特徴とする磁気抵抗メモリデバイスアセンブリ。
25. 情報の記憶及び再生方法であって、該方法は、
    第１磁性層、第２磁性層、及び前記第１および第２磁性層の間の非磁性層を含むスタックからなり、前記第２磁性層内の磁気モーメントに対する第１磁性層内の磁気モーメントの相対的方向として情報を記憶するメモリビットと、
    前記スタックに近接して設けられ、前記メモリビットから情報を読み出すように構成された第１導電性ラインと、
    前記スタックから、同スタックから前記第１導電性ラインが離れている距離よりは大きい距離だけ離れて設けられ、前記メモリビットへ情報を書き込むように構成された第２導電性ラインと、
    前記スタックに近接して設けられ、かつ、前記第１及び第２導電性ラインに電気的に直接接続されていない第３導電性ラインと、
    からなる磁気抵抗メモリデバイスを提供する過程と、
    前記メモリビットからの情報の読み出し時に、前記第１導電性ラインを、５００ｎＡ〜１μＡまでの最大アンペア数で動作させる過程と、
    前記メモリビットへの情報の書き込み時に、前記第２導電性ラインを、１ｍＡ〜１０ｍＡの最大アンペア数で動作させる過程と、を備え、
    前記第１導電性ラインを前記メモリビットへの情報の書き込みには使用せず、また、前記第２導電性ラインを前記メモリビットからの情報の読み出しには使用せず、
    前記第３導電性ラインを、前記メモリビットへの情報の書き込みと、前記メモリビットからの情報の読み出しの両方に使用し、
    前記書き込み時に、前記第３導電性ラインを流れる電流によって、前記磁気モーメントの相対的方向を前記磁気モーメントの所望の相対的方向へ半分だけ反転させる、
    ことを特徴とする情報の記憶及び再生方法。
26. 請求項２５に記載の方法において、前記メモリビットは、基板上に設置領域を有した複数のメモリビットのアレイの一部分であり、前記第１導電性ラインは前記アレイの複数のメモリビットのいくつかを横切って延在し、前記いくつかのメモリビットから情報を読み出す過程は、一つ又はそれ以上の回路素子により、前記第１導電性ラインに沿って流れる電流を制御することからなり、前記一つ又はそれ以上の回路素子の全部は、前記アレイの設置領域の周囲に設けられることを特徴とする情報の記憶及び再生方法。
27. 請求項２５に記載の方法において、前記アレイは少なくとも１００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
28. 請求項２５に記載の方法において、前記アレイは少なくとも１０，０００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
29. 請求項２５に記載の方法において、前記アレイは少なくとも１，０００，０００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
30. 請求項２５に記載の方法において、前記メモリビットは、基板上に設置領域を有した複数のメモリビットのアレイの一部分であり、前記第２導電性ラインは前記アレイの複数のメモリビットのいくつかを横切って延在し、前記いくつかのメモリビットへ情報を書き込む過程は、一つ又はそれ以上の回路素子により、前記第２導電性ラインに沿って流れる電流を制御することからなり、前記一つ又はそれ以上の回路素子の全部は、前記アレイの設置領域の周囲に設けられることを特徴とする情報の記憶及び再生方法。
31. 請求項２５に記載の方法であって、更に、前記メモリビットからの情報の読み出し中と前記メモリビットへの情報の書き込み中に、前記第３導電性ラインを、１ｍＡ〜１０ｍＡまでの最大アンペア数で動作させる過程、を有することを特徴とする情報の記憶及び再生方法。
32. 請求項２５に記載の方法において、前記メモリビットは、基板上に設置領域を有した複数のメモリビットのアレイの一部分であり、前記第３導電性ラインは前記アレイの複数のメモリビットのいくつかを横切って延在し、前記いくつかのメモリビットへ情報を書き込む過程及び前記いくつかのメモリビットから情報を読み出す過程は、一つ又はそれ以上の回路素子により、前記第３導電性ラインに沿って流れる電流を制御することからなり、前記一つ又はそれ以上の回路素子の全部は、前記アレイの設置領域の周囲に設けられることを特徴とする情報の記憶及び再生方法。
33. 請求項３２に記載の方法において、前記アレイは少なくとも１００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
34. 請求項３２に記載の方法において、前記アレイは少なくとも１０，０００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
35. 請求項３２に記載の方法において、前記アレイは少なくとも１，０００，０００個のメモリビットからなることを特徴とする情報の記憶及び再生方法。
36. 請求項１１に記載のデバイスにおいて、前記電気的絶縁層は二酸化シリコンを更に含むことを特徴とする磁気抵抗メモリデバイス。
37. 請求項１１に記載のデバイスにおいて、前記電気的絶縁層は窒化シリコンを更に含むことを特徴とする磁気抵抗メモリデバイス。
38. 請求項１１に記載のデバイスにおいて、前記電気的絶縁層は窒化シリコン及び二酸化シリコンを更に含むことを特徴とする磁気抵抗メモリデバイス。