KR100743328B1 - 마그네토저항성 메모리 장치 그리고 이를 이용한 정보 검색 및 저장방법 - Google Patents

마그네토저항성 메모리 장치 그리고 이를 이용한 정보 검색 및 저장방법 Download PDF

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Abstract

당해 발명은 마그네토저항성(magnetoresistive) 메모리 장치를 포함한다. 상기 장치는 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24) 그리고 상기 제 1 그리고 제 2 마그네틱 레이어들 간의 비-마그네틱 레이어(26)를 지닌 스택을 포함하는 메모리 비트(20)를 포함한다. 제 1 전도성 라인(14)은 상기 제 1 전도성 라인이 상기 스택으로부터 떨어져 있는 거리보다 더 큰 거리만큼 상기 스택으로부터 떨어져 있으며 그리고 상기 메모리 비트로 정보를 기록함에 있어 활용을 위해 구성된다. 당해 발명은 또한 크로스-포인트 배열 구조에서 정보를 검색하고 저장하는 방법들을 포함한다.

Description

마그네토저항성 메모리 장치 그리고 이를 이용한 정보 검색 및 저장방법{MAGNETORESISTIVE MEMORY DEVICES AND ASSEMBLIES, AND METHODS OF STORING AND RETRIEVING INFORMATION}
본 발명은 예를 들어 마그네틱 랜덤 액세스 메모리(MRAM)장치들과 같은 마그네토저항성 메모리 장치들에 대한 것이며, 또한 정보를 저장하고 검색하는 방법에 대한 것이다.
디지털 메모리들의 다양한 타입들이 컴퓨터 성분, 디지털 처리 시스템들, 그리고 데이터를 저장하고 검색하기 위한 다른 응용을 위해 이용된다. MRAM은 디지털 메모리의 타입이고, 정보를 담고 있는 디지털 비트들은 메모리 셀들에서 마그네틱 물질들의 자화에 따라 선택적 상태를 포함한다. 상기 마그네틱 물질들은 얇은 페로마그네틱(ferromagnetic) 필름들이 될 수 있다. 정보는 상기 장치의 자화 상태를 결정하기 위해 유도성 감지에 의해, 또는 상기 메모리 장치의 자화 상태의 마그네토저항성(자기 저항) 감지에 의해, 상기 메모리 장치들로부터 저장되고 그리고 검색될 수 있다.
예를 들어, MRAM과 같은 마그네틱 디지털 메모리들에 상당한 연구가 진행되고 있으며, 이러한 메모리들이 현재 널리 사용하고 있는 동적 랜덤 액세스 메모리(DRAM) 성분들 그리고 정적 랜덤 액세스 메모리(SRAM) 컴포넌트들과 비교하여 상대적인 상당한 전압 이점들을 지니는 것으로 보이기 때문이다. 예를 들어, DRAM에서의 한 문제는 커패시터 내에서 전기 전하 저장장치에 의존한다는 것이다. 이같은 커패시터는 전기 전하를 누전시키며, 약 64-128 밀리세컨드 간격으로 리프레싱되어야만 한다. DRAM 장치들의 계속적인 리프레싱은 상기 메모리 장치들에 전원을 공급하기 위한 에너지를 배터리들로부터 빼낼 수(드레인 시킴) 있으며, 이 같은 에너지 소모로 인해 상기 메모리 장치로의 전력이 차단되는 때 DRAM 장치내에 저장된 정보가 상실 될 수 있기 때문에 데이터가 상실되는 문제를 가져올 수 있다.
SRAM 장치들은 일정한 리프레싱을 요구하지 않는 SRAM 장치라는 점에서 DRAM 장치와 관련된 일부 문제점들을 피할 수 있다. 또한, SRAM 장치들은 특히 DRAM 장치들보다 더 빠르다. 그러나 SRAM 장치들은 DRAM 장치들보다 더 많은 반도체 공간을 취한다. 메모리 장치들의 밀도를 증가시키기 위한 계속되는 노력이 경주되고 있기 때문에, 반도체 공간은 점차적으로 그 가치가 커져가고 있다. 따라서 SRAM 기술들은 메모리 어레이에서 표준 메모리 장치들로서 인정되기 어렵다.
MRAM 장치들은 DRAM 장치들 그리고 SRAM 장치들과 관련된 문제점들을 완화하기 위한 가능성을 지닌다. 특히, MRAM 장치들은 계속적인 리프레싱은 요구하지 않으나 대신 안정된 마그네틱 상태로 데이터를 저장한다. 또한, MRAM 장치들 내에 저장된 데이터는 상기 장치들에 대한 전력이 차단 되는 경우에도 상기 장치들 내에 유지될 것이다. 부가적으로, MRAM 장치들은 DRAM 장치들과 관련된 반도체 차지 공간의 양과 동일하거나 더 작은 공간을 이용하도록 형성될 수 있는 가능성이 있으며, 따라서 SRAM 장치들에서보다 큰 메모리 어레이들로 사용될 수 있는 경제성이 있을 수 있다.
MRAM 장치들이 디지털 메모리 장치들로서 이용될 가능성이 있음에도 불구하고, 이들은 현재 널리 이용되지 않고 있다. MRAM 기술들과 관련된 다수의 문제점들이 제기된 채로 남아 있으며, 개선된 MRAM 장치들을 개발하는 것이 바람직하다.
본원 발명의 한 특징에 따라, 본 발명은 마그네토저항성(자기 저항) 메모리 장치를 포함한다. 상기 장치는 제 1 마그네틱 레이어, 제 2 마그네틱 레이어, 그리고 상기 제 1 그리고 제 2 마그네틱 레이어 사이 비-마그네틱 레이어를 갖는 스택을 포함하는 메모리 비트를 포함한다. 제 1 전도성 라인은 상기 스택에 가깝고 그리고 상기 메모리 비트로부터 정보를 판독하는데 사용하도록 구성된다. 제 2 전도성 라인은 상기 스택으로부터 떨어져 있으며, 그리고 상기 메모리 비트로 정보를 기록하도록 구성된다.
본 발명의 다른 한 특징에 따라, 본 발명은 마그네토저항성 메모리 장치 어셈블리를 포함한다. 상기 어셈블리는 개개의 마그네토저항성 메모리 장치의 배열을 포함한다. 상기 장치는 메모리 비트들을 포함한다. 상기 개개의 메모리 비트들은 비-마그네틱 레이어에 의해 분리된 마그네틱 레이어들 쌍의 스택을 포함한다. 제 1 전도성 라인은 상기 스택에 가장 가깝고(인접하고) 그리고 상기 메모리 비트로부터 정보를 읽어내기 위해 사용된다. 제 2 전도성 라인은 상기 제 1 전도성 라인보다 상기 스택으로부터 더 멀리 떨어져 있고 그리고 상기 메모리 비트로 정보를 기록하도록 사용된다. 상기 제 1 전도성 라인은 상기 배열의 개개의 마그네토저항성 메모리 제 1 세트를 가로질러 연장되고 그리고 상기 제 2 전도성 라인은 또한 상기 배열의 상기 개개의 마그네토저항성 메모리 제 1 세트를 가로질러 연장된다. 제 1 트랜지스터는 상기 제 1 전도성 라인에 전기적으로 연결되고 그리고 따라서 개개의 마그네토저항성 메모리 장치의 상기 제 1 세트에 전기적으로 연결된다. 또한 제 2 트랜지스터는 상기 제 2 전도성 라인에 전기적으로 연결되고 그리고 따라서 상기 배열의 개개의 마그네토저항성 메모리 제 1 세트에 전기적으로 연결된다.
본 발명의 다른 한 특징에 따라, 본원 발명은 정보를 저장하고 검색하는 방법을 포함한다. 마그네토저항성 메모리 장치가 제공된다. 상기 장치는 비-마그네틱 레이어에 의해 분리된 마그네틱 레이어들 쌍을 갖는 메모리 스택을 포함한다. 제 1 전도성 라인이 상기 스택에 가장 가깝게 제공되고 그리고 상기 메모리비트로부터 정보를 판독하기 위해 이용되며, 제 2 전도성 라인은 상기 메모리 비트로 정보를 기록하기 위해 활용되고 그리고 상기 제 1 전도성 라인보다 상기 스택으로부터 멀리 떨어져 있다. 상기 제 1 전도성 라인은 상기 메모리 비트로부터 정보의 판독 동안 약 500 나노앰프(nanoamp)로부터 약 1 마이크로 앰프(micoramp)까지 최대 암페어로 작업되고, 그리고 상기 제 2 전도성 라인은 상기 메모리 비트로의 정보의 기록 동안 약 1밀리 앰프로부터 약 10 밀리 앰프로까지 최대 암페어로 작업된다.
도 1 은 당해 발명에 의해 포함되는 전형적인 마그네토저항성 메모리 장치의 단면도를 도시한다.
도 2 는 당해 발명의 전형적인 응용을 설명하는 마그네토저항성 메모리 장치의 분할의 다이어그램식 탑 도면을 도시한다.
본 발명의 한 특징에 따라, 본원 발명은 도 1 에서의 구성(10)에 의해 예시된 신규한 MRAM과 관련된다. 상기 구성(10)은 기판(12)을 포함한다. 기판(12)은 예를 들어, 다양한 회로 소자들(보이지 않음)을 지닌 단일결정체(monocrystalline) 실리콘을 포함할 수 있다. 아래의 청구항의 이해를 돕기 위해, 상기 용어 " 반도체 기판"은 반도체 물질을 구성하는 어떠한 구조를 의미하는 것으로 정의되며, 반도체 웨이퍼(그 자체로 또는 어셈블리로)와 같은 반도체 물질들 그리고 반도체 물질 레이어들(그 자체로 또는 어셈블리로)을 포함한다. 상기 용어 "기판"은 위에서 설명된 반도체 기판에 제한되는 것은 아니나 그러한 지지 구조를 언급한다.
제 1의 전기적 전도성 라인(14)은 기판(12)에 의해 지지 되고, 전기적 절연체 레이어(16)가 상기 전도성 라인(14) 위에 있으며, 제 2 전기적 전도성 라인(18)은 전기적 절연 레이어(16) 위에 있다. 전도성 라인들(14, 18)은 예를 들어, 금속, 금속 조성, 그리고 전도성으로-도핑된 반도체 재료들을 포함하는 다수의 전도성 물질을 포함할 수 있다. 절연 레이어(16)는 예를 들어, 실리콘 이산화물, 실리콘 질화물, 그리고/또는 저유전율 물질들을 포함하는 다수의 전기적 절연 물질들을 포함할 수 있다.
한 메모리 비트(20)가 전도 라인(18) 위에 있고, 그리고 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24) 그리고 상기 마그네틱 레이어들(22,24) 사이 비-마그네틱 물질(26)을 포함하는 스택으로 구성된다. 메모리 비트(20)의 마그네틱 레이어들(22, 24)은 특히 니켈, 철, 코발트, 이리듐, 망간, 플래티넘, 그리고 루테늄 중 한가지 이상을 포함한다. 상기 비-마그네틱 물질(26)은 상기 MRAM이 거대한 마그네토저항성(GMR) 장치이어야 하는 응용에서는 전기적으로 전도성 물질로 구성되거나, 상기 MRAM 장치가 터널 마그네토저항성(TMR) 장치이어야 하는 응용에서는 전기적으로 절연 물질(예를 들어, 알루미늄 산화물(Al2O3) 또는 실리콘 이산화물과 같은)로 구성된다. 마그네틱 레이어(24)는 전도 라인(18)과 물리적으로 접촉한다.
제 3 전도성 라인(28)이 상기 메모리 비트(20)위에 제공되고, 제 1 그리고 제 2 전도성 라인들(14, 18)에 대하여 직교하는 방향으로 연장된다. 따라서 제 3 전도성 라인(28)은 도면에 도시된 구성(10)에서 페이지의 안쪽으로 그리고 바깥으로 연장되는 것이다. 전도성 라인(28)은, 예를 들어 금속 그리고 금속 조성들을 포함하는 다수의 물질들을 포함할 수 있다. 전도성 라인(28)은 실시예에서 마그네틱 레이어(22)에 물리적으로 접촉한다.
전기적으로 절연 물질(30)이 제 2 전도성 라인(18)의 상측에 그리고 전도성 라인(28) 및 메모리 비트(20)의 측면을 따라 제공된다. 절연성 물질(30)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 그리고 보로포스포실리케이트(boro phosphor silicate) 유리(BPSG)를 포함하는 다수의 전기적 절연 물질들 중의 어느 것으로도 구성될 수 있다.
상기 마그네틱 레이어들(22 그리고 24)은 각각 마그네틱 모멘트를 포함하며, 도 1에서 상기 레이어(22)내 마그네틱 모멘트는 화살표(32)로 표시되고, 레이어(24)에서 마그네틱 모멘트는 화살표(34)로 표시된다. 레이어(24)의 마그네틱 모멘트에 대한 레이어(22)의 마그네틱 모멘트의 상대적 방향으로 정보가 메모리 비트(20) 내에 저장된다. 상기 마그네틱 모멘트들은 서로에 대해 안티-평행이다. 레이어들(22, 24)에서 마그네틱 모멘트들의 또 다른 안정한 방향은 모멘트들이 서로 평행한 때이다. 마그네틱 모멘트들의 안티-평행한 방향을 두-상태 메모리 장치에서 "0" 또는 "1"의 하나에 대응하는 것으로, 그리고 평행한 방향은 상기 "0" 그리고 "1"의 다른 하나에 대응하는 것으로 간주함으로써 정보가 비트(20)내에 저장될 수 있다.
마그네틱 레이어들(22,24) 중의 한 레이어는 그 안에 고정된 마그네틱 방향을 지닌다. 그 결과 그러한 방향은 상기 메모리 비트로부터 정보를 저장하고 검색하는 동안 변하지 않는다. 상기 마그네틱 레이어들의 다른 한 레이어는 상기 메모리 비트로의 정보의 기록동안 변경되는 방향을 지닌다. 따라서 한 예시적인 메모리 비트는 레이어(22) 내에 보이는 마그네틱 방향이 고정될 수 있도록 하고, 레이어(24) 내의 방향은 정보가 상기 메모리 비트 내에 저장되는 때 평행한 상태로부터 안티-평행한 상태로 변경될 수 있도록 할 수 있다.
전도성 라인들(14,18 그리고 28)은 메모리 비트(20)와 관련된 정보를 기록 및 판독하기 위해 활용된다. 보다 특별히, 전도성 라인(14)은 메모리 비트(20)로 정보를 기록하는데 활용되고, 전도성 라인(18)은 메모리 비트(20)로부터의 정보를 판독하는 데 이용되며, 전도성 라인(28)은 선호되는 실시예에서 기록 및 판독 작업 모두를 위해 사용되는 공통 라인이다. 본 발명의 한 특징은 메모리 비트(20)에 관련된 판독 작업에서 사용된 전도 라인(18)이 상기 메모리 비트와 전기적 오옴 접촉을 하여, 상기 비트의 메모리 상태(예를 들어 레이어(22,24) 내의 상대적 마그네틱 방향들)를 감지할 수 있도록 하여야 함을 인식한다는 것이다.
본원 발명의 선호되는 실시예의 또 다른 특징은 메모리 비트(20)로의 정보의 기록을 위해 활용되는 상기 전도성 라인이 상기 비트와 전기적 오옴 접촉되지 않는 것이 바람직하다는 점에 대한 인식이다. 특히, 기록 작업을 위해 활용되는 전도성 라인(14)이 메모리 비트(20)에 충분히 가깝게 제공되어, 그 결과 상기 기록 라인(14)으로부터의 마그네틱 필드(자기장)가 비트의 메모리 상태를 스위치(특히, 레이어들(22 그리고 24)의 하나 내의 마그네틱 방향을 스위치) 하기 위해 메모리 비트와 함께 충분히 오버랩 되어야 한다. 그러나, 상기 전도성 라인(14)은 상기 비트와의 전기적 접촉을 할 수 없도록 상기 비트로부터 많이 떨어져 있어야 한다.
도시되는 구성에서, 전도성 라인(14)은 전도성 라인(18) 그리고 절연성 물질(16)의 결합된 두께에 의해 메모리 비트(20)로부터 분리되어 있다. 특정 실시예에서, 레이어(18)는 약 100 옹스트롬으로부터 약 300 옹스트롬까지의 두께를 지닐 것이고, 그리고 레이어(16)는 약 100 옹스트롬의 두께를 지닐 것이며, 그 결과 전도성 물질(14)은 약 200 옹스트롬에서의 거리에 의해 비트(20)로부터 분리된다. 다른 방해 물질들은 레이어들(16 그리고 18)의 보이는 물질에 대안적으로 또는 부가하여 레이어(14) 그리고 메모리 비트(20) 사이에서 제공될 수 있다.
이론상 전도성 라인(14) 만을 이용하여 메모리 비트(20)로 기록 작업을 수행하는 것이 가능하다 하지만, 실제는 단일 전도성 라인으로부터 레이어들(22,24)중의 한 레이어의 마그네틱 방향에서 완전한 플립을 유도한다는 것은 어렵다. 특히, 마그네틱 물질 내의 결점들 또는 비균질성(inhomogenety)은 상기 마그네틱 모멘트가 완전히 플립 되지 않도록 할 수 있고 따라서 안정된 방향은 획득될 수 없다. 상기 마그네틱 모멘트는 상기 기록 작업에 의해 원하는 새로운 방향을 획득하지 못하고 상기 원 방향으로 다시 뒤로 플립 될 수 있다. 전도성 라인(28)이 상기 기록 작업을 단순화 할 수 있다. 특히, 전류가 전도성 라인(28)을 통해 흐르는 경우, 마그네틱 방향은 원하는 마그네틱 방향 쪽으로 절반이 플립될 수 있고, 뒤이어 라인(14)을 통해 전류가 흐름으로써 상기 마그네틱 방향을 원하는 방향으로 완전히 플립 할 수 있게된다.　 메모리 비트로의 기록을 위해 사용되는 전도성 라인에 직교하면서, MRAM 메모리 비트의 상측에 위치하는 전도성 라인의 활용은 특히 절반-선택 프로세스(half-select process)라고 칭하여진다.
전도성 라인(28)은 또한 메모리 비트(20)로부터 정보 판독에서 활용될 수 있고 그리고 읽기 작업을 위해 상기 비트의 반대 편에서 전기적 접촉을 제공할 것이다.
전도성 라인들(14,18 그리고 28)을 통해 제공되는 상대적 암페어들은 상기 라인들이 사용되는 특정 작업을 위해 재단될 수 있다. 따라서 전도성 라인(18) (기록 작업을 위해서만 사용되는) 내의 최대 암페어는 약 500 나노 암페어로부터 약 1마이크로 암페어까지의 레벨에서 유지될 수 있다. 반대로, 전도성 라인(14)(쓰기 작업에서 사용되는) 내의 상기 최대 암페어는 약 1 밀리 암페어로부터 약 10 밀리 암페어까지의 레벨에서 유지될 수 있다. 부가적으로, 전도성 라인(28) 이내의 최대 암페어는 약 1 밀리 암페어로부터 약 10 밀리 암페어까지의 레벨에서 유지될 수 있다.
전도성 라인들(14,18 그리고 28)은 상기 전도성 라인들 내의 원하는 상기 최대 암페어를 전달하기에 적합한 물질들로 구성될 수 있다. 따라서 전도성 라인(18)은 상대적으로 낮은 암페어들을 운반하기에 적합한 다수의 전도성 물질들을 포함할 수 있고, 예를 들어, 다양한 금속들, 금속 규화물, 그리고 전도성으로 도핑된 실리콘을 포함하는 전도성으로 도핑된 반도체 물질들로 구성될 수 있다. 전도성 라인들(14,28)은 예를 들어, 다양한 금속과 같은 상대적으로 높은 암페어들을 전달하기에 적합한 다수의 물질들로 구성될 수 있다.
본원 발명의 한 예에서, 도 1과 관련하여 설명된 상기 타입의 메모리 비트들이 메모리 어레이로 통합된다. 메모리 비트 어레이로 구성된 한 전형적 어셈블리(50)가 상기 어레이가 도면부호 (52)로 표시되어 도 2에서 설명된다. 어셈블리(50)는 상기 어레이(배열)(52)을 지지하는 기판(54)을 포함한다. 기판(54)은 기판(12)에 대한 설명에서 사용된 재료로 구성될 수 있다. 개개의 메모리 비트들(56)이 상기 어레이(배열)(52) 내에 도시되며, 그리고 "X"로 표시된다. 상기 메모리 비트들은 마그네틱 레이어들(22,24) 그리고 도 1과 관련하여 위에서 설명된 비-마그네틱 레이어(26)를 포함할 수 있다.
다수의 전도성 라인들(18)은 수평 방향을 따라 어레이(52)를 크로싱하는 것으로 도시되며, 그리고 제 2 다수의 전도성 라인들(28)은 수직 방향을 따라 어레이(52)를 크로싱하는 것으로 도시된다. 전도성 라인들(18,28)은 도 1에서와 같은 도면 부호로 표시된다. 유의할 것은 도 1의 라인(14)에 대응하는 그것이 도 2에서는 도시되지 않는다는 점이다. 그러한 전도성 라인은, 전형적인 실시예에서, 전도성 라인(18) 아래에 있고, 따라서 도 2에서는 보이지 않는다.
전도성 라인들(18)의 각각은 상기 어레이(52)의 개개의 메모리 비트들(56)의 세트를 가로질러 연장된다. 도면에 도시된 구성에서, 각 라인(18)은 상기 어레이의 5개의 메모리 비트의 세트를 가로질러 연장된다. 이와 유사하게, 상기 라인들(28)의 각각은 상기 어레이의 5개의 메모리 비트들 세트를 가로질러 연장된다. 또한 도 1의 라인(14)에 대응하는 숨겨진 라인 , 그리고 따라서 상기 메모리 비트로의 기록을 위해 사용된 라인은 상기 도면에 도시된 라인(18)이 연장되는 바와 같이, 5개의 메모리 비트들의 동일한 세트를 가로질러 연장될 것이다.
상기 라인들(18 그리고 28)의 각각은 상기 라인들을 통한 전기적 흐름을 제어하기 위한 관련 회로를 지닌다. 이러한 회로는 라인들(18)을 따라 박스(60)들로, 그리고 라인(28)들을 따라 박스들(62)로 지정된다. 상기 회로는 전형적으로 하나 이상의 트랜지스터들을 포함하며, 그리고 원하는 범위 이내의 전도성 라인들을 통한 최대 암페어를 유지하기 위해 사용된다. 부가적으로, 상기 라인들(14)(도 2에서는 보이지 않음)은 또한 라인(18)과 관련하여 설명된 상기 회로에 유사한 관련된 회로를 지니며, 그리고 상기 라인들(14)에서의 전류 흐름을 제어하기 위해 사용되며-예를 들어 원하는 범위 이내로 라인(14) 내의 최대 암페어를 유지할 수 있도록 사용된다.
메모리 비트들(56)의 상기 어레이(52)는 상기 어레이의 바깥 주변 둘레로 연장된 점선 부분(70)으로 표시된 기판(54)위의 표시부분으로 구성된다. 전도성 라인(14)과 관련된 회로(보이지 않음), 그리고 전도성 라인들(18,28)과 관련된 상기 회로(60 그리고 62)는 상기 어레이의 표시부분 주변에 위치한다. 바람직하게는 어떠한 트랜지스터도 상기 어레이의 표시부분내에 제공되지 않으므로써 상기 어레이의 제작을 간단하게 하고 상기 고정 어레이 영역내 비트 수 밀도를 높일 수 있도록 한다.
어레이(52) 내의 메모리 비트 수는 상기 어레이를 사용하는 원하는 응용에 따라 변할 수 있다. 특정 실시예에서, 상기 어레이는 비트들의 10 비트의 행과 10 비트의 열(10*10 메모리 비트의 행렬)을 지니는 행렬을 포함할 것이고 그 결과 100 메모리 비트들을 포함할 것이다. 또 다른 실시예에서, 상기 배열은 메모리 비트들의 100*100 행렬을 포함할 것이고 그리고 따라서 10,000 메모리 비트들을 포함할 것이다. 또 다른 실시예에서, 상기 배열은 메모리 비트들의 1000*1000 행렬을 포함할 것이고, 따라서 1000000 메모리 비트들을 포함할 것이다. 특정 응용에서, 메모리 상기 어레이의 제작을 단순히 하기 위해 상기 메모리 비트들 사이에서 연장되는 메모리 비트 그리고 전도성 라인들을 제외하고는 상기 점선 표시 부분(70)이내에 어떠한 회로 요소도 존재하지 않을 것이다.
특히 종래의 MRAM 구성은 판독 그리고 기록 작업들 모두를 위해 한 메모리 비트와 전기적 접촉을 하는 한 단일의 라인을 사용하였다((예를 들어, 읽기 그리고 쓰기 작업들 모두를 위한 도 1의 라인(18)을 이용함). 따라서, 비트들의 터널 접합에서 장벽의 브레이크다운 전압이 초과되는 경우처럼, 기록 작업 중 어려움들이 있었다.
종래기술 문제점의 한 특징은 낮은 전압이 기록 작업과 관련된 트랜지스터에서 사용되었으며, 이는 트랜지스터가 낮은 구동 전류로 상기 트랜지스터 전류-전압 커브의 깊은 선형 지역에서 동작 되도록 하는 결과를 제공하였다. 본 발명의 한 특징은 절반-선택 고립된 기록 컨덕터를 이용한다는 것이다. 메모리 비트로부터 상기 기록 컨덕터를 전기적으로 절연시킴으로서, 이 컨덕터와 관련된 트랜지스터들이 포화 지역에서 동작할 수 있고, 그 결과 종래 기술의 구성과 비교하여 상대적으로 10 배만큼 트랜지스터 폭을 줄일 수 있게 되었다. MRAM 어셈블리와 관련된 다이 면적의 30% 내지 40%가 기록 트랜지스터에 의해 점유되기 때문에(일반적임), 상기 트랜지스터들의 크기 감소는 다이 크기를 실질적으로 감소시키게 된다.

Claims (47)

  1. 마그네토저항성 메모리 장치로서, 상기 장치는,
    - 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24), 그리고 상기 제 1 그리고 제 2 마그네틱 레이어들 사이 비-마그네틱 레이어(26)를 포함하는 한 스택(stack)으로 구성된 메모리 비트(20, 56)로서, 상기 제 2 마그네틱 레이어 내의 마그네틱 모멘트에 대한 상기 제 1 마그네틱 레이어 내의 마그네틱 모멘트의 상대적 방향으로써 정보를 저장하는, 상기 메모리 비트(20, 56),
    - 상기 메모리 비트로부터 정보를 판독하는 데 사용하도록 구성된 상기 스택에 인접하여 위치한 제 1 전도성 라인(18), 그리고
    - 제 1 전도성 라인이 상기 스택으로부터 떨어진 거리보다 더 먼 거리로 상기 스택으로부터 이격된 제 2 전도성 라인(14)으로서, 상기 메모리 비트에 정보를 기록하는 데 사용되는 제 2 전도성 라인(14)
    을 포함하고, 이때, 상기 제 1 그리고 제 2 전도성 라인이 서로에 대해 평행하게 연장되고, 상기 제 1 전도성 라인은 상기 메모리 비트로 정보를 기록하는 것으로는 사용되지 않으며, 그리고, 상기 제 2 전도성 라인은 상기 메모리 비트로부터 정보를 판독하는 것으로 사용되지 않음을 특징으로 하는 마그네토저항성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 전도성 라인(18)이 상기 메모리 비트의 상기 마그네틱 레이어들 중의 하나 이상과 전기적 접촉을 하여 있고, 그리고 상기 제 2 전도성 라인(14)은 상기 메모리 비트의 어느 마그네틱 레이어와도 전기적 접촉을 하고 있지 않는 것임을 특징으로 하는 마그네토저항성 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 그리고 제 2 마그네틱 레이어들은 니켈, 철, 코발트, 이리듐, 망간, 플래티넘 그리고 루테늄중 하나 이상을 포함하는 것임을 특징으로 하는 마그네토저항성 메모리 장치.
  4. 제 1 항에 있어서, 상기 비-마그네틱 레이어는 전기적으로 절연 물질을 포함하는 것임을 특징으로 하는 마그네토저항성 메모리 장치.
  5. 제 1 항에 있어서, 상기 비-마그네틱 레이어는 전기적으로 전도성 물질을 포함하는 것임을 특징으로 하는 마그네토저항성 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 1 전도성 라인은 상기 제 1 그리고 제 2 마그네틱 레이어들 중의 하나와 물리적으로 접촉하는 것임을 특징으로 하는 마그네토 저항성 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 1 그리고 제 2 전도성 라인들 사이에 전기 절연 물질을 더욱 포함하고, 그리고 상기 제 2 전도성 라인은 상기 전기 절연 물질 그리고 상기 제 1 전도성 라인의 결합된 두께만큼 상기 스택으로부터 떨어져 있는 것임을 특징으로 하는 마그네토 저항성 메모리 장치.
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  10. 제 1 항에 있어서, 상기 스택에 인접한 제 3 전도성 라인(28)을 더욱 포함하고, 상기 제 3 전도성 라인이 상기 메모리 비트로부터 정보를 읽고 그리고 상기 메모리 비트에 정보를 기록하는 모두에 사용하도록 구성됨을 특징으로 하는 마그네토 저항성 메모리 장치.
  11. 제 10 항에 있어서, 상기 제 1 전도성 라인이 상기 제 1 그리고 제 2 마그네틱 레이어들 중의 하나와 물리적으로 접촉하고, 그리고 상기 제 3 전도성 라인은 상기 제 1 그리고 제 2 마그네틱 레이어들 중의 다른 하나와 물리적으로 접촉하여 있는 것임을 특징으로 하는 마그네토 저항성 메모리 장치.
  12. 제 10 항에 있어서, 상기 제 1 그리고 제 2 전도성 라인들 사이에 전기 절연성 물질을 포함하고, 그리고
    - 상기 제 2 전도성 라인은 상기 전기 절연성 물질 그리고 상기 제 1 전도성 라인의 결합된 두께 이상에 의해 상기 스택으로부터 떨어지며,
    - 상기 제 1 전도성 라인이 상기 제 1 그리고 제 2 마그네틱 레이어들 중의 하나와 물리적으로 접촉하고, 그리고,
    - 상기 제 3 전도성 라인은 상기 제 1 그리고 제 2 마그네틱 레이어들 중의 다른 하나와 물리적으로 접촉하여 있는 것임을 특징으로 하는 마그네토 저항성 메모리 장치.
  13. 마그네토저항성 메모리 장치로서,
    - 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24), 그리고 상기 제 1 그리고 제 2 마그네틱 레이어들 사이 비-마그네틱 레이어(26)를 포함하는 스택으로 구성된 메모리 비트(20, 56)로서, 상기 메모리 비트는 상기 제 2 마그네틱 레이어 내의 마그네틱 모멘트에 대한 상기 제 1 마그네틱 레이어 내의 마그네틱 모멘트 상대적 방향으로써 정보를 저장하는 상기 메모리 비트(20, 56),
    - 상기 메모리 비트로부터 정보를 판독하는 데 사용하도록 구성되며 그리고 상기 마그네틱 레이어 하나 이상과 전기적 접촉하여 있는 제 1 전도성 라인(18), 그리고
    - 상기 메모리 비트로 정보를 기록하는 데 사용하도록 구성되며, 상기 메모리 비트 마그네틱 레이어 어느 것과도 전기적으로 접촉하고 있지 않도록 된 제 2 전도성 라인(14)을 포함하고,
    이 때 상기 제 1 그리고 제 2 전도성 라인이 서로에 대해 평행하게 연장되고, 상기 제 1 전도성 라인은 상기 메모리 비트로 정보를 기록하는 것으로는 사용되지 않으며, 그리고, 상기 제 2 전도성 라인은 상기 메모리 비트로부터 정보를 판독하는 것으로 사용되지 않음을 특징으로 하는 마그네토저항성 메모리 장치.
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  15. 마그네토저항성 메모리 장치로서,
    - 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24), 그리고 상기 제 1 그리고 제 2 마그네틱 레이어들 사이 비-마그네틱 레이어(26),
    - 스택(stack)위에 위치하며, 상기 마그네틱 레이어들 하나 이상의 레이어내 마그네틱 방향을 변경시키기 위해 상기 스택 제 1 부분과 충분히 오버랩하는 전기적 필드를 발생시키도록 구성되는 제 3 전도성 라인(28),
    - 상기 스택(stack)아래에 위치하며, 상기 마그네틱 레이어들 하나 이상의 레이어내 마그네틱 방향을 변경시키기 위해 상기 스택 제 2 부분과 충분히 오버랩하는 전기적 필드를 발생시키도록 구성되는 제 1 전도성 라인(18),
    - 제 1 전도성 라인 아래의 전기 절연 스페이서(spacer)(16), 그리고
    - 상기 절연 스페이서 아래에 놓이며, 상기 절연 스페이서에 의해 상기 제 1 전도성 라인(18)으로부터 떨어져 있는 제 2 전도성 라인(14)으로서, 상기 마그네틱 레이어들 중의 하나 이상의 레이어내 마그네틱 방향을 변경시키기 위해, 상기 스택의 제 3 부분과 충분히 오버랩하는 전기적 필드를 발생시키도록 구성되는 제 2 전도성 라인(14)을 포함하며,
    상기 제 3 전도성 라인은 1 밀리 암페어로부터 10 밀리 암페어까지의 레벨로 상기 제 3 전도성 라인 이내 최대 암페어를 유지하도록 구성된 회로(62)에 전기적으로 연결되고, 상기 제 1 전도성 라인은 500 나노 암페어로부터 1 마이크로 암페어까지의 레벨로 상기 제 1 전도성 라인 이내 최대 암페어를 유지하도록 구성된 회로(60)에 전기적으로 연결되며, 그리고 상기 제 2 전도성 라인은 1 밀리 암페어로부터 10 밀리 암페어까지의 레벨로 상기 제 2 전도성 라인이내의 최대 암페어를 유지하도록 구성된 회로에 전기적으로 연결됨을 특징으로 하는 마그네토저항성 메모리 장치.
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  34. 정보를 저장하고 검색하는 방법으로서,
    - 제 1 마그네틱 레이어(22), 제 2 마그네틱 레이어(24), 그리고 상기 제 1 그리고 제 2 마그네틱 레이어들 사이 비-마그네틱 레이어(26)를 포함하는 메모리 비트(20, 56)로서, 상기 제 2 마그네틱 레이어 내의 마그네틱 모멘트에 대한 상기 제 1 마그네틱 레이어 내의 마그네틱 모멘트 상대적 방향으로써 정보를 저장하는 상기 메모리 비트(20, 56),
    상기 메모리 비트로부터 정보를 판독하는 데 사용하도록 구성된 상기 스택에 인접하여 위치한 제 1 전도성 라인(18), 그리고,
    제 1 전도성 라인이 상기 스택으로부터 떨어진 곳보다 더 먼 거리를 두고, 상기 스택으로부터 떨어져 있고, 그리고 상기 메모리 비트로 정보 기록에 사용하도록 구성된 제 2 전도성 라인(14)을 포함하는 마그네토저항성 메모리 장치를 제공하고,
    - 상기 메모리 비트로부터 정보를 판독하는 동안 500 나노 암페어로부터 1마이크로 암페어까지의 최대 암페어로 상기 제 1 전도성 라인을 작동시키며, 그리고
    - 상기 메모리 비트로부터 정보를 기록하는 동안 1 밀리 암페어로부터 10밀리 암페어까지의 최대 암페어로 상기 제 2 전도성 라인을 작동시킴을 포함하는 것을 특징으로 하는 정보를 저장하고 검색하는 방법.
  35. 제 34 항에 있어서, 상기 메모리 비트는 기판(54)위에 점선 표시 부분(70)으로 구성된 메모리 비트 어레이(52) 일부이며, 상기 제 1 전도성 라인은 상기 어레이의 다수의 상기 메모리 비트들을 가로질러 연장되고, 상기 다수의 메모리비트들로부터의 정보의 판독이 하나 이상의 회로 요소들을 지닌 상기 제 1 전도성 라인을 따라 전기의 흐름을 제어하는 것을 포함하며, 그리고 상기 하나 이상의 회로 요소들 전부는 상기 어레이(52)의 점선 부분(70) 주변에 위치하는 것임을 특징으로 하는 정보를 저장하고 검색하는 방법.
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  39. 제 34 항에 있어서, 상기 메모리 비트는 기판(54)위에 점선 표시 부분(70)으로 구성된 메모리 비트 어레이(52) 일부이며, 상기 제 2 전도성 라인은 상기 어레이의 다수의 상기 메모리 비트들을 가로질러 연장되고, 상기 다수의 메모리비트들로의 정보의 기록이 하나 이상의 회로 요소들을 지닌 상기 제 2 전도성 라인을 따라 전기의 흐름을 제어하는 것을 포함하며, 그리고 상기 하나 이상의 회로 요소들 전부는 상기 어레이(52)의 점선 부분(70) 주변에 위치하는 것임을 특징으로 하는 정보를 저장하고 검색하는 방법.
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  43. 제 34 항에 있어서,
    - 상기 스택에 인접한 제 3 전도성 라인(28)을 제공하고, 상기 제 3 전도성 라인은 상기 메모리 비트로의 정보의 기록 그리고 상기 메모리 비트로부터 정보의 판독 모두에 사용되도록 구성되며, 그리고,
    - 상기 메모리 비트로의 정보의 기록 그리고 상기 메모리 비트로부터의 정보의 판독 동안 1밀리 암페어로부터 10밀리 암페어까지의 최대 암페어로 상기 제 3 전도성 라인을 작동하도록 함을 포함함을 특징으로 하는 정보를 저장하고 검색하는 방법.
  44. 제 34 항에 있어서, 상기 메모리 비트는 기판(54)위 점선 부분(70)을 구성하는 메모리 비트 어레이(52) 일 부분이며, 상기 제 3 전도성 라인은 상기 어레이의 다수의 상기 메모리 비트들을 가로질러 연장되고, 상기 다수의 메모리 비트로의 정보의 기록 및 판독은 하나 이상의 회로 요소들을 지닌 상기 제 3 전도성 라인을 따라 전기의 흐름을 제어함을 포함하며, 그리고 상기 하나 이상의 회로 요소들의 전부가 상기 어레이의 상기 점선 부분(70) 주변에 위치하는 것임을 특징으로 하는 정보를 저장하고 검색하는 방법.
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