JP2015173139A - 半導体装置の製造方法、および半導体チップ積層体 - Google Patents
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Abstract
【課題】２つの半導体チップの電極同士を接続するためのはんだ層の量および高さを確保可能にした半導体装置の製造方法を提供する。【解決手段】一面に第１のバンプ電極が設けられた第１の半導体チップを準備し、一面に第２のバンプ電極、第２のバンプ電極の頂面に形成されたメタル層、およびメタル層の最側端部よりも内側に、最側端部が位置するようにメタル層上に形成された第１のはんだ層が設けられ、他面に第３のバンプ電極および第２のはんだ層が設けられた第２の半導体チップを準備し、第３のバンプ電極を第２のはんだ層を介して第１のバンプ電極に電気的に接続するように、第２の半導体チップを第１の半導体チップ上に積層したチップ積層体を形成し、チップ積層体の第２の半導体チップの一面上にフラックスを供給し、フラックス供給後のチップ積層体をはんだ層の融点以上に加熱した後、フラックスを除去する。【選択図】図１２
Description
本発明は、複数の半導体チップが積層された半導体装置の製造方法、および半導体チップ積層体に関する。
複数のメモリチップを積層したメモリチップ積層体を、配線基板上に搭載されたロジックチップ上に積層した半導体装置の一例が特許文献１に開示されている。メモリチップ積層体は、配線基板上に搭載されたロジックチップのバンプ電極との電気的な接続の信頼性を確保するために、最上層のメモリチップのバンプ電極にはんだ層を配置する必要がある。特許文献１に開示された、半導体装置の製造方法では、はんだ転写シートを用いて、メモリチップ積層体の最上層のメモリチップのバンプ電極上にはんだ層を転写することで、最上層のメモリチップのバンプ電極上にはんだ層を形成している。
しかし、バンプ電極間のショートを防ぐために、転写シートに予め設けられるはんだ層の量を抑制してしまうと、最上層のメモリチップのバンプ電極とロジックチップのバンプ電極との接合の信頼性を確保するのに必要な量および高さのはんだ層を形成できないという問題がある。
本発明の半導体装置の製造方法は、
一面に形成された第１のバンプ電極を有する第１の半導体チップを準備する工程と、
一面に形成された第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に、最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面に形成された第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有する第２の半導体チップを準備する工程と、
前記第３のバンプ電極を前記第２のはんだ層を介して前記第１のバンプ電極に電気的に接続するように、前記第２の半導体チップを前記第１の半導体チップ上に積層し、チップ積層体を形成する工程と、
前記チップ積層体を形成する工程後、前記第２のバンプ電極、前記メタル層及び前記第１のはんだ層を覆うように、前記チップ積層体の前記第２の半導体チップの一面上にフラックスを供給する工程と、
前記フラックスを供給する工程後、前記チップ積層体を前記はんだ層の融点以上に加熱する工程と、
前記フラックスを洗浄して該フラックスを前記チップ積層体から除去する工程と、を有する。
一面に形成された第１のバンプ電極を有する第１の半導体チップを準備する工程と、
一面に形成された第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に、最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面に形成された第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有する第２の半導体チップを準備する工程と、
前記第３のバンプ電極を前記第２のはんだ層を介して前記第１のバンプ電極に電気的に接続するように、前記第２の半導体チップを前記第１の半導体チップ上に積層し、チップ積層体を形成する工程と、
前記チップ積層体を形成する工程後、前記第２のバンプ電極、前記メタル層及び前記第１のはんだ層を覆うように、前記チップ積層体の前記第２の半導体チップの一面上にフラックスを供給する工程と、
前記フラックスを供給する工程後、前記チップ積層体を前記はんだ層の融点以上に加熱する工程と、
前記フラックスを洗浄して該フラックスを前記チップ積層体から除去する工程と、を有する。
本発明の半導体チップ積層体は、
一面から突出する第１のバンプ電極を有する第１の半導体チップと、
一面から突出する第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面から突出する第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有し、前記第２のはんだ層を介して前記第３のバンプ電極が前記第１のバンプ電極と電気的に接続するように前記第１の半導体チップ上に積層された第２の半導体チップと、
を有する。
一面から突出する第１のバンプ電極を有する第１の半導体チップと、
一面から突出する第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面から突出する第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有し、前記第２のはんだ層を介して前記第３のバンプ電極が前記第１のバンプ電極と電気的に接続するように前記第１の半導体チップ上に積層された第２の半導体チップと、
を有する。
本発明によれば、積層される２つの半導体チップのうち、これらのチップの電極同士を接続するためのはんだ層の最側端がはんだ層の下層に相当するメタル層の最側端部よりも内側に位置している。そのため、チップ積層体の形成過程の熱履歴ではんだ層がバンプ電極の側面に回り込みことが抑制され、メタル層上のはんだ層の量および高さを確保でき、２つの半導体チップのバンプ電極同士の接合の信頼性が向上する。
上述の課題を解決するために、本願の発明者によってメモリチップ積層体を形成する技術が検討されている。その技術の一例が特願２０１３−０３４４０６号（以下では、先願と称する）で検討されている。先願に紹介されている技術は、予め表裏面のバンプ電極の両方にはんだ層を設けた最上層のメモリチップを準備し、両面のバンプ電極にはんだ層を設けたメモリチップを他のメモリチップ上に積層し、最上層のメモリチップのバンプ電極上にはんだ層を形成するものである。
しかしながら、両面のバンプ電極に予めはんだ層を形成した最上層のメモリチップを他のメモリチップ上に積層する方法では、メモリチップ積層体を形成する過程の熱履歴によって、ロジックチップのバンプ電極に接合する最上層のメモリチップの表面バンプ上のはんだ層の表面形状が変形してしまう問題がある。変形とは、表面に凹凸が形成されることである。最上層のメモリチップのはんだ層の表面形状の変形による凹凸によって、最上層のメモリチップをロジックチップのバンプ電極と接合する際に、はんだ層にボイドが残るおそれがある。また、表面バンプ上のはんだ層の表面が酸化することで、ロジックチップとの接合時に濡れ不足となるおそれもある。
そこで、本願の発明者は、その問題を解決するために検討を行った。以下に、本願の発明者の検討結果による実施形態を説明する。
しかしながら、両面のバンプ電極に予めはんだ層を形成した最上層のメモリチップを他のメモリチップ上に積層する方法では、メモリチップ積層体を形成する過程の熱履歴によって、ロジックチップのバンプ電極に接合する最上層のメモリチップの表面バンプ上のはんだ層の表面形状が変形してしまう問題がある。変形とは、表面に凹凸が形成されることである。最上層のメモリチップのはんだ層の表面形状の変形による凹凸によって、最上層のメモリチップをロジックチップのバンプ電極と接合する際に、はんだ層にボイドが残るおそれがある。また、表面バンプ上のはんだ層の表面が酸化することで、ロジックチップとの接合時に濡れ不足となるおそれもある。
そこで、本願の発明者は、その問題を解決するために検討を行った。以下に、本願の発明者の検討結果による実施形態を説明する。
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置がＣｏＣ（Chip On Chip）型の半導体装置の場合で説明する。
図１は本実施形態の半導体装置の一構成例を示す断面図である。
本実施形態の半導体装置１は、複数のメモリチップからなるメモリチップ積層体５と、ロジックチップ１１とを有する。図１に示すように、ロジックチップ１１は配線基板１７上に設けられ、メモリチップ積層体５はロジックチップ１１上に設けられている。
図１に示す断面図では、メモリチップ積層体５の最下層にメモリチップ１０ｃが配置され、最上層にメモリチップ１０ａが配置されている。メモリチップ１０ｃとメモリチップ１０ａの間に、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２が積層されている。隣り合うメモリチップは表面バンプ２２、貫通電極２４および裏面バンプ２５を介して電気的に接続されている。メモリチップ１０ａ、１０ｂ−１、１０ｂ−２、１０ｃは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップである。
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置がＣｏＣ（Chip On Chip）型の半導体装置の場合で説明する。
図１は本実施形態の半導体装置の一構成例を示す断面図である。
本実施形態の半導体装置１は、複数のメモリチップからなるメモリチップ積層体５と、ロジックチップ１１とを有する。図１に示すように、ロジックチップ１１は配線基板１７上に設けられ、メモリチップ積層体５はロジックチップ１１上に設けられている。
図１に示す断面図では、メモリチップ積層体５の最下層にメモリチップ１０ｃが配置され、最上層にメモリチップ１０ａが配置されている。メモリチップ１０ｃとメモリチップ１０ａの間に、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２が積層されている。隣り合うメモリチップは表面バンプ２２、貫通電極２４および裏面バンプ２５を介して電気的に接続されている。メモリチップ１０ａ、１０ｂ−１、１０ｂ−２、１０ｃは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップである。
これら複数のメモリチップの側面はアンダーフィル材４２で覆われ、メモリチップ間の隙間にアンダーフィル材４２が埋め込まれている。また、メモリチップ１０ｃとロジックチップ１１の隙間にＮＣＰ（Non Conductive Paste）１８が埋め込まれている。ロジックチップ１１と配線基板１７の隙間にアンダーフィル材４１が埋め込まれている。メモリチップ積層体５およびロジックチップ１１を含む構成が封止樹脂１９で覆われている。
配線基板１７は、絶縁基材４５と、絶縁膜４６、４７とを有する。絶縁基材４５の２つの面のうち、一方の面に絶縁膜４６が設けられ、他方の面に絶縁膜４７が設けられている。絶縁膜４７側には、ロジックチップ１１と接続するための複数の接続パッド４３が設けられている。絶縁膜４６側には、外部端子となるはんだボール１６を接続するための複数のランド１５が設けられている。
配線基板１７は、絶縁基材４５と、絶縁膜４６、４７とを有する。絶縁基材４５の２つの面のうち、一方の面に絶縁膜４６が設けられ、他方の面に絶縁膜４７が設けられている。絶縁膜４７側には、ロジックチップ１１と接続するための複数の接続パッド４３が設けられている。絶縁膜４６側には、外部端子となるはんだボール１６を接続するための複数のランド１５が設けられている。
次に、メモリチップ積層体５の構成を詳しく説明する。
図２は図１に示したメモリチップ積層体の一構成例を示す平面図および断面図である。図２（ｂ）は図１に示したメモリチップ積層体５の上下を逆にした場合の断面図である。つまり、図２（ｂ）に示す断面図では、メモリチップ１０ｃがメモリチップ積層体５の最上層に位置し、メモリチップ１０ａが最下層に位置している。図２（ａ）は図２（ｂ）に示すメモリチップ積層体５の上面図である。
図３は図２に示すメモリチップ積層体に含まれる複数のメモリチップのそれぞれの構成例を示す断面図である。図４は図３（ａ）に示すメモリチップ１０ｃのバンプ電極の要部を示す拡大図である。
図２に示すように、メモリチップ積層体５は、メモリチップ１０ａ、メモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを有する。説明のためにメモリチップ１０ｂ−１とメモリチップ１０ｂ−２に異なる符号を付しているが、これら２つのメモリチップは構成が同じである。以下では、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２を区別しない場合、符号「１０ｂ」を用いて説明する。
図２は図１に示したメモリチップ積層体の一構成例を示す平面図および断面図である。図２（ｂ）は図１に示したメモリチップ積層体５の上下を逆にした場合の断面図である。つまり、図２（ｂ）に示す断面図では、メモリチップ１０ｃがメモリチップ積層体５の最上層に位置し、メモリチップ１０ａが最下層に位置している。図２（ａ）は図２（ｂ）に示すメモリチップ積層体５の上面図である。
図３は図２に示すメモリチップ積層体に含まれる複数のメモリチップのそれぞれの構成例を示す断面図である。図４は図３（ａ）に示すメモリチップ１０ｃのバンプ電極の要部を示す拡大図である。
図２に示すように、メモリチップ積層体５は、メモリチップ１０ａ、メモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを有する。説明のためにメモリチップ１０ｂ−１とメモリチップ１０ｂ−２に異なる符号を付しているが、これら２つのメモリチップは構成が同じである。以下では、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２を区別しない場合、符号「１０ｂ」を用いて説明する。
図３（ａ）〜図３（ｄ）に示すメモリチップ１０ａ〜１０ｃのそれぞれのシリコン基板２１の２つの面のうち、一方の面を表面と称し、他方の面を裏面と称する。シリコン基板２１の表面側に設けられたバンプ電極を表面バンプと称し、シリコン基板２１の裏面側に設けられたバンプ電極を裏面バンプと称する。
図３（ａ）〜図３（ｄ）に示すように、メモリチップ１０ａ〜１０ｃのそれぞれは、シリコン基板２１の表面に回路形成層２６が設けられ、回路形成層２６にメモリ回路（不図示）が形成されている。シリコン基板２１の表面側には、メモリ回路と電気的に接続される電極パッド３１（図４参照）が予め決められたレイアウトにしたがって配置されている。メモリチップ１０ａ〜１０ｃは、各チップに搭載されるメモリ回路と、メモリ回路に接続される複数の電極パッドのレイアウトが共通している。
図３を参照して、メモリチップ１０ａとメモリチップ１０ｂを比較すると、いずれのチップも表面バンプ２２が設けられている。一方、メモリチップ１０ｂに貫通電極２４が設けられ、メモリチップ１０ｂの裏面側にはんだ層２３および裏面バンプ２５が設けられているが、メモリチップ１０ａには、これらの構成が設けられていない。
図３を参照して、メモリチップ１０ｂとメモリチップ１０ｃを比較すると、いずれのチップも貫通電極２４が設けられ、各チップの表面側に表面バンプ２２が設けられ、各チップの裏面側にはんだ層２３および裏面バンプ２５が設けられている。一方、メモリチップ１０ｃの表面バンプ２２上にはんだ層２３が設けられているが、メモリチップ１０ｂの表面側にははんだ層２３は設けられていない。
図３（ａ）〜図３（ｄ）に示すように、メモリチップ１０ａ〜１０ｃのそれぞれは、シリコン基板２１の表面に回路形成層２６が設けられ、回路形成層２６にメモリ回路（不図示）が形成されている。シリコン基板２１の表面側には、メモリ回路と電気的に接続される電極パッド３１（図４参照）が予め決められたレイアウトにしたがって配置されている。メモリチップ１０ａ〜１０ｃは、各チップに搭載されるメモリ回路と、メモリ回路に接続される複数の電極パッドのレイアウトが共通している。
図３を参照して、メモリチップ１０ａとメモリチップ１０ｂを比較すると、いずれのチップも表面バンプ２２が設けられている。一方、メモリチップ１０ｂに貫通電極２４が設けられ、メモリチップ１０ｂの裏面側にはんだ層２３および裏面バンプ２５が設けられているが、メモリチップ１０ａには、これらの構成が設けられていない。
図３を参照して、メモリチップ１０ｂとメモリチップ１０ｃを比較すると、いずれのチップも貫通電極２４が設けられ、各チップの表面側に表面バンプ２２が設けられ、各チップの裏面側にはんだ層２３および裏面バンプ２５が設けられている。一方、メモリチップ１０ｃの表面バンプ２２上にはんだ層２３が設けられているが、メモリチップ１０ｂの表面側にははんだ層２３は設けられていない。
電極構造に注目すると、メモリチップ積層体５を構成する４つのメモリチップには、３種類の電極構造があることがわかる。これら４つのチップの電極構造に関して、チップ間で共通する構成と、チップ間で異なる構成とに分けて、図４を参照して説明する。
ここで、図４がメモリチップ１０ｃのバンプ電極の要部を示す拡大図であることに注意する必要がある。図４は、電極構造について、４つのメモリチップに共通する構成を表しているが、メモリチップ１０ｃに特有な構成も表している。
はじめに、メモリチップ１０ａ〜１０ｃに共通する部分の構成を説明する。
図４に示すように、回路形成層２６の上には絶縁性の保護膜として絶縁膜３３が形成されており、絶縁膜３３が回路形成層２６の上面を保護している。絶縁膜３３には開口部が設けられ、開口部はシード層３２で覆われている。電極パッド３１はシード層３２を介して表面バンプ２２と接続されている。電極パッド３１と表面バンプ２２はシリコン基板２１の表面と平行な面における位置が同じなので、図２（ａ）に示す、表面バンプ２２の位置を参照することで、電極パッド３１のレイアウトを把握できる。
表面バンプ２２は、例えば、材料がＣｕで構成される柱状体である。図４に示すように、表面バンプ２２は、チップ表面から垂直方向に突出するように形成されている。表面バンプ２２上にはＣｕ拡散防止用のメタル層としてメッキ層２７が形成されている。メッキ層２７の材料は、本実施形態では、Ｎｉである。メッキ層２７は、図４に示すように、表面バンプ２２の側面に対して垂直方向（シリコン基板２１の表面に平行）に突出するように、表面バンプ２２の上面の上に形成されている。つまり、シリコン基板２１の表面に平行なパターンで比較すると、メッキ層２７のパターンの方が表面バンプ２２のパターンよりも大きい。なお、メッキ層２７の上に酸化防止用のＡｕメッキ層が設けられていてもよい。
ここで、図４がメモリチップ１０ｃのバンプ電極の要部を示す拡大図であることに注意する必要がある。図４は、電極構造について、４つのメモリチップに共通する構成を表しているが、メモリチップ１０ｃに特有な構成も表している。
はじめに、メモリチップ１０ａ〜１０ｃに共通する部分の構成を説明する。
図４に示すように、回路形成層２６の上には絶縁性の保護膜として絶縁膜３３が形成されており、絶縁膜３３が回路形成層２６の上面を保護している。絶縁膜３３には開口部が設けられ、開口部はシード層３２で覆われている。電極パッド３１はシード層３２を介して表面バンプ２２と接続されている。電極パッド３１と表面バンプ２２はシリコン基板２１の表面と平行な面における位置が同じなので、図２（ａ）に示す、表面バンプ２２の位置を参照することで、電極パッド３１のレイアウトを把握できる。
表面バンプ２２は、例えば、材料がＣｕで構成される柱状体である。図４に示すように、表面バンプ２２は、チップ表面から垂直方向に突出するように形成されている。表面バンプ２２上にはＣｕ拡散防止用のメタル層としてメッキ層２７が形成されている。メッキ層２７の材料は、本実施形態では、Ｎｉである。メッキ層２７は、図４に示すように、表面バンプ２２の側面に対して垂直方向（シリコン基板２１の表面に平行）に突出するように、表面バンプ２２の上面の上に形成されている。つまり、シリコン基板２１の表面に平行なパターンで比較すると、メッキ層２７のパターンの方が表面バンプ２２のパターンよりも大きい。なお、メッキ層２７の上に酸化防止用のＡｕメッキ層が設けられていてもよい。
次に、メモリチップ１０ａ〜１０ｃに共通しない部分のうち、メモリチップ１０ｂおよびメモリチップ１０ｃに共通する部分の構成を説明する。
図４に示すように、シリコン基板２１には、電極パッド３１に対応する位置に貫通孔が設けられ、貫通孔に導体（例えば、Ｃｕ）が充填された貫通電極２４が形成されている。シリコン基板２１の裏面側には、複数の裏面バンプ２５が形成されている。裏面バンプ２５は電極パッド３１と同じレイアウトで配置されている。
複数の裏面バンプ２５のそれぞれは対応する表面バンプ２２と貫通電極２４を介して電気的に接続されている。裏面バンプ２５は、例えば、材料がＣｕで構成される柱状体である。図４に示すように、裏面バンプ２５は、チップ裏面から垂直方向に突出するように形成されている。
裏面バンプ２５の表面上に、はんだ層２３が設けられている。はんだ層２３の材料は、本実施形態では、Ｓｎ／Ａｇである。はんだ層２３は、Ｎ2環境下でリフローされることで一旦溶融された後、図４に示すように、裏面バンプ２５上に半球状に配置される。
図４に示すように、シリコン基板２１には、電極パッド３１に対応する位置に貫通孔が設けられ、貫通孔に導体（例えば、Ｃｕ）が充填された貫通電極２４が形成されている。シリコン基板２１の裏面側には、複数の裏面バンプ２５が形成されている。裏面バンプ２５は電極パッド３１と同じレイアウトで配置されている。
複数の裏面バンプ２５のそれぞれは対応する表面バンプ２２と貫通電極２４を介して電気的に接続されている。裏面バンプ２５は、例えば、材料がＣｕで構成される柱状体である。図４に示すように、裏面バンプ２５は、チップ裏面から垂直方向に突出するように形成されている。
裏面バンプ２５の表面上に、はんだ層２３が設けられている。はんだ層２３の材料は、本実施形態では、Ｓｎ／Ａｇである。はんだ層２３は、Ｎ2環境下でリフローされることで一旦溶融された後、図４に示すように、裏面バンプ２５上に半球状に配置される。
次に、メモリチップ１０ｃに特有な部分の構成を説明する。
最上層のメモリチップ１０ｃでは、図４に示すように、表面バンプ２２上のメッキ層２７の上面にメッキ層２７の外縁に沿ってＳｉＮ膜３５が設けられている。そして、メッキ層２７の上面でＳｉＮ膜３５の内側の領域に、はんだ層２３が設けられている。このはんだ層２３の材料は、裏面バンプ２５側と同じＳｎ／Ａｇである。表面バンプ２２側のはんだ層２３は、Ｎ2環境下でリフローされることで、一旦溶融した後、図４に示すように、表面バンプ２２上に半球状に形成される。
また、表面バンプ２２上のはんだ層２３の厚さが裏面バンプ２５上のはんだ層２３の厚さよりも大きくなるように、表面バンプ２２上のはんだ層２３が構成されている。例えば、表面バンプ側のはんだ層２３の厚さは１０μｍ以上であり、裏面バンプ側のはんだ層の厚さは７．５μｍである。表面側のはんだ層２３の厚さを大きくすることで、ロジックチップ１１等の異種チップのバンプとの接合の信頼性を向上させることができる。
最上層のメモリチップ１０ｃでは、図４に示すように、表面バンプ２２上のメッキ層２７の上面にメッキ層２７の外縁に沿ってＳｉＮ膜３５が設けられている。そして、メッキ層２７の上面でＳｉＮ膜３５の内側の領域に、はんだ層２３が設けられている。このはんだ層２３の材料は、裏面バンプ２５側と同じＳｎ／Ａｇである。表面バンプ２２側のはんだ層２３は、Ｎ2環境下でリフローされることで、一旦溶融した後、図４に示すように、表面バンプ２２上に半球状に形成される。
また、表面バンプ２２上のはんだ層２３の厚さが裏面バンプ２５上のはんだ層２３の厚さよりも大きくなるように、表面バンプ２２上のはんだ層２３が構成されている。例えば、表面バンプ側のはんだ層２３の厚さは１０μｍ以上であり、裏面バンプ側のはんだ層の厚さは７．５μｍである。表面側のはんだ層２３の厚さを大きくすることで、ロジックチップ１１等の異種チップのバンプとの接合の信頼性を向上させることができる。
次に、本実施形態の半導体装置１の製造方法を説明する。はじめに、メモリチップ１０ｃについて、ウエハプロセス工程が終了してからダイシングまでのフローを説明する。
図５および図６は本実施形態のメモリチップのウエハプロセス工程が終了してからダイシングまでのフローを示す断面図である。
図５（ａ）は、ウエハプロセス工程で半導体ウエハ（以下では、単に「ウエハ」と称する）７０に複数のメモリチップ１０ｃのメモリ回路（不図示）を形成し、表面バンプ２２およびはんだ層２３を形成した後の断面構造を示す図である。表面バンプ２２およびはんだ層２３の形成方法は後で詳しく説明する。図５（ａ）に示す領域５２が１つのメモリチップ１０ｃに相当する。シリコン基板２１の表面側に領域５２毎にメモリ回路が形成されている。ダイシングライン５１に沿ってウエハ７０を切断することで、複数のメモリチップ１０ｃに分離することができる。
図５（ａ）に示すウエハ７０を準備した後、シリコン基板２１の表面側に仮接着層５４を用いてウエハサポート基板５３を貼り付ける。図５（ｂ）に示したウエハ７０のウエハサポート基板５３をバックグラインド装置（不図示）に固定し、図５（ｃ）に示すように、シリコン基板２１の厚みが所定の厚みになるまで裏面側からシリコン基板２１を研削する。図５（ｃ）に示す破線は、研削前のシリコン基板２１の裏面の位置を示す。
図５および図６は本実施形態のメモリチップのウエハプロセス工程が終了してからダイシングまでのフローを示す断面図である。
図５（ａ）は、ウエハプロセス工程で半導体ウエハ（以下では、単に「ウエハ」と称する）７０に複数のメモリチップ１０ｃのメモリ回路（不図示）を形成し、表面バンプ２２およびはんだ層２３を形成した後の断面構造を示す図である。表面バンプ２２およびはんだ層２３の形成方法は後で詳しく説明する。図５（ａ）に示す領域５２が１つのメモリチップ１０ｃに相当する。シリコン基板２１の表面側に領域５２毎にメモリ回路が形成されている。ダイシングライン５１に沿ってウエハ７０を切断することで、複数のメモリチップ１０ｃに分離することができる。
図５（ａ）に示すウエハ７０を準備した後、シリコン基板２１の表面側に仮接着層５４を用いてウエハサポート基板５３を貼り付ける。図５（ｂ）に示したウエハ７０のウエハサポート基板５３をバックグラインド装置（不図示）に固定し、図５（ｃ）に示すように、シリコン基板２１の厚みが所定の厚みになるまで裏面側からシリコン基板２１を研削する。図５（ｃ）に示す破線は、研削前のシリコン基板２１の裏面の位置を示す。
続いて、表面バンプ２２に対応する位置に、研削後のシリコン基板２１の裏面から電極パッド３１に達する開口をドライエッチングで形成する。そして、図６（ａ）に示すように、その開口に導体を埋め込んで貫通電極２４を形成する。その後、貫通電極２４の上に裏面バンプ２５およびはんだ層２３を形成する。仮接着層５４およびウエハサポート基板５３を除去する。
次に、図６（ｂ）に示すように、シリコン基板２１の裏面側に仮接着層５５を用いてダイシングテープ５６を貼り付ける。図６（ｃ）に示すように、ダイシングライン５１（図５（ａ）参照）に沿ってダイシングブレード７３でシリコン基板２１を切断して、シリコン基板２１を複数のメモリチップ１０ｃに分離する。
次に、図６（ｂ）に示すように、シリコン基板２１の裏面側に仮接着層５５を用いてダイシングテープ５６を貼り付ける。図６（ｃ）に示すように、ダイシングライン５１（図５（ａ）参照）に沿ってダイシングブレード７３でシリコン基板２１を切断して、シリコン基板２１を複数のメモリチップ１０ｃに分離する。
ここで、図５（ａ）に示した表面バンプ２２およびはんだ層２３の形成方法を詳しく説明する。図７〜図９は本実施形態のメモリチップのウエハ状態における表面側のバンプ電極の形成フローを示す断面図である。
図４に示したシリコン基板２１上の絶縁膜３３に電極パッド３１の上面の一部を露出させる開口を形成した後、開口および絶縁膜３３上にスパッタリング処理によってメッキ給電用のシード層３２を形成する。続いて、シード層３２上に所定の厚さのフォトレジスト膜６１を塗布した後、フォトレジスト膜６１に対して露光処理および現像処理を行って、図７（ａ）に示すように、フォトレジスト膜６１の電極パッド３１に対応する位置に開口６７を形成する。
図７（ａ）に示した開口６７に、Ｃｕを材料に用いて、所定の高さの表面バンプ２２をメッキ処理によって形成する。さらに、図７（ｂ）に示すように、表面バンプ２２の頂面上に、Ｎｉを材料に用いてメッキ層２７をメッキ処理によって形成する。なお、メッキ層２７の上に酸化防止用のＡｕメッキ層を形成してもよい。
続いて、フォトリソグラフィ工程によって、図７（ｃ）に示すように、メッキ層２７の周端部を除く領域のメッキ層２７上にフォトレジスト膜６２を形成する。開口６７のパターンを円とすると、フォトレジスト膜６２のパターンはメッキ層２７のパターンと中心が同じ円になる。つまり、メッキ層２７およびフォトレジスト膜６２のパターンは同心円である。図７（ｃ）に示すように、フォトレジスト膜６２のパターンの方がメッキ層２７のパターンよりも直径が短い。メッキ層２７の露出部はメッキ層２７の周囲に沿って均等であることが望ましい。
図４に示したシリコン基板２１上の絶縁膜３３に電極パッド３１の上面の一部を露出させる開口を形成した後、開口および絶縁膜３３上にスパッタリング処理によってメッキ給電用のシード層３２を形成する。続いて、シード層３２上に所定の厚さのフォトレジスト膜６１を塗布した後、フォトレジスト膜６１に対して露光処理および現像処理を行って、図７（ａ）に示すように、フォトレジスト膜６１の電極パッド３１に対応する位置に開口６７を形成する。
図７（ａ）に示した開口６７に、Ｃｕを材料に用いて、所定の高さの表面バンプ２２をメッキ処理によって形成する。さらに、図７（ｂ）に示すように、表面バンプ２２の頂面上に、Ｎｉを材料に用いてメッキ層２７をメッキ処理によって形成する。なお、メッキ層２７の上に酸化防止用のＡｕメッキ層を形成してもよい。
続いて、フォトリソグラフィ工程によって、図７（ｃ）に示すように、メッキ層２７の周端部を除く領域のメッキ層２７上にフォトレジスト膜６２を形成する。開口６７のパターンを円とすると、フォトレジスト膜６２のパターンはメッキ層２７のパターンと中心が同じ円になる。つまり、メッキ層２７およびフォトレジスト膜６２のパターンは同心円である。図７（ｃ）に示すように、フォトレジスト膜６２のパターンの方がメッキ層２７のパターンよりも直径が短い。メッキ層２７の露出部はメッキ層２７の周囲に沿って均等であることが望ましい。
次に、図８（ａ）に示すように、フォトレジスト膜６２をマスクにして、メッキ層２７の露出部の上とフォトレジスト膜６１の上にＳｉＮ膜３５を形成する。ＳｉＮ膜３５は、プラズマＣＶＤ（Chemical Vapor Deposition）法により、３００℃前後の低温で形成される。フォトレジスト膜６１、６２には、３００℃以上の耐熱性のあるフォトレジストが用いられる。以下に、メッキ層２７の露出部の上とフォトレジスト膜６１の上にＳｉＮ膜３５を形成する方法の一例を説明する。
図７（ｃ）に示した、メッキ層２７の露出部およびフォトレジスト膜６１、６２の上にプラズマＣＶＤ法でＳｉＮ膜３５を形成する。続いて、フォトレジスト膜６２上のＳｉＮ膜３５が露出するようにＳＯＧ（Spin On Glass）膜をウエハ上に均等に塗布する。低温（例えば、２００℃前後）でＳＯＧ膜を硬化させた後、フォトレジスト膜６２上のＳｉＮ膜３５をドライエッチングで除去する。その後、ＳＯＧ膜をドライエッチングまたはウェットエッチングで除去する。このようにして、メッキ層２７の露出部の上およびフォトレジスト膜６１の上にＳｉＮ膜３５を残し、フォトレジスト膜６２からＳｉＮ膜３５を除去することで、図８（ａ）に示す構造が形成される。
図８（ａ）に示した工程の後、メッキ層２７上のＳｉＮ膜３５を残して、フォトレジスト膜６１とフォトレジスト膜６１上のＳｉＮ膜３５を除去する。その結果、図８（ｂ）に示すように、メッキ層２７の外縁に沿って外縁から内側の所定の幅の領域にＳｉＮ膜３５が形成される。メッキ層２７上にのみＳｉＮ膜３５を残す方法として、例えば、フォトレジスト６２の側面にＳｉＯ2膜でサイドウォールを形成し、サイドウォールをマスクにしてＳｉＮ膜３５をエッチングする方法がある。ＳｉＯ2膜は、ＳｉＮ膜３５と同様にプラズマＣＶＤ法を用いれば、低温で形成することが可能である。
続いて、図８（ｂ）に示すように、ＳｉＮ膜３５およびメッキ層２７の上面を露出するようにシード層３２上にフォトレジスト膜６３を形成する。次に、図８（ｃ）に示すように、Ｓｎ／Ａｇを材料に用いて、ＳｉＮ膜３５およびメッキ層２７の上に、はんだ層２３をメッキ処理によって形成する。
図７（ｃ）に示した、メッキ層２７の露出部およびフォトレジスト膜６１、６２の上にプラズマＣＶＤ法でＳｉＮ膜３５を形成する。続いて、フォトレジスト膜６２上のＳｉＮ膜３５が露出するようにＳＯＧ（Spin On Glass）膜をウエハ上に均等に塗布する。低温（例えば、２００℃前後）でＳＯＧ膜を硬化させた後、フォトレジスト膜６２上のＳｉＮ膜３５をドライエッチングで除去する。その後、ＳＯＧ膜をドライエッチングまたはウェットエッチングで除去する。このようにして、メッキ層２７の露出部の上およびフォトレジスト膜６１の上にＳｉＮ膜３５を残し、フォトレジスト膜６２からＳｉＮ膜３５を除去することで、図８（ａ）に示す構造が形成される。
図８（ａ）に示した工程の後、メッキ層２７上のＳｉＮ膜３５を残して、フォトレジスト膜６１とフォトレジスト膜６１上のＳｉＮ膜３５を除去する。その結果、図８（ｂ）に示すように、メッキ層２７の外縁に沿って外縁から内側の所定の幅の領域にＳｉＮ膜３５が形成される。メッキ層２７上にのみＳｉＮ膜３５を残す方法として、例えば、フォトレジスト６２の側面にＳｉＯ2膜でサイドウォールを形成し、サイドウォールをマスクにしてＳｉＮ膜３５をエッチングする方法がある。ＳｉＯ2膜は、ＳｉＮ膜３５と同様にプラズマＣＶＤ法を用いれば、低温で形成することが可能である。
続いて、図８（ｂ）に示すように、ＳｉＮ膜３５およびメッキ層２７の上面を露出するようにシード層３２上にフォトレジスト膜６３を形成する。次に、図８（ｃ）に示すように、Ｓｎ／Ａｇを材料に用いて、ＳｉＮ膜３５およびメッキ層２７の上に、はんだ層２３をメッキ処理によって形成する。
次に、図９（ａ）に示すように、フォトレジスト膜６３を除去した後、シード層３２の露出部分をエッチングにより除去する。シード層３２をエッチングする際、表面バンプ２２の側面も若干エッチングされる。そのため、図９（ａ）に示すように、表面バンプ２２の側面よりもメッキ層２７の側端部が水平方向に突出するように、表面バンプ２２が形成される。その後、上述の処理が行われたウエハを、Ｎ2環境下において所定の温度でリフローすることで、図９（ｂ）に示すように、はんだ層２３がメッキ層２７上に半球状に形成される。このようにして、図５（ａ）に示したように、ウエハ７０の表面側にバンプ電極が形成される。その後、図５（ｂ）を参照して説明したように、ウエハ７０の表面側に仮接着層５４を介してウエハサポート基板５３が貼り付けられる。表面バンプ２２は、仮接着層５４に埋め込まれる。
本実施形態のバンプ電極では、メッキ層２７の外縁から内側の所定の幅の領域に、はんだ層２３との濡れ性の悪いＳｉＮ膜３５が設けられているので、はんだ層２３の最側端部がメッキ層２７の最側端部よりも内側に配置される。そのため、はんだ層２３の最側端部とメッキ層２７の最側端部との間にギャップが形成される。
ここで、はんだ層２３にとって「濡れ性の悪い」絶縁膜について、ＳｉＮ膜３５の場合で説明する。ある絶縁膜の上にはんだ層を形成し、はんだ層を溶融させたとき、その絶縁膜の表面に対して働く、はんだ層の表面張力は、絶縁膜の種類によって異なる。表面張力の違いは、はんだ層の絶縁膜の表面との接触角に現れる。つまり、接触角は、０度〜１８０度の範囲内において、表面張力に対応する値となる。本実施形態のように、絶縁膜がＳｉＮ膜である場合、上記の接触角は９０度よりも大きい値となる。はんだ層２３にとって、「濡れ性の悪い」絶縁膜とは、上記の接触角が９０度よりも大きい絶縁膜を意味する。メッキ層２７の外縁に沿って設けられる絶縁膜は、ＳｉＮ膜３５に限らず、はんだ層２３に対して濡れ性の悪い絶縁膜であればよい。
本実施形態のバンプ電極では、メッキ層２７の外縁から内側の所定の幅の領域に、はんだ層２３との濡れ性の悪いＳｉＮ膜３５が設けられているので、はんだ層２３の最側端部がメッキ層２７の最側端部よりも内側に配置される。そのため、はんだ層２３の最側端部とメッキ層２７の最側端部との間にギャップが形成される。
ここで、はんだ層２３にとって「濡れ性の悪い」絶縁膜について、ＳｉＮ膜３５の場合で説明する。ある絶縁膜の上にはんだ層を形成し、はんだ層を溶融させたとき、その絶縁膜の表面に対して働く、はんだ層の表面張力は、絶縁膜の種類によって異なる。表面張力の違いは、はんだ層の絶縁膜の表面との接触角に現れる。つまり、接触角は、０度〜１８０度の範囲内において、表面張力に対応する値となる。本実施形態のように、絶縁膜がＳｉＮ膜である場合、上記の接触角は９０度よりも大きい値となる。はんだ層２３にとって、「濡れ性の悪い」絶縁膜とは、上記の接触角が９０度よりも大きい絶縁膜を意味する。メッキ層２７の外縁に沿って設けられる絶縁膜は、ＳｉＮ膜３５に限らず、はんだ層２３に対して濡れ性の悪い絶縁膜であればよい。
本実施形態では、メッキ層２７の外縁に沿ってはんだ層２３との濡れ性の悪いＳｉＮ膜３５が設けられている。そのため、リフローにより溶融したはんだ層２３はＳｉＮ膜３５上に広がることなく、半球状にメッキ層２７の上に形成される。これにより、はんだ層２３の最端部とメッキ層２７の最端部との間にギャップが形成され、はんだ層２３の最端部がメッキ層２７の最端部より内側に位置するように構成される。
次に、メモリチップ積層体５の形成方法を説明する。図１０は本実施形態のメモリチップ積層体の形成工程を示す断面図である。
図３（ｂ）〜図３（ｄ）に示したメモリチップ１０ａ、メモリチップ１０ｂ−１およびメモリチップ１０ｂ−２を予め準備する。具体的には、メモリチップ１０ａの場合、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、表面側のバンプ電極をウエハに形成した後、ウエハから各メモリチップを切り離す。メモリチップ１０ｂの場合、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、両面のバンプ電極と貫通電極をウエハに形成した後、ウエハから各メモリチップを切り離す。
図１０（ａ）に示すように、メモリチップ１０ａが裏面でステージ７４と接触するようにステージ７４の上に搭載される。メモリチップ１０ａの裏面がステージ７４に真空吸着され、メモリチップ１０ａがステージ７４に固定される。メモリチップ１０ａの裏面にはバンプ電極が形成されていないので、ステージ７４とメモリチップ１０ａとの間のすき間がほとんどない。そのため、真空吸引力によってメモリチップ１０ａはステージ７４に良好に保持される。
次に、メモリチップ１０ｂ−１をボンディングツール７３で真空吸着によって保持する。図１０（ａ）に示すように、メモリチップ１０ｂ−１の表面がボンディングツール７３の下面と対向するように、メモリチップ１０ｂ−１がボンディングツール７３に保持される。ボンディングツール７３とメモリチップ１０ｂ−１との間には、バンプ電極の高さに相当するすき間があるが、メモリチップ１０ｂ−１にかかる重力よりも真空吸引力の方が勝っているため、メモリチップ１０ｂ−１はボンディングツール７３に良好に保持される。メモリチップ１０ｂ−１の裏面バンプ２５のはんだ層２３をフラックス槽に浸し、裏面バンプ２５の先端にフラックスを転写させる。
続いて、図１０（ａ）に示すように、メモリチップ１０ｂ−１の裏面バンプ２５とメモリチップ１０ａの表面バンプ２２の位置を一致させて、メモリチップ１０ｂ−１をメモリチップ１０ａの上にフリップチップボンディングにより積層する。これにより、メモリチップ１０ｂ−１の裏面バンプ２５は、はんだ層２３を介してメモリチップ１０ａの表面バンプ２２と接合される。フリップチップボンディング時の加熱により溶融したはんだ層２３は、メモリチップ１０ｂ−１の裏面バンプ２５とメモリチップ１０ａの表面バンプ２２の間に広がり、バンプ同士が良好に接合される。
メモリチップ１０ｂ−１と同様にして、メモリチップ１０ｂ−２をメモリチップ１０ｂ−１の上に積層する。これにより、メモリチップ１０ｂ−１の表面バンプ２２とメモリチップ１０ｂ−２の裏面バンプ２５とがはんだ層２３を介して良好に接合される。図１０（ｂ）は、メモリチップ積層体５を構成する４つのメモリチップのうち、３つのメモリチップが積層された状態を示す。
図３（ｂ）〜図３（ｄ）に示したメモリチップ１０ａ、メモリチップ１０ｂ−１およびメモリチップ１０ｂ−２を予め準備する。具体的には、メモリチップ１０ａの場合、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、表面側のバンプ電極をウエハに形成した後、ウエハから各メモリチップを切り離す。メモリチップ１０ｂの場合、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、両面のバンプ電極と貫通電極をウエハに形成した後、ウエハから各メモリチップを切り離す。
図１０（ａ）に示すように、メモリチップ１０ａが裏面でステージ７４と接触するようにステージ７４の上に搭載される。メモリチップ１０ａの裏面がステージ７４に真空吸着され、メモリチップ１０ａがステージ７４に固定される。メモリチップ１０ａの裏面にはバンプ電極が形成されていないので、ステージ７４とメモリチップ１０ａとの間のすき間がほとんどない。そのため、真空吸引力によってメモリチップ１０ａはステージ７４に良好に保持される。
次に、メモリチップ１０ｂ−１をボンディングツール７３で真空吸着によって保持する。図１０（ａ）に示すように、メモリチップ１０ｂ−１の表面がボンディングツール７３の下面と対向するように、メモリチップ１０ｂ−１がボンディングツール７３に保持される。ボンディングツール７３とメモリチップ１０ｂ−１との間には、バンプ電極の高さに相当するすき間があるが、メモリチップ１０ｂ−１にかかる重力よりも真空吸引力の方が勝っているため、メモリチップ１０ｂ−１はボンディングツール７３に良好に保持される。メモリチップ１０ｂ−１の裏面バンプ２５のはんだ層２３をフラックス槽に浸し、裏面バンプ２５の先端にフラックスを転写させる。
続いて、図１０（ａ）に示すように、メモリチップ１０ｂ−１の裏面バンプ２５とメモリチップ１０ａの表面バンプ２２の位置を一致させて、メモリチップ１０ｂ−１をメモリチップ１０ａの上にフリップチップボンディングにより積層する。これにより、メモリチップ１０ｂ−１の裏面バンプ２５は、はんだ層２３を介してメモリチップ１０ａの表面バンプ２２と接合される。フリップチップボンディング時の加熱により溶融したはんだ層２３は、メモリチップ１０ｂ−１の裏面バンプ２５とメモリチップ１０ａの表面バンプ２２の間に広がり、バンプ同士が良好に接合される。
メモリチップ１０ｂ−１と同様にして、メモリチップ１０ｂ−２をメモリチップ１０ｂ−１の上に積層する。これにより、メモリチップ１０ｂ−１の表面バンプ２２とメモリチップ１０ｂ−２の裏面バンプ２５とがはんだ層２３を介して良好に接合される。図１０（ｂ）は、メモリチップ積層体５を構成する４つのメモリチップのうち、３つのメモリチップが積層された状態を示す。
次に、メモリチップ１０ｃをメモリチップ１０ｂ−２に接続する工程を説明する。
メモリチップ１０ｃの表面バンプ２２に対応する位置に凹部７６が設けられたボンディングツール７５（図１０（ｂ）参照）を準備する。そして、メモリチップ１０ｃの表面バンプ２２が凹部７６に位置するようにメモリチップ１０ｃの表面をボンディングツール７５の下面に対向させ、メモリチップ１０ｃをボンディングツール７５で真空吸着によって保持する。図１０（ｂ）に示すように、メモリチップ１０ｃは、表面側をボンディングツール７５に向け、かつ、表面バンプ２２が凹部７６に収容された状態で、ボンディングツール７５に良好に保持される。ボンディングツール７５でメモリチップ１０ｃを保持したまま、メモリチップ１０ｃの裏面バンプ２５のはんだ層２３をフラックス槽に浸し、裏面バンプ２５の先端にフラックスを転写させる。
続いて、図１０（ｂ）に示すように、メモリチップ１０ｃの裏面バンプ２５とメモリチップ１０ｂ−２の表面バンプ２２の位置を一致させて、メモリチップ１０ｃをメモリチップ１０ｂ−２の上にフリップチップボンディングにより積層する。これにより、メモリチップ１０ｃの裏面バンプ２５は、はんだ層２３を介してメモリチップ１０ｂ−２の表面バンプ２２と接合される。フリップチップボンディング時の加熱により溶融したはんだ層２３は、メモリチップ１０ｃの裏面バンプ２５とメモリチップ１０ｂ−２の表面バンプ２２の間に広がり、バンプ同士が良好に接合される。
なお、メモリチップ１０ｃについては、図４に示したように、両面のバンプ電極にはんだ層２３が形成されているため、メモリチップ１０ｃの搬送方法に注意する必要がある。例えば、メモリチップ１０ｃをはんだ層の溶融温度以上に加熱することなく、バンプ電極の位置に凹部が設けられたコレット等の搬送器具で搬送することが好ましい。この方法によれば、製造後のメモリチップ１０ｃのバンプ電極上のはんだ層が搬送器具に転写されることなく、メモリチップ１０ｃをボンディングツール７５の位置まで搬送できる。
メモリチップ１０ｃの表面バンプ２２に対応する位置に凹部７６が設けられたボンディングツール７５（図１０（ｂ）参照）を準備する。そして、メモリチップ１０ｃの表面バンプ２２が凹部７６に位置するようにメモリチップ１０ｃの表面をボンディングツール７５の下面に対向させ、メモリチップ１０ｃをボンディングツール７５で真空吸着によって保持する。図１０（ｂ）に示すように、メモリチップ１０ｃは、表面側をボンディングツール７５に向け、かつ、表面バンプ２２が凹部７６に収容された状態で、ボンディングツール７５に良好に保持される。ボンディングツール７５でメモリチップ１０ｃを保持したまま、メモリチップ１０ｃの裏面バンプ２５のはんだ層２３をフラックス槽に浸し、裏面バンプ２５の先端にフラックスを転写させる。
続いて、図１０（ｂ）に示すように、メモリチップ１０ｃの裏面バンプ２５とメモリチップ１０ｂ−２の表面バンプ２２の位置を一致させて、メモリチップ１０ｃをメモリチップ１０ｂ−２の上にフリップチップボンディングにより積層する。これにより、メモリチップ１０ｃの裏面バンプ２５は、はんだ層２３を介してメモリチップ１０ｂ−２の表面バンプ２２と接合される。フリップチップボンディング時の加熱により溶融したはんだ層２３は、メモリチップ１０ｃの裏面バンプ２５とメモリチップ１０ｂ−２の表面バンプ２２の間に広がり、バンプ同士が良好に接合される。
なお、メモリチップ１０ｃについては、図４に示したように、両面のバンプ電極にはんだ層２３が形成されているため、メモリチップ１０ｃの搬送方法に注意する必要がある。例えば、メモリチップ１０ｃをはんだ層の溶融温度以上に加熱することなく、バンプ電極の位置に凹部が設けられたコレット等の搬送器具で搬送することが好ましい。この方法によれば、製造後のメモリチップ１０ｃのバンプ電極上のはんだ層が搬送器具に転写されることなく、メモリチップ１０ｃをボンディングツール７５の位置まで搬送できる。
上述の方法によれば、最上層のメモリチップ１０ｃの表面バンプ２２上に所望の厚さのはんだ層２３を予め形成していても、はんだ層２３を潰すことなく、３つのメモリチップの上に良好に積層することが可能である。また、メモリチップ１０ｃの表面上のはんだ層２３を潰すことがないため、隣接するバンプ間ではんだブリッジが起きてショート不良を発生することも抑制できる。
上述のようにしてチップ積層工程を完了したメモリチップ積層体５は、図１０（ｃ）に示すように、塗布ステージ７９に貼り付けられた塗布用シート７８の上に置かれる。塗布用シート７８には、封止樹脂層となるアンダーフィル材４２に対して濡れ性が悪い材料が用いられる。塗布用シート７８として、例えば、フッ素系シート、およびシリコーン系接着材が塗布されたシートが用いられる。
図１０（ｃ）に示すように、塗布用シート７８上に置かれたメモリチップ積層体５の上端近傍に、ディスペンサ７７からアンダーフィル材４２を供給する。供給されたアンダーフィル材４２は、メモリチップ積層体５の周囲にフィレットを形成しつつ、隣り合うメモリチップ間の隙間に毛細管現象によって進入する。そして、アンダーフィル材４２は、メモリチップ１０ａとメモリチップ１０ｂ−１の間、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２の間、およびメモリチップ１０ｂ−２とメモリチップ１０ｃの間の隙間を埋める。
アンダーフィル材４２の供給後のメモリチップ積層体５を塗布用シート７８の上に置いた状態で所定の温度、例えば、１５０℃程度で熱処理することで、アンダーフィル材４２を熱硬化させる。その結果、図１０（ｃ）に示すように、メモリチップ積層体５の周囲を覆い、かつ、隣り合うメモリチップ間の隙間を埋めるアンダーフィル材４２から成る封止樹脂層が形成される。封止樹脂層の熱硬化後、封止樹脂層を含むメモリチップ積層体５は塗布用シート７８から外される。
上述のようにしてチップ積層工程を完了したメモリチップ積層体５は、図１０（ｃ）に示すように、塗布ステージ７９に貼り付けられた塗布用シート７８の上に置かれる。塗布用シート７８には、封止樹脂層となるアンダーフィル材４２に対して濡れ性が悪い材料が用いられる。塗布用シート７８として、例えば、フッ素系シート、およびシリコーン系接着材が塗布されたシートが用いられる。
図１０（ｃ）に示すように、塗布用シート７８上に置かれたメモリチップ積層体５の上端近傍に、ディスペンサ７７からアンダーフィル材４２を供給する。供給されたアンダーフィル材４２は、メモリチップ積層体５の周囲にフィレットを形成しつつ、隣り合うメモリチップ間の隙間に毛細管現象によって進入する。そして、アンダーフィル材４２は、メモリチップ１０ａとメモリチップ１０ｂ−１の間、メモリチップ１０ｂ−１とメモリチップ１０ｂ−２の間、およびメモリチップ１０ｂ−２とメモリチップ１０ｃの間の隙間を埋める。
アンダーフィル材４２の供給後のメモリチップ積層体５を塗布用シート７８の上に置いた状態で所定の温度、例えば、１５０℃程度で熱処理することで、アンダーフィル材４２を熱硬化させる。その結果、図１０（ｃ）に示すように、メモリチップ積層体５の周囲を覆い、かつ、隣り合うメモリチップ間の隙間を埋めるアンダーフィル材４２から成る封止樹脂層が形成される。封止樹脂層の熱硬化後、封止樹脂層を含むメモリチップ積層体５は塗布用シート７８から外される。
本実施形態では、塗布用シート７８として、アンダーフィル材４２に対して濡れ性の悪い材料から成るシートを用いている。そのため、アンダーフィル材４２をメモリチップ積層体５に供給する際、アンダーフィル材４２の広がりが抑制され、フィレット幅が大きくなることを防げる。また、アンダーフィル材４２を熱硬化させる際、アンダーフィル材４２が塗布用シート７８に付着するのを防止できる。さらに、塗布用シート７８からメモリチップ積層体５を外す際、メモリチップ積層体５を塗布用シート７８から容易に外すことができる。
また、本実施形態では、メモリチップ積層体５の最下層のメモリチップ１０ａの裏面にバンプ電極が設けられていないため、チップ裏面にアンダーフィル材４２が回り込むことなく、良好に封止樹脂層が形成される。また、メモリチップ積層体５の側面が封止樹脂層で覆われ、チップ間が封止樹脂層で埋まるので、メモリチップ積層体５の外形形状が安定化する。そのため、図１に示した配線基板１７上のロジックチップ１１にメモリチップ積層体５をフリップチップボンディングで実装する際、メモリチップ積層体５を良好に保持でき、フリップチップ接合の信頼性を向上させることができる。
また、本実施形態では、４つのメモリチップを積層した後、アンダーフィルを供給し、メモリチップ間の隙間をアンダーフィルで充填するように構成したが、メモリチップの裏面にＮＣＦ（Non Conductive Film）を設けておき、メモリチップの積層によりメモリチップ間にＮＣＦを充填するように構成しても良い。
また、本実施形態では、メモリチップ積層体５の最下層のメモリチップ１０ａの裏面にバンプ電極が設けられていないため、チップ裏面にアンダーフィル材４２が回り込むことなく、良好に封止樹脂層が形成される。また、メモリチップ積層体５の側面が封止樹脂層で覆われ、チップ間が封止樹脂層で埋まるので、メモリチップ積層体５の外形形状が安定化する。そのため、図１に示した配線基板１７上のロジックチップ１１にメモリチップ積層体５をフリップチップボンディングで実装する際、メモリチップ積層体５を良好に保持でき、フリップチップ接合の信頼性を向上させることができる。
また、本実施形態では、４つのメモリチップを積層した後、アンダーフィルを供給し、メモリチップ間の隙間をアンダーフィルで充填するように構成したが、メモリチップの裏面にＮＣＦ（Non Conductive Film）を設けておき、メモリチップの積層によりメモリチップ間にＮＣＦを充填するように構成しても良い。
次に、メモリチップ１０ｃの表面バンプ２２上のはんだ層２３の形状を整えるためのリシェープ工程を説明する。
図１１ははんだ層のリシェープ工程を示す断面図である。図１２〜図１３ははんだ層のリシェープ工程を説明するための、バンプ電極の要部を示す拡大図である。
はじめに、メモリチップ１０ｃの表面バンプ２２上のはんだ層２３を再形成する必要があることを簡単に説明する。メモリチップ１０ｃの表面バンプ２２上のはんだ層２３は、図７に示したように形成された後、熱履歴によって、図１２（ａ）に示すように表面が変形してしまう。はんだ層２３の表面の変形による凹凸は、ロジックチップ１１のバンプ電極との接合の信頼性に悪影響を及ぼしてしまう。そのため、はんだ層２３のリシェープ工程が必要となる。
はんだ層２３のリシェープ工程では、まず、図１１（ａ）に示すように噴射機構８１等により、メモリチップ積層体５のメモリチップ１０ｃの表面側の一面にフラックス６５をスプレー塗布し、はんだ層２３を覆うようにフラックス層を形成する。この処理により、図１２（ｂ）に示すように、メモリチップ１０ｃの表面バンプ２２およびはんだ層２３がフラックス層で覆われる。
図１１ははんだ層のリシェープ工程を示す断面図である。図１２〜図１３ははんだ層のリシェープ工程を説明するための、バンプ電極の要部を示す拡大図である。
はじめに、メモリチップ１０ｃの表面バンプ２２上のはんだ層２３を再形成する必要があることを簡単に説明する。メモリチップ１０ｃの表面バンプ２２上のはんだ層２３は、図７に示したように形成された後、熱履歴によって、図１２（ａ）に示すように表面が変形してしまう。はんだ層２３の表面の変形による凹凸は、ロジックチップ１１のバンプ電極との接合の信頼性に悪影響を及ぼしてしまう。そのため、はんだ層２３のリシェープ工程が必要となる。
はんだ層２３のリシェープ工程では、まず、図１１（ａ）に示すように噴射機構８１等により、メモリチップ積層体５のメモリチップ１０ｃの表面側の一面にフラックス６５をスプレー塗布し、はんだ層２３を覆うようにフラックス層を形成する。この処理により、図１２（ｂ）に示すように、メモリチップ１０ｃの表面バンプ２２およびはんだ層２３がフラックス層で覆われる。
本実施形態では、フラックス６５として、例えば、非活性ロジンタイプのフラックスが用いられる。非活性ロジンタイプのフラックスは、例えば、ロジンと溶剤により構成され、高粘度のフラックスである。高粘度のフラックスを用いることで、メモリチップ１０ｃの表面バンプ２２とはんだ層２３を良好に覆うようにフラックス層を形成できる。
メモリチップ１０ｃの表面側がフラックス６５で覆われたメモリチップ積層体５は、Ｎ2環境下のリフロー炉内に置かれ、図１１（ｂ）および図１２（ｃ）に示すように、所定の温度、例えば、２４０℃程度まで加熱される。これにより、表面バンプ２２上のはんだ層２３が溶融され、図１３（ａ）に示すように、はんだ層２３の表面が滑らかな形状にリシェープされる。その後、フラックス６５を所定の溶剤で洗浄することで、図１１（ｃ）および図１３（ｂ）に示すように、フラックス６５を除去する。
メモリチップ１０ｃの表面側がフラックス６５で覆われたメモリチップ積層体５は、Ｎ2環境下のリフロー炉内に置かれ、図１１（ｂ）および図１２（ｃ）に示すように、所定の温度、例えば、２４０℃程度まで加熱される。これにより、表面バンプ２２上のはんだ層２３が溶融され、図１３（ａ）に示すように、はんだ層２３の表面が滑らかな形状にリシェープされる。その後、フラックス６５を所定の溶剤で洗浄することで、図１１（ｃ）および図１３（ｂ）に示すように、フラックス６５を除去する。
ここで、本発明の関連技術の問題点を説明する。図１４は、関連技術におけるバンプ電極上のはんだ層のリシェープ工程を示す断面図である。
図１４（ａ）に示す構成は本実施形態における図１２（ｂ）に示す構成と対応しているため、図１４（ａ）に示す構成の詳細な説明を省略する。図１４（ａ）に示す関連技術では、表面バンプ１２２上のメッキ層１２７の最側端部とはんだ層１２３の最側端部とが、シリコン基板１２１の表面に平行な方向で、同じ位置になっている。
図１４（ａ）に示すように、はんだ層１２３を覆うようにフラックス１６５を塗布した後、Ｎ2環境下のリフロー炉内で所定の温度まではんだ層１２３を加熱する。この加熱処理により、はんだ層１２３は、表面が滑らかな形状になるが、図１４（ｂ）に示すように、メッキ層２７の側端部および表面バンプ１２２の側面に回り込んでしまうおそれがある。この場合、加熱処理が終了した後も（図１４（ｃ））、フラックス１６５を除去した後も（図１４（ｄ））、その形状が維持されることになる。
図１４（ａ）に示す構成は本実施形態における図１２（ｂ）に示す構成と対応しているため、図１４（ａ）に示す構成の詳細な説明を省略する。図１４（ａ）に示す関連技術では、表面バンプ１２２上のメッキ層１２７の最側端部とはんだ層１２３の最側端部とが、シリコン基板１２１の表面に平行な方向で、同じ位置になっている。
図１４（ａ）に示すように、はんだ層１２３を覆うようにフラックス１６５を塗布した後、Ｎ2環境下のリフロー炉内で所定の温度まではんだ層１２３を加熱する。この加熱処理により、はんだ層１２３は、表面が滑らかな形状になるが、図１４（ｂ）に示すように、メッキ層２７の側端部および表面バンプ１２２の側面に回り込んでしまうおそれがある。この場合、加熱処理が終了した後も（図１４（ｃ））、フラックス１６５を除去した後も（図１４（ｄ））、その形状が維持されることになる。
図１４（ａ）を参照して説明したように、メッキ層１２７の最側端部と、はんだ層１２３の最側端部とが水平方向で同じ位置の場合、図１４（ｂ）に示すように、リフロー時に溶融したはんだ層１２３が、メッキ層１２７の側端部に回り込んでしまうおそれがある。はんだ層１２３のメッキ層１２７の側端部への回り込みの量が多いと、メッキ層１２７上のはんだ層１２３の量が少なくなり、はんだ層１２３の高さが低下する。さらに、はんだ層１２３がＣｕを材料とする表面バンプ１２２の側面に回り込むと、表面バンプ１２２の側面がはんだにより侵食され、バンプ電極が細くなる。これらの現象は、メモリチップ積層体とロジックチップとの接合の信頼性を低下させるおそれがある。
これらの問題に対して、本実施形態では、図４に示したように、メモリチップ１０ｃの表面バンプ２２において、シリコン基板２１の表面に平行な方向で、はんだ層２３の最端部がメッキ層２７の最端部より内側に位置するように構成されている。そのため、図１２（ｃ）を参照して説明したように、リフロー時に溶融したはんだ層２３がバンプ電極の側面に回り込むことなく、はんだ層２３の表面をリシェープすることができる。メモリチップ積層体５の形成による熱履歴により、表面バンプ２２のはんだ層２３の表面が変形した場合でも、非活性ロジンタイプのフラックスを塗布し、Ｎ2環境下でリフローする際に、溶融したはんだ層２３がバンプ電極の側面に回り込ませることなく、はんだ層２３の表面をリシェープできる。
はんだ層２３のバンプ電極の側面への回り込みを抑制することで、メッキ層２７上のはんだ層２３のはんだ量および高さを確保でき、ロジックチップ１１のバンプ電極との接合の信頼性を向上できる。また、はんだ層２３の表面をリシェープできるため、はんだ表面２３の変形による凹凸に起因する、ロジックチップ１１との接合部のはんだ層２３へのボイドの発生を抑制でき、良好に接合できる。また、高粘度のフラックスにより表面バンプ２２とはんだ層２３が良好に覆われるため、はんだ層２３の表面の酸化も少なく、良好にリシェープできる。
はんだ層２３のバンプ電極の側面への回り込みを抑制することで、メッキ層２７上のはんだ層２３のはんだ量および高さを確保でき、ロジックチップ１１のバンプ電極との接合の信頼性を向上できる。また、はんだ層２３の表面をリシェープできるため、はんだ表面２３の変形による凹凸に起因する、ロジックチップ１１との接合部のはんだ層２３へのボイドの発生を抑制でき、良好に接合できる。また、高粘度のフラックスにより表面バンプ２２とはんだ層２３が良好に覆われるため、はんだ層２３の表面の酸化も少なく、良好にリシェープできる。
次に、半導体装置１の組立方法を説明する。図１５〜図１６は本実施形態の半導体装置の組立フローを示す断面図である。
図１に示した半導体装置１の組み立てに際して、まず、複数の製品形成部がレイアウトされた配線基板１７を準備する。製品形成部は、配線基板１７の表面にマトリックス状にレイアウトされている。製品形成部は、図１５（ａ）に示すダイシングライン８５で区分けされている。以下に説明する方法で、ダイシングライン８５で区分けされた製品形成部毎に、半導体装置１が組み立てられる。
配線基板１７の絶縁基材４５として、例えば、ガラスエポキシ基板が用いられる。図１を参照して説明したように、配線基板１７の絶縁膜４６側には複数の接続パッド４３が設けられ、絶縁膜４７側には複数のランド１５が設けられている。これらの接続パッド１４のそれぞれは、対応するランド１５と配線によって接続されている。ランド１５は、配線基板１７の絶縁膜４６側に所定の間隔、例えば、格子状に配置されている。
配線基板１７の準備が完了すると、図１５（ａ）に示すように、配線基板１７の各製品形成部上にロジックチップ１１が搭載される。ロジックチップ１１の表面バンプ２２は、はんだ層２３を介して接続パッド４３とフェースダウンボンディングにより接合される。ロジックチップ１１は、メモリチップ１０ｂ、１０ｃと同様に、表面バンプ２２と裏面バンプ２５は貫通電極２４を介して電気的に接続されている。配線基板１７とロジックチップ１１の間の隙間にアンダーフィル材４１を供給し、所定の温度で熱処理することで、アンダーフィル材４１を熱硬化させる。
図１に示した半導体装置１の組み立てに際して、まず、複数の製品形成部がレイアウトされた配線基板１７を準備する。製品形成部は、配線基板１７の表面にマトリックス状にレイアウトされている。製品形成部は、図１５（ａ）に示すダイシングライン８５で区分けされている。以下に説明する方法で、ダイシングライン８５で区分けされた製品形成部毎に、半導体装置１が組み立てられる。
配線基板１７の絶縁基材４５として、例えば、ガラスエポキシ基板が用いられる。図１を参照して説明したように、配線基板１７の絶縁膜４６側には複数の接続パッド４３が設けられ、絶縁膜４７側には複数のランド１５が設けられている。これらの接続パッド１４のそれぞれは、対応するランド１５と配線によって接続されている。ランド１５は、配線基板１７の絶縁膜４６側に所定の間隔、例えば、格子状に配置されている。
配線基板１７の準備が完了すると、図１５（ａ）に示すように、配線基板１７の各製品形成部上にロジックチップ１１が搭載される。ロジックチップ１１の表面バンプ２２は、はんだ層２３を介して接続パッド４３とフェースダウンボンディングにより接合される。ロジックチップ１１は、メモリチップ１０ｂ、１０ｃと同様に、表面バンプ２２と裏面バンプ２５は貫通電極２４を介して電気的に接続されている。配線基板１７とロジックチップ１１の間の隙間にアンダーフィル材４１を供給し、所定の温度で熱処理することで、アンダーフィル材４１を熱硬化させる。
次に、ボンディングツール７３のような治具を用いてメモリチップ１０ａの裏面を真空吸着してメモリチップ積層体５を保持し、図１５（ｂ）に示すように、各製品形成部のロジックチップ１１上にメモリチップ積層体５を搭載する。そして、ロジックチップ１１の裏面バンプ２５とメモリチップ１０ｃの表面バンプ２２とを接合するために、ロジックチップ１１上にメモリチップ積層体５をフリップチップボンディングにより積層する。このボンディング時の熱によりメモリチップ１０ｃの表面バンプ２２上のはんだ層２３が溶融して、ロジックチップ１１の裏面バンプ２５とメモリチップ１０ｃの表面バンプ２２とが接合される。
なお、図１５（ｂ）に示すように、メモリチップ積層体５をロジックチップ１１上に実装することで、メモリチップ１０ａは、メモリチップ積層体５における最上層チップとなる。
ここで、配線基板に搭載されたロジックチップ１１の裏面上には、予めポッティング等によりＮＣＰ（Non Conductive Paste）が塗布されており、ロジックチップ１１上にメモリチップ積層体５をフリップチップボンディングにより搭載することで、ＮＣＰ１８がメモリチップ積層体５とロジックチップ１１の間に広がり、その隙間を埋める。メモリチップ積層体５の搭載後、所定の温度、例えば、１５０℃程度で熱処理することで、ＮＣＰ１８を熱硬化させる。
なお、図１５（ｂ）に示すように、メモリチップ積層体５をロジックチップ１１上に実装することで、メモリチップ１０ａは、メモリチップ積層体５における最上層チップとなる。
ここで、配線基板に搭載されたロジックチップ１１の裏面上には、予めポッティング等によりＮＣＰ（Non Conductive Paste）が塗布されており、ロジックチップ１１上にメモリチップ積層体５をフリップチップボンディングにより搭載することで、ＮＣＰ１８がメモリチップ積層体５とロジックチップ１１の間に広がり、その隙間を埋める。メモリチップ積層体５の搭載後、所定の温度、例えば、１５０℃程度で熱処理することで、ＮＣＰ１８を熱硬化させる。
次に、ロジックチップ１１およびメモリチップ積層体５が搭載された配線基板１７は、トランスファモールド装置（不図示）の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
成型金型の上型には、ロジックチップ１１およびメモリチップ積層体５を一括して覆うキャビティ（不図示）が設けられており、ロジックチップ１１およびメモリチップ積層体５がキャビティ内に収容される。その後、キャビティ内に加熱溶融させた封止樹脂を注入し、ロジックチップ１１およびメモリチップ積層体５の両方を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えば、エポキシ樹脂等の熱硬化性樹脂を用いる。
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば、１８０℃程度で熱処理することで封止樹脂を熱硬化させる。これにより、図１５（ｃ）に示すように、各製品形成部上に搭載されたロジックチップ１１およびメモリチップ積層体５を覆う封止樹脂層１９が形成される。さらに、所定の温度でベークすることで、封止樹脂層１９を完全に硬化させる。
成型金型の上型には、ロジックチップ１１およびメモリチップ積層体５を一括して覆うキャビティ（不図示）が設けられており、ロジックチップ１１およびメモリチップ積層体５がキャビティ内に収容される。その後、キャビティ内に加熱溶融させた封止樹脂を注入し、ロジックチップ１１およびメモリチップ積層体５の両方を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えば、エポキシ樹脂等の熱硬化性樹脂を用いる。
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば、１８０℃程度で熱処理することで封止樹脂を熱硬化させる。これにより、図１５（ｃ）に示すように、各製品形成部上に搭載されたロジックチップ１１およびメモリチップ積層体５を覆う封止樹脂層１９が形成される。さらに、所定の温度でベークすることで、封止樹脂層１９を完全に硬化させる。
本実施形態では、メモリチップ積層体５およびロジックチップ１１のチップ間の隙間にアンダーフィル材４２およびＮＣＰ１８を充填した後、これらのチップ積層体全体を覆う封止樹脂層１９を形成している。そのため、半導体チップどうしの隙間にボイドが発生するのを抑制できる。
封止樹脂層１９を形成した後、ボールマウント工程に移行する。図１６（ａ）に示すように配線基板１７のランド１５に、半導体装置１の外部端子となるはんだボール１６を形成する。
ボールマウント工程では、配線基板１７の複数のランド１５と位置が一致する複数の吸着孔を備えたマウントツール（不図示）が用いられる。このマウントツールで複数のはんだボール１６を真空吸着によって保持し、複数のはんだボール１６にフラックスを転写した後、複数のはんだボール１６を配線基板１７の複数のランド１５に一括して搭載する。図１６（ａ）に示すように、全ての製品形成部に対して、はんだボール１６の搭載が完了した後、配線基板１７をリフローすることで各はんだボール１６と各ランド１５とを接続する。
はんだボール１６の接続が完了すると、基板ダイシング工程に移行する。図１６（ａ）に示した構造を、図１５（ａ）に示したダイシングライン８５に沿って製品形成部毎に切断分離することで、図１６（ｂ）に示すように、ＣｏＣ型の半導体装置１が形成される。
封止樹脂層１９を形成した後、ボールマウント工程に移行する。図１６（ａ）に示すように配線基板１７のランド１５に、半導体装置１の外部端子となるはんだボール１６を形成する。
ボールマウント工程では、配線基板１７の複数のランド１５と位置が一致する複数の吸着孔を備えたマウントツール（不図示）が用いられる。このマウントツールで複数のはんだボール１６を真空吸着によって保持し、複数のはんだボール１６にフラックスを転写した後、複数のはんだボール１６を配線基板１７の複数のランド１５に一括して搭載する。図１６（ａ）に示すように、全ての製品形成部に対して、はんだボール１６の搭載が完了した後、配線基板１７をリフローすることで各はんだボール１６と各ランド１５とを接続する。
はんだボール１６の接続が完了すると、基板ダイシング工程に移行する。図１６（ａ）に示した構造を、図１５（ａ）に示したダイシングライン８５に沿って製品形成部毎に切断分離することで、図１６（ｂ）に示すように、ＣｏＣ型の半導体装置１が形成される。
次に、本実施形態のメモリチップ積層体５において、バンプ構造の変形例を説明する。
図１７は本実施形態のメモリチップにおけるバンプ構造の変形例の要部を示す断面図である。
本変形例においては、図１７に示すように、表面バンプ２２上に形成されるメッキ層２７は、外縁から内側の所定の幅の領域である周辺領域よりも中心側の領域である中央領域が高い構成である。周辺領域には、中央領域よりも低い段差部８６が設けられている。そして、メッキ層２７の中央領域の上にはんだ層２３が形成されることによって、はんだ層２３の最端部が、メッキ層２７の最端部より内側に位置するように構成されている。そのため、本変形例においても、はんだ層２３の最端部が、メッキ層２７の最端部より内側に位置するように構成されたことで、図４に示したバンプ構造と同様な効果が得られる。
図１７は本実施形態のメモリチップにおけるバンプ構造の変形例の要部を示す断面図である。
本変形例においては、図１７に示すように、表面バンプ２２上に形成されるメッキ層２７は、外縁から内側の所定の幅の領域である周辺領域よりも中心側の領域である中央領域が高い構成である。周辺領域には、中央領域よりも低い段差部８６が設けられている。そして、メッキ層２７の中央領域の上にはんだ層２３が形成されることによって、はんだ層２３の最端部が、メッキ層２７の最端部より内側に位置するように構成されている。そのため、本変形例においても、はんだ層２３の最端部が、メッキ層２７の最端部より内側に位置するように構成されたことで、図４に示したバンプ構造と同様な効果が得られる。
次に、図１７に示したバンプ構造の形成方法を説明する。図１８〜図１９は図１７に示したバンプ構造の形成フローを示す断面図である。
図７（ａ）および図７（ｂ）を参照して説明した方法と同様にして、図１８（ａ）および図１８（ｂ）に示すように、絶縁膜３３の上にシード層３２、フォトレジスト膜６１、表面バンプ２２、およびメッキ層６８を形成する。メッキ層６８を形成する際、メッキ層６８の厚さが図７（ｂ）に示したメッキ層２７の厚さの半分になるようにする。
続いて、フォトリソグラフィ工程によって、図１８（ｃ）に示すように、開口７２を有するフォトレジスト膜６４を形成する。フォトレジスト膜６４は、フォトレジスト膜６１の上面を覆うとともに、メッキ層６８の周端部の上面を覆っている。
メッキ層６８のパターンを円とすると、開口７２のパターンはメッキ層６８のパターンと中心が同じ円になる。つまり、メッキ層６８および開口７２のパターンは同心円である。図１８（ｃ）に示すように、開口７２のパターンの方がメッキ層６８のパターンよりも直径が短い。メッキ層６８の上面のうち、フォトレジスト膜６４で覆われた部分はメッキ層６８の周囲に沿って均等であることが望ましい。
図７（ａ）および図７（ｂ）を参照して説明した方法と同様にして、図１８（ａ）および図１８（ｂ）に示すように、絶縁膜３３の上にシード層３２、フォトレジスト膜６１、表面バンプ２２、およびメッキ層６８を形成する。メッキ層６８を形成する際、メッキ層６８の厚さが図７（ｂ）に示したメッキ層２７の厚さの半分になるようにする。
続いて、フォトリソグラフィ工程によって、図１８（ｃ）に示すように、開口７２を有するフォトレジスト膜６４を形成する。フォトレジスト膜６４は、フォトレジスト膜６１の上面を覆うとともに、メッキ層６８の周端部の上面を覆っている。
メッキ層６８のパターンを円とすると、開口７２のパターンはメッキ層６８のパターンと中心が同じ円になる。つまり、メッキ層６８および開口７２のパターンは同心円である。図１８（ｃ）に示すように、開口７２のパターンの方がメッキ層６８のパターンよりも直径が短い。メッキ層６８の上面のうち、フォトレジスト膜６４で覆われた部分はメッキ層６８の周囲に沿って均等であることが望ましい。
次に、図１８（ｄ）に示すように、メッキ層６８の上面のうち、露出した面の上に、Ｎｉを材料に用いてメッキ層６９をメッキ処理によって形成する。メッキ層６９を形成する際、メッキ層６９の厚さが図７（ｂ）に示したメッキ層２７の厚さの半分になるようにする。メッキ層６８とメッキ層６９の厚さの合計が図７（ｂ）に示したメッキ層２７と同じになる。以下では、メッキ層６８およびメッキ層６９からなるメッキ層の符号を「２７」として説明する。
なお、本変形例では、メッキ層６８とメッキ層６９の厚さが同じ場合で説明するが、これら２層のメッキ層の厚さが図７（ｂ）に示したメッキ層２７の厚さと同じであれば、これら２層のメッキ層の厚さが異なってもよい。メッキ層６９がメッキ層２７の中央領域に相当し、メッキ層６８においてメッキ層６９で覆われていない面がメッキ層２７の周辺領域に相当する。中央領域の方が周辺領域に比べてメッキ層の厚さが厚くなっている。
なお、本変形例では、メッキ層６８とメッキ層６９の厚さが同じ場合で説明するが、これら２層のメッキ層の厚さが図７（ｂ）に示したメッキ層２７の厚さと同じであれば、これら２層のメッキ層の厚さが異なってもよい。メッキ層６９がメッキ層２７の中央領域に相当し、メッキ層６８においてメッキ層６９で覆われていない面がメッキ層２７の周辺領域に相当する。中央領域の方が周辺領域に比べてメッキ層の厚さが厚くなっている。
その後、図１９（ａ）に示すように、Ｓｎ／Ａｇを材料に用いて、メッキ層２７の上に、はんだ層２３をメッキ処理によって形成する。続いて、フォトレジスト膜６１、６４を除去した後、図１９（ｂ）に示すように、シード層３２の露出部分をエッチングにより除去する。シード層３２の露出部分をエッチングする際、表面バンプ２２の側面も若干エッチングされる。そのため、図１９（ｂ）に示すように、表面バンプ２２の側面よりもメッキ層２７の側端部が水平方向に突出するように、表面バンプ２２が形成される。
上述の処理が行われたウエハを、Ｎ2環境下において所定の温度でリフローすることで、図１９（ｃ）に示すように、はんだ層２３がメッキ層２７上に半球状に形成される。
図１８および図１９を参照して説明したように、平面パターンの大きさが異なるメッキ層を積層形成することで、メッキ層２７の外縁に段差部を形成することができる。本変形例においても、図４に示した構成と同様な効果が得られる。
上述の処理が行われたウエハを、Ｎ2環境下において所定の温度でリフローすることで、図１９（ｃ）に示すように、はんだ層２３がメッキ層２７上に半球状に形成される。
図１８および図１９を参照して説明したように、平面パターンの大きさが異なるメッキ層を積層形成することで、メッキ層２７の外縁に段差部を形成することができる。本変形例においても、図４に示した構成と同様な効果が得られる。
（第２の実施形態）
本実施形態は、第１の実施形態で説明した半導体装置の製造方法に、ＣｏＷ（Chip On Wafer）型の製造方法を適用したものである。本実施形態の半導体装置は第１の実施形態と同様なので、その構成についての詳細な説明を省略する。
本実施形態の半導体装置の製造方法を説明する。
本実施形態におけるメモリチップ積層体は、複数のメモリチップ１０ａが形成されたウエハを準備し、各メモリチップ１０ａの上にメモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを順に積層することで、形成される。図面を参照して、以下に、メモリチップ積層体の形成方法を詳しく説明する。
本実施形態は、第１の実施形態で説明した半導体装置の製造方法に、ＣｏＷ（Chip On Wafer）型の製造方法を適用したものである。本実施形態の半導体装置は第１の実施形態と同様なので、その構成についての詳細な説明を省略する。
本実施形態の半導体装置の製造方法を説明する。
本実施形態におけるメモリチップ積層体は、複数のメモリチップ１０ａが形成されたウエハを準備し、各メモリチップ１０ａの上にメモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを順に積層することで、形成される。図面を参照して、以下に、メモリチップ積層体の形成方法を詳しく説明する。
図２０〜図２３は本実施形態におけるメモリチップ積層体の形成フローを示す断面図である。
図２０（ａ）に示すように、複数のメモリチップ１０ａが形成されたウエハ９０を準備する。図２０（ａ）は、ウエハプロセス工程でウエハ９０に複数のメモリチップ１０ａのメモリ回路（不図示）を形成し、表面バンプ２２およびメッキ層２７を形成した後の断面構造を示す図である。図２０（ａ）に示す領域８８が１つのメモリチップ１０ａに相当する。シリコン基板２１の表面側に領域８８毎にメモリ回路が形成されている。図２０（ａ）に示すダイシングライン８７は隣り合う領域８８の境界線である。
また、図３（ａ）〜図３（ｃ）に示したメモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを準備する。具体的には、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、両面のバンプ電極と貫通電極をウエハに形成した後、ウエハから各メモリチップを切り離す。
図２０（ａ）に示すように、複数のメモリチップ１０ａが形成されたウエハ９０を準備する。図２０（ａ）は、ウエハプロセス工程でウエハ９０に複数のメモリチップ１０ａのメモリ回路（不図示）を形成し、表面バンプ２２およびメッキ層２７を形成した後の断面構造を示す図である。図２０（ａ）に示す領域８８が１つのメモリチップ１０ａに相当する。シリコン基板２１の表面側に領域８８毎にメモリ回路が形成されている。図２０（ａ）に示すダイシングライン８７は隣り合う領域８８の境界線である。
また、図３（ａ）〜図３（ｃ）に示したメモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃを準備する。具体的には、ウエハプロセス工程でメモリ回路をウエハの表面側に形成し、両面のバンプ電極と貫通電極をウエハに形成した後、ウエハから各メモリチップを切り離す。
次に、図２０（ｂ）に示すように、図２０（ａ）に示した領域８８の上にメモリチップ１０ｂ−１、メモリチップ１０ｂ−２およびメモリチップ１０ｃの順で積層し、隣り合うチップの電極同士をフリップチップボンディングによって接続する。フリップチップボンディングによる電極接続方法は、図１０（ａ）および図１０（ｂ）を参照して説明した方法と同様なので、その詳細な説明を省略する。
図２０（ｂ）に示したウエハ９０において、メモリチップ間の隙間にアンダーフィル材４２を充填する。その後、ウエハ９０を所定の温度で熱処理することで、アンダーフィル材４２を熱硬化させる（図２０（ｃ））。
次に、図２０（ｃ）に示したウエハ９０の表面側にＢＧ（バックグラインド）テープ９１を貼り付ける。そして、ＢＧテープ９１が下面側になるように、ＢＧテープ９１を貼り付けたウエハ９０をバックグラインド装置（不図示）に固定する。続いて、図２１（ａ）に示すように、シリコン基板２１の厚みが所定の厚みになるまでシリコン基板２１の裏面側を研削する。図２１（ａ）に示す破線は、研削前のシリコン基板２１の裏面の位置を示す。その後、図２１（ｂ）に示すように、シリコン基板２１の裏面側に仮接着層９２を用いてダイシングテープ９３を貼り付ける。
図２０（ｂ）に示したウエハ９０において、メモリチップ間の隙間にアンダーフィル材４２を充填する。その後、ウエハ９０を所定の温度で熱処理することで、アンダーフィル材４２を熱硬化させる（図２０（ｃ））。
次に、図２０（ｃ）に示したウエハ９０の表面側にＢＧ（バックグラインド）テープ９１を貼り付ける。そして、ＢＧテープ９１が下面側になるように、ＢＧテープ９１を貼り付けたウエハ９０をバックグラインド装置（不図示）に固定する。続いて、図２１（ａ）に示すように、シリコン基板２１の厚みが所定の厚みになるまでシリコン基板２１の裏面側を研削する。図２１（ａ）に示す破線は、研削前のシリコン基板２１の裏面の位置を示す。その後、図２１（ｂ）に示すように、シリコン基板２１の裏面側に仮接着層９２を用いてダイシングテープ９３を貼り付ける。
次に、メモリチップ１０ｃのはんだ層２３のリシェープ工程を説明する。
図２１（ｂ）に示したウエハ９０のメモリチップ１０ｃの表面側の一面にフラックス６５をスプレー塗布し、はんだ層２３を覆うようにフラックス層を形成する。この処理により、図２２（ａ）に示すように、メモリチップ１０ｃの表面バンプ２２およびはんだ層２３がフラックス層で覆われる。その後、メモリチップ１０ｃの表面側がフラックス６５で覆われたウエハ９０は、Ｎ2環境下のリフロー炉内に置かれ、所定の温度まで加熱される。これにより、表面バンプ２２上のはんだ層２３が溶融され、図１３（ａ）に示したように、はんだ層２３の表面が滑らかな形状にリシェープされる。そして、図２２（ｂ）に示すように、メモリチップ１０ｃ上のフラックス６５を洗浄により除去する。
メモリチップ１０ｂ−２の上にメモリチップ１０ｃを積層するとき、およびアンダーフィル材４２を熱硬化させるときなどの熱履歴により、メモリチップ１０ｃの表面バンプ２２上のはんだ層２３の表面が、図１２（ａ）に示したように変形してしまうおそれがある。本実施形態においても、上述したように、メモリチップ１０ｃの表面側にフラックス層を形成し、Ｎ2環境下でリフローすることで、第１の実施形態と同様に、はんだ層２３の表面が滑らかな形状にリシェープされる。
次に、図２０（ａ）に示したダイシングライン８７に沿って、図２３（ａ）に示すように、ダイシングブレード９９で図２２（ｂ）に示したウエハ９０を切断する。これにより、図２３（ｂ）に示すように、ウエハ９０を複数のメモリチップ積層体５に分離する。
本実施形態においても、第１の実施形態と同様な効果が得られると共に、ＣｏＷにより複数のメモリチップ積層体が配置されたウエハ状態でリシェープ処理できるため、処理効率を向上できる。
図２１（ｂ）に示したウエハ９０のメモリチップ１０ｃの表面側の一面にフラックス６５をスプレー塗布し、はんだ層２３を覆うようにフラックス層を形成する。この処理により、図２２（ａ）に示すように、メモリチップ１０ｃの表面バンプ２２およびはんだ層２３がフラックス層で覆われる。その後、メモリチップ１０ｃの表面側がフラックス６５で覆われたウエハ９０は、Ｎ2環境下のリフロー炉内に置かれ、所定の温度まで加熱される。これにより、表面バンプ２２上のはんだ層２３が溶融され、図１３（ａ）に示したように、はんだ層２３の表面が滑らかな形状にリシェープされる。そして、図２２（ｂ）に示すように、メモリチップ１０ｃ上のフラックス６５を洗浄により除去する。
メモリチップ１０ｂ−２の上にメモリチップ１０ｃを積層するとき、およびアンダーフィル材４２を熱硬化させるときなどの熱履歴により、メモリチップ１０ｃの表面バンプ２２上のはんだ層２３の表面が、図１２（ａ）に示したように変形してしまうおそれがある。本実施形態においても、上述したように、メモリチップ１０ｃの表面側にフラックス層を形成し、Ｎ2環境下でリフローすることで、第１の実施形態と同様に、はんだ層２３の表面が滑らかな形状にリシェープされる。
次に、図２０（ａ）に示したダイシングライン８７に沿って、図２３（ａ）に示すように、ダイシングブレード９９で図２２（ｂ）に示したウエハ９０を切断する。これにより、図２３（ｂ）に示すように、ウエハ９０を複数のメモリチップ積層体５に分離する。
本実施形態においても、第１の実施形態と同様な効果が得られると共に、ＣｏＷにより複数のメモリチップ積層体が配置されたウエハ状態でリシェープ処理できるため、処理効率を向上できる。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態では、メモリチップ積層体を、配線基板上に搭載されたロジックチップ上に積層する場合について説明したが、他のチップ上にメモリチップ積層体を搭載する場合に用いてもよい。
図２４は、本実施形態におけるメモリチップ積層体が、ロジックチップ以外の他のチップに搭載された半導体装置の一構成例を示す断面図である。図２４に示すように、配線基板上に搭載されたインターポーザチップの上に、ロジックチップとメモリチップ積層体とを別々に積層するように構成してもよい。図２４に示す構成を詳しく説明する。
図２４は、本実施形態におけるメモリチップ積層体が、ロジックチップ以外の他のチップに搭載された半導体装置の一構成例を示す断面図である。図２４に示すように、配線基板上に搭載されたインターポーザチップの上に、ロジックチップとメモリチップ積層体とを別々に積層するように構成してもよい。図２４に示す構成を詳しく説明する。
図２４に示す半導体装置では、配線基板１０１の上にＳｉインターポーザ９５が搭載されている。メモリチップ積層体５がＳｉインターポーザ９５の上に積層されている。ロジックチップ１０５が、Ｓｉインターポーザ９５の上面のうち、メモリチップ積層体５とは異なる位置に、Ｓｉインターポーザ９５の上に積層されている。Ｓｉインターポーザ９５の上に、メモリチップ積層体５とロジックチップ１０５が横並びに配置されている。メモリチップ積層体５とロジックチップ１０５は、Ｓｉインターポーザ９５に形成された配線（不図示）を介して電気的に接続されている。
Ｓｉインターポーザ９５は、回路が形成されていないシリコン基板を用いたチップである。Ｓｉインターポーザ９５には、回路は設けられていないが、配線と電極が設けられている。Ｓｉインターポーザ９５では、シリコン基板の表面と裏面のそれぞれに電極が形成されており、表面の電極とこれに対応する裏面の電極とが、シリコン基板の表面または裏面に形成された配線とシリコン基板を貫通するビアとによって電気的に接続されている。
図２４に示す構成例のように、本実施形態のメモリチップ積層体５が実装されるベースとなる半導体チップがロジックチップでなくインターポーザチップであっても、ロジックチップの場合と同様の効果が得られる。
Ｓｉインターポーザ９５は、回路が形成されていないシリコン基板を用いたチップである。Ｓｉインターポーザ９５には、回路は設けられていないが、配線と電極が設けられている。Ｓｉインターポーザ９５では、シリコン基板の表面と裏面のそれぞれに電極が形成されており、表面の電極とこれに対応する裏面の電極とが、シリコン基板の表面または裏面に形成された配線とシリコン基板を貫通するビアとによって電気的に接続されている。
図２４に示す構成例のように、本実施形態のメモリチップ積層体５が実装されるベースとなる半導体チップがロジックチップでなくインターポーザチップであっても、ロジックチップの場合と同様の効果が得られる。
また、メモリチップ積層体５のメモリチップ１０ｃの表面バンプ２２が配線基板１０１の接続パッド４３よりも狭ピッチで配置されている場合がある。この場合、メモリチップ積層体５の複数のバンプ電極と配線基板１０１の複数の接続パッド４３とを接続するために、各接続パッド４３の配置に対応して配線（不図示）を設けたＳｉインターポーザ９５を予め準備する。そして、メモリチップ積層体５をＳｉインターポーザ９５を介して配線基板１０１上に積層することで、メモリチップ積層体５の複数のバンプ電極のそれぞれと配線基板１０１の複数の接続パッド４３のそれぞれとを対応させて接続することが可能となる。
本実施形態の半導体チップ積層体は、次のような構成であってもよい。
半導体チップ積層体は、
一面から突出する第１のバンプ電極を有する第１の半導体チップと、
一面から突出する第２のバンプ電極と、前記第２のバンプ電極の頂面に形成され、中央領域と該中央領域と高さの異なる周辺領域を有するメタル層と、前記メッキ層の前記中央領域上にのみ形成された第１のはんだ層と、他面から突出する第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有し、前記第２のはんだ層を介して前記第３のバンプ電極が第１のバンプ電極と電気的に接続するように前記第１の半導体チップ上に積層された第２の半導体チップと、
を有する構成である。
半導体チップ積層体は、
一面から突出する第１のバンプ電極を有する第１の半導体チップと、
一面から突出する第２のバンプ電極と、前記第２のバンプ電極の頂面に形成され、中央領域と該中央領域と高さの異なる周辺領域を有するメタル層と、前記メッキ層の前記中央領域上にのみ形成された第１のはんだ層と、他面から突出する第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有し、前記第２のはんだ層を介して前記第３のバンプ電極が第１のバンプ電極と電気的に接続するように前記第１の半導体チップ上に積層された第２の半導体チップと、
を有する構成である。
１ 半導体装置
５ メモリチップ積層体
１０ａ、１０ｂ−１、１０ｂ−２、１０ｃ メモリチップ
１１ ロジックチップ
２２ 表面バンプ
２３ はんだ層
２５ 裏面バンプ
２７ メッキ層
５ メモリチップ積層体
１０ａ、１０ｂ−１、１０ｂ−２、１０ｃ メモリチップ
１１ ロジックチップ
２２ 表面バンプ
２３ はんだ層
２５ 裏面バンプ
２７ メッキ層
Claims (7)
- 一面に形成された第１のバンプ電極を有する第１の半導体チップを準備する工程と、
一面に形成された第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に、最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面に形成された第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有する第２の半導体チップを準備する工程と、
前記第３のバンプ電極を前記第２のはんだ層を介して前記第１のバンプ電極に電気的に接続するように、前記第２の半導体チップを前記第１の半導体チップ上に積層し、チップ積層体を形成する工程と、
前記チップ積層体を形成する工程後、前記第２のバンプ電極、前記メタル層及び前記第１のはんだ層を覆うように、前記チップ積層体の前記第２の半導体チップの一面上にフラックスを供給する工程と、
前記フラックスを供給する工程後、前記チップ積層体を前記はんだ層の融点以上に加熱する工程と、
前記フラックスを洗浄して該フラックスを前記チップ積層体から除去する工程と、
を有する半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記フラックスが非活性ロジンタイプである、半導体装置の製造方法。 - 請求項１または２記載の半導体装置の製造方法において、
前記第２の半導体チップを準備する工程は、
半導体基板上に設けられた前記第２のバンプ電極の上に前記メタル層を形成する工程と、
溶融した前記第１のはんだ層との接触角が９０度よりも大きくなる表面を有する絶縁膜を、前記メタル層の上面のうち、前記メタル層の外縁に沿って外縁から内側の所定の幅の領域に形成する工程と、
前記メタル層および前記絶縁膜の上面を覆うように前記第１のはんだ層を形成する工程と、
前記第１のはんだ層を該第１のはんだ層の融点以上の温度で加熱することで、前記メタル層の最側端部よりも内側に、最側端部が位置するように前記第１のはんだ層を前記メタル層上に形成する工程と、を含む、半導体装置の製造方法。 - 請求項１または２記載の半導体装置の製造方法において、
前記第２の半導体チップを準備する工程は、
半導体基板上に設けられた前記第２のバンプ電極の上に、該第２のバンプ電極の上面を覆うとともに、外縁から内側の所定の幅の領域である周辺領域よりも中心側の領域である中央領域が高い前記メタル層を形成する工程と、
前記メタル層の前記中央領域を覆うように該メタル層の上に前記第１のはんだ層を形成する工程と、
前記第１のはんだ層を該第１のはんだ層の融点以上の温度で加熱することで、前記メタル層の最側端部よりも内側に、最側端部が位置するように前記第１のはんだ層を前記メタル層上に形成する工程と、を含む、半導体装置の製造方法。 - 一面から突出する第１のバンプ電極を有する第１の半導体チップと、
一面から突出する第２のバンプ電極と、前記第２のバンプ電極の頂面に形成されたメタル層と、前記メタル層の最側端部よりも内側に最側端部が位置するように前記メタル層上に形成された第１のはんだ層と、他面から突出する第３のバンプ電極と、前記第３のバンプ電極上に形成された第２のはんだ層とを有し、前記第２のはんだ層を介して前記第３のバンプ電極が前記第１のバンプ電極と電気的に接続するように前記第１の半導体チップ上に積層された第２の半導体チップと、
を有する半導体チップ積層体。 - 請求項５記載の半導体チップ積層体において、
前記メタル層の上に、溶融した前記第１のはんだ層との接触角が９０度よりも大きくなる表面を有する絶縁膜が該メタル層の外縁に沿って外縁から内側の所定の幅の領域に設けられている、半導体チップ積層体。 - 請求項５記載の半導体チップ積層体において、
前記メタル層は、該第２のバンプ電極の上面を覆うとともに、外縁から内側の所定の幅の領域である周辺領域よりも中心側の領域である中央領域が高い構成である、半導体チップ積層体。
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-
2014
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