TW201533884A - 內藏去耦合電容之半導體封裝構造 - Google Patents

內藏去耦合電容之半導體封裝構造 Download PDF

Info

Publication number
TW201533884A
TW201533884A TW103106186A TW103106186A TW201533884A TW 201533884 A TW201533884 A TW 201533884A TW 103106186 A TW103106186 A TW 103106186A TW 103106186 A TW103106186 A TW 103106186A TW 201533884 A TW201533884 A TW 201533884A
Authority
TW
Taiwan
Prior art keywords
power
substrate
ground
wafer
island
Prior art date
Application number
TW103106186A
Other languages
English (en)
Other versions
TWI517354B (zh
Inventor
Chi-Liang Pan
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to TW103106186A priority Critical patent/TWI517354B/zh
Publication of TW201533884A publication Critical patent/TW201533884A/zh
Application granted granted Critical
Publication of TWI517354B publication Critical patent/TWI517354B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

揭示一種內藏去耦合電容之半導體封裝構造，主要包含一線路基板、至少一晶片、複數個訊號接點、一晶片電源/接地面、一基板電源/接地面以及一介電黏晶材料。晶片電源/接地面形成於晶片之主動面上並包含晶片電源島塊與晶片接地島塊。基板電源/接地面形成於基板上並包含基板電源島塊與基板接地島塊，晶片電源島塊大體位置重疊於基板接地島塊，晶片接地島塊大體位置重疊於基板電源島塊，且晶片電源島塊與晶片接地島塊各具有一不對應之未重疊部。介電黏晶材料介設於晶片電源/接地面與基板電源/接地面之間，以構成內藏去耦合電容。

Description

內藏去耦合電容之半導體封裝構造
本發明係有關於半導體封裝構造，特別係有關於一種內藏去耦合電容之半導體封裝構造。
去耦合電容(decoupling capacitor)能夠即時儲蓄與吸收電荷，是保護半導體封裝構造的重要電子零件。當半導體封裝構造等微電子裝置越是朝向高效能或高速率發展，在元件配置上，去耦合電容被期望是越接近半導體封裝構造等此類電子裝置的電源與接地腳位越好，以發揮較佳的電源與接地噪音(Power/Ground noise)之降低效果。而目前的去耦合電容普遍為以表面接合裝置(Surface Mounted Device,SMD)型態獨立元件存在著，並藉由表面接合技術佈置於印刷電路板上。近來已有人提出將去耦合電容整合在印刷電路板中或是在半導體封裝構造內基板中，藉以降低電源與接地噪音問題。
如第1圖所示，習知半導體封裝構造100與一表面接合型態之去耦合電容元件20係個別地接合於一印刷電路板10上，半導體封裝構造100係主要包含一線路基板110、一設置於該線路基板110上之晶片120以及複數個設置於該線路基板110下且例如銲球之接點130。該晶片120係藉由一黏晶層160固定於該線路基板110，並可利用複數個銲線170電性連接該晶片120中包含訊號、電源與 接地之電極122至該線路基板110，並利用該些接點130導接於該印刷電路板10。通常一封膠體190係密封該晶片120與該些銲線170。該去耦合電容元件20之腳位係連接該印刷電路板10之電源/接地平面。但因該去耦合電容元件20距離該半導體封裝構造100較遠且佔用較大面積與空間，故使其維持電源完整性(Power integrity)與降低電源與接地噪音效果較差。
為了解決上述之問題，本發明之主要目的係在於提供一種內藏去耦合電容之半導體封裝構造，在不改變線路基板之厚度下整合複數個去耦合電容在半導體封裝構造中，本發明架構具有最佳的產品設計實施性，較佳可適用於單晶片封裝(Single-Die Package,SDP)、雙晶片堆疊封裝(Double-Die Package,DDP)或多晶片堆疊封裝(Multi-die Package,MDP)。
本發明之次一目的係在於提供一種信號傳輸對稱式之半導體封裝構造，以平衡多個晶片訊號間的傳遞路徑。此外，由於內藏去耦合電容存在於此半導體封裝構造中，故可同時增進訊號完整性(Signal integrity)與電源完整性。
本發明之再一目的係在於提供一種內藏去耦合電容之半導體封裝構造，具有彈性設計內藏去耦合電容值(Decoupling capacitance value)之優點，能提供較廣範圍(nF~pF)之去耦合電容值，以符合各式各樣的電子裝置或界面，例如整合記憶體與邏輯元件之半導體封裝構造。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種內藏去耦合電容之半導體封裝構造，其係包含一線路基板、一第一晶片、複數 個訊號接點、一晶片電源/接地面、一基板電源/接地面以及一介電黏晶材料。該線路基板係具有一黏晶面與一接合面。該第一晶片係設置於該線路基板之該黏晶面上，該第一晶片係具有一主動面以及複數個在該主動面之訊號電極。該些訊號接點係接合於該線路基板，並且該第一晶片之該些訊號電極係藉由該線路基板之線路電性連接至該些訊號接點。該晶片電源/接地面係形成於該第一晶片之該主動面上，該晶片電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一晶片電源島塊與至少一晶片接地島塊。該基板電源/接地面係形成於該線路基板之該黏晶面上，該基板電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一基板電源島塊與至少一基板接地島塊，其中該晶片電源島塊係大體位置重疊於該基板接地島塊，該晶片接地島塊係大體位置重疊於該基板電源島塊，並且該晶片電源島塊係具有一不對應於該基板接地島塊之第一未重疊部，該晶片接地島塊係具有一不對應於該基板電源島塊之第二未重疊部。該介電黏晶材料係介設於該晶片電源/接地面與該基板電源/接地面之間，以在該線路基板與該第一晶片之間構成複數個並排且貼近該第一晶片之內藏去耦合電容。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之半導體封裝構造之一較佳實施例中，該晶片電源/接地面係可不包含連接至該些訊號電極之獨立線路。
在前述之半導體封裝構造之一較佳實施例中，該第一晶片係可具有至少一電源/接地電極，其係電性連接至該晶片電源/接地面對應之該晶片電源島塊或該晶 片接地島塊。
在前述之半導體封裝構造之一較佳實施例中，可另包含有：至少一電源導電凸塊，係設置於該第一未重疊部，以導接至該基板電源島塊；以及，至少一接地導電凸塊，係設置於該第二未重疊部，以導接至該基板接地島塊。
在前述之半導體封裝構造之一較佳實施例中，該基板電源島塊供接合該電源導電凸塊之區域係可為一第一突出部，該基板接地島塊供接合該接地導電凸塊之區域係可為一第二突出部。
在前述之半導體封裝構造之一較佳實施例中，可另包含有複數個訊號導電凸塊，係設置於該些訊號電極，以導接至該線路基板之線路。
在前述之半導體封裝構造之一較佳實施例中，可另包含有複數個銲線，並且該線路基板係具有一窗口(Window)，該些銲線係經由該窗口電性連接至該線路基板。
在前述之半導體封裝構造之一較佳實施例中，該線路基板係可具有複數個電源/接地貫孔，以導通至對應之該基板電源島塊與該基板接地島塊。
在前述之半導體封裝構造之一較佳實施例中，可另包含有複數個電源/接地接點，該些電源/接地接點與該些訊號接點係設置於該線路基板之該接合面，並且該些電源/接地接點電性連接至該些電源/接地貫孔。
在前述之半導體封裝構造之一較佳實施例中，可另包含有一第二晶片，係設置於該第一晶片上，該第一晶片係具有複數個矽穿孔，以電性導接至該第二晶片，其中該第二晶片與該第一晶片之間亦形成有複數個如 前述內藏去耦合電容之結構。
10‧‧‧印刷電路板
20‧‧‧去耦合電容元件
100‧‧‧半導體封裝構造
110‧‧‧線路基板
120‧‧‧晶片
122‧‧‧電極
130‧‧‧接點
160‧‧‧黏晶層
170‧‧‧銲線
190‧‧‧封膠體
200‧‧‧半導體封裝構造
210‧‧‧線路基板
211‧‧‧黏晶面
212‧‧‧接合面
213‧‧‧線路
214‧‧‧電源/接地貫孔
215‧‧‧信號貫孔
220‧‧‧第一晶片
221‧‧‧主動面
222‧‧‧訊號電極
223‧‧‧電源/接地電極
231‧‧‧訊號接點
232、233‧‧‧電源/接地接點
240‧‧‧晶片電源/接地面
241‧‧‧晶片電源島塊
242‧‧‧晶片接地島塊
243‧‧‧第一未重疊部
244‧‧‧第二未重疊部
250‧‧‧基板電源/接地面
251‧‧‧基板電源島塊
252‧‧‧基板接地島塊
253‧‧‧第一突出部
254‧‧‧第二突出部
260‧‧‧介電黏晶材料
271‧‧‧電源導電凸塊
272‧‧‧接地導電凸塊
273‧‧‧訊號導電凸塊
280‧‧‧內藏去耦合電容
290‧‧‧封膠體
300‧‧‧半導體封裝構造
315‧‧‧窗口
373‧‧‧銲線
400‧‧‧半導體封裝構造
424‧‧‧矽穿孔
481‧‧‧內藏去耦合電容結構
490‧‧‧第二晶片
第1圖：習知半導體封裝構造與去耦合電容元件接合於一印刷電路板之截面示意圖。
第2圖：依據本發明之第一具體實施例，一種內藏去耦合電容之半導體封裝構造之截面示意圖。
第3圖：依據本發明之第一具體實施例，一晶片電源/接地面形成在該半導體封裝構造之第一晶片上(晶片主動面)之局部示意圖。
第4圖：依據本發明之第一具體實施例，一基板電源/接地面形成在該半導體封裝構造之線路基板上(基板黏晶面)之局部示意圖。
第5圖：依據本發明之第一具體實施例，該半導體封裝構造之線路基板之接合面之局部示意圖。
第6圖：依據本發明之第一具體實施例，該半導體封裝構造之晶片電源/接地面與基板電源/接地面之局部重疊示意圖(其中虛線部份係為基板電源/接地面未重疊之部位)。
第7圖：依據本發明之第二具體實施例，另一種內藏去耦合電容之半導體封裝構造之截面示意圖。
第8圖：依據本發明之第三具體實施例，另一種內藏去耦合電容之半導體封裝構造之截面示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實 際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種內藏去耦合電容之半導體封裝構造舉例說明於第2圖之截面示意圖。該內藏去耦合電容之半導體封裝構造200係包含一線路基板210、一第一晶片220、複數個訊號接點231、一晶片電源/接地面240、一基板電源/接地面250以及一介電黏晶材料260。第3圖係為該晶片電源/接地面240形成在該第一晶片220(晶片主動面)上之局部示意圖。第4圖係為該基板電源/接地面250形成在該線路基板210(基板黏晶面)上之局部示意圖。該線路基板210係具有一黏晶面211與一接合面212，第5圖係為該線路基板210之接合面212之局部示意圖。第6圖係為該晶片電源/接地面240與該基板電源/接地面250之局部重疊示意圖，其中虛線圍繞部份係為該基板電源/接地面250未重疊之部位。
該線路基板210係可為一微型印刷電路板、陶瓷線路板或導線架之其中之一或其組合，作為承載晶片及傳遞晶片之電氣信號。該黏晶面211係為該線路基板210供安裝晶片之表面，該接合面212係為該線路基板210供表面接合之表面，其形成有訊號傳輸之線路213。更具體地，該線路基板210係可具有複數個電源/接地貫孔214。
該第一晶片220係可為處理器晶片、特殊應用積體電路晶片、或記憶體晶片。該第一晶片220係設置於該線路基板210之該黏晶面211上，該第一晶片220係具有一主動面221以及複數個在該主動面221之訊號電極222。該主動面221係為形成有積體電路之表面。該第一晶 片220在該主動面221係可另具有至少一電源/接地電極223。本發明之其中一特點係為該些訊號電極222與該電源/接地電極223兩者電性導接至該線路基板210之路徑為不相同，其中該電源/接地電極223係經由黏晶層處構成之內藏去耦合電容280導接至該線路基板210(容後詳述)。除了包含單晶片封裝類型，該第一晶片220之上方亦可堆疊更多晶片。
同時參閱第2及5圖，該些訊號接點231係接合於該線路基板210，在本實施例中，該些訊號接點231係設置於該線路基板210之該接合面212為較佳，可不影響該基板電源/接地面250在該黏晶面211之配置；然而不受限制地在一變化實施例中，該些訊號接點231亦可設置於該線路基板210之該黏晶面211之周邊(圖中未繪出)。並且，該第一晶片220之該些訊號電極222係藉由封裝構造內之內部電性元件(本實施例為複數個訊號導電凸塊273)、該線路基板210之線路213以及對應連接之導通孔215電性連接至該些訊號接點231。該半導體封裝構造200係可另包含有複數個電源/接地接點232、233，其係亦設置於該線路基板210之該接合面212並電性連接至該些電源/接地貫孔214。其中該些電源/接地接點232係為電源接點，該些電源/接地接點233係為接地接點。在本實施例中，該些訊號接點231與該些電源/接地接點232、233係可為銲球。在不同變化例中該些訊號接點231與該些電源/接地接點232、233亦可為平墊或是非圓形銲料或是凸塊。
同時參閱第2及3圖，該晶片電源/接地面240係形成於該第一晶片220之該主動面221上，該晶片電源/接地面240係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一晶片電源島塊241與至少一晶片接 地島塊242。該晶片電源島塊241與該晶片接地島塊242係可為不規則形狀之島形。在本實施例中，該晶片電源/接地面240係較佳可不包含連接至該些訊號電極222之獨立線路，故其結構為不相同於習知連接傳輸訊號之重配置線路層(RDL)，可避免RLC寄生效應影響訊號傳輸品質，而該晶片電源/接地面240之製造方法係可沿用RDL製程。更具體地，該第一晶片220之該電源/接地電極223係電性連接至該晶片電源/接地面240中對應之該晶片電源島塊241或該晶片接地島塊242。在本實施例中，該晶片電源島塊241與該晶片接地島塊242之間的間隔係為線路型態，其中一晶片接地島塊242係可包圍一晶片電源島塊241，而該晶片接地島塊242之周邊亦可為另一晶片電源島塊241所圍繞。
同時參閱第2及4圖，該基板電源/接地面250係形成於該線路基板210之該黏晶面211上，該基板電源/接地面250係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一基板電源島塊251與至少一基板接地島塊252。更具體地，該線路基板210之該些複數個電源/接地貫孔214係導通至對應之該基板電源島塊251與該基板接地島塊252。
如第6圖所示，該晶片電源島塊241係大體位置重疊於該基板接地島塊252，該晶片接地島塊242係大體位置重疊於該基板電源島塊251，在此所稱之「大體位置重疊」表示該晶片電源島塊241對應於該基板接地島塊252之重疊面積係佔該晶片電源島塊241之百分之十五以上之面積、以及該晶片接地島塊242對應於該基板電源島塊251之重疊面積係佔該晶片接地島塊242之百分之十五以上之面積；「重疊」所指係為由該線路基板210之該黏晶 面211之垂直向角度觀測之，即垂直於該黏晶面211。其中該晶片電源島塊241係具有一不對應於該基板接地島塊252之第一未重疊部243，其係重疊於該基板電源島塊251。該晶片接地島塊242係具有一不對應於該基板電源島塊251之第二未重疊部244，其係重疊於該基板接地島塊252。
該介電黏晶材料260係介設於該基板電源/接地面250與該晶片電源/接地面240之間，以在該線路基板210與該第一晶片220之間構成複數個並排且貼近該第一晶片220之內藏去耦合電容280。為了能達成該介電黏晶材料260係填滿該線路基板210之該黏晶面211與該第一晶片220之該主動面221之間的間隙，該介電黏晶材料260係較佳可為底部填充膠(underfill material)，其介電值係可介於1~50。更具體地，基於避免線路基板之導電體線路層面暴露於空氣中產生氧化反應或避免外力破壞，在該線路基板之表面(黏晶面及接合面)可覆蓋一層線路介電保護層(Solder Mask)，其介電值亦可介於1~50(未顯示於實施例圖示中)。更具體地，可另以一封膠體290形成於該線路基板210之該黏晶面211，以密封該第一晶片220與該介電黏晶材料260，該封膠體290係可為電絕緣之熱固性環氧化合物。
在本實施例中，該半導體封裝構造200係可另包含有複數個訊號導電凸塊273，係設置於該些訊號電極222，可經由該線路基板210之信號貫孔215導接至該線路基板210之線路213。該些訊號導電凸塊273係可藏附於上述內藏去耦合電容280中。更具體地，該半導體封裝構造200係可另包含有至少一電源導電凸塊271以及至少一接地導電凸塊272，其型態係可為銅柱凸塊(Cu pillar bump)。該電源導電凸塊271係設置於該第一未重疊部243，以導接至該基板電源島塊251。該接地導電凸塊272係設置於該第二未重疊部244，以導接至該基板接地島塊252。該電源導電凸塊271與該接地導電凸塊272之配置型態係可不相同於該些訊號導電凸塊273或該些訊號電極222之配置型態；例如該些訊號導電凸塊273係為晶片中央配置型態時，該電源導電凸塊271與該接地導電凸塊272係分散在晶片中心線之兩側，用以維持該介電黏晶材料260之厚度為一致。因此，該電源導電凸塊271與該接地導電凸塊272之高度變化、該晶片電源島塊241對應於該基板接地島塊252之重疊面積與圖案形狀以及該晶片接地島塊242對應於該基板電源島塊251之重疊面積與圖案形狀係可以用於控制該介電黏晶材料260之厚度，其中該介電黏晶材料260之厚度係可介於15~40微米(um)，進而調整該內藏式去耦合電容280之電容值在pF等級。當調整該介電黏晶材料260之厚度使其介於3~15微米(um)，例如該介電黏晶材料260係可選用超薄型PI黏膜(ultra-thin PI adhesive)，可有效提高該內藏去耦合電容280之電容值在nF等級。此外，該晶片電源/接地面240與該基板電源/接地面250之間係可介設更多的電源/接地面，藉以創造出更多更薄的內藏去耦合電容結構(圖中未繪出)，藉由調整該些內藏去耦合電容之介電層厚度與介電材料之設置差異，可形成具備不同去耦合電容值之內藏去耦合電容，再加以並聯多組或以單一獨立方式連接至晶片作為供電使用。此外，於該晶片電源/接地面240與該基板電源/接地面250之相對重疊佈置面積上亦可經由適當的規劃設計，組合出具備大電容值(例如：nF等級)並聯小電容值(例如：pF等級)之內藏去耦合電容結構(圖中未繪出)，亦或是多組具備 相同或相異電容值之內藏去耦合電容並聯組合架構。
再如第4圖所示，在一較佳實施例中，該基板電源島塊251供接合該電源導電凸塊271之區域係可為一第一突出部253，該基板接地島塊252供接合該接地導電凸塊272之區域係可為一第二突出部254。因此，該半導體封裝構造中，由下往上電源連接路徑係為經由該電源接點232經由對應連接之電源貫孔214至對應連接之基板電源島塊251，再對應連接之電源導電凸塊271至對應連接之晶片電源島塊241，最後係可導接至該第一晶片220之電源電極223，在實施例中，電源之迴路連接可透過外部印刷電路板(未顯示於圖中)將各個電源接點232予以並接實現，故該第一晶片220之電源電極223即可與內藏去耦合電容之晶片電源島塊241及基板電源島塊251具備相同之電源電壓準位；同樣地，由下往上接地連接路徑係為經由該接地接點233經由對應連接之接地貫孔214至對應連接之基板接地島塊252，再對應連接之接地導電凸塊272至對應連接之晶片接地島塊242，最後係可導接至該第一晶片220之接地電極223，在實施例中，接地之迴路連接可透過外部印刷電路板(未顯示於圖中)將各個接地接點233予以並接實現，故該第一晶片220之接地電極223即可與內藏去耦合電容之晶片接地島塊242及基板接地島塊252具備相同之接地電壓準位。
因此，利用本發明提供之一種內藏去耦合電容之半導體封裝構造具有以下的優點：
一、在不改變線路基板210之厚度下整合複數個去耦合電容在半導體封裝構造中，可適用於單晶片封裝(Single-Die Package,SDP)、雙晶片堆疊封裝(Dual Dice Package,DDP)或多晶片堆疊封裝(Multi-die Package,MDP)。
二、能提供一種兼具縮短及平衡的半導體封裝構造之訊號與電源傳輸迴路，以增進訊號與電源完整性，可適用於晶片對晶片之堆疊結構。
三、具有彈性設計內藏去耦合電容之優點，能提供較廣範圍(nF~pF)之去耦合電容值，以符合各式各樣的電子裝置或界面，例如整合記憶體與邏輯元件之半導體封裝構造。
依據本發明之第二具體實施例，另一種內藏去耦合電容之半導體封裝構造舉例說明於第7圖之截面示意圖，用以說明晶片與線路基板210之間不同型態之電性連接關係。因本實施例之主要元件及其連接關係與第一具體實施例相同，故沿用相同圖號並不予贅述。該內藏去耦合電容之半導體封裝構造300係包含一線路基板210、一第一晶片220、複數個訊號接點231、一晶片電源/接地面240、一基板電源/接地面250以及一介電黏晶材料260。該線路基板210係具有一窗口315，可為狹長形開槽。在本較佳實施例中，該半導體封裝構造300係可另包含有複數個銲線373，例如打線形成之金線或銅線等金屬銲線，可通過該窗口315電性連接該第一晶片220之該些訊號電極222至該線路基板210，其訊號傳輸路徑係不穿過上述之內藏去耦合電容280。
依據本發明之第三具體實施例，另一種內藏去耦合電容之半導體封裝構造舉例說明於第8圖之截面示意圖，用以說明本發明可應用於多晶片堆疊封裝(Multi-die Package,MDP)之型態，例如雙晶片堆疊封裝(Double-die package,DDP)。因本實施例之主要元件及其連接關係與第一具體實施例相同，故沿用相同圖號並不予贅述。該內藏 去耦合電容之半導體封裝構造400係包含一線路基板210、一第一晶片220、複數個訊號接點231、一晶片電源/接地面240、一基板電源/接地面250以及一介電黏晶材料260。在本較佳實施例中，該半導體封裝構造400係可另包含有一第二晶片490，係設置於該第一晶片220上，其中該第二晶片490係可具有與該第一晶片220相同之結構(例如：當該半導體封裝構造所組成之產品係進一步提供外部電路作為暫時性或永久性資料存取使用)，並且該第二晶片490與該第一晶片220之間亦形成有複數個如前述內藏去耦合電容280之結構(即第8圖中之內藏去耦合電容結構481)，例如包含兩層交錯之上述晶片電源/接地面240以及介設之介電黏晶材料，其中上下晶片之間之介電黏晶材料係可為一非導電膠層(NCP)(未顯示於圖中)。而下層之第一晶片220另可具有複數個矽穿孔424，經由對應之訊號導電凸塊以連接位於下方之該第一晶片220之訊號電極222以及上方第二晶片490之訊號電極。此外，該些複數個矽穿孔424亦具備電源/接地電性之傳導功效，用於使內藏去耦合電容結構481橋接正確之電性，並傳遞電源/接地訊號供第二晶片490使用。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
200‧‧‧半導體封裝構造
210‧‧‧線路基板
211‧‧‧黏晶面
212‧‧‧接合面
213‧‧‧線路
214‧‧‧電源/接地貫孔
215‧‧‧信號貫孔
220‧‧‧第一晶片
221‧‧‧主動面
222‧‧‧訊號電極
223‧‧‧電源/接地電極
231‧‧‧訊號接點
232、233‧‧‧電源/接地接點
240‧‧‧晶片電源/接地面
241‧‧‧晶片電源島塊
242‧‧‧晶片接地島塊
250‧‧‧基板電源/接地面
251‧‧‧基板電源島塊
252‧‧‧基板接地島塊
260‧‧‧介電黏晶材料
271‧‧‧電源導電凸塊
272‧‧‧接地導電凸塊
273‧‧‧訊號導電凸塊
280‧‧‧內藏去耦合電容
290‧‧‧封膠體

Claims (10)

  1. 一種內藏去耦合電容之半導體封裝構造，包含：一線路基板，係具有一黏晶面與一接合面；一第一晶片，係設置於該線路基板之該黏晶面上，該第一晶片係具有一主動面以及複數個在該主動面之訊號電極；複數個訊號接點，係設置於該線路基板之該接合面，並且該第一晶片之該些訊號電極係藉由該線路基板之線路電性連接至該些訊號接點；一晶片電源/接地面，係形成於該第一晶片之該主動面上，該晶片電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一晶片電源島塊與至少一晶片接地島塊；一基板電源/接地面，係形成於該線路基板之該黏晶面上，該基板電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一基板電源島塊與至少一基板接地島塊，其中該晶片接地島塊係大體位置重疊於該基板電源島塊，該晶片電源島塊係大體位置重疊於該基板接地島塊，並且該晶片電源島塊係具有一不對應於該基板接地島塊之第一未重疊部，該晶片接地島塊係具有一不對應於該基板電源島塊之第二未重疊部；以及一介電黏晶材料，係介設於該晶片電源/接地面與該基板電源/接地面之間，以在該線路基板與該第一晶片之間構成複數個並排且貼近該第一晶片之內藏去耦合電容。
  2. 依據申請專利範圍第1項所述之內藏去耦合電容之半導體封裝構造，其中該晶片電源/接地面係不包含連接 至該些訊號電極之獨立線路。
  3. 依據申請專利範圍第1項所述之內藏去耦合電容之半導體封裝構造，其中該第一晶片係具有至少一電源/接地電極，其係電性連接至該晶片電源/接地面對應之該晶片電源島塊或該晶片接地島塊。
  4. 依據申請專利範圍第1、2或3項所述之內藏去耦合電容之半導體封裝構造，另包含有：至少一電源導電凸塊，係設置於該第一未重疊部，以導接至該基板電源島塊；以及至少一接地導電凸塊，係設置於該第二未重疊部，以導接至該基板接地島塊。
  5. 依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造，其中該基板電源島塊供接合該電源導電凸塊之區域係為一第一突出部，該基板接地島塊供接合該接地導電凸塊之區域係為一第二突出部。
  6. 依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造，另包含有複數個訊號導電凸塊，係設置於該些訊號電極，以導接至該線路基板之線路。
  7. 依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造，另包含有複數個銲線，並且該線路基板係具有一窗口，該些銲線係經由該窗口電性連接至該線路基板。
  8. 依據申請專利範圍第1、2或3項所述之內藏去耦合電容之半導體封裝構造，其中該線路基板係具有複數個電源/接地貫孔，以導通至對應之該基板電源島塊與該基板接地島塊。
  9. 依據申請專利範圍第8項所述之內藏去耦合電容之半導體封裝構造，另包含有複數個電源/接地接點，該些 電源/接地接點與該些訊號接點係設置於該線路基板之該接合面，並且該些電源/接地接點電性連接至該些電源/接地貫孔。
  10. 依據申請專利範圍第1、2或3項所述之內藏去耦合電容之半導體封裝構造，另包含有一第二晶片，係設置於該第一晶片上，該第一晶片係具有複數個矽穿孔，以電性導接至該第二晶片，其中該第二晶片與該第一晶片之間亦形成有複數個如前述內藏去耦合電容之結構。
TW103106186A 2014-02-25 2014-02-25 內藏去耦合電容之半導體封裝構造 TWI517354B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW103106186A TWI517354B (zh) 2014-02-25 2014-02-25 內藏去耦合電容之半導體封裝構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103106186A TWI517354B (zh) 2014-02-25 2014-02-25 內藏去耦合電容之半導體封裝構造

Publications (2)

Publication Number Publication Date
TW201533884A true TW201533884A (zh) 2015-09-01
TWI517354B TWI517354B (zh) 2016-01-11

Family

ID=54694870

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103106186A TWI517354B (zh) 2014-02-25 2014-02-25 內藏去耦合電容之半導體封裝構造

Country Status (1)

Country Link
TW (1) TWI517354B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642165B (zh) * 2014-03-28 2018-11-21 美商英特爾公司 直通矽穿孔連接之背面去耦合技術
TWI810380B (zh) * 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391245A1 (en) * 2020-06-11 2021-12-16 Nanya Technology Corporation Semiconductor package device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642165B (zh) * 2014-03-28 2018-11-21 美商英特爾公司 直通矽穿孔連接之背面去耦合技術
TWI810380B (zh) * 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件

Also Published As

Publication number Publication date
TWI517354B (zh) 2016-01-11

Similar Documents

Publication Publication Date Title
TWI429050B (zh) 堆疊式晶片封裝
KR102591624B1 (ko) 반도체 패키지
EP2731134A1 (en) Multi-chip module connection by way of bridging blocks
KR101736984B1 (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US8253228B2 (en) Package on package structure
US20090057867A1 (en) Integrated Circuit Package with Passive Component
TWI569390B (zh) 電子封裝件及其製法
JP2009099697A (ja) 半導体装置及びその製造方法
JP2006093189A5 (zh)
US20160079219A1 (en) Semiconductor device
KR20100088514A (ko) 반도체 패키지
TWI517354B (zh) 內藏去耦合電容之半導體封裝構造
KR20110056205A (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
TW201528472A (zh) 封裝堆疊結構及其製法
US9048223B2 (en) Package structure having silicon through vias connected to ground potential
TWI468088B (zh) 半導體封裝件及其製法
TWI409933B (zh) 晶片堆疊封裝結構及其製法
KR100752665B1 (ko) 도전성 접착층을 이용한 반도체 소자 및 그 제조 방법
KR20120126365A (ko) 유닛 패키지 및 이를 갖는 스택 패키지
TWI604593B (zh) 半導體封裝件及其製法
TWI501370B (zh) 半導體封裝件及其製法
KR20040037561A (ko) 반도체패키지
TWI423405B (zh) 具載板之封裝結構
TWI425886B (zh) 嵌埋有電子元件之封裝結構及其製法
TW201725656A (zh) 晶片封裝結構及其製作方法