TWI703615B - 電子封裝件之製法 - Google Patents

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Abstract

一種電子封裝件之製法，係提供一整版面基板，該整版面基板係包含複數電子元件與位於各該電子元件之間的間隔部；形成線路層於該電子元件上；形成未貫穿該整版面基板之溝道於該間隔部上；以及形成封裝層於該溝道中與該電子元件上，俾藉由該封裝層提升電子封裝件之結構強度。

Description

電子封裝件之製法
本發明係關於一種半導體製程，特別是關於一種電子封裝件之製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。為滿足半導體裝置之高積集度(Integration)、微型化(Miniaturization)以及高電路效能等需求，遂而發展出現行晶圓級晶片尺寸封裝(wafer level chip scale package，簡稱WLCSP)之封裝技術。
第1A至1D圖係為習知WLCSP之封裝件1之製法之剖面示意圖。
如第1A圖所示，將一晶圓切割成複數相分離之半導體元件12，再置放該些半導體元件12於一承載板10之黏著層11上，之後檢測各該半導體元件12。該些半導體元件12具有相對之作用面12a與非作用面12b、及鄰接該作用面12a與非作用面12b之側面12c，該作用面12a上具有複數電極墊120，且各該作用面12a黏著於該黏著層11上。
如第1B圖所示，形成一封裝層13於該黏著層11上，以包覆該半導體元件12。
如第1C圖所示，移除該承載板10及黏著層11，以外露該半導體元件12之作用面12a。
如第1D圖所示，進行線路重佈層(Redistribution layer，簡稱RDL)製程，係形成一線路重佈結構14於該封裝層13與該半導體元件12之作用面12a上，且令該線路重佈結構14電性連接該半導體元件12之電極墊120。
接著，形成一絕緣保護層15於該線路重佈結構14上，且該絕緣保護層15外露該線路重佈結構14之部分表面，以供結合如銲錫凸塊之導電元件16。
之後，沿如第1D圖所示之切割路徑S進行切單製程。
惟，習知封裝件1之製法中，係藉由加壓加熱方式形成該封裝層13，故於加壓加熱動作時，加熱後之黏著層11會產生流動性，因而推擠該半導體元件12，使該半導體元件12大幅位移，因而超出所能容忍的範圍，進而使該線路重佈結構14之導電盲孔140無法有效電性連接該電極墊120，如第1D’圖所示，造成後續製程發生異常，導致產品良率下降。
再者，習知封裝件1於切單製程後，該半導體元件12之作用面12a之結構強度較低，因而容易於製程時產生裂損(Crack)，導致該些導電元件16容易發生脫落之問題，以於取放該封裝件1至適合位置以進行表 面貼銲技術(Surface Mount Technology，簡稱SMT)時，易使產品之良率不佳。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種電子封裝件之製法，係包括：提供一整版面基板，該整版面基板係包含複數電子元件與間隔部，該間隔部係位於各該電子元件之間，且該電子元件係具有相對之作用面與非作用面，該作用面具有複數電極墊；形成線路層於該電子元件之作用面上，且該線路層電性連接該複數電極墊；於對應該電子元件之作用面之一側，形成溝道於該間隔部上，且該溝道未貫穿該整版面基板；以及形成封裝層於該溝道中與該電子元件之作用面上，且該封裝層未完全覆蓋該線路層。
前述之製法中，形成該封裝層之材質係為絕緣材。
前述之製法中，該封裝層未形成於該電子元件之非作用面上。
前述之製法中，該封裝層之表面係齊平該非作用面。
前述之製法中，復包括形成複數導電元件於該線路層上。又包括形成絕緣層於該封裝層上，以令部分該線路層外露於該絕緣層，使該導電元件結合該線路層。或者，該導電元件藉由金屬層結合於該線路層上。
前述之製法中，復包括移除該電子元件於該非作用面之部分材質。該電子元件於移除部分材質後，該封裝層係外露於該非作用面。
前述之製法中，復包括形成保護件於該電子元件之非作用面上。
前述之製法中，復包括沿該間隔部分離各該電子元件，使該封裝層設於該電子元件之作用面與側面上，其中，該側面係鄰接該作用面與非作用面。
由上可知，本發明之製法中，係藉由該整版面基板先形成未貫穿該間隔部之溝道，再形成該線路層，之後形成該封裝層，最後才切割該整版面基板，以於形成該封裝層時，該些電子元件仍相連接，因而該些電子元件均不會位移，故相較於習知技術，本發明之製法能使該線路層有效電性連接該些電極墊，以避免後續製程發生異常之問題，因而能提升產品良率。
再者，本發明藉由先形成未貫穿該間隔部之溝道，再形成封裝層於該溝道中與該電子元件之作用面上，使該封裝層形成於該電子元件之作用面與側面上，以提升該電子元件之結構強度，故相較於習知技術，該電子元件之結構強度較強，因而不會產生裂損。
1‧‧‧封裝件
10‧‧‧承載板
11‧‧‧黏著層
12‧‧‧半導體元件
12a、22a‧‧‧作用面
12b、22b‧‧‧非作用面
12c、22c‧‧‧側面
120、220‧‧‧電極墊
13、25‧‧‧封裝層
14‧‧‧線路重佈結構
140‧‧‧導電盲孔
15‧‧‧絕緣保護層
16、23‧‧‧導電元件
2‧‧‧電子封裝件
20‧‧‧整版面基板
200‧‧‧間隔部
21‧‧‧線路層
21a‧‧‧表面
22‧‧‧電子元件
221‧‧‧介電層
230‧‧‧金屬層
24‧‧‧溝道
25a、25b‧‧‧表面
26‧‧‧絕緣層
27‧‧‧保護件
S‧‧‧切割路徑
第1A至1D圖係為習知WLCSP之封裝件之製法的剖視示意圖。
第1D’圖係為習知WLCSP之封裝件之不良狀態的剖視示意圖。
第2A至2H圖係為本發明之電子封裝件之製法之剖視示意圖。
第2C’圖係為對應第2C圖之另一實施態樣示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係為本發明之電子封裝件2之製法之剖視示意圖。
如第2A圖所示，提供一整版面基板20，該整版面基板20包含複數電子元件22與間隔部200，且該間隔部200係結合於各該電子元件22之間。接著，形成線路層21於該電子元件22上。
於本實施例中，該電子元件22係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該整版面基板20係為晶圓，且該電子元件22係為主動元件，使該電子元件22具有相對之作用面22a與非作用面22b，該作用面22a上具有複數電極墊220，並形成一介電層221於該作用面22a與該些電極墊220上，且該介電層221外露該些電極墊220。
再者，形成該介電層221之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。
又，該線路層21係採用線路重佈層(Redistribution layer，簡稱RDL)製程製作，其形成於該作用面22a上且電性連接該些電極墊220。
如第2B圖所示，於對應該電子元件22之作用面22a之一側(即自該作用面22a上方)，以雷射切割方式形成一溝道24於該間隔部200上，使各該電子元件22形成有側面22c，且該側面22c係相鄰該作用面22a，其中，該溝道24並未貫穿該間隔部200。
於本實施例中，係移除部分該間隔部200，使該間隔部200保留部分材質，以形成該溝道24。
如第2C圖所示，形成一封裝層25於該溝道24中與該作用面22a之介電層221上，且該封裝層25未覆蓋該線路層21。接著，檢測該整版面基板20以檢出是否於形成該溝道24時產生結構裂損。
於本實施例中，該封裝層25係填滿該溝道24，使該封裝層25環設於該電子元件22之周圍。
再者，該封裝層25係為絕緣材，係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、光阻材(photoresist)或防銲層(solder mask)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該封裝層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該電子元件22上。
又，該封裝層25未形成於該電子元件22之非作用面22b上。
另外，如第2C’圖所示，該封裝層25可先覆蓋該線路層21，再藉由整平製程，如研磨方式，使該封裝層25之表面25a齊平該線路層21之表面21a，以令該線路層21外露出該封裝層25。
接著，形成複數導電元件23於該線路層21上。
於本實施例中，該些導電元件23係為銲球、金屬凸塊或其結合之態樣。
再者，可依需求形成一絕緣層26於該封裝層25上，以令部分該線路層21外露於該絕緣層26，使該導電元件23結合於該線路層21上。例如，形成該絕緣層26之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)等之介電材、或如綠漆、油墨等之防銲材。
又，可形成一金屬層230，如凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)，於該線路層21上，以令該導電元件23可藉由該金屬層230結合於該線路層21上。
如第2E圖所示，進行薄化製程，即研磨移除該電子元件22於非作用面22b之部分材質，使該溝道24中之封裝層25外露於該非作用面22b，且該溝道24中之封裝層25之表面25b齊平該非作用面22b。
如第2F圖所示，形成一保護件27於該電子元件22之非作用面22b上。
於本實施例中，該保護件27係為膠膜或其它能適當覆蓋該電子元件22之材料。例如，該保護件27之製程可選擇壓合方式形成於該電子元件22上。
如第2G至2H圖所示，沿第2F圖所示之切割路徑S(即沿該間隔部200之路徑)切割該整版面基板20，以分離各該電子元件22，使該封裝層25形成於該電子元件22之作用面22a與側面22c上，俾獲取複數電子封裝件2。
於本實施例中，係以鑽石刀切割該封裝層25之方式進行切單製程。
再者，於後續製程中，該電子封裝件2可結合至一如電路板之電子裝置(圖略)上，例如，以該些導電元件23結合至該電路板之電性接觸墊(圖略)上。
綜上所述，本發明之製法中，主要藉由該整版面基板20先形成未貫穿該間隔部200之溝道24，再形成該線路層21，之後形成該封裝層25，最後才切割該整版面基板20，以於形成該封裝層25時，該些電子元件22仍相連接，因而該些電子元件22均不會位移，故相較於習知技術，本發明之製法能使該線路層21有效電性連接該些電極墊220，以避免後續製程發生異常之問題，因而能提升產品良率。
再者，本發明之製法藉由先形成未貫穿該間隔部200之溝道24，再形成封裝層25於該溝道24中與該電子元件22之作用面22a上，使該封裝層25設於該電子元件22之作用面22a與側面22c上，並於該電子元件22之非作用面22b上設置保護件27，令該電子元件22之周圍六個表面均覆蓋有保護結構，以提升該電子封裝件2之強度，故於進行切單製程時，該電子元件22之結構強度較強，因而不會產生裂損，進而提升產品之可靠度。因此，該些導電元件23不會發生脫落之問題，以於後續進行表面貼銲技術或運送該電子封裝件2時，能提升產品之良率。
又，於形成該封裝層25後，先檢測該整版面基板20之結構良率，可辨識出不良之電子元件，再進行切單，以淘汰不良電子封裝件2，故於進行表面貼銲技術時，能提升產品之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧整版面基板
21‧‧‧線路層
22‧‧‧電子元件
22a‧‧‧作用面
22b‧‧‧非作用面
221‧‧‧介電層
23‧‧‧導電元件
230‧‧‧金屬層
24‧‧‧溝道
25‧‧‧封裝層
26‧‧‧絕緣層
27‧‧‧保護件
S‧‧‧切割路徑

Claims (8)

  1. 一種電子封裝件之製法，係包括：提供一整版面基板，該整版面基板係包含有複數電子元件與位於各該電子元件之間的間隔部，其中，該電子元件係具有相對之作用面與非作用面，且該作用面具有複數電極墊；形成電性連接該複數電極墊之線路層於該電子元件之作用面上；於對應該電子元件之作用面之一側，形成未貫穿該整版面基板之溝道於該間隔部上；形成封裝層於該溝道中與該電子元件之作用面上，且令該線路層之部分表面外露出該封裝層；以及形成絕緣層於該封裝層上，且令部分該線路層外露出該絕緣層，且形成複數導電元件於外露之該線路層上。
  2. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該封裝層未形成於該電子元件之非作用面上。
  3. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該封裝層之表面係齊平該非作用面。
  4. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該導電元件藉由金屬層結合於該線路層上。
  5. 如申請專利範圍第1項所述之電子封裝件之製法，復包括移除該電子元件於該非作用面之部分材質。
  6. 如申請專利範圍第5項所述之電子封裝件之製法，其中，該電子元件於移除部分材質後，該封裝層係外露於該非作用面。
  7. 如申請專利範圍第1項所述之電子封裝件之製法，復包括形成保護件於該電子元件之非作用面上。
  8. 如申請專利範圍第1項所述之電子封裝件之製法，復包括沿該間隔部分離各該電子元件，使該封裝層設於該電子元件之作用面與鄰接該作用面與非作用面之側面上。
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