TW201519331A - 形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法 - Google Patents

形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法 Download PDF

Info

Publication number
TW201519331A
TW201519331A TW103136264A TW103136264A TW201519331A TW 201519331 A TW201519331 A TW 201519331A TW 103136264 A TW103136264 A TW 103136264A TW 103136264 A TW103136264 A TW 103136264A TW 201519331 A TW201519331 A TW 201519331A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor die
carrier
encapsulant
wafer
Prior art date
Application number
TW103136264A
Other languages
English (en)
Other versions
TWI651783B (zh
Inventor
耀劍 林
潘迪Ｃ 瑪莉姆蘇
沈一權
韓丙濬
Original Assignee
史達晶片有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/070,509 external-priority patent/US9704824B2/en
Application filed by 史達晶片有限公司 filed Critical 史達晶片有限公司
Publication of TW201519331A publication Critical patent/TW201519331A/zh
Application granted granted Critical
Publication of TWI651783B publication Critical patent/TWI651783B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

一種半導體裝置係包含一半導體晶粒以及一種沉積在該半導體晶粒之上及周圍的囊封體。一半導體晶圓係包含複數個半導體晶粒以及一基底半導體材料。一溝槽係形成在該基底半導體材料中。該半導體晶圓係透過該溝槽而被單粒化以分開該些半導體晶粒。該些半導體晶粒係以一介於半導體晶粒之間的500微米(μm)或是更小的距離而被設置在一載體之上。該囊封體係覆蓋該半導體晶粒的一側壁。一扇入互連結構係形成在該半導體晶粒之上，同時該囊封體係維持沒有該扇入互連結構。該囊封體的一部分係從該半導體晶粒的一非主動表面被移除。該裝置係透過該囊封體而被單粒化，同時留下被設置成覆蓋該半導體晶粒的一側壁的囊封體。覆蓋該側壁的囊封體係包含一50μm或是更小的厚度。

Description

形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法
本發明係大致有關於半導體裝置，並且更具體而言係有關於一種形成晶圓級晶片尺寸封裝(WLCSP)的半導體裝置和方法。
國內優先權之主張
本申請案是2013年9月25日申請的美國專利申請案號14/036,525的部分接續案，該美國專利申請案係主張2013年1月3日申請的美國臨時申請案號61/748,742的益處，該等申請案係被納入在此作為參考。
半導體裝置係常見於現代的電子產品中。半導體裝置係在電氣構件的數目及密度上變化。離散的半導體裝置一般包含一類型的電氣構件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(MOSFET)。集積的半導體裝置通常包含數百到數百萬個電氣構件。集積的半導體裝置的例子係包含微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、以及數位微鏡裝置(DMD)。
半導體裝置係執行廣範圍的功能，例如，信號處理、高速的計算、傳送及接收電磁信號、控制電子裝置、轉換太陽光成為電力、以及產生用於電視顯示器的視覺影像。半導體裝置係見於娛樂、通訊、電力轉 換、網路、電腦以及消費者產品的領域中。半導體裝置亦見於軍事的應用、航空、汽車、工業用的控制器、以及辦公室設備。
半導體裝置係利用半導體材料的電氣特性。半導體材料的結構係容許該材料的導電度能夠藉由一電場或基極電流的施加或是透過摻雜的製程來加以操縱。摻雜係將雜質帶入半導體材料中，以操縱及控制半導體裝置的導電度。
一半導體裝置係包含主動及被動的電性結構。包含雙載子及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及一電場或基極電流的施加，該電晶體不是提升、就是限制電流的流動。包含電阻器、電容器及電感器的被動結構係在電壓及電流之間產生執行各種電性功能所必要的一種關係。該被動及主動結構係電連接以形成電路，此係使得該半導體裝置能夠執行高速的運算及其它有用的功能。
半導體裝置一般是利用兩個複雜的製程，亦即前端製造及後端製造來加以製造，每個製造潛在涉及數百道步驟。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。每個半導體晶粒通常是相同的，並且包含藉由電連接主動及被動構件所形成的電路。後端製造係牽涉到從完成的晶圓單粒化(singulating)個別的半導體晶粒並且封裝該晶粒以提供結構的支撐以及環境的隔離。如同在此所用的術語"半導體晶粒"係指該字的單數形與複數形兩者，並且於是可以指稱單一半導體裝置及多個半導體裝置兩者。
半導體製造的一目標是產出較小的半導體裝置。較小的裝置通常消耗較低的功率，具有較高的效能，並且可以更有效率地加以生產。 此外，較小的半導體裝置具有一較小的覆蓋區，此係較小的終端產品所期望的。較小的半導體晶粒尺寸可藉由在產生具有較小且較高密度的主動及被動構件之半導體晶粒的前端製程中的改良來達成。後端製程可以藉由在電互連及囊封體上的改良來產生具有較小覆蓋區的半導體裝置封裝。
一習知的半導體晶圓通常包含複數個藉由一切割道分開的半導體晶粒。主動及被動電路係形成在每個半導體晶粒的一表面中。一互連結構可被形成在該半導體晶粒的表面上。該半導體晶圓係被單粒化成為個別的半導體晶粒以用於各種電子產品。半導體製造的一重要的特點是高良率以及對應的低成本。
半導體晶圓係根據被用來產生該半導體晶圓及半導體晶粒的設備而被製造成具有各種的直徑及半導體晶粒尺寸。半導體處理設備通常是根據每個特定的半導體晶粒尺寸以及進入的半導體晶圓尺寸來加以開發的。例如，一200毫米(mm)晶圓係利用200mm設備來加以處理，並且一300mm晶圓係利用300mm設備來加以處理。從一晶圓單粒化的半導體晶粒係在一載體上加以處理。該載體的尺寸係根據待被處理的半導體晶粒的尺寸而被選擇。例如，10mm乘10mm的半導體晶粒係利用和5mm乘5mm半導體晶粒不同的設備來加以處理。因此，用於封裝半導體裝置的設備係受限於該設備被設計所針對的特定半導體晶粒尺寸或半導體晶圓尺寸之處理能力。當進入的半導體晶粒尺寸及半導體晶圓尺寸改變時，在製造設備上的額外投資是必要的。在用於一特定尺寸的半導體晶粒或半導體晶圓的設備上之投資係對於半導體裝置的製造商產生資本投資風險。當進入的半導體晶圓尺寸改變時，特定晶圓用的設備會變成過時的。類似地，被設計用 於特定尺寸的半導體晶粒之載體及設備可能會變成過時的，因為該些載體係受限於處理不同尺寸的半導體晶粒之能力。不斷的開發及實施不同的設備係增加最終的半導體裝置的成本。
半導體晶圓係包含各種的直徑，並且通常利用針對於每個特定尺寸的半導體晶粒所設計的製造設備來加以處理。半導體晶粒通常是為了該晶粒的電互連、結構上的支撐、以及環境的保護而被封入在一半導體封裝之內。若該半導體晶粒的一部分被曝露到外部的元素，尤其是當表面安裝該晶粒時，該半導體可能會受到損壞或是劣化。例如，該半導體晶粒在處理及曝光期間可能會受損或是劣化。半導體晶粒在半導體晶圓的單粒化期間以及在個別的半導體封裝的形成期間亦會受到損壞。穿過半導體材料的單粒化可能會造成該半導體晶粒的裂開或是破碎。
在晶圓級晶片尺寸封裝(WLCSP)的製造期間降低對於半導體晶粒的損壞係存在著需求。於是，在一實施例中，本發明是一種製造一半導體裝置之方法，其係包括設置半導體晶粒、在該半導體晶粒之上及周圍沉積一種囊封體(encapsulant)、從該半導體晶粒的一表面移除該囊封體的一部分、以及在該半導體晶粒之上形成一互連結構，同時使得該囊封體不具有該互連結構的步驟。
在另一實施例中，本發明是一種製造一半導體裝置之方法，其係包括設置半導體晶粒、在該半導體晶粒之上及周圍沉積一種囊封體、以及在該半導體晶粒之上形成一互連結構，同時使得該囊封體不具有該互連結構的步驟。
在另一實施例中，本發明是一種半導體裝置，其係包括一半導體晶粒以及一種沉積在該半導體晶粒周圍的囊封體。一互連結構係形成在該半導體晶粒之上。該囊封體係不具有該互連結構。
在另一實施例中，本發明是一種半導體裝置，其係包括一半導體晶粒以及一種沉積在該半導體晶粒周圍的囊封體。一扇入互連結構係形成在該半導體晶粒之上。
50‧‧‧電子裝置
52‧‧‧印刷電路板(PCB)
54‧‧‧信號線路
56‧‧‧接合線封裝
58‧‧‧覆晶
60‧‧‧球格陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
64‧‧‧雙排型封裝(DIP)
66‧‧‧平台柵格陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧四邊扁平無引腳封裝(QFN)
72‧‧‧四邊扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間的載體
80‧‧‧導體引線
82‧‧‧接合線
84‧‧‧囊封體
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧黏著材料
94‧‧‧接合線
96‧‧‧接觸墊
98‧‧‧接觸墊
100‧‧‧模製化合物(囊封體)
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧中間的載體
108‧‧‧主動區域
110‧‧‧凸塊
112‧‧‧凸塊
114‧‧‧信號線
116‧‧‧模製化合物(囊封體)
120‧‧‧半導體晶圓
122‧‧‧基底基板材料
124‧‧‧半導體晶粒(構件)
126‧‧‧切割道
128‧‧‧半導體晶圓
130‧‧‧基底基板材料
132‧‧‧半導體晶粒(構件)
134‧‧‧切割道
136‧‧‧背面(非主動表面)
138‧‧‧主動表面
140‧‧‧導電層(節點)(接觸墊)
142‧‧‧第一絕緣(保護)層
144‧‧‧邊緣(側壁)
145‧‧‧雷射
146‧‧‧鋸刀(雷射切割工具)
148‧‧‧側壁(側表面)
150‧‧‧載體(臨時的基板)
152‧‧‧介面層(雙面帶)
156‧‧‧重組晶圓
157‧‧‧間隙
158‧‧‧重組晶圓
160‧‧‧處理設備
162‧‧‧控制系統
164‧‧‧模製化合物(囊封體)
166‧‧‧背表面
168‧‧‧表面
170‧‧‧導電層
172‧‧‧絕緣(保護)層
174‧‧‧球(凸塊)
176‧‧‧堆積的互連結構
180‧‧‧鋸刀(雷射切割工具)
182‧‧‧eWLCSP
184‧‧‧側表面
190‧‧‧eWLCSP
194‧‧‧凸塊底部金屬化(UBM)
196‧‧‧背面保護層
200‧‧‧半導體晶圓
202‧‧‧基底基板材料
204‧‧‧半導體晶粒(構件)
206‧‧‧切割道
208‧‧‧邊緣(側壁)
210‧‧‧背面(非主動表面)
212‧‧‧主動表面
214‧‧‧導電層(節點)(接觸墊)
216‧‧‧第一絕緣(保護)層
218‧‧‧雷射
220‧‧‧鋸刀(雷射切割工具)
222‧‧‧側表面
230‧‧‧載體(臨時的基板)
232‧‧‧介面層(雙面帶)
240‧‧‧重組晶圓
244‧‧‧模製化合物(囊封體)
246‧‧‧背表面
248‧‧‧表面
250‧‧‧導電層
260‧‧‧絕緣(保護層)
262‧‧‧球(凸塊)
264‧‧‧堆積的互連結構
270‧‧‧鋸刀(雷射切割工具)
272‧‧‧eWLCSP
274‧‧‧eWLCSP
276‧‧‧背面保護層
290‧‧‧半導體晶圓
292‧‧‧基底基板材料
294‧‧‧半導體晶粒(構件)
296‧‧‧切割道
300‧‧‧半導體晶圓
302‧‧‧基底基板材料
304‧‧‧半導體晶粒(構件)
306‧‧‧切割道
310‧‧‧背面(非主動表面)
312‧‧‧主動表面
314‧‧‧導電層(節點)(接觸墊)
316‧‧‧第一絕緣(保護)層
318‧‧‧雷射
322‧‧‧鋸刀(雷射切割工具)
324‧‧‧側壁(側表面)
330‧‧‧載體(臨時的基板)
332‧‧‧介面層(雙面帶)
334‧‧‧表面
336‧‧‧重組晶圓
338‧‧‧重組晶圓
340‧‧‧處理設備
342‧‧‧控制系統
344‧‧‧囊封體(模製化合物)
345‧‧‧研磨機
346‧‧‧背表面
347‧‧‧背表面
348‧‧‧表面
349‧‧‧背面保護層
350‧‧‧絕緣(保護)層
352‧‧‧開口
354‧‧‧導電層
356‧‧‧絕緣(保護)層
358‧‧‧開口
360‧‧‧導電層
362‧‧‧球(凸塊)
366‧‧‧堆積的互連結構
370‧‧‧鋸刀(雷射切割工具)
372‧‧‧eWLCSP
380‧‧‧eWLCSP
384‧‧‧eWLCSP
386‧‧‧eWLCSP
388‧‧‧eWLCSP
410‧‧‧絕緣層
414‧‧‧導電層
416‧‧‧絕緣(保護)層
418‧‧‧開口
420‧‧‧鋸刀(雷射切割工具)
422‧‧‧側表面
430‧‧‧載體
432‧‧‧介面層
436‧‧‧重組晶圓
438‧‧‧囊封體(模製化合物)
440‧‧‧背表面
442‧‧‧研磨機
444‧‧‧背表面
448‧‧‧表面
460‧‧‧導電層
462‧‧‧球(凸塊)
466‧‧‧堆積的互連結構
470‧‧‧鋸刀(雷射切割工具)
472‧‧‧eWLCSP
480‧‧‧eWLCSP
482‧‧‧eWLCSP
484‧‧‧背面保護層
486‧‧‧eWLCSP
488‧‧‧eWLCSP
490‧‧‧eWLCSP
500‧‧‧半導體晶圓
502‧‧‧基底基板材料
504‧‧‧半導體晶粒(構件)
506‧‧‧切割道
508‧‧‧背面(非主動表面)
510‧‧‧主動表面
512‧‧‧導電層(節點)(接觸墊)
514‧‧‧邊緣(側壁)
516‧‧‧第一絕緣(保護)層
520‧‧‧雷射
522‧‧‧開口
530‧‧‧溝槽(通道)
532‧‧‧鋸刀(雷射切割工具)
540‧‧‧鋸刀(雷射切割工具)
542‧‧‧側表面(側壁)
544‧‧‧缺口
560‧‧‧載體(臨時的基板)
562‧‧‧介面層(雙面帶)
564‧‧‧表面
566‧‧‧重組晶圓
570‧‧‧囊封體(模製化合物)
572‧‧‧表面
580‧‧‧絕緣(保護)層
582‧‧‧開口
584‧‧‧導電層
590‧‧‧絕緣(保護)層
592‧‧‧球(凸塊)
594‧‧‧扇入堆積的互連結構
596‧‧‧背面研磨帶
600‧‧‧研磨機
602‧‧‧背表面
610‧‧‧切割帶
620‧‧‧鋸刀(雷射切割工具)
622‧‧‧eWLCSP
630‧‧‧eWLCSP
632‧‧‧互連結構
640‧‧‧eWLCSP
642‧‧‧導電層
644‧‧‧堆積的互連結構
D‧‧‧距離
D1‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
D4‧‧‧距離
D5‧‧‧距離
D6‧‧‧距離
D7‧‧‧距離
D8‧‧‧距離
D9‧‧‧距離
D10‧‧‧距離
D12‧‧‧距離
D14‧‧‧距離
D15‧‧‧距離
D16‧‧‧距離
D18‧‧‧距離
D20‧‧‧厚度(距離)
D21‧‧‧厚度
D22‧‧‧厚度
D24‧‧‧距離
L1‧‧‧長度
L2‧‧‧長度
L3‧‧‧長度
L4‧‧‧長度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
圖1係描繪一印刷電路板(PCB)，其係具有安裝到其表面之不同類型的封裝；圖2a-2c係描繪安裝到該PCB之代表性的半導體封裝的進一步的細節；圖3係描繪具有複數個藉由切割道分開的半導體晶粒之半導體晶圓；圖4a-4m係描繪一種形成一重組或嵌入式晶圓級晶片尺寸封裝(eWLCSP)的製程；圖5係描繪一eWLCSP，其中該半導體晶粒係具有露出的側壁及背表面；圖6係描繪一具有一背面保護層的eWLCSP；圖7a-7i係描繪另一種形成一具有薄的側壁囊封(encapsulation)之eWLCSP的製程；圖8係描繪一具有一背面保護層以及薄的側壁囊封之eWLCSP；圖9a-9p係描繪一種形成一eWLCSP的製程；圖10係描繪一具有在該半導體晶粒的側壁之上的囊封體以及一背面保 護層之eWLCSP；圖11係描繪一具有一背面保護層之eWLCSP；圖12係描繪一具有一種在該半導體晶粒的側壁及背表面之上的囊封體之eWLCSP；圖13係描繪一具有在該半導體晶粒的背表面之上的囊封體之eWLCSP；圖14係描繪一eWLCSP，其中該半導體晶粒係具有露出的側壁及背表面；圖15a-15k係描繪一種形成一eWLCSP之替代的製程；圖16係描繪一具有一種在該半導體晶粒的側壁及背表面之上的囊封體之eWLCSP；圖17係描繪一具有在該半導體晶粒的背表面之上的囊封體之eWLCSP；圖18係描繪一具有在該側壁之上的囊封體以及一背面保護層之eWLCSP；圖19係描繪一具有一背面保護層之eWLCSP；圖20係描繪另一具有在該側壁之上的囊封體以及一背面保護層之eWLCSP；圖21係描繪一eWLCSP，其中一半導體晶粒係具有露出的側壁及背表面圖22a-22m係描繪一種形成一具有在該半導體晶粒的側壁之上的囊封體並且具有一露出的背表面之eWLCSP的製程；圖23係描繪一具有在該半導體晶粒的側壁之上的囊封體並且具有一露出的背表面之eWLCSP；以及 圖24係描繪一具有在該半導體晶粒的側壁之上的囊封體、一露出的背表面以及凸塊底部金屬化(UBM)之eWLCSP。
本發明係在以下參考該些圖式的說明中，以一或多個實施例來加以描述，其中相同的元件符號係代表相同或類似的元件。儘管本發明係以用於達成本發明之目的之最佳模式來加以描述，但熟習此項技術者將會體認到的是，本發明係欲涵蓋可內含在藉由以下的揭露內容及圖式所支持之所附的申請專利範圍及其等同項所界定的本發明的精神與範疇內的替換物、修改以及等同物。
半導體元件一般是利用兩個複雜的製程：前端製造及後端製造來加以製造。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。在該晶圓上的每個晶粒係包含電連接以形成功能電路的主動及被動電性構件。例如是電晶體及二極體的主動電性構件係具有控制電流流動的能力。例如是電容器、電感器及電阻器的被動電性構件係產生執行電路功能所必要的電壓及電流之間的一種關係。
被動及主動構件係藉由一系列的製程步驟而形成在半導體晶圓的表面之上，該些製程步驟包含摻雜、沉積、微影、蝕刻及平坦化。摻雜係藉由例如是離子植入或熱擴散的技術以將雜質帶入半導體材料中。該摻雜製程係藉由響應於一電場或基極電流來動態地改變該半導體材料的導電度以修改主動元件中的半導體材料的導電度。電晶體係包含具有不同類型及程度的摻雜的區域，該些區域係以使得該電晶體能夠在電場或基極電流的施加時提升或限制電流的流動所必要的來加以配置。
主動及被動構件係藉由具有不同電氣特性的材料層來加以形成。該些層可藉由各種沉積技術來形成，該些技術部分是由被沉積的材料類型所決定的。例如，薄膜沉積可能牽涉到化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解的電鍍以及無電的電鍍製程。每個層一般是被圖案化，以形成主動構件、被動構件或是構件間的電連接的部分。
後端製造係指切割或單粒化完成的晶圓成為個別的半導體晶粒，並且接著為了結構的支撐以及環境的隔離來封裝該半導體晶粒。為了單粒化該半導體晶粒，晶圓係沿著該晶圓的非功能區域(稱為切割道或劃線)來被劃線且截斷。該晶圓係利用一雷射切割工具或鋸刀而被單粒化。在單粒化之後，該個別的半導體晶粒係被安裝到一封裝基板，該封裝基板係包含用於和其它系統構件互連的接腳或接觸墊。形成在半導體晶粒之上的接觸墊係接著連接至該封裝內的接觸墊。該些電連接可以利用焊料凸塊、柱形凸塊、導電膏、或是引線接合來做成。一種囊封體或是其它模製材料係沉積在該封裝之上，以提供實體支撐及電性隔離。該完成的封裝係接著被插入一電氣系統中，並且使得該半導體裝置的功能為可供其它系統構件利用的。
圖1係描繪具有晶片載體基板或是印刷電路板(PCB)52之電子裝置50，其中複數個半導體封裝係安裝於其表面之上。視應用而定，電子裝置50可具有一種類型之半導體封裝、或是多種類型之半導體封裝。不同類型之半導體封裝係為了說明之目的而展示於圖1中。
電子裝置50可以是一使用該些半導體封裝以執行一或多種電性功能之獨立的系統。或者，電子裝置50可以是一較大系統之子構件。 舉例而言，電子裝置50可以是一行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或是其它電子通訊裝置的部份。或者是，電子裝置50可以是一可插入電腦中之顯示卡、網路介面卡或其它信號處理卡。該半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、射頻(RF)電路、離散裝置或其它半導體晶粒或電性構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體裝置間的距離可加以縮短，以達到更高的密度。
在圖1中，PCB 52係提供一般的基板以供安裝在該PCB上之半導體封裝的結構支撐及電互連。導電的信號線路54係利用蒸鍍、電解的電鍍、無電的電鍍、網版印刷、或其它適合的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54係提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電性通訊。線路54亦提供電源及接地連接給每一個半導體封裝。
在某些實施例中，一半導體裝置係具有兩個封裝層級。第一層級的封裝是一種用於將半導體晶粒機械及電性地附接至一中間的載體的技術。第二層級的封裝係牽涉到將該中間的載體機械及電性地附接至PCB。在其它實施例中，一半導體裝置可以只有該第一層級的封裝，其中晶粒是直接機械及電性地安裝到該PCB。
為了說明之目的，包含接合線封裝56及覆晶58之數種類型的第一層級的封裝係被展示在PCB 52上。此外，包含球格陣列(BGA)60、凸塊晶片載體(BCC)62、雙排型封裝(DIP)64、平台柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無引腳封裝(QFN)70、以及四邊扁平封裝72之數 種類型的第二層級的封裝係被展示安裝在PCB 52上。視系統需求而定，以第一及第二層級的封裝類型的任意組合來配置的半導體封裝及其它電子構件的任意組合都可連接至PCB 52。在某些實施例中，電子裝置50係包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子裝置及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子裝置。所產生的裝置不太可能發生失效而且製造費用較便宜，從而對於消費者產生較低的成本。
圖2a-2c係展示範例的半導體封裝。圖2a係描繪安裝在PCB 52之上的DIP 64之進一步的細節。半導體晶粒74係包括一包含類比或數位電路的主動區域，該些類比或數位電路係根據該晶粒的電性設計而被實施為形成在該晶粒內並且電互連的主動元件、被動元件、導電層、以及介電層。例如，該電路可包含形成在半導體晶粒74的主動區域內之一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76是一或多層的例如是鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)之導電材料，並且電連接至形成在半導體晶粒74內之電路元件。在DIP 64的組裝期間，半導體晶粒74係利用一金矽共晶層或例如是熱環氧樹脂或環氧樹脂的黏著材料而被安裝到一中間的載體78。該封裝主體係包含一種例如是聚合物或陶瓷的絕緣囊封體。導體引線80及接合線82係提供在半導體晶粒74及PCB 52之間的電互連。囊封體84係沉積在該封裝之上，以用於藉由防止濕氣及微粒進入該封裝而污染半導體晶粒74或接合線82之環境上的保護。
圖2b係描繪安裝在PCB 52之上的BCC 62之進一步的細節。半導體晶粒88係利用一種底膠填充或是環氧樹脂的黏著材料92而被安裝在載體90之上。接合線94係提供在接觸墊96及98之間的第一層級的封裝互連。模製化合物或囊封體100係沉積在半導體晶粒88及接合線94之上，以提供實體支撐及電性隔離給該裝置。接觸墊102係利用一例如是電解的電鍍或無電的電鍍之適當的金屬沉積製程以形成在PCB 52的一表面之上，以避免氧化。接觸墊102係電連接至一或多個在PCB 52中之導電的信號線路54。凸塊104係形成在BCC 62的接觸墊98以及PCB 52的接觸墊102之間。
在圖2c中，半導體晶粒58係利用一覆晶類型的第一層級的封裝面向下地被安裝到中間的載體106。半導體晶粒58的主動區域108係包含被實施為根據該晶粒的電性設計所形成的主動元件、被動元件、導電層及介電層之類比或數位電路。例如，該電路可包含在主動區域108內之一或多個電晶體、二極體、電感器、電容器、電阻器以及其它電路元件。半導體晶粒58係透過凸塊110而電性及機械式連接至載體106。
BGA 60係利用一BGA類型的第二層級的封裝，利用凸塊112而電性及機械式連接至PCB 52。半導體晶粒58係透過凸塊110、信號線114、以及凸塊112而電連接至PCB 52中之導電的信號線路54。一模製化合物或囊封體116係沉積在半導體晶粒58及載體106之上，以提供實體支撐及電性隔離給該裝置。該覆晶半導體裝置係提供從在半導體晶粒58上的主動元件至PCB 52上的導電跡線之一短的導電路徑，以便於縮短信號傳遞距離、降低電容、並且改善整體電路效能。在另一實施例中，該半導體 晶粒58可以在無中間的載體106下，利用覆晶類型的第一層級的封裝來直接機械式及電性連接至PCB 52。
圖3係展示一具有一種例如是矽、鍺、砷化鎵、磷化銦、或矽碳化物的基底基板材料122以用於結構的支撐之半導體晶圓120。如上所述，複數個藉由一非主動的晶粒間的晶圓區域或切割道126分開的半導體晶粒或構件124係形成在晶圓120上。切割道126係提供切割區域以單粒化半導體晶圓120成為個別的半導體晶粒124。在一實施例中，半導體晶圓120在直徑上是200-300毫米(mm)。在另一實施例中，半導體晶圓120在直徑上是100-450mm。在單粒化半導體晶圓成為個別的半導體晶粒124之前，半導體晶圓120可具有任意的直徑。半導體晶粒124可具有任意的尺寸，並且在一實施例中，半導體晶粒124可具有10mm乘10mm的尺寸。
半導體晶圓128係類似於半導體晶圓120，而具有一例如是矽、鍺、砷化鎵、磷化銦、或矽碳化物的基底基板材料130以用於結構的支撐。如上所述，複數個藉由一非主動的晶粒間的晶圓區域或切割道134分開的半導體晶粒或構件132係形成在晶圓128上。切割道134係提供切割區域以單粒化半導體晶圓128成為個別的半導體晶粒132。半導體晶圓128可具有與半導體晶圓120相同的直徑或是不同的直徑。在單粒化半導體晶圓成為個別的半導體晶粒132之前，半導體晶圓128可具有任意的直徑。在一實施例中，半導體晶圓128在直徑上是200-300mm。在另一實施例中，半導體晶圓128在直徑上是100-450mm。半導體晶粒132可具有任意的尺寸，並且在一實施例中，半導體晶粒132係小於半導體晶粒124而具有5mm乘5mm的尺寸。
圖4a-4k係相關於圖1及2a-2c來描繪一種形成一扇入重組或嵌入式晶圓級晶片尺寸封裝(eWLCSP)的製程。圖4a係展示半導體晶圓120的一部分的一橫截面圖。每個半導體晶粒124係具有一背面或非主動表面136以及包含類比或數位電路的主動表面138，該些類比或數位電路係被實施為形成在該晶粒之內並且根據該晶粒的電性設計及功能而電性互連的主動元件、被動元件、導電層、以及介電層。例如，該電路可包含一或多個形成在主動表面138內的電晶體、二極體、以及其它電路元件，以實施例如是DSP、ASIC、記憶體、或是其它信號處理電路的類比電路或數位電路。半導體晶粒124亦可包含例如是電感器、電容器、以及電阻器的IPD，以用於RF信號處理。
一導電層140係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程以形成在主動表面138之上。導電層140可以是一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層140係運作為電連接至在主動表面138上的電路之接觸墊。如同在圖4a中所示，導電層140可被形成為相隔半導體晶粒124的邊緣或側壁144一第一距離而被並排設置的接觸墊。或者是，導電層140可被形成為以多個列偏置的接觸墊，使得一第一列的接觸墊係相隔半導體晶粒124的邊緣144一第一距離而被設置，並且一和該第一列交錯的第二列的接觸墊係相隔半導體晶粒124的邊緣144一第二距離而被設置。
一第一絕緣或保護層142係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、燒結或是熱氧化以形成在半導體晶粒124以及導電層140之上。絕緣層142係包含一或多層的二氧化矽(SiO2)、矽氮化物(Si3N4)、氮 氧化矽(SiON)、五氧化二鉭(Ta2O5)、鋁氧化物(Al2O3)、鉿氧化物(HfO2)、苯環丁烯(BCB)、聚醯亞胺(PI)、聚苯並噁唑(PBO)、聚合物、或是其它具有類似的結構及絕緣性質的介電材料。在一實施例中，絕緣層142是一種在小於攝氏200度(℃)下固化的具有或是不具有絕緣填充物之低溫固化光敏的介電聚合物。絕緣層142係覆蓋並且提供保護給主動表面138。絕緣層142係保形地被施加在導電層140以及半導體晶粒124的主動表面138之上，而且並不延伸到半導體晶粒124的邊緣或側壁144之上或是超過半導體晶粒124的一覆蓋區。換言之，半導體晶粒124的一相鄰半導體晶粒124的週邊區域並沒有絕緣層142。絕緣層142的一部分係藉由利用雷射145的LDA或是透過一圖案化的光阻層之一蝕刻製程來加以移除，以透過絕緣層142來露出導電層140並且提供用於後續的電互連。
半導體晶圓120係進行電性測試及檢查，以作為一品質管制過程的部分。人工的視覺檢查以及自動化的光學系統係被用來在半導體晶圓120上執行檢查。軟體可被利用在半導體晶圓120的自動化的光學分析中。視覺的檢查方法可以利用例如是一掃描電子顯微鏡、高強度或紫外線光、或是金相顯微鏡的設備。半導體晶圓120係被檢查包含翹曲、厚度變化、表面微粒、不規則性、裂縫、脫層以及變色之結構的特徵。
在半導體晶粒124內之主動及被動構件係在晶圓層級針對於電性效能及電路功能進行測試。每個半導體晶粒124係利用一探針或其它測試裝置來針對功能及電性參數加以測試。一探針係被用來電性接觸到在每個半導體晶粒124上的節點或接觸墊140，並且提供電性刺激至該些接觸墊。半導體晶粒124係響應於該些電性刺激，此係被量測且相較於一預 期的響應，以測試該半導體晶粒的功能。該些電性測試可包含電路功能、引線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓120的檢查及電性測試係使得通過的半導體晶粒124被標明為已知良好的晶粒(KGD)以用於一半導體封裝。
在圖4b中，半導體晶圓120係透過切割道126，利用一鋸刀或雷射切割工具146沿著基底基板材料122的側壁或側表面148而被單粒化成為個別的半導體晶粒124。半導體晶圓120係利用一沿著基底基板側表面148之薄的切割，沿著基底基板材料122在切割道區域126之內的一部分而被單粒化，以容許基底基板材料122的一部分能夠維持設置在半導體晶粒124的側壁144上。該薄的切割係稍微比半導體晶粒124大一段介於半導體側壁144以及沿著基底基板側表面148之間的距離D。在半導體晶粒124的側壁144之上的基底基板材料122係藉由減低介電材料裂開，以在重組以及之後的單粒化製程期間強化該裝置。在一實施例中，介於側壁144以及基底基板側表面148之間的距離D是至少10微米(μm)。在另一實施例中，介於側壁144以及基底基板側表面148之間的距離D範圍是從14到36μm。類似地，半導體晶圓128係透過切割道134，利用一鋸刀或雷射切割工具146而被單粒化成為個別的半導體晶粒132。個別的半導體晶粒124及132可被檢查及電性測試以用於單粒化後的KGD之識別。
圖4c係展示一載體或臨時的基板150的一部分的一橫截面圖，其係包含例如是矽、聚合物、鈹氧化物、玻璃、或是其它適當的低成本的剛性材料之犧牲基底材料以用於結構的支撐。一介面層或雙面帶152 係形成在載體150之上，以作為一臨時的黏著接合膜、蝕刻停止層、或是熱釋放層。
載體150是一具有多個半導體晶粒的容量之標準化的載體，並且可以容納從具有任意直徑的半導體晶圓被單粒化的多種尺寸之半導體晶粒。例如，載體150可以是一具有305mm或更大的直徑之圓形面板、或者可以是一具有300mm或更大的長度以及300mm或更大的寬度之矩形面板。載體150可具有一比半導體晶圓120或128的表面積大的表面積。在一實施例中，半導體晶圓120係具有一300mm的直徑，並且包含具有一10mm的長度以及一10mm的寬度之半導體晶粒124。在一實施例中，半導體晶圓128係具有一200mm的直徑，並且包含具有一5mm的長度以及一5mm的寬度之半導體晶粒132。載體150可以容納10mm乘10mm的半導體晶粒124以及5mm乘5mm的半導體晶粒132。載體150係載有5mm乘5mm的半導體晶粒132的數量大於10mm乘10mm的半導體晶粒124的數量。在另一實施例中，半導體晶粒124及132係具有相同的尺寸。載體150係在尺寸及形狀上標準化，以容納任何尺寸的半導體晶粒。一較大的載體係降低該半導體封裝的製造成本，因為更多的半導體晶粒可以在該較大的載體上加以處理，藉此降低每單位的成本。
半導體封裝及處理設備係針對於被處理的半導體晶粒及載體的尺寸加以設計及配置。為了進一步降低製造成本，載體150的尺寸係與半導體晶粒124或132的尺寸無關而且與半導體晶圓120及128的尺寸無關地加以選擇。換言之，載體150係具有一固定或標準化的尺寸，其可以容納從一或多個半導體晶圓120或128被單粒化之各種尺寸的半導體晶粒 124及132。在一實施例中，載體150是具有一330mm的直徑之圓形。在另一實施例中，載體150是具有一560mm的寬度以及600mm的長度之矩形。
該標準化的載體(載體150)的大小及尺寸係在該處理設備的設計期間加以選擇，以便於發展出一對於半導體裝置的所有後端半導體製造而言為一致的製造線。載體150係在尺寸上維持固定的，而不論待被製造的半導體封裝的尺寸及類型為何。例如，半導體晶粒124可具有10mm乘10mm的尺寸，並且被設置在標準化的載體150上。或者是，半導體晶粒124可具有20mm乘20mm的尺寸，並且被設置在相同的標準化的載體150上。於是，標準化的載體150可以處理任何尺寸的半導體晶粒124及132，此係容許後續的半導體處理設備能夠被標準化到一共同的載體，亦即，與晶粒尺寸或是進入的晶圓尺寸無關的。半導體封裝設備可以針對於一標準的載體來加以設計及配置，其係利用一組共同的處理工具、設備、以及材料清單，以處理來自任何進入的晶圓尺寸的任何的半導體晶粒尺寸。該共同或是標準化的載體150係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之專用的半導體生產線之需求，來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓之任何尺寸的半導體晶粒，一具有彈性的製造線可加以實施。
在圖4d中，來自圖4b的半導體晶粒124係在絕緣層142被定向朝向載體150下，利用例如一拾放操作而被安裝到載體150及介面層152。半導體晶粒124係被安裝到載體150的介面層152，以形成重組或是重新配置的晶圓156。在一實施例中，絕緣層142係被嵌入在介面層152之內。例如，半導體晶粒124的主動表面138可以是與介面層152的表面154共平 面的。在另一實施例中，絕緣層142係被安裝在介面層152之上，使得半導體晶粒124的主動表面138係從介面層152加以偏置。
圖4e係展示安裝到載體150的介面層152之半導體晶粒124，以形成重組或是重新配置的晶圓156。重組晶圓156可被處理成為許多類型的半導體封裝，其係包含扇入晶圓級晶片尺寸封裝(WLCSP)、eWLCSP、扇出WLCSP、覆晶封裝、例如是堆疊式封裝的(PoP)的三維(3D)封裝、或是其它半導體封裝。在一實施例中，半導體晶粒124係以一種高密度的配置，亦即相隔300μm或是更小而被設置在載體150上，以用於處理扇入裝置。以一具有介於半導體晶粒124之間的距離D1之間隙157分開的半導體晶粒124係被設置到載體150之上。介於半導體晶粒124之間的距離D1係根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於半導體晶粒124之間的距離D1是50μm或是更小。在另一實施例中，介於半導體晶粒124之間的距離D1是100μm或是更小。在載體150上的介於半導體晶粒124之間的距離D1係針對於以最低的單位成本來製造該些半導體封裝而被最佳化。
圖4f係展示重組晶圓156的平面圖，其中半導體晶粒124係被安裝到載體150、或是設置在載體150之上。載體150是一標準化的形狀及尺寸，並且因此構成一標準化的載體。載體150係具有用於各種尺寸及數量的半導體晶粒的容量，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。在一實施例中，載體150在形狀上是矩形，並且具有一560mm的寬度W1以及一600mm的長度L1。在另一實施例中，載體150在形狀上是矩形，並且具有一330mm的寬度W1以及一330mm的長度L1。在另一 實施例中，載體150在形狀上是圓形，並且具有一330mm的直徑。
設置在載體150之上的半導體晶粒124的數目係依據半導體晶粒124的尺寸以及介於在重組晶圓156的結構內的半導體晶粒124之間的距離D1而定。安裝到載體150的半導體晶粒124的數目可以是大於、小於、或是等於從半導體晶圓120被單粒化的半導體晶粒124的數目。越大表面積的載體150係容納更多的半導體晶粒124並且降低製造成本，因為每一重組晶圓156係處理更多的半導體晶粒124。在一例子中，半導體晶圓120係具有一300mm的直徑，其中一數量約600個個別的10mm乘10mm的半導體晶粒124係形成在半導體晶圓120上。半導體晶粒124係從一或多個半導體晶圓120而被單粒化。載體150例如是被製備成具有一560mm的標準的寬度W1以及一600mm的標準的長度L1。具有一560mm的寬度W1之載體150係被製作尺寸以在橫跨載體150的寬度W1上容納一數量約54個具有10mm乘10mm的尺寸而且間隔開一200μm的距離D1之半導體晶粒124。具有一600mm的長度L1之載體150係被製作尺寸以在橫跨載體150的長度L1上容納一數量約58個具有10mm乘10mm的尺寸而且間隔開一200μm的距離D1的半導體晶粒124。於是，載體150的寬度W1乘上長度L1的表面積係容納一數量約3,000個具有10mm乘10mm的尺寸以及一200μm的介於半導體晶粒124之間的間隙或距離D1之半導體晶粒124。半導體晶粒124可以在一介於半導體晶粒124之間小於200μm的間隙或距離D1下被置放在載體150上，以增加半導體晶粒124在載體150上的密度並且進一步降低處理半導體晶粒124的成本。
自動化的拾放設備係被用來根據半導體晶粒124的數量及 尺寸並且根據載體150的尺寸來製備重組晶圓156。例如，半導體晶粒124係被選擇具有10mm乘10mm的尺寸。載體150係具有例如是560mm的寬度W1以及600mm的長度L1之標準的尺寸。自動化的設備係利用半導體晶粒124及載體150的尺寸而被程式化，以便於處理重組晶圓156。在單粒化半導體晶圓120之後，一第一半導體晶粒124係被該自動化的拾放設備加以選擇。一第一半導體晶粒124係在載體150上的一藉由該可程式化的自動化拾放設備所決定的位置被安裝到載體150。一第二半導體晶粒124係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一第一列中。介於相鄰的半導體晶粒124之間的距離D1係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於在載體150上的相鄰半導體晶粒124之間的間隙157或距離D1是200μm。一第三半導體晶粒124係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的該第一列中。該拾放操作係被重複，直到一第一列的約54個半導體晶粒124係橫跨載體150的寬度W1被設置為止。
另一半導體晶粒124係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一相鄰該第一列的第二列中。介於半導體晶粒124的相鄰列之間的距離D1係被預先選擇並且被程式化到該自動化的拾放設備中。在一實施例中，介於一第一列的半導體晶粒124以及一第二列的半導體晶粒124之間的距離D1是200μm。該拾放操作係被重複，直到大約58列的半導體晶粒124係橫跨載體150的長度L1被設置為止。該標準化的載體(具有560mm的寬度W1以及600mm的長度L1之載體150) 係容納大約54行以及58列的10mm乘10mm的半導體晶粒124，以用於總數約3,000個半導體晶粒124被設置在載體150上。該拾放操作係被重複，直到載體150係部分或是完全填入半導體晶粒124為止。在一例如是載體150之標準化的載體下，該自動化的拾放設備可以在載體150上安裝任何尺寸的半導體晶粒124，以形成重組晶圓156。重組晶圓156接著可以利用針對於載體150而標準化的後端處理設備來加以處理。
圖4g係展示重組晶圓158的平面圖，其中半導體晶粒132係被安裝到載體150、或是設置在載體150之上。如同被用來處理重組晶圓156，相同的標準化的載體150、或是一具有和載體150相同的尺寸之標準化的載體係被用來處理重組晶圓158。在一重組晶圓上的任何構形的半導體晶粒都可以藉由載體150來加以支承。設置在載體150之上的半導體晶粒132的數目係依據半導體晶粒132的尺寸以及介於在重組晶圓158的結構內的半導體晶粒132之間的距離D2而定。安裝到載體150的半導體晶粒132的數目可以是大於、小於、或是等於從半導體晶圓128被單粒化的半導體晶粒132的數目。越大表面積的載體150係容納更多的半導體晶粒132並且降低製造成本，因為每一重組晶圓158係處理更多的半導體晶粒132。
在一例子中，半導體晶圓128係具有一200mm的直徑，其中一數量約1,000個個別的5mm乘5mm的半導體晶粒132係形成在半導體晶圓128上。半導體晶粒132係從一或多個半導體晶圓128而被單粒化。載體150例如是被製備成具有一560mm的標準的寬度W1以及一600mm的標準的長度L1。具有一560mm的寬度W1之載體150係被製作尺寸以在橫跨載體150的寬度W1上容納一數量約107個具有5mm乘5mm的尺寸且間隔 開一200μm的距離D2之半導體晶粒132。具有一600mm的長度L1之載體150係被製作尺寸以在橫跨載體150的長度L1上容納一數量約115個具有5mm乘5mm的尺寸且間隔開一200μm的距離D2之半導體晶粒132。於是，載體150的寬度W1乘上長度L1的表面積係容納大約12,000個具有5mm乘5mm的尺寸且間隔開一200μm的距離D2之半導體晶粒132。半導體晶粒132可以在介於半導體晶粒132之間的一小於200μm的間隙或距離D2下被置放在載體150上，以增加半導體晶粒132在載體150上的密度並且進一步降低處理半導體晶粒132的成本。
自動化的拾放設備係被用來根據半導體晶粒132的數量及尺寸並且根據載體150的尺寸以製備重組晶圓158。例如，半導體晶粒132係被選擇成具有5mm乘5mm的尺寸。載體150係具有例如是560mm的寬度W1以及600mm的長度L1之標準的尺寸。自動化的設備係利用半導體晶粒132及載體150的尺寸而被程式化，以便於處理重組晶圓158。在單粒化半導體晶圓128之後，一第一半導體晶粒132係被該自動化的拾放設備加以選擇。一第一半導體晶粒132係在載體150上的一藉由該可程式化的自動化拾放設備所決定的位置中被安裝到載體150。一第二半導體晶粒132係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一第一列中。介於相鄰的半導體晶粒132之間的距離D2係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，在載體150上介於相鄰的半導體晶粒132之間的間隙或距離D2是200μm。一第三半導體晶粒132係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的該第一列中。該拾放操 作係被重複，直到一列約107個半導體晶粒132係橫跨載體150的寬度W1被設置為止。
另一半導體晶粒132係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一相鄰該第一列的第二列中。介於半導體晶粒132的相鄰列之間的距離D2係被預先選擇並且被程式化到該自動化的拾放設備中。在一實施例中，介於一第一列的半導體晶粒132以及一第二列的半導體晶粒132之間的距離D2是200μm。該拾放操作係被重複，直到大約115列的半導體晶粒132係橫跨載體150的長度L1被設置為止。該標準化的載體(具有560mm的寬度W1以及600mm的長度L1之載體150)係容納大約107行以及115列的5mm乘5mm的半導體晶粒132，以用於總數約12,000個半導體晶粒132設置在載體150上。該拾放操作係被重複，直到載體150係部分或是完全填入半導體晶粒132為止。在一例如是載體150之標準化的載體下，該自動化的拾放設備可以在載體150上安裝任何尺寸的半導體晶粒，以形成重組晶圓158。重組晶圓158可以利用相同的載體150以及和被用來處理重組晶圓156相同的後端處理設備來加以處理。
來自圖4f的重組晶圓156以及來自圖4g的重組晶圓158都使用相同的載體150、或是兩個重組晶圓156及158都使用一具有相同的標準化的尺寸之載體。被設計用於該些重組晶圓的後端處理之處理設備係針對於載體150而被標準化的，因而能夠處理形成在載體150上的任何構形的重組晶圓以及被置放在載體150上的任何尺寸的半導體晶粒。因為重組晶圓156及158都使用相同的標準化的載體150，因此該些重組晶圓可以在相同的製造線上加以處理。於是，該標準化的載體(載體150)之一目的是簡化 製造半導體封裝所需的設備。
在另一例子中，重組晶圓158係包含半導體晶粒124及132，其中每個半導體晶粒124及132係具有相同的尺寸，並且該些半導體晶粒係源自於具有不同直徑的半導體晶圓120及128。半導體晶圓120係具有一450mm的直徑，其中一數量約2,200個個別的8mm乘8mm的半導體晶粒124係形成在半導體晶圓120上。具有8mm乘8mm的尺寸之半導體晶粒124係從一或多個半導體晶圓120而被單粒化。半導體晶圓128係具有一300mm的直徑，其中一數量約900個個別的8mm乘8mm的半導體晶粒132係形成在半導體晶圓128上。半導體晶粒132係從半導體晶圓128而被單粒化。載體150例如是被製備成具有一標準的560mm的寬度W1以及一標準的600mm的長度L1。具有一560mm的寬度W1之載體150係被製作尺寸以在橫跨載體150的寬度W1上容納一數量約69個具有8mm乘8mm的尺寸而間隔開一100μm的距離D1或D2之半導體晶粒124或132。具有一560mm的長度L1之載體150係被製作尺寸以在橫跨載體150的長度L1上容納一數量約74個具有8mm乘8mm的尺寸而間隔開一100μm的距離D1或D2之半導體晶粒124或132。載體150的寬度W1乘上長度L1的表面積係容納大約5,000個具有8mm乘8mm的尺寸而間隔開一100μm的距離D1或D2之半導體晶粒124或132。半導體晶粒124及132可以在介於半導體晶粒124或132之間的一小於100μm的間隙或距離D1或D2下被置放在載體150上，以增加在載體150上的半導體晶粒124及132的密度並且進一步降低處理半導體晶粒124及132的成本。
自動化的拾放設備係被用來根據半導體晶粒124及132的數 量及尺寸並且根據載體150的尺寸以製備重組晶圓158。在單粒化半導體晶圓128之後，一第一半導體晶粒124或132係被該自動化的拾放設備加以選擇。8mm乘8mm的半導體晶粒124或132可以源自於具有一450mm直徑的半導體晶圓120、或是來自具有一300mm直徑的半導體晶圓128。或者是，該8mm乘8mm的半導體晶粒可以源自於另一具有一不同的直徑之半導體晶圓。一第一半導體晶粒124或132係在載體150上的一藉由該可程式化的自動化拾放設備所決定的位置中被安裝到載體150。一第二半導體晶粒124或132係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一第一列中。介於相鄰的半導體晶粒124或132之間的距離D1或D2係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，在載體150上的相鄰的半導體晶粒124或132之間的間隙157或是距離D1或D2是100μm。該拾放操作係被重複，直到一列的大約69個半導體晶粒124或132係橫跨載體150的寬度W1被設置為止。
另一半導體晶粒124或132係被該自動化的拾放設備加以選擇、置放在載體150上、並且設置在載體150上的一相鄰該第一列的第二列中。在一實施例中，在一第一列的半導體晶粒124或132以及一第二列的半導體晶粒124或132之間的距離D1或D2是100μm。該拾放操作係被重複，直到大約74列的半導體晶粒124或132係橫跨載體150的長度L1被設置為止。該標準化的載體(具有560mm的寬度W1以及600mm的長度L1之載體150)係容納大約69行以及74列的8mm乘8mm的半導體晶粒124及132，以用於總數約5,000個半導體晶粒124設置在載體150上。該拾放操作係被 重複，直到載體150係部分或是完全填入半導體晶粒124或132為止。因此，重組晶圓158可包含從任何尺寸的半導體晶圓被單粒化的半導體晶粒124及132。載體150的尺寸係與半導體晶粒124及132的尺寸無關而且與半導體晶圓120以及128的尺寸無關。重組晶圓158可以利用相同的載體150以及和被用來處理重組晶圓156相同的後端處理設備來加以處理。對於具有從不同尺寸的進入的晶圓被單粒化之相同尺寸的半導體晶粒之重組晶圓而言，標準化的載體150係容許相同的材料能夠被使用於每個重組晶圓。因此，用於在載體150上的一重組晶圓156或158之材料清單係維持固定的。一致且可預測的材料清單係容許有用於半導體封裝之改善的成本分析及計畫。
在另一實施例中，一重組晶圓158係包含設置在載體150上的各種半導體晶粒尺寸。例如，10mm乘10mm的半導體晶粒124係被安裝到載體150，並且5mm乘5mm的半導體晶粒132係被安裝到載體150，以形成重組晶圓158。該重組晶圓係包含多種尺寸的半導體晶粒在相同的重組晶圓上。換言之，重組晶圓158的一部分係包含一種尺寸的半導體晶粒，並且該重組晶圓的另一部分係包含另一種尺寸的半導體晶粒。在載體150上同時包含不同尺寸的半導體晶粒124及132之重組晶圓158係利用和被用來處理具有設置在載體150之上的均勻尺寸的半導體晶粒的重組晶圓156相同的後端處理設備來加以處理。
總之，載體150係具有用於各種尺寸及數量的半導體晶粒的容量，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。載體150的尺寸並不隨著被處理的半導體晶粒的尺寸而變化。該標準化的載體(載體 150)在尺寸上是固定的，並且可以容納多種尺寸的半導體晶粒。標準化的載體150的尺寸係與半導體晶粒或是半導體晶圓的尺寸無關的。相較於較大的半導體晶粒，更多小的半導體晶粒可以裝設在載體150之上。裝設在載體150上的半導體晶粒124或132的數量係隨著半導體晶粒124或132的尺寸以及介於半導體晶粒124或132之間的間隔或距離D1或D2而改變。例如，具有長度L1及寬度W1之載體150係在載體150的表面積之上容納5mm乘5mm的半導體晶粒132的數量大於在載體150的表面積之上的10mm乘10mm的半導體晶粒124的數量。載體150的尺寸及形狀係維持固定的，並且與半導體晶粒124或132、或是單粒化的半導體晶粒124或132所來自的半導體晶圓120或128的尺寸無關的。載體150係利用一組共同的處理設備，利用來自不同尺寸的半導體晶圓120及128之不同尺寸的半導體晶粒124及132以提供彈性，來製造重組晶圓156及158成為許多不同類型的半導體封裝。
圖4h係展示一種利用載體150以製造半導體封裝的製程。處理設備160係被用來在半導體晶粒上執行後端製程，例如囊封體及絕緣層的沉積、導電層的沉積、凸塊接合、回焊、標記、單粒化、以及其它後端製程。處理設備160係針對於一例如是載體150之標準化的載體的尺寸及形狀來加以設計。處理設備160係與載體150相容的，因為處理設備160的機械及電性構件係針對於載體150之標準化的尺寸及形狀客製化的。
處理設備160係藉由控制系統162來加以控制。控制系統162可以是一被用來根據在載體150上的半導體晶粒的尺寸及形狀以組態設定處理設備160之軟體程式或演算法。控制系統162係被程式化及客製化， 以便供處理設備160處理形成在標準化的載體150上之例如是重組晶圓156及158的每個不同的重組晶圓。
藉由標準化載體150的尺寸，處理設備160可以保持固定的，因為載體150的尺寸並不隨著半導體晶粒的尺寸以及半導體晶圓的尺寸的變數而改變。控制系統162係針對於在載體150上的每個重組晶圓使用各種的演算法。例如，控制系統162可被利用以在半導體晶粒124於載體150上的最初的拾放操作期間最佳化間隔。重組晶圓156的規格係被輸入到控制系統162中。控制系統162係被程式化以控制處理設備160以拾取個別的半導體晶粒124，並且將半導體晶粒124在相隔一距離D1下置放到載體150之上，以形成重組晶圓156。重組晶圓156例如是包含10mm乘10mm的半導體晶粒124以及寬度W1及長度L1之標準的尺寸的載體150。處理設備160係利用控制系統162而被組態設定，以在載體150上的重組晶圓156上執行後端製程。控制系統162係管理處理設備160以根據該10mm乘10mm尺寸的半導體晶粒124以及標準尺寸的載體150，來執行沉積以及其它製造步驟。
控制系統162係容許處理設備160能夠針對於在標準化的載體150上的每個重組晶圓而被客製化。處理設備160並不需要針對於不同尺寸的半導體晶粒而被重建。在處理重組晶圓156之後，處理設備160係備妥以處理在載體150上的另一具有相同或是不同的半導體晶粒尺寸及間隔之重組晶圓。重組晶圓158的規格係被輸入到控制系統162中。控制系統162係被程式化以控制處理設備160以拾取個別的半導體晶粒132，並且將半導體晶粒132在相隔一距離D2下置放到載體150之上，以形成重組晶圓158。 重組晶圓158例如包含5mm乘5mm的半導體晶粒132以及寬度W1及長度L1之標準尺寸的載體150。處理設備160係利用控制系統162而被組態設定，以在載體150上的重組晶圓158上執行後端製程。控制系統162係管理處理設備160以根據該5mm乘5mm尺寸的半導體晶粒132以及標準尺寸的載體150來執行沉積以及其它製造步驟。
處理設備160係維持固定的，而不論處理設備160是處理重組晶圓156或158、或是其它在標準化的載體150上之重組晶圓。控制系統162是可程式化的，並且處理設備160係輕易地適配於任何使用載體150的重組晶圓。因此，處理設備160的機械及物理特徵係被設計以考量標準化的載體150的物理特徵，同時處理設備160亦可以利用控制系統162來程式化，以在載體150上的半導體晶粒的任何配置上執行製程。
處理設備160係被使用於從一在載體150上的重組晶圓來製造各種半導體封裝。例如，處理設備160可被利用以處理重組晶圓156或158成為扇入WLCSP、重組或eWLCSP、扇出WLCSP、覆晶封裝、例如是PoP的3D封裝、或是其它半導體封裝。控制系統162係被用來修改及控制處理設備160的操作，以根據待被製造的半導體封裝來執行後端製造步驟。因此，處理設備160可被利用以製造在此所述的每個半導體封裝。處理設備160可以橫跨多個共用相同尺寸的載體150的產品製造線來加以利用。於是，和在半導體晶粒的尺寸、半導體晶圓的尺寸、以及半導體封裝的類型上的改變相關的成本可被降低。在處理設備160中的投資風險係被降低，因為處理設備160的設計在載體150被標準化的情形中係被簡化。
在圖4i中，一種囊封體或模製化合物164係利用一膏印刷、 轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在半導體晶粒124及載體150之上。囊封體164可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體164是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在另一實施例中，囊封體164是一利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程沉積的絕緣或介電層，其係包含一或多層的光敏的低固化溫度介電質阻劑、光敏的複合阻劑、積層化合物膜、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體或顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。在一實施例中，囊封體164是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化光敏的介電聚合物。
尤其，囊封體164係沿著基底基板的側表面148來加以設置。囊封體164亦覆蓋半導體晶粒124的背表面136。在一實施例中，囊封體164是不透明的，並且在色彩上是暗的或是黑色的。囊封體164可被利用於雷射標記重組晶圓156，以用於對準及單粒化。囊封體164可以在一後續的背面研磨步驟中被薄化。囊封體164亦可以沉積成使得囊封體164係與半導體晶粒124的背表面136共平面的，因而並不覆蓋背表面136。與囊封體164的背表面166相對之囊封體164的一表面168係被設置在載體150及介面層152之上，使得囊封體164的表面168可以是與半導體晶粒124的主動表面138共平面的。
在圖4j中，載體150及介面層152係藉由化學蝕刻、機械 式剝離、化學機械平坦化(CMP)、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出絕緣層142、導電層140、以及囊封體164的表面168。
一導電層170係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之圖案化及金屬沉積製程，以形成在絕緣層142及導電層140之上。導電層170可以是一或多層的Al、Cu、Sn、鈦(Ti)、Ni、Au、Ag、或是其它適當的導電材料。導電層170的一部分係沿著絕緣層142並且平行於半導體晶粒124的主動表面138水平地延伸，以橫向地重新分佈該電互連至導電層140。導電層170係運作為一用於半導體晶粒124的電性信號之重新分佈層(RDL)。導電層170係形成在半導體晶粒124的一覆蓋區之上，而且並不延伸超出半導體晶粒124的覆蓋區而到囊封體164之上。換言之，半導體晶粒124的一相鄰半導體晶粒124的週邊區域並沒有導電層170，因而囊封體164係維持露出的。在一實施例中，導電層170係相隔半導體晶粒124的側壁144一距離D3來加以形成，並且距離D3係至少1μm。導電層170的一部分係電連接至導電層140。導電層170的其它部分係根據半導體晶粒124的連接而為電性共通的、或是電性隔離的。
在圖4k中，一絕緣或保護層172係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層，以形成在絕緣層142及導電層170之上。絕緣層172可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層172是一種在小於200℃下低溫固化之光敏的介電聚合物。在一實施例中，絕緣層172係形成在半導體晶粒124的覆蓋區之內，而且並不延伸超出半導體晶 粒124的覆蓋區而到囊封體164之上。換言之，半導體晶粒124的一相鄰半導體晶粒124的週邊區域並沒有絕緣層172，因而囊封體164係維持露出的。在另一實施例中，絕緣層172係形成在絕緣層142、半導體晶粒124以及囊封體164之上。絕緣層172的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口來露出導電層170。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電層170之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、鉛(Pb)、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層170。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊174。在某些應用中，凸塊174係被回焊第二次以改善至導電層170的電性接觸。凸塊174亦可以被壓縮接合或是熱壓接合到導電層170。凸塊174係代表一種可被形成在導電層170之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。雷射標記可以在凸塊的形成之前或之後、或是在載體150的移除之後加以執行。
絕緣層172、導電層170以及凸塊174係全體地構成一堆積的互連結構176，其係形成在半導體晶粒124之上而且在半導體晶粒124的一覆蓋區之內。半導體晶粒124的一相鄰半導體晶粒124的週邊區域並沒有互連結構176，因而囊封體164係維持露出的。堆積的互連結構176可包含 只有一例如是導電層170的RDL或導電層、以及一例如是絕緣層172的絕緣層。在形成凸塊174之前，額外的絕緣層及RDL可被形成在絕緣層172之上，以根據半導體晶粒124的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
在圖41中，半導體晶粒124係利用鋸刀或雷射切割工具180而被單粒化成為個別的eWLCSP 182。重組晶圓156係穿過囊封體164及基底基板材料122沿著側表面184而被單粒化，以從半導體晶粒124的側邊移除囊封體164並且從半導體晶粒124的側邊移除基底基板材料122的一部分。因此，基底基板材料122係在eWLCSP 182的形成期間被切割或單粒化兩次，一次是在晶圓層級以及一次是在重組晶圓層級。因此，該些介電材料係較不易於裂開，並且eWLCSP 182的可靠度係被改善。
基底基板材料122的一部分係在單粒化之後維持被設置在沿著半導體晶粒124的側邊處。相鄰半導體晶粒124的基底基板材料122的厚度是至少1μm。換言之，一在半導體晶粒124的側表面184及側壁144之間的距離D4是至少1μm。eWLCSP 182在單粒化之前或是之後進行電性測試。
圖4m係展示在單粒化之後具有覆蓋半導體晶粒124的背表面136的囊封體之eWLCSP 182。半導體晶粒124係透過導電層140及170來電連接至凸塊174，以用於透過互連結構176之外部的互連。互連結構176並不延伸超出半導體晶粒124的一覆蓋區，並且因此形成一扇入封裝。囊封體164係維持在半導體晶粒124的背表面136之上。在半導體晶粒124的背表面136之上的囊封體164係消除對於一背面保護層或是背面積層的需 求，藉此降低eWLCSP 182的成本。囊封體164係在單粒化期間完全從半導體晶粒124的側邊加以移除，以露出基底基板材料122的側表面184。在一實施例中，eWLCSP 182係具有大約在長度上的4.445mm×在寬度上的3.875mm的尺寸，其具有一用於凸塊174的0.35-0.50mm的間距。在另一實施例中，eWLCSP 182可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 182係藉由在標準化的載體150上形成一重組晶圓，利用針對於單一標準化的載體尺寸所設計的設備來加以製造，此係降低用於eWLCSP 182的設備及材料成本。eWLCSP 182係利用標準化的載體150以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖5係展示一具有露出的背表面136及側壁184之eWLCSP 190。半導體晶粒124係透過導電層140及170而電連接至凸塊174，以用於透過互連結構176之外部的互連。互連結構176並不延伸超出半導體晶粒124的一覆蓋區，並且因此形成一扇入封裝。囊封體164係在一研磨操作期間完全從半導體晶粒124的背表面136加以移除。囊封體164係在單粒化期間完全從半導體晶粒124的側邊加以移除，以露出基底基板材料122的側表面184。在一實施例中，eWLCSP 190係具有大約在長度上的4.4mm×在寬度上的3.9mm的尺寸，其具有一用於凸塊174的0.35-0.50mm的間距。eWLCSP 190係藉由在標準化的載體150上形成一重組晶圓，利用針對於單一標準化的載體尺寸所設計的設備來加以製造，此係降低用於eWLCSP 190之設備及材料成本。eWLCSP 190係利用標準化的載體150以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖6係展示一具有凸塊底部金屬化(UBM)194、背面保護層 196、以及露出的側表面184之替代的eWLCSP 192。一導電層194係在最終的再次鈍化(repassivation)之後，利用PVD、CVD、蒸鍍、電解的電鍍、無電的電鍍、或是其它適當的金屬沉積製程以形成在導電層170的露出的部分之上以及在絕緣層172之上。導電層194可以是Al、Cu、Sn、Ni、Au、Ag、W、或是其它適當的導電材料。導電層194是一電連接至導電層170及140的UBM。UBM 194可以是一具有黏著層、阻障層、以及晶種或潤濕層之多金屬的堆疊。該黏著層係形成在導電層170之上，並且可以是Ti、氮化鈦(TiN)、鈦鎢(TiW)、Al、或是鉻(Cr)。該阻障層係形成在該黏著層之上，並且可以是Ni、NiV、鉑(Pt)、鈀(Pd)、TiW、Ti、或是鉻銅(CrCu)。該阻障層係阻止Cu擴散到半導體晶粒124的主動表面138中。該晶種層係形成在該阻障層之上，並且可以是Cu、Ni、NiV、Au、或是Al。UBM 194係提供一低電阻的互連至導電層170、以及一焊料擴散的阻障以及用於焊料可潤濕性的晶種層。
半導體晶粒124係透過導電層140、170及194而電連接至凸塊174，以用於透過互連結構176之外部的互連。導電層170及194以及絕緣層142及172並不延伸超出半導體晶粒124的一覆蓋區，並且因此形成一扇入封裝。背面絕緣層或是背面保護層196係形成在半導體晶粒124的背表面136之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。背面保護層196係包含一或多層的光敏的低固化溫度介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物或玻璃纖維織物的樹脂基質複合片、具有填充物及玻璃纖維織物的樹脂基質複合片、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體模製化合物、顆粒模製 化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。背面保護層196係利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積。在一實施例中，背面保護層196是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化光敏的介電聚合物。背面保護層196係提供機械式保護給半導體晶粒124，並且保護以避開光。在一實施例中，背面保護層196係具有一範圍從大約5到150μm的厚度。或者是，背面保護層196是一施加至eWLCSP 192的一背面之例如為Cu箔的金屬層。背面保護層196係接觸半導體晶粒124的背表面136以從半導體晶粒124傳導熱，並且改善該裝置的熱效能。
囊封體164係在單粒化期間從半導體晶粒124的側邊完全被移除，以露出基底基板材料122的側表面184。在一實施例中，eWLCSP 192係具有大約在長度上的4.4mm×在寬度上的3.9mm的尺寸，其具有一用於凸塊174的0.35-0.50mm的間距。在另一實施例中，eWLCSP 192可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 192係藉由在標準化的載體150上形成一重組晶圓，利用針對於單一標準化的載體尺寸所設計的設備來加以製造，此係降低用於eWLCSP 192的設備及材料成本。eWLCSP 192係利用標準化的載體150以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖7a-7i係相關於圖1及2a-2c來描繪一種形成一具有薄的側壁囊封之重組或嵌入式扇入WLCSP或eWLCSP的製程。圖7a係展示半導體晶圓200的一部分的一橫截面圖。半導體晶圓200係包含一種用於結構的 支撐之基底基板材料202，例如是矽、鍺、砷化鎵、磷化銦、或是矽碳化物。複數個半導體晶粒或構件204係形成在晶圓200上，其係藉由一如上所述的非主動的晶粒間的晶圓區域或切割道206加以分開。切割道206係提供切割區域以單粒化半導體晶圓200成為個別的半導體晶粒204。半導體晶粒204係具有邊緣或側壁208。在一實施例中，半導體晶圓200在直徑上是200-300mm。在另一實施例中，半導體晶圓200在直徑上是100-450mm。在單粒化半導體晶圓成為個別的半導體晶粒204之前，半導體晶圓200可具有任意的直徑。
每個半導體晶粒204係具有一背面或非主動表面210以及包含類比或數位電路的主動表面212，該些類比或數位電路係被實施為形成在半導體晶粒204之內並且根據半導體晶粒204的電性設計及功能電性互連的主動元件、被動元件、導電層、以及介電層。例如，該電路可包含一或多個形成在主動表面212內的電晶體、二極體、以及其它電路元件，以實施例如是DSP、ASIC、記憶體、或是其它信號處理電路的類比電路或數位電路。半導體晶粒204亦可包含例如是電感器、電容器、以及電阻器的IPD，以用於RF信號處理。
一導電層214係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程以形成在主動表面212之上。導電層214可以是一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層214係運作為電連接至主動表面212上的電路的接觸墊。如同在圖7a中所示，導電層214可被形成為相隔半導體晶粒204的邊緣208一第一距離而被並排設置的接觸墊。或者是，導電層214可被形成為以多個列 偏置的接觸墊，使得一第一列的接觸墊係相隔半導體晶粒204的邊緣208一第一距離而被設置，並且一和該第一列交錯的第二列的接觸墊係相隔半導體晶粒204的邊緣208一第二距離而被設置。
一第一絕緣或保護層216係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、燒結或是熱氧化以形成在半導體晶粒204及導電層214之上。絕緣層216係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO、聚合物、或是其它具有類似的結構及絕緣性質的介電材料。絕緣層216係覆蓋並且提供保護給主動表面212。絕緣層216係保形地被施加在導電層214以及半導體晶粒204的主動表面212之上，而且並不延伸到半導體晶粒204的邊緣208之上或是超過半導體晶粒204的一覆蓋區。半導體晶粒204的一相鄰半導體晶粒204的週邊區域並沒有絕緣層216。絕緣層216的一部分係藉由利用雷射218的LDA或是透過一圖案化的光阻層之一蝕刻製程來加以移除，以透過絕緣層216露出導電層214並且提供用於後續，的電互連。
半導體晶圓200係進行電性測試及檢查，以作為一品質管制過程的部分。人工的視覺檢查以及自動化的光學系統係被用來在半導體晶圓200上執行檢查。軟體可被利用在半導體晶圓200的自動化的光學分析中。視覺的檢查方法可以利用例如是一掃描電子顯微鏡、高強度或紫外線光、或是金相顯微鏡的設備。半導體晶圓200係被檢查包含翹曲、厚度變化、表面微粒、不規則性、裂縫、脫層以及變色之結構的特徵。
在半導體晶粒204內的主動及被動構件係在晶圓層級針對於電性效能及電路功能進行測試。每個半導體晶粒204係利用一探針或其 它測試裝置來針對功能及電性參數加以測試。一探針係被用來電性接觸到在每個半導體晶粒204上的節點或接觸墊214，並且提供電性刺激至該些接觸墊。半導體晶粒204係響應於該些電性刺激，其係被量測並且相較於一預期的響應以測試半導體晶粒204的功能。該些電性測試可包含電路功能、引線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓200的檢查及電性測試係使得通過的半導體晶粒204被標明為用於一半導體封裝的KGD。
在圖7b中，半導體晶圓200係透過切割道206，利用一鋸刀或雷射切割工具220而被單粒化成為個別的半導體晶粒204。半導體晶圓200係沿著基底基板材料202在切割道區域206內的一部分，藉由沿著基底基板的側表面222切割而被單粒化，以容許基底基板材料202的一部分維持設置在半導體晶粒204的側壁208上。相鄰半導體晶粒204的基底基板材料202的厚度是至少1μm。換言之，介於側壁208以及基底基板的側表面222之間的距離D5是至少1μm。個別的半導體晶粒204可被檢查及電性測試，以用於單粒化後的KGD之識別。
圖7c係展示一包含例如是矽、聚合物、鈹氧化物、玻璃、或是其它適當的低成本的剛性材料之犧牲基底材料以用於結構的支撐之載體或臨時的基板230的一部分的一橫截面圖。一介面層或雙面帶232係形成在載體230之上，以作為一臨時的黏著接合膜、蝕刻停止層、或是熱釋放層。來自圖7b的半導體晶粒204係在主動表面212被定向朝向載體230下，例如利用一拾放操作而被安裝到載體230及介面層232。
載體230可以是一具有用於多個半導體晶粒204的容量之圓形或矩形面板(大於300mm)。載體230可具有一表面積大於半導體晶圓200的表面積。一較大的載體係降低該半導體封裝的製造成本，因為更多的半導體晶粒可以在該較大的載體上加以處理，藉此降低每單位的成本。半導體封裝及處理設備係針對於被處理的晶圓或載體的尺寸加以設計及配置。
為了進一步降低製造成本，載體230的尺寸係與半導體晶粒204的尺寸或是半導體晶圓200的尺寸無關地加以選擇。換言之，載體230係具有固定或標準化的尺寸，其可以容納從一或多個半導體晶圓200被單粒化的各種尺寸的半導體晶粒204。在一實施例中，載體230是具有一330mm的直徑之圓形。在另一實施例中，載體230是具有一560mm的寬度以及600mm的長度之矩形。半導體晶粒204可具有10mm乘10mm的尺寸，其係被設置在標準化的載體230上。或者是，半導體晶粒204可具有20mm乘20mm的尺寸，其係被設置在相同的標準化的載體230上。於是，標準化的載體230可以處理任何尺寸的半導體晶粒204，此係容許後續的半導體處理設備能夠被標準化到一共同的載體，亦即與晶粒尺寸或是進入的晶圓尺寸無關的。半導體封裝設備可以針對於一標準的載體來加以設計及配置，其係利用一組共同的處理工具、設備、以及材料清單以處理來自任何進入的晶圓尺寸的任何的半導體晶粒尺寸。該共同或是標準化的載體230係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之專用的半導體生產線之需求，來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓之任何尺寸的半導體晶粒，一具有彈性的製造線可加以實施。
圖7d係展示重組晶圓240的平面圖，其中半導體晶粒204係被設置在載體230之上。載體230是一具有用於各種尺寸及數量的半導體晶粒的容量之標準化的形狀及尺寸，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。在一實施例中，載體230在形狀上是矩形，並且具有一560mm的寬度W2以及一600mm的長度L2。被安裝到載體230的半導體晶粒204的數量可以大於從半導體晶圓200被單粒化的半導體晶粒204的數量。越大表面積的載體230係容納更多的半導體晶粒204並且降低製造成本，因為每一重組晶圓240係處理更多的半導體晶粒204。
標準化的載體230在尺寸上是固定的，並且可以容納多種尺寸的半導體晶粒。標準化的載體230的尺寸係與半導體晶粒或是半導體晶圓的尺寸無關的。相較於較大的半導體晶粒，更多小的半導體晶粒可以裝設在載體230之上。例如，載體230係在載體230的表面積之上容納5mm乘5mm晶粒的數量大於在載體230的表面積之上容納10mm乘10mm晶粒的數量。
例如，具有10mm乘10mm的尺寸之半導體晶粒204係在一介於相鄰的半導體晶粒204之間的200μm的距離D6下被設置在載體230上。從半導體晶圓200被單粒化的半導體晶粒204的數量是大約600個半導體晶粒，其中半導體晶圓200係具有一300mm的直徑。可以裝設在載體230上的10mm乘10mm的半導體晶粒204的數量是超過3,000個半導體晶粒。或者是，具有5mm乘5mm的尺寸之半導體晶粒204係在一介於相鄰的半導體晶粒204之間的200μm的距離D6下被設置在載體230上。在半導體晶圓200具有一200mm的直徑之情形中，從半導體晶圓200被單粒化的半導體 晶粒204的數量是大約1,000個半導體晶粒。可以裝設在載體230上的5mm乘5mm的半導體晶粒204的數量是超過12,000個半導體晶粒。
載體230的尺寸並不隨著被處理的半導體晶粒的尺寸而變化。裝設在載體230上的半導體晶粒204的數量係隨著半導體晶粒204的尺寸以及介於半導體晶粒204之間的間隔或距離D6而改變。載體230的尺寸及形狀係維持固定的，並且與半導體晶粒204的尺寸或是半導體晶粒204被單粒化所來自的半導體晶圓200無關。載體230以及重組晶圓240係利用一組例如來自圖4h的處理設備160之共同的處理設備，以提供彈性來製造具有來自不同尺寸的半導體晶圓200之不同尺寸的半導體晶粒204的許多不同類型的半導體封裝。
在圖7e中，一種囊封體或模製化合物244係利用一膏印刷、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在半導體晶粒204及載體230之上。囊封體244可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體244是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在另一實施例中，囊封體244是一利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積的絕緣或介電層，其係包含一或多層的光敏的低固化溫度介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體或顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。在一實施例中，囊封體244是一種 在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。
尤其，囊封體244係沿著基底基板的側表面222而被設置。囊封體244亦覆蓋半導體晶粒204的背表面210。在一實施例中，囊封體244是不透明的，並且在色彩上是暗的或是黑色的。囊封體244可被利用於雷射標記重組晶圓240，以用於對準及單粒化。囊封體244可以在一後續的背面研磨步驟中被薄化。囊封體244亦可以沉積成使得囊封體的一背表面246係與半導體晶粒204的背表面210共平面的，因而並不覆蓋背表面210。囊封體244的一與背表面246相對的表面248係被設置在載體230以及介面層232之上，使得囊封體244的表面248可以是與半導體晶粒204的主動表面212共平面的。
在圖7f中，載體230及介面層232係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出絕緣層216、導電層214、以及囊封體244的表面248。
一導電層250係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之圖案化及金屬沉積製程以形成在絕緣層216及導電層214之上。導電層250可以是一或多層的Al、Cu、Sn、Ti、Ni、Au、Ag、或是其它適當的導電材料。導電層250的一部分係沿著絕緣層216並且平行於半導體晶粒204的主動表面212水平地延伸，以橫向地重新分佈該電互連至導電層214。導電層250係運作為一用於半導體晶粒204的電性信號的RDL。導電層250係形成在半導體晶粒204的一覆蓋區之上，而且並不延伸超出半導體晶粒204的覆蓋區而到囊封體244之上。換言之，半導 體晶粒204的一相鄰半導體晶粒204的週邊區域並沒有導電層250。在一實施例中，導電層250係形成在半導體晶粒204的一覆蓋區之內，並且相隔半導體晶粒204的邊緣或側壁208一至少1μm的距離D7。導電層250的一部分係電連接至導電層214。導電層250的其它部分係根據半導體晶粒204的連接而為電性共通或是電性隔離的。
在圖7g中，一絕緣或保護層260係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層，以形成在絕緣層216及導電層250之上。絕緣層260可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層260是一種在小於200℃下低溫固化之光敏的介電聚合物。在一實施例中，絕緣層260係形成在絕緣層216、半導體晶粒204之上，並且延伸超出半導體晶粒204的覆蓋區一1μm或是更大的距離D8，而到囊封體244的表面248之上。絕緣層260係覆蓋在半導體晶粒204以及囊封體244之間的介面以在處理期間保護該介面，並且改善該裝置的可靠度。絕緣層260的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口來露出導電層250。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程而沉積在導電層250之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接 合到導電層250。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊262。在某些應用中，凸塊262係被回焊第二次以改善至導電層250的電性接觸。凸塊262亦可以被壓縮接合或是熱壓接合到導電層250。凸塊262係代表一種可被形成在導電層250之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電性互連。雷射標記可以在凸塊的形成之前或之後、或是在載體230的移除之後加以執行。
絕緣層260、導電層250以及凸塊262係全體地構成一形成在半導體晶粒204及囊封體244之上的堆積的互連結構264。或者是，堆積的互連結構264係完全形成在半導體晶粒204的一覆蓋區之內。堆積的互連結構264可包含只有一例如是導電層250的RDL或導電層、以及一例如是絕緣層260的絕緣層。額外的絕緣層及RDL可以在形成凸塊262之前被形成在絕緣層260之上，以根據半導體晶粒204的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
在圖7h中，半導體晶粒204係利用鋸刀或雷射切割工具270而被單粒化成為個別的eWLCSP 272。重組晶圓240係穿過囊封體244而被單粒化。在單粒化之後，囊封體244的一部分係維持沿著半導體晶粒204的側邊而被設置。eWLCSP 272係在單粒化之前或是之後進行電性測試。
在圖7i中，其係展示具有形成在半導體晶粒204的背表面210及側壁208之上的囊封體之eWLCSP 272。半導體晶粒204係透過導電層214及250而電連接至凸塊262，以用於透過互連結構264之外部的互連。互連結構264的導電層並不延伸超出半導體晶粒204的一覆蓋區，並且因此 形成一扇入封裝。絕緣層260係覆蓋在半導體晶粒204及囊封體244之間的介面，以在處理期間保護該介面並且改善該裝置的可靠度。在一選配的研磨操作之後，囊封體244係維持在半導體晶粒204的背表面210之上。囊封體244係維持在基底基板的側表面222之上，以用於半導體晶粒204的機械式保護並且保護免於由於曝光到來自光或是其它放射的光子所造成的劣化。因此，囊封體244係形成在半導體晶粒204的五個側邊之上，亦即在四個基底基板的側表面222之上以及在背表面210之上。在半導體晶粒204的背表面210之上的囊封體244係消除對於一背面保護層或是背面積層的需求，藉此降低eWLCSP 272的成本。
用於eWLCSP 272的囊封體244在基底基板的側表面222之上的厚度係小於150μm。在一實施例中，eWLCSP 272係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊262的0.4mm的間距，其中半導體晶粒204係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，囊封體244在基底基板的側表面222之上的厚度係75μm或是更小。eWLCSP 272係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊262的0.5mm的間距，其中半導體晶粒204係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 272係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊262的0.5mm的間距，其中半導體晶粒204係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，囊封體244在基底基板的側表面222之上的厚度係25μm或是更小。在又一實施 例中，eWLCSP 272可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 272係藉由在標準化的載體230上形成一重組晶圓，利用針對於單一標準化的載體尺寸所設計的設備來加以製造，此係降低用於eWLCSP 272的設備及材料成本。eWLCSP 272係利用標準化的載體230以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖8係展示在單粒化之後具有在半導體晶粒204的側壁208之上的囊封體並且具有背面保護層276之eWLCSP 274。半導體晶粒204係透過導電層214及250而電連接至凸塊262，以用於透過互連結構264之外部的互連。互連結構264的導電層並不延伸超出半導體晶粒204的一覆蓋區，並且因此形成一扇入封裝。絕緣層260係覆蓋在半導體晶粒204及囊封體244之間的介面，以在處理期間保護該介面並且改善該裝置的可靠度。背面絕緣層或是背面保護層276係形成在半導體晶粒204的背表面210之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。背面保護層276係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物或玻璃纖維織物的樹脂基質複合片、具有填充物及玻璃纖維織物的樹脂基質複合片、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體模製化合物、顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。背面保護層276係利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積。在一實施例中，背面保護層276是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介 電聚合物。背面保護層276係提供機械式保護給半導體晶粒204，並且保護以避開光。在一實施例中，背面保護層276係具有一範圍從大約5到150μm的厚度。或者是，背面保護層276是一被施加至重組晶圓240的一背面之例如為Cu箔的金屬層。背面保護層276係接觸半導體晶粒204的背表面210以從半導體晶粒204傳導熱，並且改善該裝置的熱效能。
囊封體244係覆蓋基底基板的側表面222以保護半導體晶粒204以避免由於曝光到來自光或是其它放射的光子所造成的劣化。用於eWLCSP 274的囊封體244在基底基板的側表面222上的厚度係小於150μm。在一實施例中，eWLCSP 274係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊262的0.4mm的間距，其中半導體晶粒204係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，囊封體244在基底基板的側表面222之上的厚度係75μm或是更小。eWLCSP 274係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊262的0.5mm的間距，其中半導體晶粒204係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 274係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊262的0.5mm的間距，其中半導體晶粒204係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，囊封體244在基底基板的側表面222之上的厚度係25μm或是更小。在又一實施例中，eWLCSP 274可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 274係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體230 上形成一重組晶圓來加以製造，此係降低用於eWLCSP 274的設備及材料成本。eWLCSP 274係利用標準化的載體230以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖9a-9p係相關於圖1及2a-2c來描繪一種形成一重組或是嵌入式扇入WLCSP的製程。圖9a係展示一具有一種例如是矽、鍺、砷化鎵、磷化銦、或是矽碳化物的基底基板材料292以用於結構的支撐之半導體晶圓290。複數個藉由一如上所述的非主動的晶粒間的晶圓區域或切割道296分開的半導體晶粒或構件294係形成在晶圓290上。切割道296係提供切割區域以單粒化半導體晶圓290成為個別的半導體晶粒294。在單粒化半導體晶圓成為個別的半導體晶粒294之前，半導體晶圓290可具有任意的直徑。在一實施例中，半導體晶圓290在直徑上是200-300mm。在另一實施例中，半導體晶圓290在直徑上是100-450mm。半導體晶粒294可具有任意的尺寸，並且在一實施例中，半導體晶粒294係具有10mm乘10mm的尺寸。
圖9a亦展示半導體晶圓300，其係類似於半導體晶圓290。半導體晶圓300係包含一種例如是矽、鍺、砷化鎵、磷化銦、或是矽碳化物之基底基板材料302，以用於結構的支撐。複數個藉由一如上所述的非主動的晶粒間的晶圓區域或切割道306分開的半導體晶粒或構件304係形成在晶圓300上。切割道306係提供切割區域以單粒化半導體晶圓300成為個別的半導體晶粒304。半導體晶圓300可具有和半導體晶圓290相同的直徑或是不同的直徑。在單粒化半導體晶圓成為個別的半導體晶粒304之前，半導體晶圓300可具有任意的直徑。在一實施例中，半導體晶圓300在直徑上是200-300mm。在另一實施例中，半導體晶圓300在直徑上是100-450mm。 半導體晶粒304可具有任意的尺寸，並且在一實施例中，半導體晶粒304係小於半導體晶粒294，並且具有5mm乘5mm的尺寸。
圖9b係展示半導體晶圓290的一部分的一橫截面圖。每個半導體晶粒294係具有一背面或非主動表面310以及包含類比或數位電路的主動表面312，該些類比或數位電路係被實施為形成在該晶粒內並且根據該晶粒的電性設計及功能電性互連的主動元件、被動元件、導電層、以及介電層。例如，該電路可包含一或多個形成在主動表面312內之電晶體、二極體、以及其它電路元件，以實施例如是DSP、ASIC、記憶體、或是其它信號處理電路的類比電路或數位電路。半導體晶粒294亦可包含例如是電感器、電容器、以及電阻器的IPD，以用於RF信號處理。
一導電層314係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程以形成在主動表面312之上。導電層314可以是一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層314係運作為電連接至在主動表面312上的電路之接觸墊。如同在圖9b中所示，導電層314可被形成為相隔半導體晶粒294的邊緣一第一距離而被並排設置的接觸墊。或者是，導電層314可被形成為以多個列偏置的接觸墊，使得一第一列的接觸墊係相隔半導體晶粒294的邊緣一第一距離而被設置，並且一和該第一列交錯的第二列的接觸墊係相隔半導體晶粒294的邊緣一第二距離而被設置。
一第一絕緣或保護層316係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、燒結或是熱氧化，以形成在半導體晶粒294及導電層314之上。絕緣層316係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、 HfO2、BCB、PI、PBO、聚合物、或是其它具有類似的結構及絕緣性質的介電材料。在一實施例中，絕緣層316是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。絕緣層316係覆蓋並且提供保護給主動表面312。絕緣層316的一部分係藉由利用雷射318的LDA或是透過一圖案化的光阻層之一蝕刻製程來加以移除，以透過絕緣層316的表面320露出導電層314並且提供用於後續的電互連。
半導體晶圓290係進行電性測試及檢查，以作為一品質管制過程的部分。人工的視覺檢查以及自動化的光學系統係被用來在半導體晶圓290上執行檢查。軟體可被利用在半導體晶圓290的自動化的光學分析中。視覺的檢查方法可以利用例如是一掃描電子顯微鏡、高強度或紫外線光、或是金相顯微鏡的設備。半導體晶圓290係被檢查包含翹曲、厚度變化、表面微粒、不規則性、裂縫、脫層以及變色之結構的特徵。
在半導體晶粒294內的主動及被動構件係在晶圓層級針對於電性效能及電路功能進行測試。每個半導體晶粒294係利用一探針或其它測試裝置來針對功能及電性參數加以測試。一探針係被用來電性接觸到每個半導體晶粒294上的節點或接觸墊314，並且提供電性刺激至該些接觸墊。半導體晶粒294係響應於該些電性刺激，此係被量測且相較於一預期的響應，以測試該半導體晶粒的功能。該些電性測試可包含電路功能、引線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓290的檢查及電性測試係使得通過的半導體晶粒294能夠被標明為用於一半導體封裝的KGD。
在圖9c中，半導體晶圓290係透過切割道296，利用一鋸刀或雷射切割工具322而被單粒化成為具有側壁或側表面324之個別的半導體晶粒294。類似地，來自圖9a的半導體晶圓300係透過切割道306，利用一鋸刀或雷射切割工具322而被單粒化成為個別的半導體晶粒304。個別的半導體晶粒294及304可被檢查及電性測試，以用於單粒化後的KGD之識別。
圖9d係展示一載體或臨時的基板330的一部分的一橫截面圖，其係包含例如是矽、聚合物、鈹氧化物、玻璃、或是其它適當的低成本的剛性材料之犧牲基底材料以用於結構的支撐。一介面層或雙面帶332係形成在載體330之上，以作為一臨時的黏著接合膜、蝕刻停止層、或是熱釋放層。
載體330是一具有多個半導體晶粒的容量之標準化的載體，並且可以容納從具有任意直徑的半導體晶圓被單粒化的多種尺寸之半導體晶粒。例如，載體330可以是一具有一305mm或更大的直徑之圓形面板、或者可以是一具有一300mm或更大的長度以及一300mm或更大的寬度之矩形面板。載體330可具有一表面積大於半導體晶圓290或300的表面積。在一實施例中，半導體晶圓290係具有一300mm的直徑，並且包含具有一10mm的長度以及一10mm的寬度之半導體晶粒294。在一實施例中，半導體晶圓300係具有一200mm的直徑，並且包含具有一5mm的長度以及一5mm的寬度之半導體晶粒304。載體330可以容納10mm乘10mm的半導體晶粒294以及5mm乘5mm的半導體晶粒304。載體330所承載的5mm乘5mm的半導體晶粒304的數量係大於10mm乘10mm的半導體晶粒294的數量。在另一實施例中，半導體晶粒294及304係具有相同的尺寸。載體330 係在尺寸及形狀上標準化，以容納任何尺寸的半導體晶粒。一較大的載體係降低半導體封裝的製造成本，因為更多的半導體晶粒可以在該較大的載體上加以處理，藉此降低每單位的成本。
半導體封裝及處理設備係針對於被處理的半導體晶粒及載體的尺寸加以設計及配置。為了進一步降低製造成本，載體330的尺寸係與半導體晶粒294或304的尺寸無關而且與半導體晶圓290及300的尺寸無關地加以選擇。換言之，載體330係具有一固定或標準化的尺寸，其可以容納從一或多個半導體晶圓290或300被單粒化的各種尺寸的半導體晶粒294及304。在一實施例中，載體330係具有一330mm的直徑之圓形。在另一實施例中，載體330是具有一560mm的寬度以及600mm的長度之矩形。
該標準化的載體(載體330)的大小及尺寸係在該處理設備的設計期間加以選擇，以便於發展出一對於半導體裝置的所有後端半導體製造而言為一致的製造線。載體330係在尺寸上維持固定的，而不論待被製造的半導體封裝的尺寸及類型為何。例如，半導體晶粒294可具有10mm乘10mm的尺寸，並且被設置在標準化的載體330上。或者是，半導體晶粒294可具有20mm乘20mm的尺寸，並且被設置在相同的標準化的載體330上。於是，標準化的載體330可以處理任何尺寸的半導體晶粒294及304，此係容許後續的半導體處理設備能夠被標準化到一共同的載體，亦即與晶粒尺寸或是進入的晶圓尺寸無關。半導體封裝設備可以針對於一標準的載體來加以設計及配置，其係利用一組共同的處理工具、設備、以及材料清單以處理來自任何進入的晶圓尺寸的任何的半導體晶粒尺寸。該共同或是標準化的載體330係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之 專用的半導體生產線之需求，來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓之任何尺寸的半導體晶粒，一具有彈性的製造線可加以實施。
在圖9e中，來自圖9c的半導體晶粒294係在絕緣層316被定向朝向載體330下，利用例如一拾放操作而被安裝到載體330以及介面層332。半導體晶粒294係被安裝到載體330的介面層332，以形成重組或是重新配置的晶圓336。在一實施例中，絕緣層316係被嵌入在介面層332之內。例如，半導體晶粒294的主動表面312可以是與介面層332的表面334共平面的。在另一實施例中，絕緣層316係被安裝在介面層332之上，使得半導體晶粒294的主動表面312係相對介面層332加以偏置。
重組晶圓336可被處理成為許多類型的半導體封裝，其係包含扇入WLCSP、重組或eWLCSP、扇出WLCSP、覆晶封裝、例如是PoP的3D封裝、或是其它半導體封裝。重組晶圓336係根據所產生的半導體封裝的規格來加以配置。在一實施例中，半導體晶粒294係以一種高密度的配置，亦即相隔300μm或是更小而被設置在載體330上，以用於處理扇入裝置。以一在半導體晶粒294之間的間隙或距離D9分開的半導體晶粒294係被設置到載體330之上。介於半導體晶粒294之間的距離D9係根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於半導體晶粒294之間的距離D9係50μm或是更小。在另一實施例中，介於半導體晶粒294之間的距離D9是100μm或是更小。介於在載體330上的半導體晶粒294之間的距離D9係針對於以最低的單位成本來製造該些半導體封裝而被最佳化。
圖9f係展示重組晶圓336的平面圖，其中半導體晶粒294係被安裝到載體330、或是設置在載體330之上。載體330是一標準化的形狀及尺寸，並且因此構成一標準化的載體。載體330係具有用於各種尺寸及數量的半導體晶粒的容量，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。在一實施例中，載體330在形狀上是矩形，並且具有一560mm的寬度W3以及一600mm的長度L3。在另一實施例中，載體330在形狀上是矩形，並且具有一330mm的寬度W3以及一330mm的長度L3。在另一實施例中，載體330在形狀上是圓形，並且具有一330mm的直徑。
設置在載體330之上的半導體晶粒294的數量係依據半導體晶粒294的尺寸以及介於在重組晶圓336的結構內的半導體晶粒294之間的距離D9而定。安裝到載體330的半導體晶粒294的數量可以是大於、小於、或是等於從半導體晶圓290被單粒化的半導體晶粒294的數量。越大表面積的載體330係容納更多的半導體晶粒294並且降低製造成本，因為每一重組晶圓336係處理更多的半導體晶粒294。在一例子中，半導體晶圓290係具有一300mm的直徑，其中一數量約600個個別的10mm乘10mm的半導體晶粒294係形成在半導體晶圓290上。半導體晶粒294係從一或多個半導體晶圓290被單粒化。載體330例如是被製備成具有一560mm的標準的寬度W3以及一600mm的標準的長度L3。具有一560mm的寬度W3之載體330係被製作尺寸以在橫跨載體330的寬度W3上容納一數量約54個具有10mm乘10mm的尺寸並且間隔開一200μm的距離D9的半導體晶粒294。具有一600mm的長度L3之載體330係被製作尺寸以在橫跨載體330的長度L3上容納一數量約58個具有10mm乘10mm的尺寸且間隔開一200μm的距離D9 的半導體晶粒294。於是，載體330的寬度W3乘上長度L3的表面積係容納一數量約3,000個具有10mm乘10mm的尺寸以及一介於半導體晶粒294之間的200μm的間隙或距離D9之半導體晶粒294。半導體晶粒294可以在介於半導體晶粒294之間的一小於200μm的間隙或距離D9下被置放在載體330上，以增加半導體晶粒294在載體330上的密度並且進一步降低處理半導體晶粒294的成本。
自動化的拾放設備係被用來根據半導體晶粒294的數量及尺寸並且根據載體330的尺寸以製備重組晶圓336。例如，半導體晶粒294係被選擇成具有10mm乘10mm的尺寸。載體330係具有例如是560mm寬度W3以及600mm長度L3之標準的尺寸。自動化的設備係利用半導體晶粒294及載體330的尺寸而被程式化，以便於處理重組晶圓336。在單粒化半導體晶圓290之後，一第一半導體晶粒294係被該自動化的拾放設備加以選擇。一第一半導體晶粒294係在載體330上的一藉由該可程式化的自動化拾放設備所決定的位置中被安裝到載體330。一第二半導體晶粒294係被該自動化的拾放設備加以選擇、置放在載體330上、並且設置在載體330上的一第一列中。介於相鄰的半導體晶粒294之間的距離D9係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，在載體330上的介於相鄰的半導體晶粒294之間的間隙或距離D9是200μm。一第三半導體晶粒294係被該自動化的拾放設備加以選擇、置放在載體330上、並且相隔一相鄰的半導體晶粒294一200μm的距離D9而被設置在載體330上的該第一列中。該拾放操作係被重複，直到一第一列的大約54個半導體晶粒294係橫跨載體330的寬度W3被設置為 止。
另一半導體晶粒294係被該自動化的拾放設備加以選擇、置放在載體330上、並且設置在載體330上的一相鄰該第一列的第二列中。介於相鄰列的半導體晶粒294之間的距離D9係被預先選擇並且程式化到該自動化的拾放設備中。在一實施例中，介於一第一列的半導體晶粒294以及一第二列的半導體晶粒294之間的距離D9是200μm。該拾放操作係被重複，直到大約58列的半導體晶粒294係橫跨載體330的長度L3被設置為止。該標準化的載體(具有560mm的寬度W3以及600mm的長度L3之載體330)係容納大約54行以及58列的10mm乘10mm的半導體晶粒294，以用於總數約3,000個半導體晶粒294設置在載體330上。該拾放操作係被重複，直到載體330係部分或是完全填入半導體晶粒294為止。在一例如是載體330之標準化的載體下，該自動化的拾放設備可以在載體330上安裝任何尺寸的半導體晶粒294，以形成重組晶圓336。重組晶圓336接著可以利用針對於載體330而被標準化的後端處理設備來加以處理。
圖9g係展示重組晶圓338的平面圖，其中半導體晶粒304係被安裝到載體330、或是設置在載體330之上。如同被用來處理重組晶圓336，相同的標準化的載體330、或是一具有和載體330相同的尺寸之標準化的載體係被用來處理重組晶圓338。在一重組晶圓上的任何構形的半導體晶粒都可以藉由載體330來加以支承。設置在載體330之上的半導體晶粒304的數量係依據半導體晶粒304的尺寸以及在重組晶圓338的結構內的介於半導體晶粒304之間的距離D10而定。安裝到載體330的半導體晶粒304的數量可以是大於、小於、或是等於從半導體晶圓300被單粒化的半導體 晶粒304的數量。越大表面積的載體330係容納更多的半導體晶粒304並且降低製造成本，因為每一重組晶圓338係處理更多的半導體晶粒304。
在一例子中，半導體晶圓300係具有一200mm的直徑，其中一數量約1,000個個別的5mm乘5mm的半導體晶粒304係形成在半導體晶圓300上。半導體晶粒304係從一或多個半導體晶圓300而被單粒化。載體330例如是被製備成具有一560mm的標準的寬度W3以及一600mm的標準的長度L3。具有一560mm的寬度W3之載體330係被製作尺寸以容納一數量約107個橫跨載體330的寬度W3的具有5mm乘5mm的尺寸且間隔開一200μm的距離D10之半導體晶粒304。具有一600mm的長度L3之載體330係被製作尺寸以容納一數量約115個橫跨載體330的長度L3的具有5mm乘5mm的尺寸且間隔開一200μm的距離D10之半導體晶粒304。於是，載體330的寬度W3乘上長度L3的表面積係容納大約12,000個具有5mm乘5mm的尺寸且間隔開一200μm的距離D10之半導體晶粒304。半導體晶粒304可以在介於半導體晶粒304之間的一小於200μm的間隙或距離D10下被置放在載體330上，以增加半導體晶粒304在載體330上的密度並且進一步降低處理半導體晶粒304的成本。
自動化的拾放設備係被用來根據半導體晶粒304的數量及尺寸並且根據載體330的尺寸以製備重組晶圓338。例如，半導體晶粒304係被選擇成具有5mm乘5mm的尺寸。載體330係具有例如是560mm的寬度W3以及600mm的長度L3之標準的尺寸。自動化的設備係利用半導體晶粒304及載體330的尺寸而被程式化，以便於處理重組晶圓338。在單粒化半導體晶圓300之後，一第一半導體晶粒304係被該自動化的拾放設備加以 選擇。一第一半導體晶粒304係在載體330上的一藉由該可程式化的自動化拾放設備所決定的位置中被安裝到載體330。一第二半導體晶粒304係被該自動化的拾放設備加以選擇、置放在載體330上、並且相隔第一半導體晶粒304一距離D10下被設置在載體330上的一第一列中。介於相鄰的半導體晶粒304之間的距離D10係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，在載體330上的相鄰的半導體晶粒304之間的間隙或距離D10是200μm。一第三半導體晶粒304係被該自動化的拾放設備加以選擇、置放在載體330上、並且設置在載體330上的該第一列中。該拾放操作係被重複，直到一列的大約107個半導體晶粒304係橫跨載體330的寬度W3被設置為止。
另一半導體晶粒304係被該自動化的拾放設備加以選擇、置放在載體330上、並且設置在載體330上的一相鄰該第一列的第二列中。介於相鄰列的半導體晶粒304之間的距離D10係被預先選擇並且程式化到該自動化的拾放設備中。在一實施例中，介於一第一列的半導體晶粒304以及一第二列的半導體晶粒304之間的距離D10是200μm。該拾放操作係被重複，直到大約115列的半導體晶粒304係橫跨載體330的長度L3被設置為止。該標準化的載體(具有560mm的寬度W3以及600mm的長度L3之載體330)係容納大約107行以及115列的5mm乘5mm的半導體晶粒304，以用於總數約12,000個半導體晶粒304設置在載體330上。該拾放操作係被重複，直到載體330係部分或是完全填入半導體晶粒304為止。在一例如是載體330之標準化的載體下，該自動化的拾放設備可以在載體330上安裝任何尺寸的半導體晶粒，以形成重組晶圓338。重組晶圓338可以利用和被用 來處理重組晶圓336相同的載體330以及相同的後端處理設備來加以處理。
來自圖9f的重組晶圓336以及來自圖9g的重組晶圓338都使用相同的載體330、或是使用一對於重組晶圓336及338兩者都具有相同標準化的尺寸的載體。被設計用於該些重組晶圓的後端處理之處理設備係針對於載體330來加以標準化，因而能夠處理形成在載體330上的重組晶圓之任何配置、以及被置放在載體330上的任何尺寸的半導體晶粒。因為重組晶圓336及338都使用相同標準化的載體330，因此該些重組晶圓可以在相同的製造線上加以處理。於是，標準化的載體330之一目的是欲簡化製造半導體封裝所需的設備。
在另一例子中，重組晶圓338係包含半導體晶粒294及304，其中每個半導體晶粒294及304係具有相同的尺寸，並且該些半導體晶粒係源自於具有不同直徑的半導體晶圓290及300。半導體晶圓290係具有一450mm的直徑，其中一數量約2,200個個別的8mm乘8mm的半導體晶粒294係形成在半導體晶圓290上。具有8mm乘8mm的尺寸的半導體晶粒294係從一或多個半導體晶圓290而被單粒化。此外，半導體晶圓300係具有一300mm的直徑，其中一數量約900個個別的8mm乘8mm的半導體晶粒304係形成在半導體晶圓300上。具有8mm乘8mm的尺寸的半導體晶粒304係從一或多個半導體晶圓300而被單粒化。載體330例如是被製備成具有一標準的560mm的寬度W3以及一標準的600mm的長度L3。具有一560mm的寬度W3之載體330係被製作尺寸以在橫跨載體330的寬度W3上容納一數量約69個間隔開一100μm的距離D9或D10的具有8mm乘8mm的尺寸的半導體晶粒294或304。具有一560mm的長度L3之載體330係被製作尺寸 以在橫跨載體330的長度L3上容納一數量約74個間隔開一100μm的距離D9或D10的具有8mm乘8mm的尺寸的半導體晶粒294或304。載體330的寬度W3乘上長度L3的表面積係容納大約5,000個間隔開一100μm的距離D9或D10的具有8mm乘8mm的尺寸的半導體晶粒294或304。半導體晶粒294及304可以在一介於半導體晶粒294或304之間的小於100μm的間隙或距離D9或D10下被置放在載體330上以增加半導體晶粒294及304在載體330上的密度，並且進一步降低處理半導體晶粒294及304的成本。
自動化的拾放設備係被用來根據半導體晶粒294及304的數量及尺寸並且根據載體330的尺寸來製備重組晶圓338。在單粒化半導體晶圓300之後，一第一半導體晶粒294或304係被該自動化的拾放設備加以選擇。8mm乘8mm的半導體晶粒294或304可以源自於具有一450mm直徑的半導體晶圓290、或是源自於具有一300mm直徑的半導體晶圓300。或者是，8mm乘8mm的半導體晶粒係源自於另一具有一不同直徑的半導體晶圓。一第一半導體晶粒294或304係在載體330上的一藉由該被程式化的自動化拾放設備所決定的位置中被安裝到載體330。一第二半導體晶粒294或304係被該自動化的拾放設備加以選擇、置放在載體330上，設置在載體330上的一第一列中。在相鄰的半導體晶粒294或304之間的距離D9或D10係被程式化到該自動化的拾放設備中，並且根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於在載體330上的相鄰的半導體晶粒294或304之間的間隙或距離D9或D10是100μm。該拾放操作係被重複，直到一列的大約69個半導體晶粒294或304係橫跨載體330的寬度W3被設置為止。
另一半導體晶粒294或304係被該自動化的拾放設備加以選擇、置放在載體330上、並且設置在載體330上的一相鄰該第一列的第二列中。在一實施例中，介於一第一列的半導體晶粒294或304以及一第二列的半導體晶粒294或304之間的距離D9或D10是100μm。該拾放操作係被重複，直到大約74列的半導體晶粒294或304係橫跨載體330的長度L3被設置為止。該標準化的載體(具有560mm的寬度W3以及600mm的長度L3的載體330)係容納大約69行及74列的8mm乘8mm的半導體晶粒294及304，以用於總數約5,000個半導體晶粒294設置在載體330上。該拾放操作係被重複，直到載體330係部分或是完全填入半導體晶粒294或304為止。因此，重組晶圓338可包含從任何尺寸的半導體晶圓被單粒化的半導體晶粒294及304。載體330的尺寸係與半導體晶粒294及304的尺寸無關，而且與半導體晶圓290及300的尺寸無關。重組晶圓338可以利用和被用來處理重組晶圓336者相同的載體330以及相同的後端處理設備來加以處理。對於具有從不同尺寸的進入的晶圓被單粒化的相同尺寸的半導體晶粒之重組晶圓而言，標準化的載體330係容許相同的材料能夠被使用於每個重組晶圓。因此，用於在載體330上的一重組晶圓336或338的材料清單係維持固定的。一致且可預測的材料清單係容許有用於半導體封裝之改善的成本分析及計畫。
在另一實施例中，一重組晶圓338係包含被設置在載體330上的各種半導體晶粒尺寸。例如，10mm乘10mm的半導體晶粒294係被安裝到載體330，並且5mm乘5mm的半導體晶粒304係被安裝到載體330，以形成重組晶圓338。該重組晶圓係在相同的重組晶圓上包含多種尺寸的半 導體晶粒。換言之，重組晶圓338的一部分係包含一種尺寸的半導體晶粒，而該重組晶圓的另一部分係包含另一種尺寸的半導體晶粒。在載體330上同時包含不同尺寸的半導體晶粒294及304的重組晶圓338係利用和被用來處理另一具有被設置在載體330之上的一致尺寸的半導體晶粒的重組晶圓336者相同的後端處理設備來加以處理。
總之，載體330係具有用於各種尺寸及數量的半導體晶粒的容量，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。載體330的尺寸並不隨著被處理的半導體晶粒的尺寸而變化。該標準化的載體(載體330)在尺寸上是固定的，並且可以容納多種尺寸的半導體晶粒。標準化的載體330的尺寸係與半導體晶粒或是半導體晶圓的尺寸無關的。相較於較大的半導體晶粒，更多小的半導體晶粒可以裝設在載體330之上。裝設在載體330上的半導體晶粒294或304的數量係隨著半導體晶粒294或304的尺寸以及介於半導體晶粒294或304之間的間隔或距離D9或D10而改變。例如，具有長度L3及寬度W3的載體330係在載體330的表面積之上容納比10mm乘10mm的半導體晶粒294在載體330的表面積之上的數量更大數量的5mm乘5mm的半導體晶粒304。例如，載體330係保持大約3,000個10mm乘10mm的半導體晶粒、或是大約12,000個5mm乘5mm的半導體晶粒。載體330的尺寸及形狀係維持固定的，並且與半導體晶粒294或304的尺寸或是半導體晶粒294或304被單粒化所來自的半導體晶圓290或300無關的。載體330係提供彈性以利用一組共同的處理設備來製造重組晶圓336及338，成為具有來自不同尺寸的半導體晶圓290及300之不同的尺寸半導體晶粒294及304的許多不同類型的半導體封裝。
圖9h係展示一種利用載體330以製造半導體封裝的製程。處理設備340係被用來在半導體晶粒上執行後端製程，例如囊封體及絕緣層的沉積、導電層的沉積、凸塊接合、回焊、標記、單粒化、以及其它後端製程。處理設備340係針對於一例如是載體330的標準化的載體的尺寸及形狀來加以設計。處理設備340係與載體330相容的，因為處理設備340的機械及電性構件係針對於載體330之標準化的尺寸及形狀來客製化的。
處理設備340係藉由控制系統342來加以控制。控制系統342可以是一被用來根據在載體330上的半導體晶粒的尺寸及形狀以組態設定處理設備340的軟體程式或演算法。控制系統342係被程式化及客製化，以便供處理設備340處理在標準化的載體330上所形成的每個不同的重組晶圓，例如是重組晶圓336及338。
藉由標準化載體330的尺寸，處理設備340可以保持固定的，因為載體330的尺寸並不隨著半導體晶粒的尺寸以及半導體晶圓的尺寸的變數而改變。控制系統342係對於在載體330上的每個重組晶圓使用各種的演算法。例如，控制系統342可被利用以在半導體晶粒294的最初的拾放操作期間最佳化在載體330上的間隔。重組晶圓336的規格係被輸入到控制系統342中。控制系統342係被程式化以控制處理設備340，以拾取個別的半導體晶粒294並且在相隔一距離D9下將半導體晶粒294置放到載體330之上，以形成重組晶圓336。重組晶圓336例如包含10mm乘10mm的半導體晶粒294以及寬度W3及長度L3的標準的尺寸載體330。處理設備340係利用控制系統342而被組態設定，以在載體330上的重組晶圓336上執行後端製程。控制系統342係管理處理設備340以根據該10mm乘10mm的尺 寸的半導體晶粒294以及標準尺寸的載體330來執行沉積以及其它製造步驟。
控制系統342係容許處理設備340能夠針對於在標準化的載體330上的每個重組晶圓而被客製化。處理設備340並不需要針對於一不同尺寸的半導體晶粒而被重建。在處理重組晶圓336之後，處理設備340係準備以處理另一在載體330上的具有相同或不同的半導體晶粒尺寸及間隔的重組晶圓。重組晶圓338的規格係被輸入到控制系統342中。控制系統342係被程式化以控制處理設備340以拾取個別的半導體晶粒304並且在相隔一距離D10下置放半導體晶粒304到載體330之上，以形成重組晶圓338。重組晶圓338例如包含5mm乘5mm的半導體晶粒304以及寬度W3及長度L3的標準尺寸的載體330。處理設備340係利用控制系統342而被組態設定，以在載體330上的重組晶圓338上執行後端製程。控制系統342係管理處理設備340以根據該5mm乘5mm的尺寸的半導體晶粒304以及標準尺寸的載體330來執行沉積以及其它製造步驟。
處理設備340係維持固定的，而不論處理設備340是否處理重組晶圓336或338、或是其它在標準化的載體330上的重組晶圓。控制系統342是可程式化的，並且處理設備340是可輕易適配於任何使用載體330的重組晶圓。因此，處理設備340的機械及物理特性係被設計以考量標準化的載體330的物理特性，同時處理設備340也是可利用控制系統342來程式化的，以在載體330上的半導體晶粒的任何配置上執行製程。
處理設備340係被使用於從一在載體330上的重組晶圓製造各種半導體封裝。例如，處理設備340可被利用以處理重組晶圓336或338 成為扇入WLCSP、重組或eWLCSP、扇出WLCSP、覆晶封裝、例如是PoP的3D封裝、或是其它半導體封裝。控制系統342係被用來根據待被製造的半導體封裝以修改及控制處理設備340的操作，來執行後端製造步驟。因此，處理設備340可被利用以製造在此所述的每個半導體封裝。處理設備340可以橫跨多個共用相同尺寸的載體330的產品製造線來加以利用。於是，和在半導體晶粒的尺寸、半導體晶圓的尺寸、以及半導體封裝的類型上的改變相關的成本可被降低。在處理設備340中的投資風險係被降低，因為在載體330被標準化的情形中，處理設備340的設計係被簡化。
在圖9i中，一種囊封體或模製化合物344係利用一膏印刷、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在半導體晶粒294及載體330之上。囊封體344可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體344是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在另一實施例中，囊封體344是一利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積的絕緣或介電層，其係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體或顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。在一實施例中，囊封體344是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。
尤其，囊封體344係沿著半導體晶粒294的側表面324加以設置，並且因此覆蓋半導體晶粒294的每個側表面324。於是，囊封體344係覆蓋或接觸半導體晶粒294的至少四個表面，亦即半導體晶粒294的四個側表面324。囊封體344亦覆蓋半導體晶粒294的背表面310。囊封體344係保護半導體晶粒294避免由於曝光到來自光或是其它放射的光子所造成的劣化。在一實施例中，囊封體344是不透明的，並且在色彩上是暗的或是黑色的。圖9i係展示被囊封體344所覆蓋的複合的基板或是重組晶圓336。囊封體344可被利用於雷射標記重組晶圓336，以用於對準及單粒化。囊封體344係形成在半導體晶粒294的背表面310之上，並且可以在一後續的背面研磨步驟中被薄化。囊封體344亦可以沉積成使得囊封體344係與背表面310共平面的，因而並不覆蓋半導體晶粒294的背表面310。
在圖9j中，囊封體344的一背表面346係利用研磨機345以進行一研磨操作，來平坦化及降低囊封體344，的一厚度。一化學蝕刻亦可被利用以移除及平坦化囊封體344並且形成平的背表面347。在一實施例中，囊封體344的一厚度係維持覆蓋在半導體晶粒294的背表面310之上。在一實施例中，囊封體344在沉積或是背面研磨之後剩餘在半導體晶粒294的背表面310之上的厚度範圍是從大約170到230μm或是更小。在另一實施例中，囊封體344剩餘在半導體晶粒294的背表面310之上的厚度範圍是從大約5到150μm。囊封體344的一與背表面346相對的表面348係被設置在載體330及介面層332之上，使得囊封體344的表面348可以是與半導體晶粒294的主動表面312共平面的。
圖9k係描繪一替代的背面研磨步驟，其中囊封體344係完 全從半導體晶粒294的背表面310被移除。在圖9k中的研磨操作完成之後，半導體晶粒294的背表面310係被露出。半導體晶粒294的一厚度亦可以藉由該背面研磨操作而被降低。在一實施例中，半導體晶粒294係具有一225-305μm或是更小的厚度。在該背面研磨步驟之後，一清洗製程係被執行，以從半導體晶粒294的背表面310以及從重組晶圓336的背表面移除污染。該清洗製程是一種在一背面保護層的施加之前被執行的濕式或乾式清洗製程。該清洗製程係改善該背面保護層至重組晶圓336的黏著。
在圖9l中，一絕緣層、保護層或是背面保護層349係在圖9k中的背面研磨步驟的完成之後形成在囊封體344以及半導體晶粒294的背表面310之上。背面保護層349係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物或玻璃纖維織物的樹脂基質複合片、具有填充物及玻璃纖維織物的樹脂基質複合片、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體模製化合物、顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。背面保護層349係利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積。在一實施例中，背面保護層349是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。背面保護層349是一種背面保護層，並且提供機械式保護給半導體晶粒294，並且保護以避開光。在一實施例中，背面保護層349係具有一範圍從大約5到150μm的厚度。或者是，背面保護層349是一施加至重組晶圓336的一背面的例如為Cu箔的金屬層。背面保護層349係接觸半導體 晶粒294的背表面310，以從半導體晶粒294傳導熱，因而改善該裝置的熱效能。
載體330及介面層332係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出絕緣層316、導電層314、以及囊封體344的表面348。
在圖9m中，一絕緣或保護層350係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層316及導電層314之上。絕緣層350可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層350是一種在小於200℃下低溫固化的光敏的介電聚合物。在一實施例中，絕緣層350係形成在半導體晶粒294的覆蓋區之內，而且並不延伸超出半導體晶粒294的覆蓋區而到囊封體344的表面348之上。換言之，半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有絕緣層350。在另一實施例中，絕緣層350係形成在絕緣層316、半導體晶粒294、以及囊封體344的表面348之上，並且絕緣層350的一在囊封體344的表面348之上的部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除。絕緣層350的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口352來露出導電層314。
在圖9n中，一導電層354係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之圖案化及金屬沉積製程以形成在絕緣層350及導電層314之上。導電層354可以是一或多層的Al、Cu、Sn、Ti、Ni、Au、Ag、或是其它適當的導電材料。導電層354的一部分係沿著 絕緣層350並且平行於半導體晶粒294的主動表面312水平地延伸，以橫向地重新分佈該電互連至導電層314。導電層354係運作為一用於半導體晶粒294的電性信號的RDL。導電層354係形成在半導體晶粒294的一覆蓋區之上，而且並不延伸超出半導體晶粒294的覆蓋區而到囊封體344的表面348之上。換言之，半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有導電層354，使得一囊封體344的表面348係維持從導電層354露出。導電層354的一部分係電連接至導電層314。導電層354的其它部分係根據半導體晶粒294的連接而為電性共通或是電性隔離的。
一絕緣或保護層356係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層350及導電層354之上。絕緣層356可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層356是一種在小於200℃低溫固化的光敏的介電聚合物。在一實施例中，絕緣層356係形成在半導體晶粒294的覆蓋區之內，而且並不延伸超出半導體晶粒294的覆蓋區而到囊封體344之上。換言之，半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有絕緣層356，使得囊封體344的表面348係維持從絕緣層356露出。在另一實施例中，絕緣層356係形成在絕緣層316、半導體晶粒294以及囊封體344之上，並且絕緣層350的一在囊封體344之上的部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除。絕緣層350的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口358來露出導電層354。
在圖9o中，在最終的再次鈍化之後，一導電層360係利用 PVD、CVD、蒸鍍、電解的電鍍、無電的電鍍、或是其它適當的金屬沉積製程以形成在導電層354的露出的部分之上以及在絕緣層356之上。導電層360可以是Al、Cu、Sn、Ni、Au、Ag，W、或是其它適當的導電材料。導電層360是一電連接至導電層354及314的UBM。UBM 360可以是一具有黏著層、阻障層、以及晶種或潤濕層之多金屬的堆疊。該黏著層係形成在導電層354之上，並且可以是Ti、TiN、TiW、Al或是Cr。該阻障層係形成在該黏著層之上，並且可以是Ni、NiV、Pt、Pd、TiW、Ti或是CrCu。該阻障層係禁止Cu擴散到半導體晶粒294的主動表面312中。該晶種層係形成在該阻障層之上，並且可以是Cu、Ni、NiV、Au，或是Al。UBM 360係提供一低電阻的互連至導電層354、以及一焊料擴散的阻障以及用於焊料可潤濕性的晶種層。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電層360之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層360。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊362。在某些應用中，凸塊362係被回焊第二次以改善至導電層360的電性接觸。凸塊362亦可以被壓縮接合或是熱壓接合到導電層360。凸塊362係代表一種可被形成在導電層360之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或 是其它電互連。雷射標記可在凸塊的形成之前或之後、或是在載體330的移除之後加以執行。
絕緣層350及356、導電層354及360以及凸塊362係全體地構成一形成在半導體晶粒294之上並且在半導體晶粒294的一覆蓋區之內的堆積的互連結構366。半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有互連結構366，使得囊封體344的表面348係維持從互連結構366露出。堆積的互連結構366可包含只有一例如是導電層354的RDL或導電層以及一例如是絕緣層350的絕緣層。額外的絕緣層及RDL可以在形成凸塊362之前被形成在絕緣層356之上，以根據半導體晶粒294的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
在圖9p中，半導體晶粒294係利用鋸刀或雷射切割工具370，穿過囊封體344而被單粒化成為個別的eWLCSP 372。eWLCSP 372係在單粒化之前或是之後進行電性測試。重組晶圓336係被單粒化成為eWLCSP 372，以在半導體晶粒294的側表面324之上留下一薄層的囊封體344。或者是，重組晶圓336係被單粒化，以從側表面324完全地移除囊封體344。
圖10係展示在單粒化之後，具有在半導體晶粒294的側壁324之上的囊封體以及在半導體晶粒294的背表面310之上的背面保護層349的eWLCSP 372。半導體晶粒294係透過導電層314、354及360以電連接凸塊362，以用於透過互連結構366之外部的互連。互連結構366並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一種扇入封裝。背面保護層349係形成在半導體晶粒294的背表面310之上，以用於機械式保護並且保 護避免由於曝光到來自光或是其它放射的光子所造成的劣化。
囊封體344係覆蓋半導體晶粒294的側表面324，以保護半導體晶粒294免於因為曝光到來自光或是其它放射的光子所造成的劣化。對於eWLCSP 372而言，在側表面324之上的囊封體344的厚度係小於150μm。在一實施例中，eWLCSP 372係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊362的0.4mm的間距，其中半導體晶粒294係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，在半導體晶粒294的側表面324之上的囊封體344的厚度是75μm或是更小。eWLCSP 372係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊362的0.5mm的間距，其中半導體晶粒294係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 372係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊362的0.5mm的間距，其中半導體晶粒294係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，在半導體晶粒294的側表面324之上的囊封體344的厚度是25μm或是更小。在又一實施例中，eWLCSP 372可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 372係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體330上形成一重組晶圓來加以製造，此係降低用於eWLCSP 372的設備及材料成本。eWLCSP 372係利用標準化的載體330以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖11係展示一具有在半導體晶粒294的背表面310之上的 背面保護層349以及半導體晶粒294的露出的側壁324之替代的eWLCSP380。半導體晶粒294係透過導電層314、354及360以電連接至凸塊362，以用於透過互連結構366之外部的互連。互連結構366並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。背面保護層349係形成在半導體晶粒294的背表面310之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。囊封體344係在單粒化期間完全從半導體晶粒294的側表面324加以移除，以露出側表面324。eWLCSP 380的長度及寬度係和半導體晶粒294的長度及寬度相同。在一實施例中，eWLCSP 380係具有大約在長度上的4.4mm×在寬度上的3.9mm之尺寸，其具有一用於凸塊362的0.35-0.50mm的間距。在另一實施例中，eWLCSP 380可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 380係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體330上形成一重組晶圓來加以製造，此係降低用於eWLCSP 380的設備及材料成本。eWLCSP 380係利用標準化的載體330以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖12係展示另一eWLCSP 384，其中囊封體係形成在半導體晶粒294的背表面310及側壁324之上。半導體晶粒294係透過導電層314、354及360以電連接至凸塊362，以用於透過互連結構366之外部的互連。互連結構366並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。在圖9j中所示的研磨操作之後，囊封體344係維持在半導體晶粒294的背表面310之上。在單粒化之後，囊封體344係維持在半導體晶粒294的側表面324之上，以用於機械式保護並且保護避免由於曝光到來自光或 是其它放射的光子所造成的劣化。因此，囊封體344係形成在半導體晶粒294的五個側邊之上，亦即在四個側表面324之上以及在背表面310之上。在半導體晶粒294的背表面310之上的囊封體344係消除對於一背面保護層或是背面積層的需求，藉此降低eWLCSP 384的成本。
對於eWLCSP 384而言，囊封體344在側表面324之上的厚度係小於150μm。在一實施例中，eWLCSP 384係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊362的0.4mm的間距，其中半導體晶粒294係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，囊封體344在半導體晶粒294的側表面324之上的厚度係75μm或是更小。eWLCSP 384係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊362的0.5mm的間距，其中半導體晶粒294係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 384係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊362的0.5mm的間距，其中半導體晶粒294係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，囊封體344在半導體晶粒294的側表面324之上的厚度是25μm或是更小。在又一實施例中，eWLCSP 384可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 384係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體330上形成一重組晶圓來加以製造，此係降低用於eWLCSP 384的設備及材料成本。eWLCSP 384係利用標準化的載體330以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖13係展示另一具有背面囊封體以及露出的側壁之eWLCSP 386。半導體晶粒294係透過導電層314、354及360以電連接至凸塊362，以用於透過互連結構366之外部的互連。互連結構366並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。在圖9j中所示的研磨操作之後，囊封體344係維持在半導體晶粒294的背表面310之上。在半導體晶粒294的背表面310之上的囊封體344係消除對於一背面保護層或是背面積層的需求，藉此降低eWLCSP 386的成本。在單粒化期間，囊封體344係完全從半導體晶粒294的側表面324被移除，以露出側表面324。eWLCSP 386的長度及寬度係和半導體晶粒294的長度及寬度相同。在一實施例中，eWLCSP 386係具有大約在長度上的4.445mm×在寬度上的3.875mm之尺寸，其具有一用於凸塊362的0.35-0.50mm的間距。在另一實施例中，eWLCSP 386可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 386係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體330上形成一重組晶圓來加以製造，此係降低用於eWLCSP 386的設備及材料成本。eWLCSP 386係利用標準化的載體330以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖14係展示另一具有半導體晶粒294的露出的背表面310以及側壁324之eWLCSP 388。半導體晶粒294係透過導電層314、354及360以電連接至凸塊362，以用於透過互連結構366之外部的互連。互連結構366並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。囊封體344係在圖9k中所示的研磨操作期間完全從半導體晶粒294的背表面310被移除。囊封體344係在單粒化期間完全從半導體晶粒294的側表面324 被移除，以露出側表面324。在eWLCSP 388中，並沒有囊封體344維持覆蓋半導體晶粒294的一表面。eWLCSP 388的長度及寬度係和半導體晶粒294的長度及寬度相同的。在一實施例中，eWLCSP 388係具有大約在長度上的4.4mm×在寬度上的3.9mm之尺寸，其具有一用於凸塊362的0.35-0.50mm的間距。eWLCSP 388係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體330上形成一重組晶圓來加以製造，此係降低用於eWLCSP 388的設備及材料成本。eWLCSP 388係利用標準化的載體330以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖15a-15k係相關於圖1及2a-2c來描繪一種形成一重組或是嵌入式扇入WLCSP的製程。從圖9b繼續，圖15a係展示半導體晶圓290的一部分的一截面圖。導電層314係形成在半導體晶粒294的主動表面312之上。絕緣層316係形成在主動表面312及導電層314之上，其中開口係透過絕緣層316加以形成，以露出導電層314。
在圖15a中，一絕緣層410形成在絕緣層316及導電層314之上。絕緣層410係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層410係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積的。在一實施例中，絕緣層410是一種在小於200℃下低溫固化的光敏的介電聚合物。在一實施例中，絕緣層410係形成在絕緣層316、半導體晶粒294之上，並且在半導體晶粒294的一覆蓋區之外的基底半導體材料292之上。換言之，半導體晶粒294的一相鄰半導體晶粒294的週邊區域係包含絕緣層410。絕緣層410的一部分係藉由一曝光或是顯影製程、LDA、 蝕刻、或是其它適當的製程來加以移除以形成開口412，來露出導電的墊314。
在圖15b中，一導電層414係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之圖案化及金屬沉積製程，以形成在絕緣層410及導電層314之上。導電層414可以是一或多層的Al、Cu、Sn、Ti、Ni、Au、Ag、或是其它適當的導電材料。導電層414的一部分係沿著絕緣層410並且平行於半導體晶粒294的主動表面312水平地延伸，以橫向地重新分佈該電互連至導電層314。導電層414係運作為一用於半導體晶粒294的電性信號之RDL。導電層414係形成在半導體晶粒294的一覆蓋區之上而且並不延伸超出半導體晶粒294的覆蓋區。換言之，半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有導電層414。導電層414的一部分係電連接至導電層314。導電層414的其它部分係根據半導體晶粒294的連接而為電性共通或是電性隔離的。
一絕緣或保護層416係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層410及導電層414之上。絕緣層416可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層416是一種在小於200℃下低溫固化的光敏的介電聚合物。在一實施例中，絕緣層416係形成在半導體晶粒294之上並且在半導體晶粒294的一覆蓋區之外的基底半導體材料292之上。在另一實施例中，絕緣層416係形成在半導體晶粒294的覆蓋區之內，而且並不延伸超出半導體晶粒294的覆蓋區。絕緣層416的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移 除，以形成開口418來露出導電層414。
在圖15c中，半導體晶圓290係利用一鋸刀或雷射切割工具420，透過切割道296而被單粒化成為個別的半導體晶粒294。半導體晶圓290亦透過絕緣層316、絕緣層410以及絕緣層416而被單粒化，以形成側壁或側表面422。側表面422係包含半導體晶粒294的側邊以及絕緣層316、410及416。個別的半導體晶粒294可被檢查及電性測試，以用於單粒化後的KGD之識別。
在圖15d中，來自圖15c的半導體晶粒294例如是利用一拾放操作，在主動表面312被定向朝向載體430下被安裝到載體430及介面層432。半導體晶粒294被安裝到載體430的介面層432，以形成重組或是重新配置的晶圓436。
載體430可以是一具有用於多個半導體晶粒294的容量之圓形或矩形面板(大於300mm)。載體430可具有一表面積大於半導體晶圓290或300的表面積。一較大的載體係降低該半導體封裝的製造成本，因為更多的半導體晶粒可以在該較大的載體上加以處理，藉此降低每單位的成本。半導體封裝及處理設備係針對於被處理的晶圓或載體的尺寸加以設計及配置。
為了進一步降低製造成本，載體430的尺寸係與半導體晶粒294的尺寸或是半導體晶圓290及300的尺寸無關地加以選擇。換言之，載體430係具有固定或標準化的尺寸，其可以容納從一或多個半導體晶圓290及300被單粒化的各種尺寸的半導體晶粒294。在一實施例中，載體430是具有一330mm的直徑之圓形。在另一實施例中，載體430是具有一560mm 的寬度以及600mm的長度之矩形。半導體晶粒294可具有10mm乘10mm的尺寸，其係被設置在標準化的載體430上。或者是，半導體晶粒294可具有20mm乘20mm的尺寸，其係被設置在相同的標準化的載體430上。於是，標準化的載體430可以處理任何尺寸的半導體晶粒294，此係容許後續的半導體處理設備能夠被標準化到一共同的載體，亦即與晶粒尺寸或是進入的晶圓尺寸無關的。半導體封裝設備可以針對於一標準的載體來加以設計及配置，其係利用一組共同的處理工具、設備、以及材料清單以處理來自任何進入的晶圓尺寸的任何的半導體晶粒尺寸。該共同或是標準化的載體430係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之專用的半導體生產線之需求，來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓之任何尺寸的半導體晶粒，一具有彈性的製造線可加以實施。
重組晶圓436可被處理成為許多類型的半導體封裝，其包含扇入WLCSP、重組或eWLCSP、扇出WLCSP、覆晶封裝、例如是PoP的3D封裝、或是其它半導體封裝。重組晶圓436係根據所產生的半導體封裝的規格來加以配置。在一實施例中，半導體晶粒294係以一種高密度的配置，亦即相隔300μm或是更小而被設置在載體430上，以用於處理扇入裝置。半導體晶粒294係以分開一介於半導體晶粒294之間的間隙或距離D12而被設置到載體430之上。介於半導體晶粒294之間的距離D12係根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於半導體晶粒294之間的距離D12是50μm或是更小。在另一實施例中，介於半導體晶粒294之間的距離D12是100μm或是更小。在載體430上的介於半導體 晶粒294之間的距離D12係針對於以最低的單位成本來製造該些半導體封裝而被最佳化。
圖15e係展示重組晶圓436的平面圖，其中半導體晶粒294係被設置在載體430之上。載體430是一具有用於各種尺寸及數量的半導體晶粒的容量之標準化的形狀及尺寸，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。在一實施例中，載體430在形狀上是矩形，並且具有一560mm的寬度W4以及一600mm的長度L4。安裝到載體430的半導體晶粒294的數量可以是大於、小於、或是等於從半導體晶圓290被單粒化的半導體晶粒294的數量。越大表面積的載體430係容納更多的半導體晶粒294並且降低製造成本，因為每一重組晶圓436係處理更多的半導體晶粒294。
該標準化的載體(載體430)在尺寸上是固定的，並且可以容納多種尺寸的半導體晶粒。標準化的載體430的尺寸係與半導體晶粒或是半導體晶圓的尺寸無關的。相較於較大的半導體晶粒，更多小的半導體晶粒可以裝設在載體430之上。例如，載體430係在載體430的表面積之上容納比在載體430的表面積之上的10mm乘10mm晶粒的數量更大數量的5mm乘5mm晶粒。
例如，具有10mm乘10mm的尺寸之半導體晶粒294係在一介於相鄰的半導體晶粒294之間的200μm的距離D12下被設置在載體430上。從半導體晶圓290被單粒化的半導體晶粒294的數量係大約600個半導體晶粒，其中半導體晶圓290係具有一300mm的直徑。可以裝設在載體430上的10mm乘10mm的半導體晶粒294的數量係大約3,000個半導體晶粒。 或者是，具有5mm乘5mm的尺寸的半導體晶粒294係在一介於相鄰的半導體晶粒294之間的200μm的距離D12下被設置在載體430上。在半導體晶圓290具有一200mm的直徑之情形中，從半導體晶圓290被單粒化的半導體晶粒294的數量是大約1,000個半導體晶粒。可以裝設在載體430上的5mm乘5mm的半導體晶粒294的數量是大約12,000個半導體晶粒。
載體430的尺寸並不隨著被處理的半導體晶粒的尺寸而變化。裝設在載體430上的半導體晶粒294的數量係隨著半導體晶粒294的尺寸以及介於半導體晶粒294之間的間隔或距離D12而改變。載體430的尺寸及形狀係維持固定的，並且與半導體晶粒294的尺寸或是半導體晶粒294被單粒化所來自的半導體晶圓290無關的。載體430及重組晶圓436係提供彈性以利用一組例如是來自圖9h的處理設備340之共同的處理設備來製造具有來自不同尺寸的半導體晶圓290之不同尺寸的半導體晶粒294的許多不同類型的半導體封裝。
在圖15f中，一種囊封體或模製化合物438係利用一膏印刷、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在半導體晶粒294及載體430之上。囊封體438可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體438是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在另一實施例中，囊封體438是一利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積的絕緣或介電層，其係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、 具有填充物的絕緣膏、焊料遮罩阻劑膜、液體或顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。在一實施例中，囊封體438是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。
尤其，囊封體438係沿著半導體晶粒294的側表面422來加以設置，並且因此覆蓋半導體晶粒294的每個側表面422以及絕緣層316、410及416。於是，囊封體438係覆蓋或接觸半導體晶粒294的至少四個表面，亦即半導體晶粒294的四個側表面422。囊封體438亦覆蓋半導體晶粒294的背表面310。囊封體438係保護半導體晶粒294避免由於曝光到來自光或是其它放射的光子所造成的劣化。在一實施例中，囊封體438是不透明的，並且在色彩上是暗的或是黑色的。囊封體438可被利用於雷射標記重組晶圓436，以用於對準及單粒化。在另一實施例中，囊封體438係加以沉積，使得囊封體438係與半導體晶粒294的背表面310共平面的，因而並不覆蓋背表面310。
在圖15g中，囊封體344的一背表面440係利用研磨機442以進行一研磨操作，來平坦化及降低囊封體438的一厚度。一化學蝕刻亦可被利用以移除及平坦化囊封體438，並且形成平的背表面444。在一實施例中，囊封體438的一厚度係維持覆蓋在半導體晶粒294的背表面310之上。在另一實施例中，半導體晶粒294的背表面310係在該背面研磨步驟期間被露出。半導體晶粒294的一厚度亦可藉由該研磨操作而被降低。在一實施例中，半導體晶粒294係具有一225到305μm或是更小的厚度。
圖15h係展示被囊封體438覆蓋的重組晶圓436。在一實施例中，在沉積或是背面研磨之後，剩餘在半導體晶粒294的背表面310之上的囊封體438的厚度範圍是從大約170到230μm或是更小。在另一實施例中，剩餘在背表面310的半導體晶粒294之上的囊封體438的厚度範圍是從大約5到150μm。囊封體438的一與背表面440相對的表面448係被設置在載體430及介面層432之上。
在圖15i中，載體430及介面層432係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出絕緣層416、導電層414、以及囊封體438的表面448。
在圖15j中，在最終的再次鈍化之後，一導電層460係利用PVD、CVD、蒸鍍、電解的電鍍、無電的電鍍、或是其它適當的金屬沉積製程，以形成在導電層414的露出的部分之上並且在絕緣層416之上。導電層460可以是Al、Cu、Sn、Ni、Au、Ag、W、或是其它適當的導電材料。導電層460是一電連接至導電層414及314的UBM。UBM 460可以是一具有黏著層、阻障層、以及晶種或潤濕層之多金屬的堆疊。該黏著層係形成在導電層414之上，並且可以是Ti、TiN、TiW、Al或是Cr。該阻障層係形成在該黏著層之上，並且可以是Ni、NiV、Pt、Pd、TiW、Ti或是CrCu。該阻障層係禁止Cu擴散到半導體晶粒294的主動表面312中。該晶種層係形成在該阻障層之上，並且可以是Cu、Ni、NiV、Au或是Al。UBM 460係提供一低電阻的互連至導電層414、以及一焊料擴散的阻障及用於焊料可潤濕性的晶種層。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電 鍍、球式滴落、或是網版印刷製程以沉積在導電層460之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層460。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊462。在某些應用中，凸塊462係被回焊第二次以改善至導電層460的電性接觸。凸塊462亦可被壓縮接合或是熱壓接合到導電層460。凸塊462係代表一種可被形成在導電層460之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。雷射標記可以在凸塊的形成之前或之後、或是在載體430的移除之後被執行。
絕緣層410及416、導電層414及460、以及凸塊462係全體構成一形成在半導體晶粒294之上並且在半導體晶粒294的一覆蓋區之內的堆積的互連結構466。半導體晶粒294的一相鄰半導體晶粒294的週邊區域並沒有互連結構466，並且囊封體438的表面448係維持從互連結構466露出的。堆積的互連結構466可包含只有一例如是導電層414的RDL或導電層、以及一例如是絕緣層410的絕緣層。額外的絕緣層及RDL可以在形成凸塊462之前被形成在絕緣層416之上，以根據半導體晶粒294的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
在圖15k中，半導體晶粒294係利用鋸刀或雷射切割工具470，穿過囊封體438而被單粒化成為個別的eWLCSP 472。重組晶圓436係 被單粒化成為eWLCSP 472，以在半導體晶粒294的側表面422以及絕緣層316、410及416之上留下一薄層的囊封體438。或者是，重組晶圓436係被單粒化，以從側表面422完全移除囊封體438。eWLCSP 472係在單粒化之前或是之後進行電性測試。
圖16係展示具有形成在半導體晶粒294的背表面310及側壁422之上的囊封體之eWLCSP 472。半導體晶粒294係透過導電層314、414及460以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。在圖15g中所示的研磨操作之後，囊封體438係維持在半導體晶粒294的背表面310之上。囊封體438係維持在半導體晶粒294的側表面422以及絕緣層316、410及416之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。因此，囊封體438係形成在半導體晶粒294的五個側邊之上，亦即在四個側表面422之上並且在背表面310之上。在半導體晶粒294的背表面310之上的囊封體438係消除對於一背面保護層或是背面積層的需求，藉此降低eWLCSP 472的成本。
對於eWLCSP 472而言，囊封體438在側表面422之上的厚度是小於150μm。在一實施例中，eWLCSP 472係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊462的0.4mm的間距，其中半導體晶粒294係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，囊封體438在半導體晶粒294的側表面324之上的厚度是75μm或是更小。eWLCSP 472係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊462的 0.5mm的間距，其中半導體晶粒294係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 472係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊462的0.5mm的間距，其中半導體晶粒294係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，囊封體438在側表面422之上的厚度是25μm或是更小。在又一實施例中，eWLCSP 472可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 472係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製造，此係降低用於eWLCSP 472的設備及材料成本。eWLCSP 472係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖17係展示另一具有在半導體晶粒294的背表面310之上的囊封體438以及半導體晶粒294的露出的側壁422之eWLCSP 480。半導體晶粒294係透過導電層314、414及460以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。圖15g中所示的研磨操作之後，囊封體438係維持在半導體晶粒294的背表面310之上。在半導體晶粒294的背表面310之上的囊封體438係消除對於一背面保護層或是背面積層的需求，藉此降低eWLCSP 480的成本。囊封體438係在單粒化期間完全從半導體晶粒294的側表面422以及絕緣層316、410及416被移除，以露出側表面422。eWLCSP 480的長度及寬度係和半導體晶粒294的長度及寬度相同的。在一實施例中，eWLCSP 480係具有大約在長度上的4.445mm×在寬度上 的3.875mm之尺寸，其具有一用於凸塊462的0.35-0.50mm的間距。在另一實施例中，eWLCSP 480可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 480係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製造，此係降低用於eWLCSP 480的設備及材料成本。eWLCSP 480係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖18係展示在單粒化之後具有在半導體晶粒294的側壁422之上的囊封體以及背面保護層484之eWLCSP 482。半導體晶粒294係透過導電層314、414及460以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。囊封體438係完全從半導體晶粒294的背表面310被移除。背面絕緣層或是背面保護層484係形成在半導體晶粒294的背表面310之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。背面保護層484係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物或玻璃纖維織物的樹脂基質複合片、具有填充物及玻璃纖維織物的樹脂基質複合片、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體模製化合物、顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。背面保護層484係利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積。在一實施例中，背面保護層484是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介 電聚合物。背面保護層484係提供機械式保護給半導體晶粒294，並且保護以避開光。在一實施例中，背面保護層484係具有一範圍從大約5到150μm的厚度。或者是，背面保護層484是一施加至重組晶圓436的一背面的例如為Cu箔的金屬層。背面保護層484係接觸半導體晶粒294的背表面310以從半導體晶粒294傳導熱，並且改善該裝置的熱效能。
囊封體438係覆蓋半導體晶粒294的側表面422，以保護半導體晶粒294避免由於曝光到來自光或是其它放射的光子所造成的劣化。對於eWLCSP 482而言，囊封體438在側表面422之上的厚度是小於150μm。在一實施例中，eWLCSP 482係具有在長度上的4.595mm×在寬度上的4.025mm×在高度上的0.470mm之尺寸以及一用於凸塊462的0.4mm的間距，其中半導體晶粒294係具有一4.445mm的長度以及一3.875mm的寬度。在另一實施例中，囊封體438在側表面422之上的厚度是75μm或是更小。eWLCSP 482係具有在長度上的6.075mm×在寬度上的6.075mm×在高度上的0.8mm之尺寸以及一用於凸塊462的0.5mm的間距，其中半導體晶粒294係具有在長度上的6.0mm×在寬度上的6.0mm×在高度上的0.470mm之尺寸。在又一實施例中，eWLCSP 482係具有在長度上的5.92mm×在寬度上的5.92mm×在高度上的0.765mm之尺寸以及一用於凸塊462的0.5mm的間距，其中半導體晶粒294係具有在長度上的5.75mm×在寬度上的5.75mm×在高度上的0.535mm之尺寸。在另一實施例中，囊封體438在側表面422之上的厚度是25μm或是更小。在又一實施例中，eWLCSP 482可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 482係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製 造，此係降低用於eWLCSP 482的設備及材料成本。eWLCSP 482係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖19係展示一具有背面保護層484以及露出的側壁422之替代的eWLCSP 488。半導體晶粒294係透過導電層314、414及460以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。囊封體438係從半導體晶粒294的背表面310完全被移除。背面絕緣層或是背面保護層484係形成在半導體晶粒294的背表面310之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。囊封體438係在單粒化期間完全從半導體晶粒294的側表面324被移除，以露出側表面422。eWLCSP 488的長度及寬度係和半導體晶粒294的長度及寬度相同的。在一實施例中，eWLCSP 488係具有大約在長度上的4.4mm×在寬度上的3.9mm之尺寸，其具有一用於凸塊462的0.35-0.50mm的間距。在另一實施例中，eWLCSP 488可被形成具有一14mm的長度以及一14mm的寬度。eWLCSP 488係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製造，此係降低用於eWLCSP 488的設備及材料成本。eWLCSP 488係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖20係展示一類似於eWLCSP 482的eWLCSP 486，但是並無導電層460。凸塊462係直接形成在導電層414上。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層414。在一實施例中，該凸塊材料 係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊462。在某些應用中，凸塊462係被回焊第二次以改善至導電層414的電性接觸。凸塊462亦可被壓縮接合或是熱壓接合到導電層414。凸塊462係代表一種可被形成在導電層414之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。
半導體晶粒294係透過導電層314及414以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。囊封體438係完全從半導體晶粒294的背表面310被移除。背面保護層484係形成在半導體晶粒294的背表面310之上，以用於機械式保護並且保護避免由於曝光到來自光或是其它放射的光子所造成的劣化。囊封體438係覆蓋半導體晶粒294的側表面422，以保護半導體晶粒294避免由於曝光到來自光或是其它放射的光子所造成的劣化。對於eWLCSP 486而言，囊封體438在側表面422之上的厚度是小於150μm。eWLCSP 486係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製造，此係降低用於eWLCSP 486的設備及材料成本。eWLCSP 486係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖21係展示另一具有露出的背表面310以及半導體晶粒294的側壁422之eWLCSP 490。半導體晶粒294係透過導電層314、414及460以電連接至凸塊462，以用於透過互連結構466之外部的互連。互連結構466並不延伸超出半導體晶粒294的一覆蓋區，並且因此形成一扇入封裝。囊封體438係在圖15g中所示的研磨操作期間完全從半導體晶粒294的背表面 310被移除。囊封體438係在單粒化期間完全從半導體晶粒294的側表面422被移除，以露出側表面422。eWLCSP 490的長度及寬度係和半導體晶粒294的長度及寬度相同的。在一實施例中，eWLCSP 490係具有大約在長度上的4.4mm×在寬度上的3.9mm之尺寸，其具有一用於凸塊462的0.35-0.50mm的間距。eWLCSP 490係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體430上形成一重組晶圓來加以製造，此係降低用於eWLCSP 490的設備及材料成本。eWLCSP 490係利用標準化的載體430以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖22a-22m係相關於圖1及2a-2c來描繪一種形成一具有在該半導體晶粒的側壁之上的囊封體並且具有一露出的背表面之扇入eWLCSP的製程。圖22a係展示半導體晶圓500的一部分的一橫截面圖，其係具有一種基底基板材料502，例如是矽、鍺、砷化鎵、磷化銦、或是矽碳化物，以用於結構的支撐。複數個藉由一非主動的晶粒間的晶圓區域或切割道506分開的半導體晶粒或構件504係形成在晶圓500上。切割道506係提供切割區域以單粒化半導體晶圓500成為個別的半導體晶粒504。在一實施例中，半導體晶圓500在直徑上是200-300mm。在另一實施例中，半導體晶圓500在直徑上是100-450mm。在單粒化半導體晶圓500成為個別的半導體晶粒504之前，半導體晶圓500可具有任意的直徑。
每個半導體晶粒504係具有一背面或非主動表面508以及一包含類比或數位電路的主動表面510，該些類比或數位電路係被實施為形成在該晶粒內並且根據該晶粒的電性設計及功能電性互連的主動元件、被動元件、導電層、以及介電層。例如，該電路可包含形成在主動表面510之 內的一或多個電晶體、二極體、以及其它電路元件，以實施例如是DSP、ASIC、記憶體、或是其它信號處理電路的類比電路或數位電路。半導體晶粒504亦可包含例如是電感器、電容器、以及電阻器的IPD，以用於RF信號處理。
一導電層512係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程以形成在主動表面510之上。導電層512可以是一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層512係運作為電連接至主動表面510上的電路的接觸墊。如同在圖22a中所示，導電層512可被形成為相隔半導體晶粒504的邊緣或側壁514一第一距離被並排設置的接觸墊。或者是，導電層512可被形成為以多個列偏置的接觸墊，使得一第一列的接觸墊係相隔半導體晶粒504的邊緣514一第一距離而被設置，並且一和該第一列交錯的第二列的接觸墊係相隔半導體晶粒504的邊緣514一第二距離而被設置。
一第一絕緣或保護層516係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、燒結或是熱氧化以形成在半導體晶粒504及導電層512之上。絕緣層516係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO、聚合物、或是其它具有類似的結構及絕緣性質的介電材料。在一實施例中，絕緣層516是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。絕緣層516係覆蓋並且提供保護給主動表面510。絕緣層516係保形地被施加在半導體晶粒504的導電層512及主動表面510之上，而且並不延伸到半導體晶粒504的邊緣514之上、或是超過半導體晶粒504的一覆蓋區。半導體晶粒504的一相鄰半導體晶粒 504的週邊區域並沒有絕緣層516。絕緣層516的一部分係藉由利用雷射520的LDA、或是藉由透過一圖案化的光阻層之一蝕刻製程來加以移除，以在絕緣層516中形成開口522。開口522係透過絕緣層516以露出導電層512，並且提供用於後續的電互連。
半導體晶圓500係進行電性測試及檢查，以作為一品質管制過程的部分。人工的視覺檢查以及自動化的光學系統係被用來在半導體晶圓500上執行檢查。軟體可被利用在半導體晶圓500的自動化的光學分析中。視覺的檢查方法可以利用例如是一掃描電子顯微鏡、高強度或紫外線光、或是金相顯微鏡的設備。半導體晶圓500係被檢查包含翹曲、厚度變化、表面微粒、不規則性、裂縫、脫層以及變色之結構的特徵。
在半導體晶粒504內的主動及被動構件係在晶圓層級針對於電性效能及電路功能來進行測試。每個半導體晶粒504係利用一探針或其它測試裝置來針對功能及電性參數加以測試。一探針係被用來電性接觸到在每個半導體晶粒504上的節點或接觸墊512，並且提供電性刺激至該些接觸墊。半導體晶粒504係響應於該些電性刺激，此係被量測且相較於一預期的響應，以測試該半導體晶粒的功能。該些電性測試可包含電路功能、引線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓500的檢查及電性測試係使得通過的半導體晶粒504能夠被標明為用於一半導體封裝的KGD。
在圖22b中，一溝槽或通道530係利用鋸刀或雷射切割工具532而被切入在切割道506內的基底基板材料502中。溝槽530係環繞半導 體晶粒504的一週邊區域而延伸。溝槽530的寬度係小於切割道506的寬度。在一實施例中，鋸刀532係被選擇為具有一寬度是小於切割道506的一寬度。鋸刀532係具有一寬度是小於切割道506的寬度約1μm。鋸刀532的寬度係容許溝槽530能夠相隔半導體晶粒504的邊緣514一距離D14來加以形成。在一實施例中，介於溝槽530以及邊緣514之間的距離D14是0.5μm或是較大的。在另一實施例中，切割道506是比溝槽530或鋸刀532寬超過1μm。溝槽530係部分穿過基底基板材料502來加以形成，並且具有一150μm或是更小的深度。在一實施例中，溝槽530係具有一60μm或是更小的深度。鋸刀532係被選擇成具有一範圍從1,500到3,500的粒度尺寸。溝槽530的形成係構成在一用於半導體晶圓500之階梯的單粒化製程中的第一切割。
在圖22c中，半導體晶圓500係利用一鋸刀或雷射切割工具540，透過切割道506而被單粒化以分開半導體晶圓500成為個別的半導體晶粒504。半導體晶圓500係透過溝槽530並且透過在切割道506內的基底基板材料502而被單粒化。在一實施例中，鋸刀540係被選擇成具有一類似鋸刀532的粒度尺寸，亦即具有一範圍從1,500到3,500的粒度尺寸。在另一實施例中，鋸刀540係被選擇成具有一比鋸刀532粗的粒度尺寸。基底基板材料502的一部分係藉由鋸刀540來加以移除，同時留下溝槽530及基底基板材料502的一部分在切割道506之內。基底基板材料502的一部分係維持設置在半導體晶粒504的側壁514上。基底基板材料502係在半導體晶粒504周圍形成一密封環。
在一實施例中，鋸刀540係具有一寬度小於鋸刀532的寬度、或是小於溝槽530的寬度。鋸刀540的一寬度是小於鋸刀532的一寬度 至少5μm，並且在單粒化之後，溝槽530的一部分係保持在半導體晶粒504的一週邊區域中。利用一第二且較薄的切割的半導體晶圓500的單粒化係產生一形成在基底基板材料502中的步階切割或缺口544。缺口544係藉由利用比鋸刀532薄的鋸刀540，透過溝槽530的單粒化本質而維持在半導體晶粒504的一週邊區域中的基底基板材料502內。在一實施例中，一介於溝槽530的邊緣以及側表面542之間的距離D15是大約2.5μm。在另一實施例中，距離D15是至少0.5-1μm。缺口544係沿著半導體晶粒504的四個側邊而延伸。在又一實施例中，溝槽530係完全被移除，使得距離D15是0μm。一完整雷射切割或是隱形(stealth)雷射切割係被用來透過溝槽530，橫跨溝槽530的整個寬度來單粒化。透過溝槽530的單粒化係構成在用於半導體晶圓500之階梯的單粒化製程中的第二切割。
在一替代實施例中，溝槽530係在單粒化期間被使用於對準檢查。鋸刀540係具有一寬度類似於鋸刀532的寬度、或是類似於溝槽530的寬度。在利用鋸刀或雷射切割工具540的單粒化期間，基底基板材料502的一部分係在切割道506之內以及在溝槽530之內被移除。半導體晶圓500的利用具有一和鋸刀532類似的寬度之鋸刀540的單粒化係產生一平的側壁542。溝槽530係在該單粒化期間完全被移除，因為鋸刀540係移除在溝槽530之下的基底基板材料502。基底基板材料502的表面可以在視覺上被檢查，以檢查該單粒化切割的對準。在利用類似尺寸的鋸刀540的單粒化之後，一剩餘在基底基板材料502中之步階或缺口係指出鋸刀540的對準偏移。
圖22d係展示包含例如是矽、聚合物、鈹氧化物、玻璃、或是其它適當的低成本的剛性材料之犧牲基底材料以用於結構的支撐之載體 或臨時的基板560。一介面層或是雙面帶562係形成在載體560之上，以作為一臨時的黏著接合膜、蝕刻停止層、或是熱釋放層。在絕緣層516被定向朝向載體560下，半導體晶粒504係利用例如一拾放操作而被安裝到載體560及介面層562。半導體晶粒504係被設置在介面層562的表面564之上並且在載體560之上，以形成重組或是重新配置的晶圓566。在一實施例中，絕緣層516係被嵌入在介面層562之內。例如，半導體晶粒504的主動表面510係與介面層562的表面564共平面。在另一實施例中，絕緣層516係被安裝在介面層562之上，使得半導體晶粒504的主動表面510係與介面層562偏置的。
載體560可以是一具有用於多個半導體晶粒504的容量之圓形或矩形面板。在一實施例中，載體560是一個12吋的晶圓。在另一實施例中，載體560是一具有一300mm的寬度以及一300mm的長度之面板。載體560可具有一表面積是大於半導體晶圓500的表面積。一較大的載體係降低該半導體封裝的製造成本，因為更多的半導體晶粒可以在該較大的載體上加以處理，藉此降低每單位的成本。在另一實施例中，載體560是一用於各種尺寸及數量的半導體晶粒的容量之標準化的形狀及尺寸，該些半導體晶粒係從各種尺寸的半導體晶圓而被單粒化的。標準化的載體560在尺寸上是固定的，並且可以容納多種尺寸的半導體晶粒。例如，標準化的載體560在形狀上是矩形，並且具有一560mm的寬度以及一600mm的長度。標準化的載體560的尺寸係與半導體晶粒504或是半導體晶圓500的尺寸無關的。相較於較大的半導體晶粒，更多小的半導體晶粒可以裝設在載體560之上。例如，相較於在載體560的表面積之上的10mm乘10mm晶粒的數量， 載體560係在載體560的表面積之上容納較大數量的5mm乘5mm晶粒。於是，標準化的載體560可以處理任何尺寸的半導體晶粒504，此係容許後續的半導體處理設備能夠被標準化到一共同的載體，亦即與晶粒尺寸或是進入的晶圓尺寸無關。半導體封裝設備可以針對於一標準的載體來加以設計及配置，其係利用一組共同的處理工具、設備、以及材料清單以處理來自任何進入的晶圓尺寸的任何的半導體晶粒尺寸。該共同或是標準化的載體560係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之專用的半導體生產線之需求，來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓之任何尺寸的半導體晶粒，一具有彈性的製造線可加以實施。
圖22e係展示具有設置在載體560之上的半導體晶粒504之重組晶圓566。重組晶圓566可被處理成為許多類型的半導體封裝，其包含扇入WLCSP、重組或eWLCSP、扇出WLCSP、覆晶封裝、例如是PoP的3D封裝、或是其它半導體封裝。重組晶圓566係根據所產生的半導體封裝的規格來加以配置。在一實施例中，半導體晶粒504係以一種高密度的配置，亦即相隔500μm或是更小而被設置在載體560上，以用於處理扇入裝置。分開一介於半導體晶粒504之間的間隙或距離D16的半導體晶粒504係被設置到載體560之上。介於半導體晶粒504之間的距離D16係根據待被處理的半導體封裝的設計及規格來加以選擇。在一實施例中，介於半導體晶粒504之間的距離D16是500μm或是更小。在載體560上的介於半導體晶粒504之間的距離D16係針對於以最低的單位成本來製造該些半導體封裝而被最佳化。
一種囊封體或模製化合物570係利用一膏印刷、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在半導體晶粒504之上及周圍而且在載體560及介面層562之上。囊封體570可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體570是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在另一實施例中，囊封體570是一利用印刷、旋轉塗覆、噴霧塗覆、在加熱或是不在加熱下的真空或壓力疊層、或是其它適當的製程來加以沉積的絕緣或介電層，其係包含一或多層的光敏的低固化溫度的介電阻劑、光敏的複合阻劑、積層化合物膜、具有填充物的絕緣膏、焊料遮罩阻劑膜、液體或顆粒模製化合物、聚醯亞胺、BCB、PBO、SiO2、Si3N4、SiON、Ta2O5、Al2O3、預浸料、或是其它具有類似的絕緣及結構的性質的介電材料。在一實施例中，囊封體570係包含一種具有一55μm或是更小的尺寸之填充物。在另一實施例中，囊封體570係包含一種具有一30μm或是更小的尺寸之填充物。在又一實施例中，囊封體570是一種在小於200℃下固化的具有或是不具有絕緣填充物之低溫固化的光敏的介電聚合物。
尤其，囊封體570係沿著側表面542並且進入缺口544中，而被設置在半導體晶粒504的一週邊區域中。囊封體570係填入缺口544並且圍繞半導體晶粒504的四個側壁。囊封體570的一表面572係與半導體晶粒504的主動表面510共平面的。囊封體570亦覆蓋半導體晶粒504的背表面508。在一實施例中，介於半導體晶粒504的背表面508以及囊封體570的背表面574之間的囊封體的一厚度是50μm或是更大的。囊封體570的背 表面574係在一後續的背面研磨步驟中被薄化。或者是，囊封體570係被沉積成使得囊封體570的背表面574係與半導體晶粒504的背表面508共平面的，因而囊封體570並不覆蓋背表面508。
在圖22f中，載體560及介面層562係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出絕緣層516、導電層512、以及囊封體570的表面572。重組晶圓566係維持晶圓形式或是面板形式，並且構成一扇入基板。一熱退火製程係被施加至重組晶圓566，以使得釋氣變得容易。在一實施例中，熱退火係在200℃或是更高溫度下被執行30分鐘。
一絕緣或保護層580係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層516及導電層512之上。絕緣層580可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層580是一種在小於200℃下低溫固化的光敏的介電聚合物。絕緣層580係形成在半導體晶粒504的覆蓋區之內，而且並不延伸超出半導體晶粒504的覆蓋區而到囊封體570之上。換言之，半導體晶粒504的一相鄰半導體晶粒504的週邊區域並沒有絕緣層580，使得囊封體570係相對於絕緣層580維持露出的。在另一實施例中，絕緣層580係形成在絕緣層516、半導體晶粒504之上，並且延伸到囊封體570之上。
絕緣層580的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口582來露出導電層512。開口582係形成在導電層512之上，以提供用於電連接至導電層512。在一 實施例中，開口582係被形成以露出導電層512以及絕緣層516的一部分。絕緣層580係完全從導電層512之上被移除。絕緣層580並不重疊導電層512而且並不重疊在導電層512之上的絕緣層516中的開口522。導電層512並沒有絕緣層580。在另一實施例中，開口582係被形成以露出導電層512，同時留下絕緣層580的一部分被設置成接觸導電層512。絕緣層580係被形成在導電層512之上的絕緣層516中的開口522之內。絕緣層580係延伸到絕緣層516中的開口522內而且在導電層512之上。
在圖22g中，一導電層584係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之圖案化及金屬沉積製程以形成在絕緣層580及導電層512之上。導電層584可以是一或多層的Al、Cu、Sn、Ti、Ni、Au、Ag、或是其它適當的導電材料。導電層584的一部分係沿著絕緣層580並且平行於半導體晶粒504的主動表面510水平地延伸，以橫向地重新分佈該電互連至導電層512。導電層584係運作為一用於半導體晶粒504的電性信號之RDL。導電層584係形成在半導體晶粒504的一覆蓋區之上，而且並不延伸超出半導體晶粒504的覆蓋區或是在囊封體570之上。換言之，半導體晶粒504的一相鄰半導體晶粒504的週邊區域並沒有導電層584，使得囊封體570係相對於導電層584維持露出的。在一實施例中，導電層584係形成到達半導體晶粒504的邊緣514，而且並不延伸超出半導體晶粒504的主動區域。在另一實施例中，導電層584係相隔半導體晶粒504的邊緣514一距離D18來加以形成，其中距離D18是大於0μm。導電層584的一部分係電連接至導電層512。導電層584的其它部分係根據半導體晶粒504的連接而為電性共通或是電性隔離的。
在圖22h中，一絕緣或保護層590係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層580及導電層584之上。絕緣層590可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層590係包含和絕緣層580相同的材料。在另一實施例中，絕緣層590係包含一種不同於絕緣層580的材料，例如是一種具有一較高或是較低的熱膨脹係數(CTE)之材料。在另一實施例中，絕緣層590是一種在小於200℃下低溫固化的光敏的介電聚合物。
絕緣層590係被形成在半導體晶粒504的覆蓋區之內，而且並不延伸超出半導體晶粒504的覆蓋區而超過邊緣514或是在囊封體570之上。半導體晶粒504的一相鄰半導體晶粒504的週邊區域並沒有絕緣層590，使得囊封體570係相對於絕緣層590維持露出的。在另一實施例中，絕緣層590係形成在半導體晶粒504之上而且在半導體晶粒504的一覆蓋區之外而到基底基板材料502之上，而且並不延伸到囊封體570之上。絕緣層590係形成在半導體晶粒504周圍的基底基板材料502之上，同時囊封體係相對於絕緣層590維持露出的。在又一實施例中，絕緣層590係形成在絕緣層580、半導體晶粒504、以及囊封體570之上。絕緣層590的一部分係藉由一種利用一圖案化的光阻層之蝕刻製程或是藉由LDA來加以移除，以形成開口來露出導電層584。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電層584之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該 凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層584。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊592。在某些應用中，凸塊592係被回焊第二次以改善至導電層584的電性接觸。凸塊592亦可被壓縮接合或是熱壓接合到導電層584。凸塊592係代表一種可被形成在導電層584之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。
絕緣層580及590、導電層584及凸塊592係全體地構成一形成在半導體晶粒504之上而且在半導體晶粒504的一覆蓋區之內的扇入堆積的互連結構594。半導體晶粒504的一相鄰半導體晶粒504的週邊區域並沒有互連結構594，使得囊封體570係相對於互連結構594維持露出的。於是，互連結構594係構成一扇入互連結構。堆積的互連結構594可包含只有一例如是導電層584的RDL或導電層以及一例如是絕緣層590的絕緣層。額外的絕緣層及RDL可以在形成凸塊592之前被形成在絕緣層590之上，以根據半導體晶粒504的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
在圖22i中，一背面研磨帶596係被施加在半導體晶粒504的主動表面510之上，並且覆蓋重組晶圓566的互連結構594及凸塊592。重組晶圓566可被安裝到一支撐台，其中背面研磨帶596係被定向朝向該支撐台。囊封體570的一部分係從背表面574，選配地藉由利用研磨機600的 背面研磨、或是藉由CMP、蝕刻製程、或是LDA來加以移除。該背面研磨操作係從半導體晶粒504的背表面508來移除囊封體570，以降低重組晶圓566的翹曲。在一實施例中，該背面研磨操作係從半導體晶粒504之上完全移除囊封體570，以露出半導體晶粒504的背表面508。在背面研磨之後，囊封體570的一背表面602係與半導體晶粒504的背表面508共平面的。在該背面研磨操作之後，重組晶圓566係具有一降低的厚度。在一實施例中，半導體晶粒504的背表面508的一部分係在該背面研磨操作期間被移除，以薄化半導體晶粒504。在一實施例中，半導體晶粒504係具有一500μm或是更小的厚度。雷射標記可以直接被施加到半導體晶粒504的背表面508，以用於對準及單粒化。
在圖22j中，一安裝帶、切割帶、或是支撐載體610係被施加至重組晶圓566的一背表面。切割帶610係在後續的製造步驟期間以及在單粒化成為個別的半導體封裝期間提供支撐給重組晶圓566。背面研磨帶596係在重組晶圓566被安裝到切割帶610時，從重組晶圓566加以移除。
在圖22k中，重組晶圓566係利用一鋸刀或雷射切割工具620而被單粒化成為個別的eWLCSP 622。重組晶圓566係穿過囊封體570並且穿過切割帶610而被單粒化。鋸刀620並不切割穿過半導體晶粒504的基底基板材料502。由於重組晶圓566是穿過囊封體570而被單粒化，而不是穿過基底基板材料502，因此基底基板材料502是較不易於裂開及破碎。鋸刀620係被選擇成具有一寬度是小於在相鄰的半導體晶粒504之間的間隙的一寬度。在一實施例中，鋸刀620係比在相鄰的半導體晶粒504之間的間隙窄至少20μm。在另一實施例中，鋸刀620係比在相鄰的半導體晶粒504 之間的間隙窄40-100μm。由於鋸刀620是比在晶粒504之間的間隙窄，因此在重組晶圓566的單粒化之後，囊封體570係維持覆蓋到側表面542。設置在表面542之上的囊封體570的厚度係被展示為厚度或距離D20。在一實施例中，囊封體570在側表面542之上的厚度D20是0.5μm或是更大的。在另一實施例中，囊封體570在側表面542之上的厚度D20範圍是從5到50μm。在又一實施例中，囊封體570在側表面542之上的厚度D20是至少10μm。重組晶圓566亦可以利用一種類似於在圖22b-22c中所示的製程之步階的單粒化製程而被單粒化。一溝槽係利用一鋸刀或雷射切割工具，透過囊封體570來加以形成。該溝槽係部分地延伸穿過在半導體晶粒504之間的囊封體570。該溝槽係構成在該步階的單粒化製程中的第一切割。重組晶圓566係利用在該步階的單粒化製程中的第二切割，透過在囊封體570中的溝槽而被單粒化，以完全分開個別的eWLCSP 622。在重組晶圓566的單粒化之後，切割帶610係從eWLCSP 622被移除。
圖221係展示在單粒化之後具有覆蓋側表面542的囊封體570之eWLCSP 622。半導體晶粒504係透過導電層512及584以電連接至凸塊592，以用於透過互連結構594之外部的互連。互連結構594的電互連並不延伸超出半導體晶粒504的一覆蓋區，並且因此形成一扇入封裝。製造eWLCSP 622的製程係藉由透過一步階的單粒化製程以及覆蓋半導體晶粒504的側壁的囊封體570的使用，以降低半導體晶粒504的缺陷來改善良率。在半導體晶圓500的單粒化期間所用的步階切割係降低半導體晶粒504的主動表面510的裂開及破碎。溝槽530是在單粒化半導體晶圓500之前形成，以便於控制半導體晶粒504的裂開以及破碎。在基底基板材料502中的缺口 544亦可以在半導體晶圓500的單粒化期間被利用於對準。該用於半導體晶圓500之步階的單粒化製程係藉由降低對於半導體晶粒504的損壞來改善良率。
囊封體570係在半導體晶粒504的四個側邊之上提供側壁保護，以在機械上強化半導體晶粒504。囊封體570係覆蓋側表面542並且覆蓋圍繞半導體晶粒504的邊緣514之基底基板材料502。囊封體570係在背面研磨以及單粒化期間保護半導體晶粒504。囊封體570係被單粒化以分開個別的eWLCSP 622，而不穿過基底基板材料502或是半導體晶粒504來單粒化。設置在側表面542之上的囊封體570係降低基底基板材料502以及半導體晶粒504的裂開及破碎。在一實施例中，囊封體570在側表面542之上的厚度D20是0.5μm或是更大的。在另一實施例中，囊封體570在側表面542之上的厚度D20範圍是從5到50μm。半導體晶粒504係由一在半導體晶粒504的邊緣514周圍的基底基板材料502的環所圍繞。半導體晶粒504及基底基板材料502係由一個囊封體570的環所圍繞。該囊封體570的環係具有一介於在基底基板材料502中的缺口544以及eWLCSP 622的外部的邊緣之間的厚度D22。在一實施例中，厚度D22是至少0.5μm。
囊封體570係在該背面研磨製程期間從半導體晶粒504的背表面508被移除，以降低eWLCSP 622的厚度。半導體晶粒504係在背面研磨期間被薄化，以降低eWLCSP 622的翹曲。在一實施例中，半導體晶粒504係具有一500μm或是更小的厚度D21。囊封體570及半導體晶粒504的降低的厚度係改善在安裝eWLCSP 622至一例如是PCB的基板之後的eWLCSP 622的可靠度。
eWLCSP 622是一具有側壁保護的扇入封裝以強化半導體晶粒504，而不需要一背面保護層。eWLCSP 622可以在無背面保護層下，以一較低的成本來加以製造。再者，半導體晶粒504的露出的背表面508係容許半導體晶粒504的針對於裂縫及破碎之視覺的檢查。eWLCSP 622係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體560上形成一重組晶圓來加以製造，此係降低用於eWLCSP 622的設備及材料成本。eWLCSP 622係利用標準化的載體560以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖22m係展示eWLCSP 622的一背表面的平面圖。半導體晶粒504的背表面508係從囊封體570露出。半導體晶粒504係由一個囊封體570的環所圍繞，其係覆蓋半導體晶粒504的四個側表面。在一實施例中，囊封體570在側表面542之上的厚度D20是0.5μm或是更大的。在另一實施例中，囊封體570在側表面542之上的厚度D20範圍是從5到50μm。設置在側表面542之上的囊封體570係降低基底基板材料502及半導體晶粒504的裂開及破碎。囊封體570係藉由在處理及單粒化成為eWLCSP 622的期間降低對於半導體晶粒504的損壞來改善良率。
圖23係展示具有在半導體晶粒504的側壁之上的囊封體570並且具有一露出的背表面508之eWLCSP 630。半導體晶粒504係透過導電層512及584以電連接至凸塊592，以用於透過互連結構632之外部的互連。互連結構632的電互連並不延伸超出半導體晶粒504的一覆蓋區，並且因此形成一扇入封裝。絕緣層590係形成在導電層584及絕緣層580之上。此外，eWLCSP 630的絕緣層590係延伸超過半導體晶粒504的一覆蓋區，以覆蓋 囊封體570的一在半導體晶粒504的一週邊區域中的部分。絕緣層590係接觸囊封體570的表面572並且延伸在囊封體570之上一距離D24，其中距離D24是大於0μm。絕緣層590與囊封體570的重疊係提供在半導體晶粒504以及囊封體570之間的改善的密封。由於絕緣層590延伸在囊封體570之上，eWLCSP 622的可靠度係被改善。
製造eWLCSP 630的製程係藉由透過一步階的單粒化製程以及覆蓋半導體晶粒504的側壁的囊封體570的使用，以降低半導體晶粒504的缺陷來改善良率。在半導體晶圓500的單粒化期間所用的步階切割係降低半導體晶粒504的主動表面510的裂開及破碎。溝槽530係在單粒化半導體晶圓500之前被形成，以便於控制半導體晶粒504的裂開及破碎。在基底基板材料502中的缺口544亦可被利用於在半導體晶圓500的單粒化期間的對準。用於半導體晶圓500之步階的單粒化製程係藉由降低對於半導體晶粒504的損壞來改善良率。
囊封體570係在半導體晶粒504的四個側邊之上提供側壁保護，以在機械上強化半導體晶粒504。半導體晶粒504係由一在半導體晶粒504的邊緣514周圍的基底基板材料502的環所圍繞。半導體晶粒504及基底基板材料500係由一個囊封體570的環所圍繞。該囊封體570的環係具有一介於在基底基板材料502中的缺口544以及eWLCSP 630的外部的邊緣之間的厚度D22。在一實施例中，厚度D22是至少0.5μm。囊封體570係覆蓋側表面542並且覆蓋基底基板材料502，其係圍繞半導體晶粒504的邊緣514。囊封體570係在背面研磨及單粒化期間保護半導體晶粒504。囊封體570係被單粒化以分開個別的eWLCSP 630，而不透過基底基板材料502或 是半導體晶粒504來單粒化。設置在側表面542之上的囊封體570係降低基底基板材料502及半導體晶粒504的裂開及破碎。在一實施例中，囊封體570在側表面542之上的厚度D20是0.5μm或是更大的。在另一實施例中，囊封體570在側表面542之上的厚度D20範圍是從5到50μm。
囊封體570係在該背面研磨製程期間從半導體晶粒504的背表面508被移除，以降低eWLCSP 630的厚度。半導體晶粒504係在背面研磨期間被薄化，以降低eWLCSP 630的翹曲。在一實施例中，半導體晶粒504係具有一500μm或是更小的厚度D21。囊封體570及半導體晶粒504的降低的厚度係改善在安裝eWLCSP 630至一例如是PCB的基板之後的eWLCSP 630的可靠度。
eWLCSP 630是一具有側壁保護的扇入封裝以強化半導體晶粒504，而不需要一背面保護層。eWLCSP 630可以在無背面保護層下，以一較低的成本來加以製造。再者，半導體晶粒504的露出的背表面508係容許半導體晶粒504的針對於裂縫及破碎之視覺的檢查。eWLCSP 630係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體560上形成一重組晶圓來加以製造，此係降低用於eWLCSP 630的設備及材料成本。eWLCSP 630係利用標準化的載體560以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
圖24係展示具有在半導體晶粒的側壁之上的囊封體、一露出的背表面以及一UBM之eWLCSP 640。一導電層642係在最終的再次鈍化之後，利用PVD、CVD、蒸鍍、電解的電鍍、無電的電鍍、或是其它適當的金屬沉積製程以形成在導電層584的露出的部分之上、以及在絕緣層 590之上。導電層642可以是Al、Cu、Sn、Ni、AU、Ag、W、或是其它適當的導電材料。導電層642是一電連接至導電層584及512的UBM。UBM 642可以是一具有黏著層、阻障層、以及晶種或潤濕層之多金屬的堆疊。該黏著層係形成在導電層584之上，並且可以是Ti、TiN、TiW、Al、或是Cr。該阻障層係形成在該黏著層之上，並且可以是Ni、NiV、Pt、Pd、TiW、Ti、或是CrCu。該阻障層係禁止Cu擴散到半導體晶粒504的主動表面510中。該晶種層係形成在該阻障層之上，並且可以是Cu、Ni、NiV、AU、或是Al。UBM 642係提供一低電阻的互連至導電層584、以及一焊料擴散的阻障以及用於焊料可潤濕性的晶種層。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電層642之上。在一實施例中，該凸塊材料係利用一球式滴落模版來加以沉積，亦即不需要遮罩。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的附裝或接合製程而被接合到導電層642。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊592。在某些應用中，凸塊592係被回焊第二次以改善至導電層642的電性接觸。凸塊592亦可被壓縮接合或是熱壓接合到導電層642。凸塊592係代表一種可被形成在導電層642之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。
絕緣層580及590、導電層584及642、以及凸塊592係全 體構成一形成在半導體晶粒504之上並且在半導體晶粒504的一覆蓋區之內之堆積的互連結構644。半導體晶粒504的一相鄰半導體晶粒504的週邊區域並沒有互連結構644，使得囊封體570的表面572係相對於互連結構644維持露出的。堆積的互連結構644可包含只有一例如是導電層584的RDL或導電層、以及一例如是絕緣層580的絕緣層。額外的絕緣層及RDL可以在形成凸塊592之前被形成在絕緣層580之上，以根據半導體晶粒504的設計及功能來提供橫跨該封裝之額外的垂直及水平的電性連接。
製造eWLCSP 640的製程係藉由透過一種步階的單粒化製程以及覆蓋半導體晶粒504的側壁的囊封體570的使用，以降低半導體晶粒504的缺陷來改善良率。在半導體晶圓500的單粒化期間所用的步階切割係降低半導體晶粒504的主動表面510的裂開及破碎。溝槽530係在單粒化半導體晶圓500之前被形成，以便於控制半導體晶粒504的裂開及破碎。在基底基板材料502中的缺口544亦可被利用於在半導體晶圓500的單粒化期間的對準。用於半導體晶圓500之步階的單粒化製程係藉由降低對於半導體晶粒504的損壞來改善良率。
囊封體570係在半導體晶粒504的四個側邊之上提供側壁保護，以在機械上強化半導體晶粒504。半導體晶粒504係由一在半導體晶粒504的邊緣514周圍的基底基板材料502的環所圍繞。囊封體570係覆蓋側表面542並且覆蓋基底基板材料502，其係圍繞半導體晶粒504的邊緣514。囊封體570係在背面研磨及單粒化期間保護半導體晶粒504。囊封體570係被單粒化以分開個別的eWLCSP 640，而不透過基底基板材料502或是半導體晶粒504來單粒化。設置在側表面542之上的囊封體570係降低基底基板 材料502及半導體晶粒504的裂開及破碎。在一實施例中，囊封體570在側表面542之上的厚度D20是0.5μm或是更大的。在另一實施例中，囊封體570在側表面542之上的厚度D20範圍是從5到50μm。
囊封體570係在該背面研磨製程期間從半導體晶粒504的背表面508被移除，以降低eWLCSP 640的厚度並且露出半導體晶粒504的背表面508。半導體晶粒504係在背面研磨期間被薄化，以降低eWLCSP 640的翹曲。在一實施例中，半導體晶粒504係具有一500μm或是更小的厚度D21。囊封體570及半導體晶粒504的降低的厚度係改善在安裝eWLCSP 640至一例如是PCB的基板之後的eWLCSP 640的可靠度。
eWLCSP 640是一具有側壁保護的扇入封裝以強化半導體晶粒504，而不需要一背面保護層。eWLCSP 640可以在無背面保護層下，以一較低的成本來加以製造。再者，半導體晶粒504的露出的背表面508係容許半導體晶粒504的針對於裂縫及破碎之視覺的檢查。eWLCSP 640係利用針對於單一標準化的載體尺寸所設計的設備，藉由在標準化的載體560上形成一重組晶圓來加以製造，此係降低用於eWLCSP 640的設備及材料成本。eWLCSP 640係利用標準化的載體560以一較大的量來加以製造，藉此簡化該製程並且降低單位成本。
儘管本發明的一或多個實施例已經詳細地加以描述，但是本領域技術人員將會體認到可以對於那些實施例做成修改及調適，而不脫離如同在以下的申請專利範圍中所闡述的本發明的範疇。
502‧‧‧基底基板材料
504‧‧‧半導體晶粒(構件)
508‧‧‧背面(非主動表面)
510‧‧‧主動表面
512‧‧‧導電層(節點)(接觸墊)
514‧‧‧邊緣(側壁)
516‧‧‧第一絕緣(保護)層
542‧‧‧側表面(側壁)
544‧‧‧缺口
570‧‧‧囊封體(模製化合物)
572‧‧‧表面
580‧‧‧絕緣(保護)層
584‧‧‧導電層
590‧‧‧絕緣(保護)層
592‧‧‧球(凸塊)
594‧‧‧扇入堆積的互連結構
602‧‧‧背表面
610‧‧‧切割帶
620‧‧‧鋸刀(雷射切割工具)
622‧‧‧eWLCSP

Claims (15)

  1. 一種製造半導體裝置之方法，其係包括：設置半導體晶粒；在該半導體晶粒之上及周圍沉積一種囊封體；從該半導體晶粒的一表面移除該囊封體的一部分；以及在該半導體晶粒之上並且在該半導體晶粒的一覆蓋區之內形成一互連結構。
  2. 如申請專利範圍第1項之方法，其進一步包含在沉積該囊封體之前設置複數個該半導體晶粒在一載體之上，其中在該載體上介於該些半導體晶粒之間的一距離是500微米(μm)或是更小。
  3. 如申請專利範圍第1項之方法，其進一步包含：設置一包含複數個該半導體晶粒以及一基底半導體材料的半導體晶圓；在該基底半導體材料中形成一溝槽；以及透過該溝槽以單粒化該半導體晶圓來分開該些半導體晶粒。
  4. 如申請專利範圍第1項之方法，其進一步包含透過該囊封體的單粒化，同時留下被設置在該半導體晶粒的一側壁上的囊封體。
  5. 如申請專利範圍第4項之方法，其中透過該囊封體的單粒化進一步包含：部分地穿過該囊封體來形成一溝槽；以及透過在該囊封體中的該溝槽來單粒化。
  6. 一種製造半導體裝置之方法，其係包括： 設置半導體晶粒；在該半導體晶粒之上及周圍沉積一種囊封體；以及在該半導體晶粒之上形成一扇入互連結構。
  7. 如申請專利範圍第6項之方法，其進一步包含從該半導體晶粒的一非主動表面移除該囊封體的一部分。
  8. 如申請專利範圍第6項之方法，其進一步包含：設置一包含複數個該半導體晶粒以及一基底半導體材料的半導體晶圓；在該基底半導體材料中形成一溝槽；以及透過該溝槽以單粒化該半導體晶圓來分開該些半導體晶粒。
  9. 如申請專利範圍第6項之方法，其進一步包含透過該囊封體的單粒化，同時留下被設置在該半導體晶粒的一側壁上的囊封體。
  10. 如申請專利範圍第9項之方法，其中透過該囊封體的單粒化進一步包含：部分地穿過該囊封體來形成一溝槽；以及透過在該囊封體中的該溝槽來單粒化。
  11. 一種半導體裝置，其係包括：一半導體晶粒，其係包含一形成在該半導體晶粒的一週邊區域中的缺口；一種沉積在該半導體晶粒周圍的囊封體；以及一形成在該半導體晶粒之上的扇入互連結構。
  12. 如申請專利範圍第11項之半導體裝置，其中該扇入互連結構進一步 包含：一形成在該半導體晶粒之上的絕緣層；以及一導電層，其係形成在該絕緣層之上並且在該半導體晶粒的一覆蓋區之內。
  13. 如申請專利範圍第12項之半導體裝置，其中該絕緣層係延伸在該囊封體之上。
  14. 如申請專利範圍第11項之半導體裝置，其中該囊封體係覆蓋該半導體晶粒的一側壁。
  15. 如申請專利範圍第14項之半導體裝置，其中覆蓋該半導體晶粒的側壁的該囊封體係包含一50微米(μm)或是更小的厚度。
TW103136264A 2013-11-02 2014-10-21 形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法 TWI651783B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/070,509 2013-11-02
US14/070,509 US9704824B2 (en) 2013-01-03 2013-11-02 Semiconductor device and method of forming embedded wafer level chip scale packages

Publications (2)

Publication Number Publication Date
TW201519331A true TW201519331A (zh) 2015-05-16
TWI651783B TWI651783B (zh) 2019-02-21

Family

ID=53348180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103136264A TWI651783B (zh) 2013-11-02 2014-10-21 形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法

Country Status (3)

Country Link
CN (1) CN104701195B (zh)
SG (2) SG10201800413PA (zh)
TW (1) TWI651783B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556357B (zh) * 2015-06-10 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10090272B2 (en) 2016-11-07 2018-10-02 Industrial Technology Research Institute Chip package and chip packaging method
TWI664683B (zh) * 2017-03-16 2019-07-01 佳邦科技股份有限公司 半導體封裝件的製造方法
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
TWI703615B (zh) * 2019-08-12 2020-09-01 矽品精密工業股份有限公司 電子封裝件之製法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170098628A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Semiconductor package structure and method for forming the same
US10123419B2 (en) * 2016-03-30 2018-11-06 Intel Corporation Surface-mountable power delivery bus board
CN107342256A (zh) * 2017-06-26 2017-11-10 矽力杰半导体技术(杭州)有限公司 半导体工艺及半导体结构
US10283424B1 (en) * 2018-03-08 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer structure and packaging method
CN109002806A (zh) * 2018-07-27 2018-12-14 星科金朋半导体（江阴）有限公司 一种qfn产品的后道封装方法
US11538787B2 (en) * 2020-10-30 2022-12-27 Advanced Semiconductor Engineering, Inc. Method and system for manufacturing a semiconductor package structure
CN112885793A (zh) * 2021-03-12 2021-06-01 苏州晶方半导体科技股份有限公司 芯片封装结构及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574932A (ja) * 1991-09-17 1993-03-26 Fujitsu Ltd 半導体ウエハのダイシング方法
CN101521165B (zh) * 2008-02-26 2012-01-11 上海凯虹电子有限公司 芯片级封装方法
US20110014746A1 (en) * 2009-07-17 2011-01-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive TSV in Peripheral Region of Die Prior to Wafer Singulaton
EP2453474A1 (en) * 2010-11-10 2012-05-16 Nxp B.V. Semiconductor device packaging method and semiconductor device package
US8659166B2 (en) * 2010-11-18 2014-02-25 Headway Technologies, Inc. Memory device, laminated semiconductor substrate and method of manufacturing the same
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
CN103035578B (zh) * 2011-10-06 2017-08-18 新科金朋有限公司 形成具有较大载体的重构晶片的半导体器件和方法
CN103117232B (zh) * 2011-11-16 2015-07-01 美新半导体（无锡）有限公司 晶圆级封装方法及其封装结构
TWI463619B (zh) * 2012-06-22 2014-12-01 矽品精密工業股份有限公司 半導體封裝件及其製法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556357B (zh) * 2015-06-10 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10366956B2 (en) 2015-06-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10930599B2 (en) 2015-06-10 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11011478B2 (en) 2015-06-10 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US11791285B2 (en) 2015-06-10 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10090272B2 (en) 2016-11-07 2018-10-02 Industrial Technology Research Institute Chip package and chip packaging method
TWI664683B (zh) * 2017-03-16 2019-07-01 佳邦科技股份有限公司 半導體封裝件的製造方法
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
TWI703615B (zh) * 2019-08-12 2020-09-01 矽品精密工業股份有限公司 電子封裝件之製法

Also Published As

Publication number Publication date
SG10201800413PA (en) 2018-03-28
SG10201406984RA (en) 2015-06-29
CN104701195B (zh) 2019-11-29
TWI651783B (zh) 2019-02-21
CN104701195A (zh) 2015-06-10

Similar Documents

Publication Publication Date Title
US11488933B2 (en) Semiconductor device and method of forming embedded wafer level chip scale packages
US11961764B2 (en) Semiconductor device and method of making a wafer-level chip-scale package
US11257729B2 (en) Semiconductor device and method of forming encapsulated wafer level chip scale package (eWLCSP)
US11488932B2 (en) Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
TWI651783B (zh) 形成嵌入式晶圓級晶片尺寸封裝的半導體裝置和方法
CN113990766A (zh) 半导体器件和在半导体封装中使用标准化的载体的方法