KR20240023259A - 반도체 장치의 제조방법 - Google Patents

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KR20240023259A
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semiconductor substrate
semiconductor wafer
electrode
trim area
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권준윤
고영범
김우주
류정석
이화영
황현수
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조방법은 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며, 상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며, 상기 트림 영역을 따라 엣지 보호 부재를 형성하며, 상기 제 1 반도체 기판의 일정 깊이를 제거하여 제 1 관통 전극을 노출시키며, 상기 제 1 관통 전극의 상부면을 노출시키는 제 2 최종 보호층을 형성하며, 상기 제 2 최종 보호층 상에 상기 제 1 관통 전극과 전기적으로 연결되는 제 1 상부 연결 패드를 다수 형성하며, 상기 반도체 웨이퍼를 다수의 제 1 반도체 칩으로 분리하는 것을 포함한다.

Description

반도체 장치의 제조방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D(3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(through silicon via)가 적용되고 있다.
이러한 TSV를 적용한 반도체 장치를 제조하는 과정에서 엣지(Edge) 영역의 두께 편차는 Si 손실(loss)을 발생시키고, 후속 공정에서 크랙(crack)을 발생시킨다.
본 발명이 해결하고자 하는 과제는 반도체 장치를 제조하는 과정에서 엣지 영역의 두께 편차를 해소할 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법은 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며, 상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며, 상기 트림 영역을 따라 엣지 보호 부재를 형성하며, 상기 제 1 반도체 기판의 일정 깊이를 제거하여 제 1 관통 전극을 노출시키며, 상기 제 1 관통 전극의 상부면을 노출시키는 제 2 최종 보호층을 형성하며, 상기 제 2 최종 보호층 상에 상기 제 1 관통 전극과 전기적으로 연결되는 제 1 상부 연결 패드를 다수 형성하며, 상기 반도체 웨이퍼를 다수의 제 1 반도체 칩으로 분리하는 것을 포함한다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법은 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며, 상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며, 상기 트림 영역을 따라 엣지 보호 부재를 형성하며, 상기 제 1 반도체 기판의 일정 깊이를 제거하여 제 1 관통 전극을 노출시키며, 상기 제 1 관통 전극의 상부면을 노출시키는 제 2 최종 보호층을 형성하며, 상기 제 2 최종 보호층 상에 상기 제 1 관통 전극과 전기적으로 연결되는 제 1 상부 연결 패드를 다수 형성하며, 상기 반도체 웨이퍼를 구성하는 다수의 제 1 반도체 칩 상에 다수의 반도체 칩을 순차적으로 적층한 적층 구조체를 다수 형성하며, 상기 적층 구조체를 덮는 몰딩층을 형성하며, 상기 몰딩층을 기준으로 쏘잉(Sawing) 공정을 수행하여, 상기 제 1 반도체 칩과 상기 다수의 반도체 칩을 포함하는 반도체 패키지로 각각 분리하는 것을 포함한다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법은 스크라이브 레인(Scribe lane: SL)으로 구분되는 다수의 제 1 반도체 칩으로 이루어지며, 상기 제 1 반도체 칩은 상기 제 1 반도체 기판, 상기 제 1 반도체 기판의 하면에 형성된 제 1 반도체 소자층 및 상기 제 1 반도체 기판의 적어도 일부를 관통하여 상기 제 1 반도체 소자층 내에 구비된 배선구조와 연결된 제 1 관통 전극(Through Silicon Via)을 포함하는 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며, 상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며, 상기 트림 영역을 따라 엣지 보호 부재를 형성하는 것을 포함하며, 상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하는 것은 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 반도체 기판의 하면으로부터 상면 방향으로 상기 제 1 관통 전극보다 깊은 깊이(d) 만큼 상기 트림 영역을 제거하는 것과, 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 관통 전극의 단부보다 낮은 상기 제 1 반도체 기판의 측면으로부터 하면 방향으로 소정의 각도(θ)로 트림 영역을 제거하는 것과, 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 반도체 기판의 하면으로부터 상면 방향으로 움푹 들어간 홈부 형태로 트림 영역을 제거하는 것 중 어느 하나로 수행된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고, 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들.
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법에 적용된 엣지 보호 부재를 나타낸 상면도.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법에 적용된 엣지 보호 부재를 나타낸 상면도.
도 14 내지 도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들.
도 24 내지 도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들이고, 도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법에 적용된 엣지 보호 부재를 나타낸 상면도이며, 도 13은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법에 적용된 엣지 보호 부재를 나타낸 상면도이다.
본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법은 먼저 반도체 웨이퍼를 준비한다.
반도체 웨이퍼는 도 1에 도시된 바와 같이 스크라이브 레인(Scribe lane: SL)으로 구분되는 다수의 제 1 반도체 칩(100)으로 이루어질 수 있다. 제 1 반도체 칩(100)은 제 1 반도체 기판(110), 제 1 반도체 소자층(120) 및 제 1 관통 전극(Through Silicon Via: 130)을 포함한다.
구체적으로, 제 1 반도체 기판(110)은 서로 반대되는 하면(112) 및 상면(114a)을 가질 수 있다. 제 1 반도체 소자층(120)은 제 1 반도체 기판(110)의 하면(112)에 형성될 수 있고, 제 1 관통 전극(130)은 제 1 반도체 기판(110)의 적어도 일부를 관통하여 제 1 반도체 소자층(120) 내에 구비된 배선구조(140)와 연결될 수 있다.
이렇게 마련된 반도체 웨이퍼에 대해 엣지 부분을 따라 소정의 깊이(d)로 트림 영역을 제거하고, 제 1 연결 패드(142)와 제 1 연결 범프(170)를 형성한다.
즉, 도 2에 도시된 바와 같이, 나이프 엣지(knife edge) 문제를 해소하기 위해 예컨대 다이싱 블레이드(Dicing blade)를 이용한 엣지 트리밍(trimming) 공정, 레이저 드릴링 공정 또는 패터닝 공정 등으로 반도체 웨이퍼의 엣지 부분을 따라 배선구조(140)로부터 이격되고, 제 1 반도체 기판(110)의 하면(112)으로부터 상면(114a) 방향으로 소정의 깊이(d) 만큼 트림 영역을 제거할 수 있다. 여기서, 트림 영역의 깊이(d)는 후속 공정의 편의를 위해 제 1 관통 전극(130)보다 깊은 깊이로 설정될 수 있다.
이후, 제 1 반도체 기판(110)의 하면 상에 제 1 관통 전극(130)과 전기적으로 연결되는 제 1 연결 패드(142) 및 제 1 연결 범프(170)를 형성한다.
여기서, 제 1 연결 패드(142)는 예컨대 제 1 반도체 기판(110)의 하면 상에 금속층을 증착한 후에 금속층을 패터닝하여 형성될 수 있다. 또한, 제 1 연결 범프(170)를 형성하기 위하여, 제 1 반도체 소자층(120) 상에 제 1 연결 패드(142)의 일부분을 노출시키는 개구부를 가지는 마스크 패턴(도시하지 않음)을 형성하고, 마스크 패턴의 개구부를 통하여 노출된 제 1 연결 패드(142) 상에 제 1 연결 범프(170)를 구성하는 도전성 물질을 형성할 수 있다. 예를 들어, 제 1 연결 범프(170)를 구성하는 도전성 물질은 전기 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층으로 이루어질 수 있다. 이후, 마스크 패턴을 제거하고, 리플로우 공정을 수행하여 도 2에 도시된 바와 같이 볼록한 형상을 갖는 제 1 연결 범프(170)를 형성할 수 있다.
제 1 연결 패드(142)와 제 1 연결 범프(170)를 형성한 후, 도 3에 도시된 바와 같이 제 1 연결 패드(142)와 제 1 연결 범프(170)가 형성된 반도체 웨이퍼를 캐리어 기판(10)에 부착한다.
캐리어 기판(10)은 도 3에 도시된 바와 같이 지지 기판(11)과 접착층(13)으로 이루어질 수 있다. 반도체 웨이퍼는 제 1 연결 범프(170)가 캐리어 기판(10)을 향하도록, 캐리어 기판(10)에 부착되고, 이에 따라 제 1 연결 범프(170)가 접착층(13)에 감싸진 형태를 가질 수 있다. 또한, 제 1 반도체 기판(110)의 하면(112) 중 제 1 연결 범프(170)가 형성되지 않은 부분은 접착층(13)에 접하게 된다.
반도체 웨이퍼를 캐리어 기판(10)에 부착한 후, 도 4에 도시된 바와 같이 트림 영역의 엣지 부분, 제 1 반도체 기판(110)의 상면(114a) 및 측면을 따라 제 1 보호층(passivation layer: 150)을 형성한다.
구체적으로, 제 1 보호층(passivation layer: 150)은 예컨대 CVD(Chemical Vapor Deposition) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 증착하여 형성할 수 있다. 이러한 제 1 보호층(150)은 에칭의 선택비(selectivity)가 제 1 반도체 기판(110)과 비교하여 제 1 반도체 기판(110)을 이루는 Si과 동일하거나 또는 Si보다 높은 비율을 가져 1000:1 이상의 선택비를 가지는 것이 바람직하다. 물론, 제 1 보호층(150)의 에칭 선택비는 제 1 반도체 기판(110)을 이루는 재질과 동일하거나 또는 높은 비율을 가질 수 있다.
제 1 보호층(150)을 형성한 후, 도 5에 도시된 바와 같이 예컨대 백 그라인딩(back grinding), CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 등을 이용하여 제 1 반도체 기판(110)의 상면(114a)에 구비된 제 1 보호층(150)으로부터 제 1 반도체 기판(110)의 내부 깊이까지 팡탄하게 제거하여 트림 영역에 엣지 보호 부재(152)를 형성한다.
엣지 보호 부재(152)는 트림 영역에 구비된 제 1 보호층(150)의 잔존 구조로서 도 12에 도시된 바와 같이 제 1 반도체 기판(110)의 엣지 부분을 따라 링 형태로 구비될 수 있다.
또는, 도 13에 도시된 바와 같이 본 발명의 제 2 실시예에 따라 제 1 반도체 기판(110)의 엣지 부분을 따라 일정 간격으로 이격된 원호 형태의 엣지 보호 부재(152-2)를 구비할 수도 있다.
이러한 엣지 보호 부재(152)를 형성하는 과정에서 제 1 반도체 기판(110)의 내부까지 팡탄하게 제거하는 정도는 제 1 관통 전극(130)이 노출되지 않는 깊이까지 수행된다.
이렇게 형성된 엣지 보호 부재(152)는 제 1 관통 전극(130) 보다 높은 높이를 갖고 엣지 부분을 따라 구비되어 후속 공정에서 엣지 부분의 과도한 식각을 방지하는 기능을 수행할 수 있다.
이후, 도 6에 도시된 바와 같이, 제 1 반도체 기판(110)의 일정 깊이를 제거하여 제 1 관통 전극(130)을 노출시킨다. 즉, 제 1 반도체 기판(110)을 상면(114a)으로부터 일정 깊이로 제거함으로써, 제 1 관통 전극(130)의 적어도 일부는 제 1 반도체 기판(110)의 상면(114a)으로부터 돌출될 수 있다.
이때, 제 1 반도체 기판(110)의 일정 깊이를 제거하여 제 1 관통 전극(130)을 노출시키기 위하여, 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 수행할 수 있다.
이러한 제 1 관통 전극(130)의 노출 공정에서 엣지 보호 부재(152)는 "A"로 표시된 엣지 부분의 두께를 보강하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지할 수 있다.
제 1 관통 전극(130)을 노출시킨 후, 도 7에 도시된 바와 같이 제 1 반도체 기판(110)의 상면(114a)과 엣지 보호 부재(152)를 덮는 제 2 보호층(160)을 형성한다.
제 2 보호층(160)은 제 1 보호층(150)과 마찬가지로 CVD(Chemical Vapor Deposition) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 증착하여 형성할 수도 있다.
제 2 보호층(160)을 형성한 후, 도 8에 도시된 바와 같이 제 2 보호층(160)을 일정 깊이로 제거하여 제 1 관통 전극(130)의 상부면을 노출시키는 제 2 최종 보호층(162)을 형성한다.
제 2 최종 보호층(162)을 형성하기 위해 제 2 보호층(160)을 일정 깊이로 제거하는 과정은 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 이용하여 제 1 관통 전극(130)의 상부면이 노출될 때까지 수행할 수 있다. 이에 따라, 제 2 최종 보호층(162)은 다수의 제 1 관통 전극(130) 각각의 상부면을 노출하면서 제 1 관통 전극(130) 각각을 둘러싸는 형태로 형성될 수 있다.
이어서, 도 8에 도시된 바와 같이 제 2 최종 보호층(162) 상에 각각의 제 1 관통 전극(130)과 전기적으로 연결되는 제 1 상부 연결 패드(144)를 다수 형성한다.
제 1 상부 연결 패드(144)를 다수 형성한 후, 도 9에 도시된 바와 같이 제 1 반도체 기판(110)과 제 1 반도체 소자층(120)을 포함한 반도체 웨이퍼를 엣지 보호 부재(152)를 포함한 엣지 영역과 스크라이브 레인(SL)을 따라 절삭하여, 반도체 웨이퍼를 다수의 제 1 반도체 칩(100)으로 분리한다.
이러한 절삭 과정은 다이싱 블레이드(Dicing blade) 또는 레이저를 이용한 스크라이빙(Scribing) 공정을 이용하여 엣지 보호 부재(152)를 포함한 엣지 영역과 스크라이브 레인(SL)을 절삭하도록 수행될 수 있다.
이렇게 분리된 제 1 반도체 칩(100)들은 도 9에 도시된 바와 같이 일방향으로 나란하게 배치될 수도 있다.
이렇게 다수의 제 1 반도체 칩(100)으로 분리한 후, 도 10에 도시된 바와 같이 각각의 제 1 반도체 칩(100) 상에 제 2 반도체 칩(200), 제 3 반도체 칩(300) 및 제 4 반도체 칩(400)을 순차적으로 적층한다.
구체적으로, 먼저 다수의 제 2 반도체 칩(200), 제 3 반도체 칩(300) 및 제 4 반도체 칩(400)을 준비한다.
제 2 반도체 칩(200), 제 3 반도체 칩(300) 및 제 4 반도체 칩(400)은 도 1 내지 도 9를 참조하여 설명된 제조 과정과 유사한 제조 방법을 거친 후, 캐리어 기판으로부터 분리되어 제공될 수 있다.
이러한 제 1 반도체 칩(100), 제 2 반도체 칩(200), 제 3 반도체 칩(300) 및 제 4 반도체 칩(400)은 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는, 제 1 반도체 칩(100), 제 2 반도체 칩(200), 제 3 반도체 칩(300) 및 제 4 반도체 칩(400) 중 적어도 하나는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
이후, 제 2 반도체 칩(200) 각각이 제 1 반도체 칩(100) 각각에 대응되도록, 제 2 반도체 칩(200)을 제 1 반도체 칩(100) 상에 적층한다. 이때, 제 1 반도체 칩(100)과 제 2 반도체 칩(200) 사이에는 제 1 절연성 접착층(181)이 개재되고, 제 2 연결 범프(270)가 제 1 상부 연결 패드(144)와 연결될 수 있다.
제 1 절연성 접착층(181)은 제 2 반도체 칩(200)이 제 1 반도체 칩(100) 상에 적층되기 전에 제 2 반도체 칩(200)의 하면에 형성된 상태로 제공될 수 있다. 또는, 제 1 절연성 접착층(181)은 제 2 반도체 칩(200)이 제 1 반도체 칩(100) 상에 적층되기 전에 제 1 반도체 칩(100)의 상면에 형성된 상태로 제공 될 수 있다.
제 1 반도체 칩(100)과 제 2 반도체 칩(200) 사이에 개재된 제 1 절연성 접착층(181) 및 제 2 연결 범프(270)에는 소정의 열과 압력이 가해진다. 이에 따라, 제 1 절연성 접착층(181)은 경화되면서 제 2 반도체 칩(200)을 제 1 반도체 칩(100) 상에 견고히 부착하게 하고, 제 2 연결 범프(270)는 경화되어 제 2 연결 범프(270)와 제 1 상부 연결 패드(144) 사이의 접촉 저항을 낮추게 된다.
다음으로, 제 2 반도체 칩(200)을 제 1 반도체 칩(100) 상에 적층시키는 과정과 실질적으로 동일한 과정을 거쳐, 다수의 제 3 반도체 칩(300) 및 제 4 반도체 칩(400) 각각을 제 2 반도체 칩(200) 상에 순차적으로 적층시킨다.
제 1 반도체 칩(100) 상에 제 2 반도체 칩(200) 내지 제 4 반도체 칩(400)을 적층한 후, 도 11에 도시된 바와 같이 제 1 내지 제 4 반도체 칩들(100, 200, 300, 400)을 덮는 몰딩층(190)을 형성한다.
몰딩층(190)은 예컨대 MUF(Molded Under Fill) 공정으로 제 1 내지 제 4 반도체 칩(100, 200, 300, 400)의 측면들 및/또는 제 4 반도체 칩(400)의 상면을 덮도록 형성될 수 있다. 또한, 몰딩층(190)은 제 1 내지 제 3 절연성 접착층(181, 183, 185)의 측면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 몰딩층(190)은 예를 들어 EMC(Epoxy Mold Compound)로 이루어질 수 있다.
이렇게 형성된 몰딩층(190)을 기준으로 쏘잉(Sawing) 공정을 수행하여, 제 1 내지 제 4 반도체 칩들(100, 200, 300, 400)을 포함하는 반도체 패키지를 각각 서로 분리한다.
이와 같은 과정을 포함한 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법은 엣지 보호 부재(152)를 이용하여 엣지 영역의 두께 편차를 해소하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지할 수 있다.
이에 따라 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법은 후속 공정에서 크랙의 발생을 방지하여 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
이하, 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법에 대해 도 14 내지 도 23을 참조하여 설명한다. 도 14 내지 도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들이다.
본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법은 먼저 반도체 웨이퍼를 준비한다.
반도체 웨이퍼는 도 14에 도시된 바와 같이 스크라이브 레인(Scribe lane: SL)으로 구분되는 다수의 제 1 반도체 칩(500)으로 이루어질 수 있다. 제 1 반도체 칩(500)은 제 1 반도체 기판(510), 제 1 반도체 소자층(520) 및 제 1 관통 전극(Through Silicon Via: 530)을 포함한다.
구체적으로, 제 1 반도체 기판(510)은 서로 반대되는 하면(512) 및 상면(514a)을 가질 수 있다. 제 1 반도체 소자층(520)은 제 1 반도체 기판(510)의 하면(512)에 형성될 수 있고, 제 1 관통 전극(530)은 제 1 반도체 기판(510)의 적어도 일부를 관통하여 제 1 반도체 소자층(520) 내에 구비된 배선구조(540)와 연결될 수 있다.
이렇게 마련된 반도체 웨이퍼에 대해 엣지 부분을 따라 소정의 각도(θ)로 비스듬한 경사진 형태로 트림 영역을 제거하고, 제 1 연결 패드(542)와 제 1 연결 범프(570)를 형성한다.
즉, 도 15에 도시된 바와 같이, 나이프 엣지(knife edge) 문제를 해소하기 위해 예컨대 CMP 공정, 다이싱 블레이드(Dicing blade)를 이용한 엣지 트리밍(trimming) 공정, 레이저 드릴링 공정 또는 패터닝 공정 등으로 반도체 웨이퍼의 엣지 부분을 따라 배선구조(540)로부터 이격되고 제 1 반도체 기판(510)의 측면으로부터 하면(512) 방향으로 소정의 각도(θ)로 트림 영역을 제거할 수 있다. 여기서, 트림 영역의 각도(θ)가 시작하는 제 1 반도체 기판(510)의 측면 위치는 후속 공정의 편의를 위해 제 1 관통 전극(530)의 단부보다 낮은 측면 위치에 설정된다.
물론, 소정의 각도(θ)로 비스듬한 경사진 형태 이외에 습식 에칭을 포함한 패터닝 공정을 이용하여 움푹 들어간 홈부 형태로 트림 영역을 제거할 수도 있다.
이후, 제 1 반도체 기판(510)의 하면(512) 상에 제 1 관통 전극(530)과 전기적으로 연결되는 제 1 연결 패드(542) 및 제 1 연결 범프(570)를 형성한다.
여기서, 제 1 연결 패드(542)는 예컨대 제 1 반도체 기판(510)의 하면(512) 상에 금속층을 증착한 후에 금속층을 패터닝하여 형성될 수 있다. 또한, 제 1 연결 범프(570)를 형성하기 위하여, 제 1 반도체 소자층(520) 상에 제 1 연결 패드(542)의 일부분을 노출시키는 개구부를 가지는 마스크 패턴(도시하지 않음)을 형성하고, 마스크 패턴의 개구부를 통하여 노출된 제 1 연결 패드(542) 상에 제 1 연결 범프(570)를 구성하는 도전성 물질을 형성할 수 있다. 예를 들어, 제 1 연결 범프(570)를 구성하는 도전성 물질은 전기 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층으로 이루어질 수 있다. 이후, 마스크 패턴을 제거하고, 리플로우 공정을 수행하여 도 15에 도시된 바와 같이 볼록한 형상을 갖는 제 1 연결 범프(570)를 형성할 수 있다.
제 1 연결 패드(542)와 제 1 연결 범프(570)를 형성한 후, 도 16에 도시된 바와 같이 제 1 연결 패드(542)와 제 1 연결 범프(570)가 형성된 반도체 웨이퍼를 캐리어 기판(50)에 부착한다.
캐리어 기판(50)은 도 16에 도시된 바와 같이 지지 기판(51)과 접착층(53)으로 이루어질 수 있다. 반도체 웨이퍼는 제 1 연결 범프(570)가 캐리어 기판(50)을 향하도록 캐리어 기판(50)에 부착되고, 이에 따라 제 1 연결 범프(570)가 접착층(53)에 감싸진 형태를 가질 수 있다. 또한, 제 1 반도체 기판(510)의 하면(512) 중 제 1 연결 범프(570)가 형성되지 않은 부분은 접착층(53)에 접하게 된다.
반도체 웨이퍼를 캐리어 기판(50)에 부착한 후, 도 17에 도시된 바와 같이 반도체 웨이퍼의 엣지 영역, 즉 제 1 반도체 기판(510)과 제 1 반도체 소자층(520)의 엣지 측면을 따라 엣지 보호 부재(552)를 형성한다.
구체적으로, 엣지 보호 부재(552)는 예컨대 언더필(Underfill) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 디스펜서를 통해 페이스트(paste) 상태로 제 1 반도체 기판(510)과 제 1 반도체 소자층(520)의 엣지 측면에 주입 및 경화시켜 형성할 수 있다. 이러한 엣지 보호 부재(552)는 에칭의 선택비(selectivity)가 제 1 반도체 기판(510)과 비교하여 제 1 반도체 기판(510)을 이루는 Si과 동일하거나 또는 Si보다 높은 비율을 가져 1000:1 이상의 선택비를 가지는 것이 바람직하다. 물론, 엣지 보호 부재(552)의 에칭 선택비는 Si 이외에 제 1 반도체 기판(510)을 이루는 다른 재질과 동일하거나 또는 높은 비율을 가질 수 있다.
이러한 엣지 보호 부재(552)는 캐리어 기판(10) 상에서 반도체 웨이퍼의 엣지 부분을 따라 링 형태 또는 일정 간격으로 이격된 다수의 원호 형태로 구비될 수 있다.
엣지 보호 부재(552)를 형성한 후, 도 18에 도시된 바와 같이 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정으로 제 1 반도체 기판(510)의 상면(514a)으로부터 제 1 반도체 기판(510)의 내부 깊이까지 제거하는 공정을 수행한다.
이러한 공정에 의해, 도 18에 도시된 바와 같이 제 1 관통 전극(530)의 적어도 일부가 제 1 반도체 기판(110)의 상면(114a)으로부터 돌출될 수 있다.
이때, 엣지 보호 부재(552)는 도 18에 도시된 바와 같이 제 1 관통 전극(530) 보다 높은 높이를 갖고 엣지 부분을 따라 구비되어 제 1 반도체 기판(510)의 내부 깊이까지 제거하는 공정에서 "B"와 같은 엣지 부분의 두께를 보강하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지하는 기능을 수행할 수 있다.
제 1 관통 전극(530)을 노출시킨 후, 도 19에 도시된 바와 같이 제 1 반도체 기판(510)의 상면(114a)을 덮고 엣지 보호 부재(152)에 의해 둘러싸인 제 2 보호층(560)을 형성한다.
제 2 보호층(560)은 예를 들어 CVD(Chemical Vapor Deposition) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 증착하여 형성할 수도 있다.
제 2 보호층(560)을 형성한 후, 도 20에 도시된 바와 같이 제 2 보호층(560)을 일정 깊이로 제거하여 제 1 관통 전극(530)의 상부면을 노출시키는 제 2 최종 보호층(562)을 형성한다.
제 2 최종 보호층(562)을 형성하기 위해 제 2 보호층(560)을 일정 깊이로 제거하는 과정은 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 이용하여 제 1 관통 전극(530)의 상부면이 노출될 때까지 수행할 수 있다. 이에 따라, 제 2 최종 보호층(562)은 다수의 제 1 관통 전극(530) 각각의 상부면을 노출하면서 제 1 관통 전극(530) 각각을 둘러싸는 형태로 형성될 수 있다.
이어서, 도 20에 도시된 바와 같이 제 2 최종 보호층(562) 상에 각각의 제 1 관통 전극(530)과 전기적으로 연결되는 제 1 상부 연결 패드(544)를 다수 형성한다.
제 1 상부 연결 패드(544)를 다수 형성한 후, 도 21에 도시된 바와 같이 제 1 반도체 기판(510)과 제 1 반도체 소자층(520)을 포함한 반도체 웨이퍼를 엣지 보호 부재(552)를 포함한 엣지 영역과 스크라이브 레인(SL)을 따라 절삭하여, 반도체 웨이퍼를 다수의 제 1 반도체 칩(500)으로 분리한다.
이러한 절삭 과정은 다이싱 블레이드(Dicing blade) 또는 레이저를 이용한 스크라이빙(Scribing) 공정을 이용하여 엣지 보호 부재(552)를 포함한 엣지 영역과 스크라이브 레인(SL)을 절삭하도록 수행될 수 있다.
이렇게 분리된 제 1 반도체 칩(500)들은 도 21에 도시된 바와 같이 일방향으로 나란하게 배치될 수도 있다.
이렇게 다수의 제 1 반도체 칩(500)으로 분리한 후, 도 22에 도시된 바와 같이 각각의 제 1 반도체 칩(500) 상에 제 2 반도체 칩(600), 제 3 반도체 칩(700) 및 제 4 반도체 칩(800)을 순차적으로 적층한다.
구체적으로, 먼저 다수의 제 2 반도체 칩(600), 제 3 반도체 칩(700) 및 제 4 반도체 칩(800)을 준비한다.
제 2 반도체 칩(600), 제 3 반도체 칩(700) 및 제 4 반도체 칩(800)은 도 14 내지 도 21을 참조하여 설명된 제조 과정과 유사한 제조 방법을 거친 후, 캐리어 기판으로부터 분리되어 제공될 수 있다.
이러한 제 1 반도체 칩(500), 제 2 반도체 칩(600), 제 3 반도체 칩(700) 및 제 4 반도체 칩(800)은 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는, 제 1 반도체 칩(500), 제 2 반도체 칩(600), 제 3 반도체 칩(700) 및 제 4 반도체 칩(800) 중 적어도 하나는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
이후, 제 2 반도체 칩(600) 각각이 제 1 반도체 칩(500) 각각에 대응되도록, 제 2 반도체 칩(600)을 제 1 반도체 칩(500) 상에 적층한다. 이때, 제 1 반도체 칩(500)과 제 2 반도체 칩(600) 사이에는 제 1 절연성 접착층(581)이 개재되고, 제 2 연결 범프(670)가 제 1 상부 연결 패드(544)와 연결될 수 있다.
제 1 절연성 접착층(581)은 제 2 반도체 칩(600)이 제 1 반도체 칩(500) 상에 적층되기 전에 제 2 반도체 칩(600)의 하면에 형성된 상태로 제공될 수 있다. 또는, 제 1 절연성 접착층(581)은 제 2 반도체 칩(600)이 제 1 반도체 칩(500) 상에 적층되기 전에 제 1 반도체 칩(500)의 상면에 형성된 상태로 제공될 수 있다.
제 1 반도체 칩(500)과 제 2 반도체 칩(600) 사이에 개재된 제 1 절연성 접착층(581) 및 제 2 연결 범프(670)에는 소정의 열과 압력이 가해진다. 이에 따라, 제 1 절연성 접착층(581)은 경화되면서 제 2 반도체 칩(600)을 제 1 반도체 칩(500) 상에 견고히 부착하게 하고, 제 2 연결 범프(670)는 경화되어 제 2 연결 범프(670)와 제 1 상부 연결 패드(544) 사이의 접촉 저항을 낮추게 된다.
다음으로, 제 2 반도체 칩(600)을 제 1 반도체 칩(500) 상에 적층시키는 과정과 실질적으로 동일한 과정을 거쳐, 다수의 제 3 반도체 칩(700) 및 제 4 반도체 칩(800) 각각을 제 2 반도체 칩(600) 상에 순차적으로 적층시킨다.
제 1 반도체 칩(500) 상에 제 2 반도체 칩(600) 내지 제 4 반도체 칩(800)을 적층한 후, 도 23에 도시된 바와 같이 제 1 내지 제 4 반도체 칩들(500, 600, 700, 800)을 덮는 몰딩층(590)을 형성한다.
몰딩층(590)은 예컨대 MUF(Molded Under Fill) 공정으로 제 1 내지 제 4 반도체 칩(500, 600, 700, 800)의 측면들 및/또는 제 4 반도체 칩(800)의 상면을 덮도록 형성될 수 있다. 또한, 몰딩층(590)은 제 1 내지 제 3 절연성 접착층(581, 583, 585)의 측면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 몰딩층(590)은 예를 들어 EMC(Epoxy Mold Compound)로 이루어질 수 있다.
이렇게 형성된 몰딩층(590)을 기준으로 쏘잉(Sawing) 공정을 수행하여, 제 1 내지 제 4 반도체 칩들(500, 600, 700, 800)을 포함하는 반도체 패키지를 각각 서로 분리한다.
이와 같은 과정을 포함한 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법은 엣지 보호 부재(552)를 이용하여 엣지 영역의 두께 편차를 해소하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지할 수 있다.
이에 따라 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법은 후속 공정에서 크랙의 발생을 방지하여 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
이하, 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법에 대해 도 24 내지 도 33을 참조하여 설명한다. 도 24 내지 도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 순서에 따라 나타낸 단면도들이다.
본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법은 먼저 반도체 웨이퍼를 준비한다.
반도체 웨이퍼는 도 24에 도시된 바와 같이 스크라이브 레인(Scribe lane: SL)으로 구분되는 다수의 제 1 반도체 칩(900)으로 이루어질 수 있다. 제 1 반도체 칩(900)은 제 1 반도체 기판(910), 제 1 반도체 소자층(920) 및 제 1 관통 전극(Through Silicon Via: 930)을 포함한다.
구체적으로, 제 1 반도체 기판(910)은 서로 반대되는 하면(912) 및 상면(914a)을 가질 수 있다. 제 1 반도체 소자층(920)은 제 1 반도체 기판(910)의 하면(112)에 형성될 수 있고, 제 1 관통 전극(930)은 제 1 반도체 기판(910)의 적어도 일부를 관통하여 제 1 반도체 소자층(920) 내에 구비된 배선구조(140)와 연결될 수 있다.
이렇게 마련된 반도체 웨이퍼에 대해 엣지 부분을 따라 소정의 깊이(d)로 트림 영역을 제거하고, 제 1 연결 패드(942)와 범프(970)를 형성한다.
즉, 도 25에 도시된 바와 같이, 나이프 엣지(knife edge) 문제를 해소하기 위해 예컨대 다이싱 블레이드(Dicing blade)를 이용한 엣지 트리밍(trimming) 공정, 레이저 드릴링 공정 또는 패터닝 공정 등으로 반도체 웨이퍼의 엣지 부분을 따라 배선구조(940)로부터 이격되고, 제 1 반도체 기판(910)의 하면(912)으로부터 상면(914a) 방향으로 소정의 깊이(d) 만큼 트림 영역을 제거할 수 있다. 여기서, 트림 영역의 깊이(d)는 후속 공정의 편의를 위해 제 1 관통 전극(930)보다 깊은 깊이로 설정될 수 있다.
이후, 도 26에 도시된 바와 같이 제 1 반도체 기판(910)의 하면 상에 제 1 관통 전극(930)과 전기적으로 연결되는 제 1 연결 패드(942) 및 범프(970)를 형성한다.
여기서, 제 1 연결 패드(942)는 예컨대 제 1 반도체 기판(910)의 하면 상에 금속층을 증착한 후에 금속층을 패터닝하여 형성될 수도 있다. 또한, 범프(970)를 형성하기 위하여, 제 1 반도체 소자층(920) 상에 제 1 연결 패드(942)의 일부분을 노출시키는 개구부를 가지는 마스크 패턴(도시하지 않음)을 형성하고, 마스크 패턴의 개구부를 통하여 노출된 제 1 연결 패드(942) 상에 범프(970)를 구성하는 도전성 물질을 형성할 수 있다. 예를 들어, 범프(970)를 구성하는 도전성 물질은 전기 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층으로 이루어질 수 있다. 이후, 마스크 패턴을 제거하고, 리플로우 공정을 수행하여 도 26에 도시된 바와 같이 볼록한 형상을 갖는 범프(970)를 형성할 수 있다.
제 1 연결 패드(942)와 범프(970)를 형성한 후, 도 26에 도시된 바와 같이 제 1 연결 패드(942)와 범프(970)가 형성된 반도체 웨이퍼를 캐리어 기판(20)에 부착한다.
캐리어 기판(20)은 도 26에 도시된 바와 같이 지지 기판(22)과 접착층(23)으로 이루어질 수 있다. 반도체 웨이퍼는 제 1 연결 범프(970)가 캐리어 기판(20)을 향하도록, 캐리어 기판(20)에 부착되고, 이에 따라 제 1 연결 범프(970)가 접착층(23)에 감싸진 형태를 가질 수 있다. 또한, 제 1 반도체 소자층(920)의 하면(912) 중 범프(970)가 형성되지 않은 부분은 접착층(23)에 접하게 된다.
반도체 웨이퍼를 캐리어 기판(20)에 부착한 후, 도 27에 도시된 바와 같이 트림 영역의 엣지 부분, 제 1 반도체 기판(910)과 제 1 반도체 소자층(920)의 측면을 따라 제 1 보호층(passivation layer: 950)을 형성한다.
구체적으로, 제 1 보호층(950)은 예컨대 CVD(Chemical Vapor Deposition) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 증착하여 형성할 수 있다. 이러한 제 1 보호층(950)은 에칭의 선택비(selectivity)가 제 1 반도체 기판(910)과 비교하여 제 1 반도체 기판(910)을 이루는 Si과 동일하거나 또는 Si보다 높은 비율을 가져 1000:1 이상의 선택비를 가지는 것이 바람직하다. 물론, 제 1 보호층(950)의 에칭 선택비는 제 1 반도체 기판(910)을 이루는 재질과 동일하거나 또는 높은 비율을 가질 수 있다.
제 1 보호층(950)을 형성한 후, 도 28에 도시된 바와 같이 예컨대 백 그라인딩(back grinding), CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 등을 이용하여 제 1 반도체 기판(910)의 상면(914a)으로부터 제 1 반도체 기판(910)의 내부 깊이까지 팡탄하게 제거하여 트림 영역에 엣지 보호 부재(952)를 형성한다.
엣지 보호 부재(952)는 트림 영역에 구비된 제 1 보호층(950)의 잔존 구조로서 도 12와 마찬가지로 제 1 반도체 기판(910)의 엣지 부분을 따라 링 형태 또는 도 13과 마찬가지로 제 1 반도체 기판(910)의 엣지 부분을 따라 일정 간격으로 이격된 원호 형태로 구비될 수도 있다.
이러한 엣지 보호 부재(952)를 형성하는 과정에서 제 1 반도체 기판(910)의 내부까지 팡탄하게 제거하는 정도는 제 1 관통 전극(930)이 노출되지 않는 깊이까지 수행된다.
이렇게 형성된 엣지 보호 부재(152)는 제 1 관통 전극(130) 보다 높은 높이를 갖고 엣지 부분을 따라 구비되어 후속 공정에서 엣지 부분의 과도한 식각을 방지하는 기능을 수행할 수 있다.
이후, 도 29에 도시된 바와 같이, 제 1 반도체 기판(910)의 일정 깊이를 제거하여 제 1 관통 전극(930)을 노출시킨다. 즉, 제 1 반도체 기판(910)을 상면(914a)으로부터 일정 깊이로 제거함으로써, 제 1 관통 전극(930)의 적어도 일부는 제 1 반도체 기판(910)의 상면(914a)으로부터 돌출될 수 있다.
이때, 제 1 반도체 기판(910)의 일정 깊이를 제거하여 제 1 관통 전극(930)을 노출시키기 위하여, 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 수행할 수 있다.
이러한 제 1 관통 전극(930)의 노출 공정에서 엣지 보호 부재(952)는 "C"로 표시된 엣지 부분의 두께를 보강하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지할 수 있다.
제 1 관통 전극(930)을 노출시킨 후, 도 30에 도시된 바와 같이 제 1 반도체 기판(910)의 상면(914a)과 엣지 보호 부재(952)를 덮는 제 2 보호층(960)을 형성한다.
제 2 보호층(960)은 제 1 보호층(950)과 마찬가지로 CVD(Chemical Vapor Deposition) 공정을 이용하여 예컨대 SiO2, Si3N4, SiC 또는 SiCN 등과 같은 실리콘 화합물을 증착하여 형성할 수도 있다.
제 2 보호층(960)을 형성한 후, 도 31에 도시된 바와 같이 제 2 보호층(960)을 일정 깊이로 제거하여 제 1 관통 전극(930)의 상부면을 노출시키는 제 2 최종 보호층(962)을 형성한다.
제 2 최종 보호층(962)을 형성하기 위해 제 2 보호층(960)을 일정 깊이로 제거하는 과정은 예컨대 건식 에칭(Dry etching) 공정, 습식 에칭(Wet etching) 공정, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 이용하여 제 1 관통 전극(930)의 상부면이 노출될 때까지 수행할 수 있다. 이에 따라, 제 2 최종 보호층(962)은 다수의 제 1 관통 전극(930) 각각의 상부면을 노출하면서 제 1 관통 전극(930) 각각을 둘러싸는 형태로 형성될 수 있다.
이어서, 도 31에 도시된 바와 같이 제 2 최종 보호층(962) 상에 각각의 제 1 관통 전극(930)과 전기적으로 연결되는 제 1 상부 연결 패드(944)를 다수 형성한다.
제 1 상부 연결 패드(944)를 다수 형성한 후, 도 32에 도시된 바와 같이 제 1 반도체 칩(900)의 반도체 웨이퍼 상에 제 2 반도체 칩(1000)의 반도체 웨이퍼, 제 3 반도체 칩(1100)의 반도체 웨이퍼 및 제 4 반도체 칩(1200)의 반도체 웨이퍼를 순차적으로 적층한다.
구체적으로, 먼저 다수의 제 2 반도체 칩(1000)의 반도체 웨이퍼, 제 3 반도체 칩(1100)의 반도체 웨이퍼 및 제 4 반도체 칩(1200)의 반도체 웨이퍼를 준비한다.
제 2 반도체 칩(1000)의 반도체 웨이퍼, 제 3 반도체 칩(1100)의 반도체 웨이퍼 및 제 4 반도체 칩(1200)의 반도체 웨이퍼는 도 24 내지 도 31을 참조하여 설명된 제조 과정과 유사한 제조 방법을 거친 후, 캐리어 기판으로부터 분리되어 제공될 수 있다.
이러한 제 1 반도체 칩(900), 제 2 반도체 칩(1000), 제 3 반도체 칩(1100) 및 제 4 반도체 칩(1200)은 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는, 제 1 반도체 칩(900), 제 2 반도체 칩(1000), 제 3 반도체 칩(1100) 및 제 4 반도체 칩(1200) 중 적어도 하나는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
이후, 제 2 반도체 칩(1000) 각각이 제 1 반도체 칩(900) 각각에 대응되도록, 제 2 반도체 칩(1000)의 반도체 웨이퍼를 제 1 반도체 칩(900)의 반도체 웨이퍼 상에 적층한다.
이때, 제 1 반도체 칩(900)의 반도체 웨이퍼와 제 2 반도체 칩(1000)의 반도체 웨이퍼 사이에는 제 1 절연성 접착층(981)이 개재되고, 제 2 반도체 칩(1000)의 제 2 하부 연결 패드(1042)가 제 1 반도체 칩(900)의 제 1 상부 연결 패드(944)와 본딩될 수 있다.
여기서, 제 2 하부 연결 패드(1042)와 제 1 상부 연결 패드(944)의 본딩은 범프가 없는 하이브리드 본딩(hybrid bonding) 방식에 의해 본딩될 수 있다. 하이브리드 본딩 방식이란 금속과 절연막(예컨대, 산화물(oxide)) 또는 금속과 고분자(polymer)를 동시에 본딩하는 본딩 방식을 의미한다. 예를 들어, 도 32에 도시된 바와 같이 제 2 하부 연결 패드(1042)가 제 1 상부 연결 패드(944)에 부착되면서, 제 1 절연성 접착층(981)에 제 2 하부 연결 패드(1042)와 제 1 상부 연결 패드(944)가 본딩될 수 있다.
특히, 제 2 하부 연결 패드(1042)와 제 1 상부 연결 패드(944)는 구리-산화물 하이브리드 본딩(copper-oxide hybrid bonding) 방식에 의해 본딩되거나, 또는 구리-구리 본딩(copper to copper bonding)과 같은 금속 본딩(metal bonding) 방식에 의해 본딩될 수도 있다.
제 1 절연성 접착층(981)은 제 2 반도체 칩(1000)의 반도체 웨이퍼가 제 1 반도체 칩(900)의 반도체 웨이퍼 상에 적층되기 전에 제 2 반도체 칩(1000)의 반도체 웨이퍼 하면에 형성된 상태로 제공될 수 있다. 또는, 제 1 절연성 접착층(981)은 제 2 반도체 칩(1000)의 반도체 웨이퍼가 제 1 반도체 칩(900)의 반도체 웨이퍼 상에 적층되기 전에 제 1 반도체 칩(900)의 상면에 형성된 상태로 제공될 수 있다.
다음으로, 제 2 반도체 칩(1000)의 반도체 웨이퍼를 제 1 반도체 칩(900)의 반도체 웨이퍼 상에 적층시키는 과정과 실질적으로 동일한 과정을 거쳐, 제 3 반도체 칩(1100)의 반도체 웨이퍼 및 제 4 반도체 칩(1200)의 반도체 웨이퍼 각각을 제 2 반도체 칩(1000)의 반도체 웨이퍼 상에 순차적으로 적층시킨다.
이때, 각 반도체 웨이퍼의 하부 패드 각각은 아래에 위치하는 반도체 웨이퍼의 상부 패드 각각에 하이브리드 본딩 방식 또는 금속 본딩 방식으로 본딩되어, 제 4 반도체 칩(1200)의 반도체 웨이퍼까지 순차적으로 적층 구비될 수 있다.
제 1 반도체 칩(900)의 반도체 웨이퍼 상에 제 2 반도체 칩(1000)의 반도체 웨이퍼 내지 제 4 반도체 칩(1200)의 반도체 웨이퍼를 적층한 후, 도 33에 도시된 바와 같이 각 반도체 웨이퍼의 엣지 보호 부재(952,1052,1152,1252)를 포함한 엣지 영역과 스크라이브 레인(SL)을 따라 절삭하여, 제 1 반도체 칩(900)으로부터 제 4 반도체 칩(1200) 까지의 적층 구조체로 분리한다.
이러한 절삭 과정은 예컨대 다이싱 블레이드(Dicing blade) 또는 레이저를 이용한 스크라이빙(Scribing) 공정을 이용하여, 엣지 보호 부재(952,1052,1152,1252)를 포함한 엣지 영역과 스크라이브 레인(SL)을 절삭하도록 수행될 수 있다.
이렇게 분리된 적층 구조체들에 대해 도 33에 도시된 바와 같이 다수의 적층 구조체를 덮는 몰딩층(990)을 형성한다.
몰딩층(990)은 예컨대 MUF(Molded Under Fill) 공정으로 제 1 내지 제 4 반도체 칩(900, 1000, 1100, 1200)의 측면들 및/또는 제 4 반도체 칩(1200)의 상면을 덮도록 형성될 수 있다. 또한, 몰딩층(990)은 제 1 내지 제 3 절연성 접착층(981, 983, 985)의 측면을 둘러쌀 수 있다. 이러한 몰딩층(990)은 예를 들어 EMC(Epoxy Mold Compound)로 이루어질 수 있다.
이렇게 형성된 몰딩층(990)을 기준으로 쏘잉(Sawing) 공정을 수행하여, 제 1 내지 제 4 반도체 칩들(900, 1000, 1100, 1200)을 포함하는 반도체 패키지로 각각 서로 분리한다.
이와 같은 과정을 포함한 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법은 엣지 보호 부재(952,1052,1152,1252)를 이용하여 반도체 웨이퍼 각각에 대해 엣지 영역의 두께 편차를 해소하여 엣지 부분이 과도하게 식각되는 것을 방지하므로, 후속 공정에서 크랙(Crack)의 발생을 방지할 수 있다.
이에 따라 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법은 후속 공정에서 크랙의 발생을 방지하여 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
10,50: 캐리어 기판 11,51: 지지 기판
13,53: 접착층
100,200,300,400,500,600,700,800: 반도체 칩
110,510: 제 1 반도체 기판 120,520: 제 1 반도체 소자층
130,530: 제 1 관통 전극 140,540: 배선구조
142,542: 제 1 연결 패드 144,544: 제 1 상부 연결 패드
150: 제 1 보호층 152,552: 엣지 보호 부재
160,560: 제 2 보호층 162,562: 제 2 최종 보호층
190,590: 몰딩층

Claims (10)

  1. 반도체 웨이퍼를 준비하고,
    상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며,
    상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며,
    상기 트림 영역을 따라 엣지 보호 부재를 형성하며,
    상기 제 1 반도체 기판의 일정 깊이를 제거하여 제 1 관통 전극을 노출시키며,
    상기 제 1 관통 전극의 상부면을 노출시키는 제 2 최종 보호층을 형성하며,
    상기 제 2 최종 보호층 상에 상기 제 1 관통 전극과 전기적으로 연결되는 제 1 상부 연결 패드를 다수 형성하며,
    상기 반도체 웨이퍼를 다수의 제 1 반도체 칩으로 분리하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 트림 영역을 제거하는 것은 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 반도체 기판의 하면으로부터 상면 방향으로 상기 제 1 관통 전극보다 깊은 깊이(d) 만큼 상기 트림 영역을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 트림 영역을 제거하는 것은 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 관통 전극의 단부보다 낮은 상기 제 1 반도체 기판의 측면으로부터 하면 방향으로 소정의 각도(θ)로 트림 영역을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 트림 영역을 따라 엣지 보호 부재를 형성하는 것은,
    상기 트림 영역의 엣지 부분, 상기 제 1 반도체 기판의 상면 및 측면을 따라 제 1 보호층(passivation layer)을 형성하고,
    상기 제 1 반도체 기판의 상면에 구비된 제 1 보호층으로부터 상기 제 1 반도체 기판의 내부 깊이까지 팡탄하게 제거하여 상기 트림 영역에 엣지 보호 부재를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 엣지 보호 부재는 에칭의 선택비(selectivity)가 상기 제 1 반도체 기판을 이루는 재질과 동일하거나 또는 보다 높은 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 엣지 보호 부재는 상기 제 1 반도체 기판의 엣지 부분을 따라 링 형태 또는 일정 간격으로 이격된 원호 형태로 구비되는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 엣지 보호 부재는 SiO2, Si3N4, SiC 및 SiCN로 이루어진 군에서 선택된 어느 하나의 실리콘 화합물을 포함하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 웨이퍼를 다수의 제 1 반도체 칩으로 분리하는 것은 상기 엣지 보호 부재를 포함한 엣지 영역과 스크라이브 레인(SL)을 따라 절삭하여, 상기 반도체 웨이퍼를 다수의 제 1 반도체 칩으로 분리하는 것을 포함하는 반도체 장치의 제조방법.
  9. 반도체 웨이퍼를 준비하고,
    상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며,
    상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며,
    상기 트림 영역을 따라 엣지 보호 부재를 형성하며,
    상기 제 1 반도체 기판의 일정 깊이를 제거하여 제 1 관통 전극을 노출시키며,
    상기 제 1 관통 전극의 상부면을 노출시키는 제 2 최종 보호층을 형성하며,
    상기 제 2 최종 보호층 상에 상기 제 1 관통 전극과 전기적으로 연결되는 제 1 상부 연결 패드를 다수 형성하며,
    상기 반도체 웨이퍼를 구성하는 다수의 제 1 반도체 칩 상에 다수의 반도체 칩을 순차적으로 적층한 적층 구조체를 다수 형성하며,
    상기 적층 구조체를 덮는 몰딩층을 형성하며,
    상기 몰딩층을 기준으로 쏘잉(Sawing) 공정을 수행하여, 상기 제 1 반도체 칩과 상기 다수의 반도체 칩을 포함하는 반도체 패키지로 각각 분리하는 것을 포함하는 반도체 장치의 제조방법.
  10. 스크라이브 레인(Scribe lane: SL)으로 구분되는 다수의 제 1 반도체 칩으로 이루어지며, 상기 제 1 반도체 칩은 상기 제 1 반도체 기판, 상기 제 1 반도체 기판의 하면에 형성된 제 1 반도체 소자층 및 상기 제 1 반도체 기판의 적어도 일부를 관통하여 상기 제 1 반도체 소자층 내에 구비된 배선구조와 연결된 제 1 관통 전극(Through Silicon Via)을 포함하는 반도체 웨이퍼를 준비하고,
    상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하며,
    상기 트림 영역을 제거한 반도체 웨이퍼를 캐리어 기판에 부착하며,
    상기 트림 영역을 따라 엣지 보호 부재를 형성하는 것을 포함하며,
    상기 반도체 웨이퍼의 엣지 부분을 따라, 제 1 반도체 기판의 트림 영역을 제거하는 것은 상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 반도체 기판의 하면으로부터 상면 방향으로 상기 제 1 관통 전극보다 깊은 깊이(d) 만큼 상기 트림 영역을 제거하는 것과,
    상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 관통 전극의 단부보다 낮은 상기 제 1 반도체 기판의 측면으로부터 하면 방향으로 소정의 각도(θ)로 트림 영역을 제거하는 것과,
    상기 반도체 웨이퍼의 엣지 부분을 따라 상기 제 1 반도체 기판의 하면으로부터 상면 방향으로 움푹 들어간 홈부 형태로 트림 영역을 제거하는 것
    중 어느 하나로 수행되는 반도체 장치의 제조방법.
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