TWI426585B - 具結構強化設計之電子封裝結構 - Google Patents

具結構強化設計之電子封裝結構 Download PDF

Info

Publication number
TWI426585B
TWI426585B TW097137919A TW97137919A TWI426585B TW I426585 B TWI426585 B TW I426585B TW 097137919 A TW097137919 A TW 097137919A TW 97137919 A TW97137919 A TW 97137919A TW I426585 B TWI426585 B TW I426585B
Authority
TW
Taiwan
Prior art keywords
electronic
package structure
layer
electronic component
telecommunication
Prior art date
Application number
TW097137919A
Other languages
English (en)
Other versions
TW201015675A (en
Inventor
Ming Chih Yew
Tuan Yu Hung
Kuo Ning Chiang
Original Assignee
Nat Univ Tsing Hua
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Univ Tsing Hua filed Critical Nat Univ Tsing Hua
Priority to TW097137919A priority Critical patent/TWI426585B/zh
Publication of TW201015675A publication Critical patent/TW201015675A/zh
Application granted granted Critical
Publication of TWI426585B publication Critical patent/TWI426585B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

具結構強化設計之電子封裝結構
本發明係有關一種電子封裝結構，特別是一種具結構強化層設計之封裝單元，該結構強化層可減緩封裝結構中各材料間由於熱膨脹係數不匹配所造成之熱-機械應力，同時亦可作為封裝結構內電子元件訊號之接地平面，提高封裝單元之電氣特性。
基於成本、需求與競爭力之考量，晶圓級封裝(Wafer Level Package, WLP)成為目前最先進的封裝技術之一，其利用在晶圓上即完成封裝的製程，而擁有傳統封裝所沒有之優點；如減少封裝體體積、降低成本、增加產品量產速度、電性表現優異等。WLP與常見的覆晶封裝(Flip Chip, FC)主要不同在於其緩衝層設計與不需充填底膠(Underfill)之特性；因缺少底膠的保護，當晶圓級封裝結構設計不佳時，封裝體易因晶片與基板間的熱膨脹量不匹配所導致過高之熱應力/應變而提早破壞，造成其產品可靠度降低。由以上敘述可知，晶圓級封裝最主要的設計概念之一是藉著適當的結構緩衝層配合錫球幾何控制與佈置(Layout)設計，達到降低層間熱應力/應變之目的，進一步使封裝體中電訊連線與錫球可靠度達到要求之設計規範。本發明所提出具結構強化設計之電子封裝結構，使用單或複數個結構強化層減緩於溫度負載下各材料間可能產生之熱-機械應力，藉此降低封裝體內部金屬導線或錫球產生破壞之機會。
美國專利字號6,284,563中揭露一種具有應力緩衝層設計之電子封裝結構，請參閱圖一；此封裝結構包括：電訊接點001；應力緩衝層002；電子元件003；訊號連接線004以及絕緣層005。應力緩衝層002主要分布於電訊接點001與訊號連 接線004下方，藉由其較柔軟之材料特性釋放封裝體內部於溫度負載下所產生之熱-機械應力，達到提高電訊接點001可靠度之目的。在前述類型封裝結構中，應力緩衝層002因具有較大之熱膨脹係數，其與電子元件003接觸位置易因材料變形量不匹配而產生拉扯行為，訊號連接線004可能在前述位置承受較不具有應力緩衝層002設計之封裝結構更大之應力/應變，在多次循環負載下可能發生破壞而導致電子元件003失效。
另，美國專利字號5,721,454中揭露一種提供接地平面與增強散熱能力之電子封裝結構，請參閱圖二；電子元件014擺放於封裝體上部016，在電子元件上部024與電子元件下部032分別具有第二接觸墊022與第三接觸墊028，來自第二接觸墊022之訊號可經由金屬線026傳遞至第一接觸墊020，再經由第二導電層036或第三導電層038與電子元件集合體010外部相連通；另一方面，電子元件014之接地訊號可經由第三接觸墊028與第二導通孔048傳遞至第一導電層034，該導電層具有提供接地平面之功用，可藉此提高電子元件集合體010之電氣特性。為增強封裝結構之散熱能力，在封裝體底部042可增加散熱塊050，電子元件014運作過程中產生之熱能將經由第二導通孔048往封裝體底部042傳送，並利用散熱塊050散逸至封裝體外部。
有鑑於在前述電子元件003上方之應力緩衝層002可能使訊號連接線004出現破壞情形，本發明在具有應力緩衝層之封裝結構中提出結構強化設計，藉此提高封裝體中電連訊號可靠度；又該結構強化設計主要使用金屬材料，除能幫助電子元件產生熱能之擴散，亦可作為電子元件訊號之接地端，增加其電氣特性。
晶圓級封裝技術利用在晶圓上即完成封裝的製程，擁有 減少封裝體體積、降低成本、增加產品量產速度、電性表現優異等優點；本發明針對一種類晶圓級封裝技術，參考前述先前技術中所描述之封裝結構特徵，提出具結構強化設計之電子封裝結構，本發明之主要目的敘述如下：本發明提出一種以批量製造方式完成之電子封裝結構，其目的在於提供一種同時兼顧焊錫接點與金屬導線可靠度之封裝單元體，其內部包含應力緩衝層結構吸收錫球位置之累積熱-機械應力，另一方面，使用結構強化層降低應力緩衝層與電子元件間發生之熱膨脹係數不匹配問題，達到保護封裝體中訊號連接線之目的。
本發明之另一目的在於提供一種電子封裝結構，其內部具有結構強化層且為金屬材料，故可作為電子元件之接地端，提高該電子元件之電氣特性。
本發明之另一目的在於提供一種電子封裝結構，其內部具有結構強化層且為熱之良導體，可有效使由電子元件所產生且積聚於封裝體內部之熱能，循結構強化層往電子元件外部擴散，提高封裝結構散熱效能。
為達成前述目的，本發明所提出之電子封裝結構中包含：單或複數個電子元件支撐底板；單或複數個電子元件，佈於前述支撐底板之表面，該支撐底板之面積可大於，等於或小於該電子元件之面積；單或複數個填充區域，形成於前述電子元件四周之空穴，藉以提供封裝結構上表面之平坦化；單或複數層之覆蓋材料；單或複數個電訊接點，形成於前述電子封裝結構之上表面，且該電訊接點所分佈之表面面積可大於，等於或小於前述之電子元件上表面之面積；單或複數個電訊通道，形成於前述電子封裝結構電訊接點與電子元件接觸墊之間，電子元件內部電路利用該電訊通道傳遞至封裝體表面；單或複數個結構強化層，形成於前述覆蓋材料間，且與前述單或複數個 電訊通道相連接。
本發明之前述與其他目的、特徵、以及優點，將藉由下文中參照圖示之較佳實施例之詳細說明得以更明確。
本發明揭露一種電子封裝結構。詳言之，本發明提供一種具結構強化層設計之封裝單元，該結構強化層主要用以減低應力緩衝層與電子元件間之熱膨脹係數不匹配問題，藉此提高封裝體中訊號連接線之可靠度。該發明之實施例詳細說明如下，唯所述之較佳實施例只做一說明，並非用以限定本發明。
圖三A為本發明之第一實施例，為具有結構強化層設計之電子封裝結構剖面圖，圖三B則為對應於圖三A，本發明第一實施例之傾斜視角示意圖。第一封裝單元體100利用支撐底板101作為結構之骨架，該電子元件支撐底板可為金屬材料、非金屬材料、半導體材料或前述材料的組合；於支撐底板101上利用接合層102與電子元件104接合，此電子元件104可為主動電子元件、被動電子元件、感測元件、測試元件、微機電晶片或以上電子元件之組合。利用充填物103將電子元件104周圍進行填充，該充填物103可為具有熱塑或熱固特性之材料所組成，其具有應力緩衝層之效果，又該填充區域可利用網版印刷、模板印刷、滾筒式塗佈、噴墨塗佈、貼合、微影技術或其他適合之方式形成，且其上平面接近電子元件104之上平面。電子元件104上具有複數個接觸墊，其第一接觸墊105、第二接觸墊113與第三接觸墊114位於第一覆蓋層106開孔位置，該覆蓋材料具有電之不良導體特性，除作為電訊通道間之絕緣材料外，亦具有電訊保護功能。在第一覆蓋層106上方具有結構強化層107，該結構強化層107為電之良導體，可為銅、鎳、鐵、鋁、鈷、金、或以上金屬材料合金或他種具導電性之材料的組合；又其幾何形狀可包含圓形、矩形、多邊形、或各 種不規則形狀之組合。
由於結構強化層107具導電性，故可與封裝結構中之電子元件接地訊號形成通路，具有接地端之特性；第二覆蓋層108用以控制第一電訊通道115、第二電訊通道116、第三電訊通道117與結構強化層107間之訊號連通與否，如圖三A中所表示，來自第一接觸墊105之訊號由第一電訊通道115傳遞至第一具電訊傳遞之固著結構111與第二具電訊傳遞之固著結構118；來自第三接觸墊114之訊號由第三電訊通道117傳遞至第四具電訊傳遞之固著結構120與第五具電訊傳遞之固著結構121；而來自第二接觸墊113之接地訊號由第二電訊通道116與結構強化層107相連接，同時亦傳遞至第三具電訊傳遞之固著結構119。前述固著結構與接觸墊間且可利用網板印刷、模板印刷、滾筒式塗佈、噴墨塗佈、微影技術或其他適合之方式形成電訊接點保護層112，而在第一封裝單元體100中，第一電訊通道115、第二電訊通道116與第三電訊通道117，可為錫、銀、金、鋁、鈹、銅、鎳、銠、鎢或以上金屬材料合金或他種具導電性之材料的組合，提供電子元件104上方電子訊號之重新分佈；第三覆蓋層110提供第一封裝單元體100表面之平整性，同時具有保護電訊通道之功能；另一方面，當充填物103因溫度負載而產生變形時，結構強化層107因屬於金屬材料合金或他種具導電性之材料的組合，其具有較硬之材料特性而將對第一電訊通道115、第二電訊通道116與第三電訊通道117提供進一步之保護，提升封裝體整體可靠度。
前述第一封裝單元體100之一種可能製造程序為：將電子元件104之背面固定於支撐底板101；利用網版印刷、模板印刷、滾筒式塗佈、噴墨塗佈、貼合、微影技術或其他適合之方式形成充填物103；塗佈第一覆蓋層106提供電子元件104與充填物103上表面之平整性，並利用微影技術在第一接觸墊105、第二接觸墊113與第三接觸墊114處定義開孔位置；以 沉積、塗佈、貼合、壓合或他種適當方式在第一覆蓋層106上形成結構強化層107，並在前述接觸墊位置定義開孔；塗佈第二覆蓋層108與沉積第一電訊通道115、第二電訊通道116及第三電訊通道117，藉由第二覆蓋層108控制電訊通道與結構強化層107間是否為電訊導通或絕緣關係；塗佈第三覆蓋層110對佈線層109提供保護，並定義具電訊傳遞之固著結構在封裝體中之分佈位置，在前述第三覆蓋層110開孔處使用網板印刷、模板印刷、滾筒式塗佈、噴墨塗佈、微影技術或其他適合之方式形成電訊接點保護層112，並在其上方擺放具電訊傳遞之固著結構；由於前述製程可達到在單一大面積支撐底板101上同時完成多個封裝單元之目的，接續可進行支撐底板101與上方充填物103切割，形成獨立分離之複數個封裝單元。經由上述之一種製造程序，可完成本發明所提出之具結構強化設計之電子封裝結構；前述之較佳實施例結構與製程只做一說明，並非用以限定本發明。
圖四A為本發明之第二實施例，為具有多個結構強化層設計之電子封裝結構剖面圖，圖四B則為對應於圖四A，本發明第二實施例之傾斜視角示意圖。與前述第一實施例中之第一封裝單元體100相比較，此第二封裝單元體200中具有多個結構強化層設計，包含第一結構強化層207、第二結構強化層208、第三結構強化層213、第四結構強化層214與第五結構強化層215；前述結構強化層可同時或分別利用塗佈、壓合、黏合或曝光顯影等方式完成於第一覆蓋層206上方，且其幾何形狀可包含圓形、矩形、多邊形、或各種不規則形狀之組合，又其主要分佈位置在電子元件204與充填物203交界位置上方，可減緩該位置材料因熱膨脹係數不匹配而產生之熱-機械應力累積，降低佈線層216發生破壞之機會並提高第二封裝單元體200在使用狀態下之產品可靠度。
圖五為本發明之第三實施例，為具有多層結構強化層設 計之電子封裝結構剖面圖。在第三封裝單元體300中，電子元件304利用接合層302與支撐底板301接合，並利用充填物303達到元件訊號側之平整性；與前述圖三A、圖三B中本發明之第一實施例相比較，來自第一接觸墊305、第二接觸墊306與第三接觸墊307之電子訊號藉由第一佈線層310與第二佈線層311傳遞至第三封裝單元體300表層，第一結構強化層308與第二結構強化層309分別位於前述佈線層下方，並利用第二覆蓋層313與第四覆蓋層315提供電訊絕緣。其中來自第二接觸墊306之接地訊號與第二結構強化層309相連通，故第二結構強化層309可作為第三封裝單元體300中電子訊號之接地平面；而第一接觸墊305與第二接觸墊306之訊號藉由具電訊傳遞之固著結構321傳遞至封裝體外部。前述之較佳實施例結構只做一說明，並非用以限定本發明，尤其並非用以限定結構強化層與佈線層在電子封裝結構中之對應位置關係。
圖六為本發明之第四實施例，為具有結構強化層設計及多層金屬訊號層之電子封裝結構剖面圖。第四封裝單元體400中之電子元件404利用接合層402與支撐底板401接合，結構強化層406位於第一佈線層411與第二佈線層412間，主要用以提高佈線層與鄰近區域之結構強度，降低封裝體內部材料因熱膨脹係數不匹配而產生之變形；第二電訊通道414將電子元件404之接地訊號傳遞至結構強化層406，提高整體電氣特性。結構強化層406位置除可能如圖六所示介於佈線層間，亦可能位於封裝體佈線層之最下或最上方；前述之較佳實施例結構只做一說明，並非用以限定本發明，尤其並非用以限定結構強化層與佈線層在電子封裝結構中之對應位置關係。
圖七為本發明所提出之電子封裝結構在製造過程中於晶圓上之可能排列情形。電子元件502利用黏著材料固定於半導體材料基板505上方，利用前述第一實施例中之封裝單元體可能製造方式完成具有結構強化層設計之封裝單元體501後，可 循基板切割道504利用切割、機械鑽孔、雷射鑽孔、乾溼式蝕刻或其他適合之方式將封裝單元體501分離。圖八則為本發明所提出之電子封裝結構在製造過程中於矩形載板上之可能排列情形；封裝單元體603利用前述第一實施例中之可能製造程序完成於基板601上，該基板可為金屬材料、非金屬材料、半導體材料或前述材料的組合，且可具有不規則之幾何形狀。
圖九A為本發明之第五實施例，為具有多個結構強化層設計與多個內埋電子元件之電子封裝結構剖面圖，圖九B為對應於圖九A，本發明第五實施例之傾斜視角示意圖。第五封裝單元體700中包含複數個電子元件，第一電子元件704與第二電子元件705利用接合層702固定於支撐底板701之上表面，充填物703填充於電子元件間之孔穴，且其上平面與電子元件上平面接近；第一結構強化層708、第二結構強化層716、第三結構強化層717、第四結構強化層718與第五結構強化層719可同時或分別完成於第一覆蓋層709、第二覆蓋層710與第三覆蓋層711之間，達到降低封裝體內部累積熱-機械應力之目的，並保護第一電訊通道713、第二電訊通道720、第三電訊通道721與第四電訊通道722，提升其使用壽命。第一電訊通道713將來自第二電子元件705之接地訊號傳遞至第一結構強化層708，藉此提高第二電子元件705之產品電氣特性；另一方面，前述結構強化層設計有助擴散第一電子元件704與第二電子元件705所產生之熱能，降低封裝體整體熱阻值。前述之較佳實施例結構只做一說明，並非用以限定本發明，尤其並非用以限定結構強化層與佈線層在電子封裝結構中之對應位置關係。
本發明較佳實施例說明如上，而熟悉此領域技藝，在不脫離本發明之精神範圍內，當可做些許更動潤飾，其專利保護範圍更當視後附之申請專利範圍及其等同領域而定。
001‧‧‧電訊接點
002‧‧‧應力緩衝層
003‧‧‧電子元件
004‧‧‧訊號連接線
005‧‧‧絕緣層
010‧‧‧電子元件集合體
012‧‧‧電子封裝
014‧‧‧電子元件
016‧‧‧封裝體上部
018‧‧‧突起結構
020‧‧‧第一接觸墊
022‧‧‧第二接觸墊
024‧‧‧電子元件上部
026‧‧‧金屬線
028‧‧‧第三接觸墊
030‧‧‧焊錫接點
032‧‧‧電子元件下部
034‧‧‧第一導電層(接地層)
036‧‧‧第二導電層
038‧‧‧第三導電層
040‧‧‧插梢
042‧‧‧封裝體底部
044‧‧‧電路板
046‧‧‧第一導通孔
048‧‧‧第二導通孔
050‧‧‧散熱塊
100‧‧‧第一封裝單元體
101‧‧‧支撐底板
102‧‧‧接合層
103‧‧‧充填物
104‧‧‧電子元件
105‧‧‧第一接觸墊
106‧‧‧第一覆蓋層
107‧‧‧結構強化層
108‧‧‧第二覆蓋層
109‧‧‧佈線層
110‧‧‧第三覆蓋層
111‧‧‧第一具電訊傳遞之固著結構
118‧‧‧第二具電訊傳遞之固著結構
119‧‧‧第三具電訊傳遞之固著結構
120‧‧‧第四具電訊傳遞之固著結構
121‧‧‧第五具電訊傳遞之固著結構
112‧‧‧電訊接點保護層
113‧‧‧第二接觸墊
114‧‧‧第三接觸墊
115‧‧‧第一電訊通道
116‧‧‧第二電訊通道
117‧‧‧第三電訊通道
200‧‧‧第二封裝單元體
201‧‧‧支撐底板
202‧‧‧接合層
203‧‧‧充填物
204‧‧‧電子元件
205‧‧‧接觸墊
206‧‧‧第一覆蓋層
207‧‧‧第一結構強化層
208‧‧‧第二結構強化層
209‧‧‧第二覆蓋層
210‧‧‧第三覆蓋層
211‧‧‧電訊接點保護層
212‧‧‧具電訊傳遞之固著結構
213‧‧‧第三結構強化層
214‧‧‧第四結構強化層
215‧‧‧第五結構強化層
216‧‧‧佈線層
300‧‧‧第三封裝單元體
301‧‧‧支撐底板
302‧‧‧接合層
303‧‧‧充填物
304‧‧‧電子元件
305‧‧‧第一接觸墊
306‧‧‧第二接觸墊
307‧‧‧第三接觸墊
308‧‧‧第一結構強化層
309‧‧‧第二結構強化層
310‧‧‧第一佈線層
311‧‧‧第二佈線層
312‧‧‧第一覆蓋層
313‧‧‧第二覆蓋層
314‧‧‧第三覆蓋層
315‧‧‧第四覆蓋層
316‧‧‧第五覆蓋層
317‧‧‧第一電訊通道
318‧‧‧第二電訊通道
319‧‧‧電訊接點保護層
320‧‧‧第三電訊通道
321‧‧‧具電訊傳遞之固著結構
400‧‧‧第四封裝單元體
401‧‧‧支撐底板
402‧‧‧接合層
403‧‧‧充填物
404‧‧‧電子元件
405‧‧‧接觸墊
406‧‧‧結構強化層
407‧‧‧第一覆蓋層
408‧‧‧第二覆蓋層
409‧‧‧第三覆蓋層
410‧‧‧第四覆蓋層
411‧‧‧第一佈線層
412‧‧‧第二佈線層
413‧‧‧第一電訊通道
414‧‧‧第二電訊通道
415‧‧‧第三電訊通道
416‧‧‧電訊接點保護層
417‧‧‧具電訊傳遞之固著結構
501‧‧‧封裝單元體
502‧‧‧電子元件
503‧‧‧佈線層
504‧‧‧基板切割道
505‧‧‧半導體材料基板
601‧‧‧基板
602‧‧‧基板切割道
603‧‧‧封裝單元體
700‧‧‧第五封裝單元體
701‧‧‧支撐底板
702‧‧‧接合層
703‧‧‧充填物
704‧‧‧第一電子元件
705‧‧‧第二電子元件
706‧‧‧第一接觸墊
707‧‧‧第二接觸墊
708‧‧‧第一結構強化層
709‧‧‧第一覆蓋層
710‧‧‧第二覆蓋層
711‧‧‧第三覆蓋層
712‧‧‧佈線層
713‧‧‧第一電訊通道
714‧‧‧電訊接點保護層
715‧‧‧具電訊傳遞之固著結構
716‧‧‧第二結構強化層
717‧‧‧第三結構強化層
718‧‧‧第四結構強化層
719‧‧‧第五結構強化層
720‧‧‧第二電訊通道
721‧‧‧第三電訊通道
722‧‧‧第四電訊通道
本發明之較佳實施例將於下述說明中輔以下列圖形做更詳細的闡述：圖一為習知具有應力緩衝層設計之電子封裝結構。
圖二為習知內含金屬接地平面設計之電子封裝結構。
圖三A為本發明之第一實施例，為具有結構強化層設計之電子封裝結構剖面圖。
圖三B為對應於圖三A，本發明第一實施例之傾斜視角示意圖。
圖四A為本發明之第二實施例，為具有多個結構強化層設計之電子封裝結構剖面圖。
圖四B為對應於圖四A，本發明第二實施例之傾斜視角示意圖。
圖五為本發明之第三實施例，為具有多層結構強化層設計之電子封裝結構剖面圖。
圖六為本發明之第四實施例，為具有結構強化層設計及多層金屬訊號層之電子封裝結構剖面圖。
圖七為本發明所提出之電子封裝結構在製造過程中於晶圓上之可能排列情形。
圖八為本發明所提出之電子封裝結構在製造過程中於矩形載板上之可能排列情形。
圖九A為本發明之第五實施例，為具有多個結構強化層設計與多個內埋電子元件之電子封裝結構剖面圖。
圖九B為對應於圖九A，本發明第五實施例之傾斜視角示意圖。
300‧‧‧第三封裝單元體
301‧‧‧支撐底板
302‧‧‧接合層
303‧‧‧充填物
304‧‧‧電子元件
305‧‧‧第一接觸墊
306‧‧‧第二接觸墊
307‧‧‧第三接觸墊
308‧‧‧第一結構強化層
309‧‧‧第二結構強化層
310‧‧‧第一佈線層
311‧‧‧第二佈線層
312‧‧‧第一覆蓋層
313‧‧‧第二覆蓋層
314‧‧‧第三覆蓋層
315‧‧‧第四覆蓋層
316‧‧‧第五覆蓋層
317‧‧‧第一電訊通道
318‧‧‧第二電訊通道
319‧‧‧電訊接點保護層
320‧‧‧第三電訊通道
321‧‧‧具電訊傳遞之固著結構

Claims (10)

  1. 一種電子封裝結構，至少包含：單或複數個電子元件支撐底板；單或複數個電子元件，佈於前述支撐底板之表面，該支撐底板之面積可大於，等於或小於該電子元件之面積；單或複數個填充區域，形成於前述電子元件四周之空穴，藉以提供封裝結構上表面之平坦化；單或複數層之覆蓋材料；單或複數個電訊接點，形成於前述電子封裝結構之上表面，且該電訊接點所分佈之表面面積可大於，等於或小於前述之電子元件上表面之面積；單或複數個電訊通道，形成於前述電子封裝結構電訊接點與電子元件接觸墊之間，電子元件內部電路利用該電訊通道傳遞至封裝體表面；單或複數個結構強化層，形成於前述覆蓋材料間，且與前述單或複數個電訊通道相連接。
  2. 如申請專利範圍第1項之電子封裝結構，其中所述結構強化層為電之良導體，可為銅、鎳、鐵、鋁、鈷、金、或以上金屬材料合金或他種具導電性之材料的組合。
  3. 如申請專利範圍第1項之電子封裝結構，其中所述結構強化層，可與封裝結構中之電子元件接地訊號形成通路，具有接地端之特性。
  4. 如申請專利範圍第1項之電子封裝結構，其中所述結構強化層，其幾何形狀可包含圓形、矩形、多邊形、或各種不規則形狀之組合。
  5. 如申請專利範圍第1項之電子封裝結構，其中所述位於封裝結 構上表面之覆蓋材料，具有電之不良導體特性，除作為電訊通道間之絕緣材料外，亦具有電訊保護功能。
  6. 如申請專利範圍第1項之電子封裝結構，其中所述電子元件支撐底板，可為金屬材料、非金屬材料、半導體材料或前述材料的組合。
  7. 如申請專利範圍第1項之電子封裝結構，其中所述之電子元件，可為主動電子元件、被動電子元件、感測元件、測試元件、微機電晶片或以上電子元件之組合。
  8. 如申請專利範圍第1項之電子封裝結構，其中所述之填充區域，可為具有熱塑或熱固特性之材料所組成，且具有應力緩衝層之效果，該填充區域可利用網版印刷、模板印刷、滾筒式塗佈、噴墨塗佈、貼合、微影技術或其他適合之方式形成。
  9. 如申請專利範圍第1項之電子封裝結構，其中所述之電訊通道，可為錫、銀、金、鋁、鈹、銅、鎳、銠、鎢或以上金屬材料合金或他種具導電性之材料的組合。
  10. 如申請專利範圍第1項之電子封裝結構，其中所述之電訊接點，其上可利用網板印刷、模板印刷、滾筒式塗佈、噴墨塗佈、微影技術或其他適合之方式形成電訊接點保護層。
TW097137919A 2008-10-02 2008-10-02 具結構強化設計之電子封裝結構 TWI426585B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW097137919A TWI426585B (zh) 2008-10-02 2008-10-02 具結構強化設計之電子封裝結構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097137919A TWI426585B (zh) 2008-10-02 2008-10-02 具結構強化設計之電子封裝結構

Publications (2)

Publication Number Publication Date
TW201015675A TW201015675A (en) 2010-04-16
TWI426585B true TWI426585B (zh) 2014-02-11

Family

ID=44830131

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097137919A TWI426585B (zh) 2008-10-02 2008-10-02 具結構強化設計之電子封裝結構

Country Status (1)

Country Link
TW (1) TWI426585B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575676B (zh) * 2014-11-17 2017-03-21 矽品精密工業股份有限公司 電子封裝結構及其製法
TWI756000B (zh) * 2020-12-28 2022-02-21 欣興電子股份有限公司 晶片封裝結構及其製作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200625575A (en) * 2005-01-12 2006-07-16 Phoenix Prec Technology Corp Superfine-circuit semiconductor package structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200625575A (en) * 2005-01-12 2006-07-16 Phoenix Prec Technology Corp Superfine-circuit semiconductor package structure

Also Published As

Publication number Publication date
TW201015675A (en) 2010-04-16

Similar Documents

Publication Publication Date Title
US8072768B2 (en) Multilayer printed circuit board structure comprising an integrated electrical component, and production method therefor
US9041192B2 (en) Hybrid thermal interface material for IC packages with integrated heat spreader
US6756685B2 (en) Semiconductor device
CN101765913B (zh) 底部粗糙度减小的半导体部件的应力缓冲元件
US7656015B2 (en) Packaging substrate having heat-dissipating structure
JP3546131B2 (ja) 半導体チップパッケージ
KR102107037B1 (ko) 인쇄회로기판 및 그 제조방법
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
CN108695264B (zh) 半导体器件
KR20090131045A (ko) 웨이퍼 레벨 패키지 및 그 제조방법
JP2010541191A (ja) 半導体部品中における積層体の補強構造
US20110031606A1 (en) Packaging substrate having embedded semiconductor chip
TWI253695B (en) Semiconductor package and fabrication method thereof
KR20090042717A (ko) 실리콘 인터포저 및 이를 결합한 반도체 장치 패키지와 반도체 장치
US8258617B2 (en) Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method
TWI765343B (zh) 半導體封裝及其製造方法
TWI469310B (zh) 覆晶堆疊封裝結構及其封裝方法
CN101360393B (zh) 嵌埋半导体芯片的电路板结构及其制法
JP2006245076A (ja) 半導体装置
TWI426585B (zh) 具結構強化設計之電子封裝結構
WO2011021364A1 (ja) 半導体装置およびその製造方法
JP2007103614A (ja) 半導体装置および半導体装置の製造方法
TWI440154B (zh) 具有全貫穿矽穿孔之晶片封裝結構
US20100127382A1 (en) Semiconductor device
JP5454605B2 (ja) 配線基板及び半導体装置