CN111370329A - 扇出型晶圆级封装方法 - Google Patents

扇出型晶圆级封装方法 Download PDF

Info

Publication number
CN111370329A
CN111370329A CN201811604438.5A CN201811604438A CN111370329A CN 111370329 A CN111370329 A CN 111370329A CN 201811604438 A CN201811604438 A CN 201811604438A CN 111370329 A CN111370329 A CN 111370329A
Authority
CN
China
Prior art keywords
layer
chip
plastic
fan
wafer level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811604438.5A
Other languages
English (en)
Inventor
秦晓珊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Core Integrated Circuit Ningbo Co Ltd
Original Assignee
China Core Integrated Circuit Ningbo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Core Integrated Circuit Ningbo Co Ltd filed Critical China Core Integrated Circuit Ningbo Co Ltd
Priority to CN201811604438.5A priority Critical patent/CN111370329A/zh
Publication of CN111370329A publication Critical patent/CN111370329A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种扇出型晶圆级封装方法，包括：提供多个芯片，所述芯片具有正面和与所述正面相对的背面，且芯片内具有电连接结构，正面暴露出电连接结构表面；提供载板；将多个芯片临时键合于载板上，相邻芯片与载板之间围成塑封区；采用选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于所述塑封区的塑封料进行固化处理，形成覆盖所述芯片侧壁的塑封层；在形成所述塑封层之后，进行解键合处理以去除所述载板；形成再布线结构，所述再布线结构与所述电连接结构之间电连接。本发明采用选择性喷涂处理的方式形成塑封层，有利于提高封装效果，改善封装结构的性能。

Description

扇出型晶圆级封装方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种扇出型晶圆级封装方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
晶圆级封装可以分为扇入型晶圆级封装(fan-in Wafer Lever Package，FiWLP)和扇出型晶圆级封装(Fan-out Wafer Level Package，FoWLP)。其中，扇出型晶圆级封装不仅具有超薄、高I/O脚数等特性，还因省略黏晶、打线等而大幅减少材料及人工成本，产品具有体积小、成本低、散热佳、电性优良、可靠性高等优势。
然而，现有技术中采用扇出型晶圆级封装形成的封装结构性能有待提高。
发明内容
本发明解决的问题是提供一种扇出型晶圆级封装方法，提高封装形成的封装结构的性能。
为解决上述问题，本发明提供一种扇出型晶圆级封装方法，包括：提供多个芯片，所述芯片具有正面和与所述正面相对的背面，且所述芯片内具有电连接结构，所述正面暴露出所述电连接结构表面；提供载板；将所述多个芯片临时键合于所述载板上，相邻芯片与所述载板之间围成塑封区；进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于所述塑封区的塑封料进行固化处理，形成覆盖所述芯片侧壁的塑封层；在形成所述塑封层之后，进行解键合处理以去除所述载板；在所述芯片上以及塑封层上形成再布线结构，所述再布线结构与所述电连接结构之间电连接。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供的扇出型晶圆级封装方法的技术方案中，进行临时键合，将芯片临时键合至载板上，相邻芯片与载板之间围成塑封区；然后，采用选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于塑封区的塑封料进行固化处理，形成覆盖所述芯片侧壁的塑封层。本发明避免了现有形成塑封层中芯片受到注塑压力的问题，从而防止芯片发生变形或者破裂；并且，采用选择性喷涂处理的方式能够形成仅覆盖芯片侧壁的塑封层，因此所述塑封层内部应力小，相应的所述塑封层与所述芯片之间的界面性能好，二者之间的粘附性强，保证所述塑封层对芯片具有良好的密封效果。因此，本发明提供的扇出型晶圆级封装方法，能够提高形成的封装结构的性能。
可选的，采用喷头在载板上方移动，当喷头移动经过所述塑封区上方时，向塑封区喷洒塑封料，且所述喷头移动经过同一塑封区上方至少两次，以形成所述塑封层，并且喷头前一次移动经过塑封区上方时的移动路径与后一次移动经过同一塑封区上方时的移动路径不同。不同移动路径的喷头喷洒的塑封料的厚度均匀性以及厚度分布情况有差异，由于同一塑封区上方的塑封料为经由不同移动路径的喷头喷洒的，两次不同喷洒塑封料形成膜层的厚度分布情况相互弥补或者相互抵消，有利于进一步提高最终形成的塑封层的厚度均匀性。
可选的，先将芯片的背面临时键合于载板上，后形成再布线层的方案中，由于采用选择性喷涂处理形成塑封层，形成的塑封层不会覆盖芯片正面，因此，能够省略去除位于芯片正面的塑封层的工艺步骤；并且，避免了去除位于芯片正面的塑封层对电连接结构造成的污染或者损伤，保证所述电连接结构具有良好的电学性能，从而进一步的提高封装效果。
附图说明
图1及图2为一种扇出型晶圆级封装过程的剖面结构示意图；
图3至图9为本发明一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图；
图10至图15为本发明另一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图；
图16至图19为本发明又一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，采用现有的扇出型晶圆级封装制造的封装结构的性能有待提高。
现结合一种扇出型晶圆级封装方法进行分析，以采用chip first(又称为RDLlast，RDL，redistribution-layer)封装工艺为例，其中，chip first工艺指的的是先将芯片临时键合于载板上后形成再布线层的封装方法。图1及图2为一种扇出型晶圆级封装过程的剖面结构示意图，通常的，采用chip first的扇出型晶圆级封装包括以下步骤：
参考图1，将多个芯片10背面临时键合到载板20键合面上，所述芯片10正面暴露出电连接结构11。
参考图2，在所述载板20键合面上形成塑封层(molding layer)30，所述塑封层30覆盖所述芯片10正面和侧壁。
后续的工艺步骤包括：去除高于所述芯片10正面的塑封层，暴露出所述芯片10正面的电连接结构11；在所述芯片10上以及塑封层30上形成再布线结构，所述再布线结构与所述电连接结构11电连接；去除所述载板20；切割所述塑封层30，形成若干单颗封装结构。
采用上述封装方法形成的封装结构性能有待提高。经分析发现，所述塑封层30的形成工艺是造成封装性能差的主要问题之一。
通常采用注塑工艺(molding)形成所述塑封层30，具体地，包括以下步骤：先将键合后的载板20和芯片10放置在下模模腔内，并在下模模腔内放入塑封料；接着合上上模，并对模具整体加热，位于下模模腔内的塑封料受热熔化，在注射器的推动下熔化的塑封料将芯片10包裹；塑封料冷却后固化成型，并与芯片10结合在一起以形成所述塑封层30，对芯片10形成保护。
然而，在注射器的推动下将熔化的塑封料包裹芯片10的过程中，芯片10会受到较大的注塑压力，所述注塑压力使芯片10易发生变形甚至断裂，从而造成封装结构性能失效，封装失败。并且，若采用chip last工艺进行封装时，载板20表面相应先形成有再布线层，使得所述载板200表面具有凹凸不平的结构；将所述载板20和芯片10放入注塑模腔时，载板20背面与注塑模腔平整的表面之间的贴合度差，这将进一步的导致器载板20在注塑压力的作用下更容易发生变形甚至断裂，进而导致位于所述载板20上的再布线层发生变形，影响所述再布线层的电连接性能。
此外，采用注塑工艺形成的塑封层30通常以全覆盖的方式包裹芯片10，即塑封层30覆盖载板20表面、芯片10侧壁以及芯片10顶部，使得塑封层30内部具有较大的内应力(stress)，所述内应力也会致使芯片10发生变形甚至破裂，造成封装失效。
并且，当chip last工艺中采用face up(正面朝上)方法进行封装时，在将芯片10背面临时键合至载板20上后，芯片10正面相对于所述载板20朝上，为了形成与芯片10正面的电连接结构相接触的再布线层，还需要去除高于芯片10正面的塑封层，这样不仅造成塑封材料的浪费增加工艺步骤，且还去除塑封层的工艺步骤还易对所述电连接结构造成不良影响，从而影响封装结构的性能。
为解决上述问题，本发明提供一种扇出型晶圆级封装方法，采用选择性喷涂处理替代现有的模具注塑工艺形成塑封层，减小了塑封层内部应力，提高封装形成的封装结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9为本发明一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图。
需要说明的是，本实施例中，以采用chip first中的face up方式进行扇出型晶圆级封装为例进行说明，也就是说，先将多个芯片临时键合于载板上，后形成再布线结构中的再布线层。
参考图3，提供多个芯片100，所述芯片100具有正面101和与所述正面101相对的背面102，且所述芯片100内具有电连接结构103，所述正面101暴露出所述电连接结构103表面。
所述芯片100作为扇出型晶圆级封装中的待封装集成的芯片。本实施例中，所述芯片100的背面为与后续与提供的载板进行临时键合的面。
所述芯片100可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，按照功能类型区分，所述芯片100可以为存储芯片、通讯芯片、处理芯片、闪存芯片、逻辑芯片或者特定功能芯片，例如，所述处理芯片可以为图像传感器芯片、温度传感器芯片或者压力传感器芯片等，所述特定功能芯片为为了某些特定功能而开发的芯片，如Wifi芯片、蓝牙芯片或者电源管理芯片等。
本实施例中，所述多个芯片100的功能类型相同，所述扇出型晶圆级封装用于对相同功能类型的芯片进行封装，后续进行切割处理后，形成具有一个芯片的封装结构。相应的，所述多个芯片可以为通过对同一晶圆进行切割获得。
需要说明的是，在其他实施例中，根据实际生产工艺需求，所述多个芯片的功能类型也不可以不相同，例如，所述若干个功能芯片包括为第一功能类型的第一芯片以及第二公开类型的第二芯片，所述扇出型晶圆级封装用于将不同功能类型的第一芯片和第二芯片组合封装到一个封装结构中。相应的，所述多个芯片可以为通过对不同功能类型的多个晶圆分别进行切割获得的。
所述芯片100内具有电连接结构103，且所述正面101暴露出所述电连接结构103表面。所述电连接结构用于与后续形成的再布线结构进行电连接，从而实现芯片100与外部电路或者其他器件的电连接。
所述电连接结构103包括金属互连结构以及与所述金属互连结构电连接的焊盘，其中，所述正面101暴露出所述焊盘表面。本实施例中，所述焊盘顶部与所述正面101齐平。其他实施例中，所述焊盘还可以凸出于所述芯片正面。
为了对所述芯片100正面提供保护作用，减少芯片100受到外界环境的不良影响，所述芯片100正面101还可以形成有钝化层(未图示)，所述钝化层暴露出所述电连接结构表面。具体地，所述钝化层的材料可以为氧化硅、氮化硅或者氮氧化硅，所述钝化层的材料还可以为绝缘树脂材料。
所述芯片100可以采用集成电路制作技术制成。本实施例中，所述芯片100为采用硅晶圆制成的芯片。在其他实施例中，所述芯片100还可以为其他材质形成的芯片，例如在锗晶圆、锗化硅晶圆、碳化硅晶圆、III-V族化合物晶圆、绝缘体上的硅晶圆或者蓝宝石基底等，其中，III-V族化合物晶圆可以为砷化镓晶圆、砷化铟晶圆、磷化铟晶圆、磷化镓晶圆、砷化镓铟晶圆或者磷化铟镓晶圆等。
参考图4及图5，图4为俯视结构示意图，图5为图4中沿AA1切割的剖面结构示意图，提供载板(carrier)105；将所述多个芯片100临时键合于所述载板105上，相邻芯片100与所述载板105之间围成塑封区I。
为了便于后续封装工艺的进行，提供载板105，所述载板105用于对芯片100提供承载支撑作用，以提高后续封装工艺的可操作性，并为后续形成塑封层提供工艺基础。
本实施例中，所述载板105为金属载板。在其他实施例中，所述载板还可以为玻璃载板、陶瓷载板、塑料载板或者树脂载板，所述载板还可以为晶圆。
所述载板105具有待键合面，所述待键合面为后续与芯片相键合的面。本实施例中，所述待键合面的形状为圆形。在其他实施例中，所述待键合面的形状还可以为规则多边形，例如矩形、六边形或者八边形，所述待键合面的形状还可以为不规则形状。
本实施例中，所述载板105表面形成有粘胶层106，后续利用所述粘胶层106实现所述载板105与芯片100的临时键合。需要说明的是，为了便于图示和说明，图4中未示出粘胶层106。
本实施例中，将所述多个芯片100的背面102临时键合于所述载板105上，所述粘胶层106与所述芯片100的背面102相粘合。
需要说明的是，在其他实施例中，还可以通过静电键合方法，将所述芯片的背面临时键合于所述载板上。静电键合技术是不用任何粘结剂实现键合的一种方法，在键合过程中，将要键合的芯片和载板分别连接不同的电极，在电压作用下使芯片和载板表面形成电荷，且所述芯片与载板表面电荷电性不同，从而在芯片与载板临时键合过程中产生较大的静电引力，实现两者的物理连接。
在进行所述临时键合后，相邻芯片100与所述载板105之间的区域为塑封区I，所述塑封区I为后续需要形成塑封层的区域，所述塑封层覆盖芯片100侧壁，以为芯片100提供密封和支撑作用。本实施例中，为了便于后续进行切割处理，所述芯片100在所述载板105上规则排布，相应的，所述塑封区I也在所述载板105上规则排布。
具体地，本实施例中，在所述临时键合后，所述芯片100在所述载板200上呈沿X方向和Y方向的阵列式分布，其中，X方向即为阵列的行方向，Y方向即为阵列的列方向，相应的，所述阵列式分布的芯片100与载板105之间围成若干行塑封区I和若干列塑封区I。
结合参考图4、图6及图7，图7为图6中区域B的放大示意图，进行选择性喷涂处理，向所述塑封区I喷洒塑封料，且对位于所述塑封区I的塑封料进行固化处理，形成覆盖所述芯片100侧壁的塑封层107。
具体地，在所述选择性喷涂处理过程中，不会向所述芯片100所在区域上方喷洒塑封料，仅向相邻芯片100之间的塑封区I喷洒塑封料。
采用选择性喷涂处理的方式形成所述塑封层107，避免了现有技术中形成塑封层过程中会对芯片施加注塑压力的问题，从而避免了注塑压力对芯片造成的不良影响，防止芯片100发生变形或破裂，保证所述芯片100的功能完好。
并且，采用选择性喷涂处理的方式形成所述塑封层107，形成的所述塑封层107可以仅覆盖所述芯片100的侧壁，而在所述芯片100正面不覆盖塑封料。相较于塑封层覆盖芯片顶部和侧壁的方案而言，本实施例中，形成的塑封层107由于仅覆盖芯片100的侧壁，使得所述塑封层107内部应力小，可以有效的避免由于塑封层内部应力过大而对芯片施加拉伸应力或者压缩应力，避免所述芯片100在拉伸应力或者压缩应力的作用下发生变形，且由于所述塑封层107内部应力小，使得所述塑封层107与所述芯片100之间的界面性能好，因此所述塑封层107对芯片100的密封绝缘效果好。
此外，采用选择性喷涂处理的方式形成所述塑封层107，工艺灵活度高，根据封装工艺的需求不同，通过合理控制所述选择性喷涂处理喷洒的塑封料的量，控制形成的所述塑封层107的厚度，从而可以形成顶部与所述芯片100正面齐平的塑封层107，还可以形成顶部低于所述芯片100顶部的塑封层107，保证所述芯片100内的电连接结构103表面被暴露出来，以便于后续形成与电连接结构103相接触的再布线结构，且后续形成的封装结构的整体厚度小；并且，由于在所述选择性喷涂处理过程中不会向芯片100正面喷洒塑封料，所述电连接结构103不会受到塑封料的影响因而始终能够保持良好的电学性能。
本实施例中，所述塑封层107顶部与所述芯片100正面101齐平。在其他实施例中，所述塑封层顶部还可以低于所述芯片正面。
所述塑封料为具有流动性的塑封胶。本实施例中，所述塑封料为环氧树脂塑封料(EMC，Epoxy Molding Compound)，包括基体树脂、固化剂、偶联剂、填料等，其中，基体树脂为环氧树脂，固化剂为酚醛树脂，偶联剂可以为硅微粉或者二氧化硅粉。需要说明的是，在其他实施例中，所述塑封料还可以采用其他合适的塑封料。
本实施例中，所述选择性喷涂处理的方法包括：提供可移动的喷头；采用所述喷头在所述载板105上方移动，当所述喷头移动经过所述塑封区I上方时，所述喷头向所述塑封区I喷洒塑封料。
具体地，提供喷涂装置，所述喷涂装置具有可移动的喷头；将所述载板105置于晶圆承载台(wafer chuck)上，利用所述喷涂装置完成所述选择性喷涂处理。
为了提高形成的塑封层107的厚度均匀性，在所述选择性喷涂处理过程中，所述喷头移动经过同一塑封区I上方至少两次，以形成所述塑封层107。由于对于同一塑封区I而言，塑封层107为至少经过两次喷洒塑封料形成的，在进行后一次喷洒塑封料之前，前一次喷洒的塑封料在所述塑封区I上具有一定的时间和空间进行流动，因此在进行后一次喷洒塑封料时，前一次喷洒的塑封料的厚度均匀性得到了改善，从而提高最终形成的塑封层107的厚度均匀性。
本实施例中，所述选择性喷涂处理过程中，所述喷头前一次移动经过所述塑封区I上方时的移动路径为第一方向，所述喷头后一次移动经过所述塑封区I上方时的路径为第二方向，且所述第二方向与第一方向不同。这样设置的好处在于：
来自不同移动路径的喷头向同一塑封区I喷洒的塑封料的厚度分布情形具有差异性，因此，采用具有不同移动路径的喷头向同一塑封区I喷洒塑封料时，所述具有差异性的厚度分布相互弥补，从而提高进一步的提高形成的塑封层107的厚度均匀性。
本实施例中，在进行所述键合处理后，所述芯片100在所述载板105上呈沿X方向和Y方向的阵列式分布，所述阵列式分布的芯片100围成若干行塑封区I和若干列塑封区，其中，沿X方向的塑封区I构成若干行塑封区I，沿列方向的塑封区I构成若干列塑封区I。相应的，所述喷头在所述载板200上方移动的移动路径包括：+X方向、-X方向、+Y方向或者-Y方向中的一种或多种。
所述选择性喷涂处理的步骤包括：至少一次的X方向喷涂步骤，所述X方向喷涂步骤包括：所述喷头沿+X方向或者-X方向移动，经过沿X方向的塑封区I上方，直至所述喷头移动经过所有行塑封区I上方；至少一次的Y方向喷涂步骤，所述Y方向喷涂步骤包括：所述喷头沿+Y方向或者-Y方向移动，经过沿Y方向的塑封区I上方，直至所述喷头移动经过所有列塑封区I上方。
需要说明的是，为了提高形成的塑封层107的厚度均匀性，且提高所述塑封层107致密度等性能，可以交替进行所述X方向喷涂步骤以及所述Y方向喷涂步骤，直至形成厚度符合要求的塑封层107。
在从X方向喷涂步骤变更为Y方向喷涂步骤时，既可以采用移动所述喷头的方式实现，还可以利用晶圆承载台将载台105转动90°的方式来实现。
在其他实施例中，所述选择性喷涂处理的步骤还可以包括：至少两次的X方向喷涂步骤，每一X方向喷涂步骤包括：所述喷头沿+X方向移动，经过一行塑封区上方；接着，所述喷头沿-X方向移动，经过下一行塑封区上方；所述喷头交替沿+X方向和-X方向移动，直至所述喷头移动经过所有行塑封区。需要说明的是，为了提高形成的塑封层的厚度均匀性，所述喷头移动经过同一行塑封区上方至少两次，以形成所述塑封层，并且，所述喷头前一次移动经过同一行塑封区的移动路径与后一次移动经过同一行塑封区的移动路径不同。
还需要说明的是，采用上述的至少两次的X方向喷涂步骤以完成选择性喷涂处理的方案中，对于载台上未设置有芯片的整行塑封区而言，所述喷头可以对所述整行塑封区进行喷洒塑封料，若所述整行塑封区在后续的切割处理过程中会被切割去除时，也可以对所述整行塑封区不喷洒塑封料。
相应的，在其他实施例中，所述选择性喷涂处理还可以包括至少两次的Y方向喷涂步骤，所述喷头可以交替沿+Y方向和-Y方向移动，直至所述喷头移动经过所有列塑封区，以形成所述塑封层。
在其他实施例中，所述喷头的移动路径的方向还可以包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
在进行所述选择性喷涂处理之前，还需要获取所述载板105上的塑封区I的位置信息；基于获取的所述位置信息，进行所述选择性喷涂处理。
本实施例中，获取所述塑封区I的位置信息的方法为：前述临时键合为基于预设位置信息进行的，将所述预设位置信息作为所述塑封区I的位置信息。需要说的是，在其他实施例中，为了提高所述位置信息的准确度，避免键合处理中的工艺偏差带来的影响，获取所述塑封区的位置信息的方法还可以为，或者，在进行键合处理后，对所述载板表面进行光照射，采集经载板表面反射的光信息，获取所述塑封区的位置信息。由于塑封区的材料与所述芯片的材料不同，因此基于不同材料反射的信息不同，采用扫描方法可以获取塑封区的位置信息。
所述塑封区I具有相对的第一边界和第二边界，所述第一边界指向第二边界的方向与喷头移动方向一致，当所述喷头移动经过所述第一边界且距离第一边界第一距离时，所述喷头开始喷洒塑封料；当所述喷头移动至距离第二边界第二距离且未超过第二边界时，所述喷头结束喷洒塑封料。
所述第一距离不宜过大。若所述第一距离过大，则所述喷头单次经过同一塑封区I上方的有效喷涂面积过小，使得选择性喷涂处理的效率低。为此，本实施例中，所述第一距离范围为0～30mm，例如为5mm、10mm、15mm、25mm。
所述第二距离不宜过小，也不宜过大。若所述第二距离过小，则所述喷头易将塑封料喷涂至与塑封区I相邻的芯片103顶面；若所述第二距离过大，则所述喷头单次经过同一塑封区I上方时的有效喷涂面积过小，使得选择性喷涂处理的效率低。为此，本实施例中，，所述第二距离范围为5mm～30mm，例如为10mm、18mm、23mm、28mm。
在进行所述选择性喷涂处理过程中，所述喷头与所述载板105之间的垂直距离不宜过小，也不宜过大。所述喷头与所述载板105之间的垂直距离越近，则单位时间内喷头喷洒的区域面积越小，相应的单位时间内在塑封区I上喷洒塑封料形成的膜层的厚度越厚，相应的形成的膜层厚度均匀性也越小，不利于提高塑封层107的厚度均匀性；所述喷头与所述载板105之间的垂直距离越远，喷头喷洒塑封料的位置精确度越难以控制，且容易造成塑封料的损失。
为此，本实施例中，所述喷头与所述载板105之间的垂直距离为5mm～30mm，例如为10mm、15mm、20mm、28mm。
并且，在所述选择性喷涂处理过程中，对于同一塑封区I，随着所述塑封区I内的塑封料的量逐渐增加，所述喷头与所述塑封区I的待键合面101之间的垂直距离逐渐减小，也就是说，所述喷头下一次经过所述塑封区I时所述喷头与所述待键合面101之间的垂直距离为第一垂直距离，所述喷头前一次经过同一塑封区时所述喷头与所述待键合面101之间的垂直距离为第二垂直距离，所述第一垂直距离小于第二垂直距离。
在所述选择性喷涂处理过程中，所述喷头移动的速率不宜过小，也不宜过快。若所述喷头移动的速率过小，则在喷头喷洒的塑封料流量一定的情况下，所述喷头单次移动经过所述塑封区I过程中喷洒的塑封料量较大，则在所述塑封区I单次形成的膜层厚度较厚，所述膜层的厚度均匀性相对较差，不利于提高最终形成的塑封层107的厚度均匀性；若所述喷头移动的速率过大，则所述选择性喷涂处理的喷涂效率低，影响封装进程。为此，本实施例中，在所述选择性喷涂处理过程中，所述喷头移动的速率为0.01m/s～0.1m/s，例如为0.03m/s、0.05m/s、0.07m/s、0.9m/s。
在所述选择性喷涂处理过程中，所述喷头喷洒塑封料的流量不宜过小，也不宜过大。若所述喷头喷洒塑封料的流量过小，相应的所述选择性喷涂处理的喷涂效率低，影响封装进程；若所述喷头喷洒塑封料的流量过大，所述喷头单次移动经过所述塑封区I过程中喷洒的塑封料量较大，则在所述塑封区I单次形成的膜层厚度较厚，所述膜层的厚度均匀性相对较差，不利于提高最终形成的塑封层107的厚度均匀性。为此，本实施例中，在所述选择性喷涂处理过程中，所述喷头喷洒塑封料的流量为1mL/s～10mL/s，例如为2mL/s、4mL/s、6mL/s、9mL/s。
需要说明的是，本实施例中，以提供可移动的喷头来实现选择性喷涂作为示例，在其他实施例中，所述选择性喷涂处理采用的方法还可以包括：提供喷头和可移动载台；将所述载板置于所述可移动载台上，使所述载板在喷头下方移动，当所述塑封区移动至所述喷头下方时，所述喷头向所述塑封区喷洒塑封料。
在所述选择性喷涂处理结束后，对位于所述塑封区I的塑封料进行固化处理。所述固化处理用于使位于所述塑封区I的塑封料固化成型，且在固化处过程中，所述塑封料内部发生交联反应，以形成具有抗弯性能、抗湿性能以及耐热性能的塑封层107。
具体地，所述固化处理采用的方法包括：在真空、N2或者惰性气体环境下，对所述塑封区I的塑封料进行烘烤。
本实施例中，所述固化处理采用的工艺温度不宜过低，也不宜过高。若所述固化处理采用的工艺温度过低，则在固化处理过程中塑封料内交联反应不完全，影响所述塑封层107起到的塑封效果；若所述固化处理采用的工艺温度过高，则可能会对芯片100的性能造成不良影响，并且所述固化处理采用的工艺温度过高，塑封层107内部应力相应较大，易造成所述塑封层107与芯片100之间的粘附性下降，影响塑封层107对芯片100的塑封效果。
为此，本实施例中，所述固化处理采用的工艺温度为120℃～160℃，例如为130℃、140℃、150℃，在所述工艺温度范围内进行固化处理，使得位于塑封区I内的塑封料内部交联反应逐渐完全，分子中反应基团和反应活点数目逐渐减少，从而形成具有稳定的三维网状结构的塑封层107，使得所述塑封层107具有高强度以及高硬度，从而保证所述塑封层107具有高的抗弯性能、抗湿性能以及耐热性能；并且所述塑封层107内部应力适中，因此所述塑封层107与所述芯片100之间的粘附性强，且所述塑封层107与所述载板105之间的粘附性强。
本实施例中，在进行所述固化处理之前，还包括：在进行所述所述选择性喷涂处理过程中，对位于所述塑封区I的塑封料进行加热处理，且所述加热处理的工艺温度低于所述固化处理的工艺温度。
在所述加热处理过程中，位于所述塑封区I的塑封料的流动性得到改善，有利于提高形成的塑封层107的厚度均匀性；并且，所述塑封料中存在妨碍交联反应的溶剂分子，所述加热处理有利于使所述溶剂从塑封料中挥发出去，进而提高后续固化处理过程中交联反应程度，改善形成的塑封层107的强度和硬度。
所述加热处理的工艺温度不宜过低，也不宜过高。若所述加热处理的工艺温度过低，则位于所述塑封区I上的塑封料流动性相对较差，且塑封料中会影响交联反应的溶剂挥发程度低；若所述加热处理的工艺温度过高，则易造成所述塑封区I上的塑封料过早硬化而出现塑封层107分层的问题。
为此，本实施例中，所述加热处理的工艺温度为20℃～120℃，例如为40℃、60℃、80℃、100℃。所述加热处理采用的工艺温度适中，既保证所述塑封区I上的塑封料具有合适的流动性，且尽可能多的使塑封料中的溶剂挥发出去，同时，还能避免由于加热处理的工艺温度过高带来的塑封层107分层的问题。所述加热处理的方法可以为：通过对晶圆承载台进行加热，以完成对位于所述塑封区I的塑封料的加热处理。
需要说明的是，在其他实施例中，也可以在进行所述选择性喷涂处理的过程中，进行所述固化处理。如无特别说明，本实施例后续提供的示意图均为在图7基础上的结构示意图。
参考图8，在所述芯片100上以及塑封层107上形成再布线结构，所述再布线结构与所述电连接结构103电连接。
所述再布线结构用于使所述芯片100与外部电路或者其他器件电连接，用于提供输入/输出接入点；并且，通过所述再布线结构，能够布局设置符合需求的输入/输出接入点之间的间距。
所述再布线结构包括：与所述电连接结构相接触的再布线层108，所述再布线层108位于所述芯片100表面以及与所述芯片100相邻接的塑封层107表面；以及位于所述再布线层108上的焊球109。
具体地，本实施例中，在所述芯片100正面101以及与所述芯片100相邻接的塑封层表面形成所述再布线层108；在所述再布线层108上形成所述焊球109。
本实施例中，形成所述再布线结构的工艺步骤包括：在所述芯片100正面形成暴露出所述电连接结构103的第一绝缘层111；在所述电连接结构103表面以及所述第一绝缘层111表面形成再布线层108；在所述再布线层108表迷形成第二绝缘层112，所述第二绝缘层112暴露出部分再布线层108表面；在所述暴露出的再布线层108表面形成球下金属层113(UBM，Under Bump Metalization)；在所述球下金属层113表面形成所述焊球109。
所述第一绝缘层111的材料为聚合物材料，可以起到应力缓冲的作用，缓解再布线层108对芯片100施加的应力。所述第一绝缘层111的材料为光敏性聚酰亚胺(PI，Photo-sensitive Polyimide)、聚苯并恶唑(PBO，Polybenzoxazole)或者苯丙环丁烯(BCB，Benzocyclobutene)。需要说明的是，在其他实施例中，也可以不形成所述第一绝缘层，直接在芯片正面形成再布线层。
所述再布线层108用于对芯片100内的电连接结构103的电连接位置进行重新布局，使得在再布线层108上形成的焊球109满足对焊球109注销间距的要求，并且使形成的焊球109按照阵列排布。
本实施例中，所述再布线层108的材料为铜。在其他实施例中，所述再布线层的材料还可以为铝或者钨。
所述第二绝缘层112用于保护再布线层108，并为形成焊球109预留空间位置。所述第二绝缘层112的材料为PI、BCB或者PBO。
所述球下金属层113作为所述焊球109与所述再布线层108之间的过渡层，起到提高所述焊球109与所述再布线层108之间的粘附性的作用，并且，所述球下金属层113还可以作为形成焊球109的种子层，且起到阻挡焊球109中的金属扩散至再布线层108中的阻挡作用。需要说明的是，在其他实施例中，也可以不形成所述球下金属层，直接在所述再布线层表面形成所述焊球。
所述焊球109作用输入/输出接入点，用于与外部电路或者其他器件接触电连接。本实施例中，所述焊球109的材料为焊锡。
在其他实施例中，所述再布线结构还可以包括：位于所述再布线层108与所述焊球109之间的铜柱(copper pillar)。此外，所述再布线层108还可以为包括至少两层金属布线的层叠结构，每一层金属布线之间由绝缘材料隔开，且每一层金属布线之间经由导电插塞电连接。
参考图9，进行解键合处理以去除所述载板105(参考图8)。
进行解键合处理，使所述芯片100与所述载板105分离，从而去除所述载板105以及粘胶层106(参考图8)。
所述解键合处理可以采用化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光以及湿法剥离中的一种或多种。本实施例中，根据所述粘胶层106的材料的不同，相应采用不同的方法进行所述解键合处理。需要说明的是，在其他实施例中，还可以在进行解键合处理以去除所述载板之后，形成所述再布线结构；或者，在进行解键合处理之前先形成再布线层，在进行解键合处理之后形成焊球。
后续的工艺步骤包括：对所述塑封层107进行切割处理，形成若干单颗的封装结构。本实施例中，采用激光切割工艺，对所述塑封层107进行切割处理，以形成封装结构。
本实施例提供的扇出型晶圆级封装方法，采用选择性喷涂处理替代现有的模具注塑以形成塑封层，避免了模具注塑过程中芯片受到注塑压力的问题，且形成的塑封层107内部应力小，因此所述塑封层107对芯片100施加的应力小，防止出现芯片100变形的问题。同时，本实施例形成的塑封层107的工艺灵活度高，可以控制形成的塑封层107的厚度，使得形成的封装结构的整体厚度较薄，同时还避免了去除芯片100正面101的塑封层107的工艺步骤，既降低了生产成本且能够避免对芯片100的电连接结构103造成污染或损伤。因此，本实施例提供的封装方法的封装效果好，形成的封装结构的性能优良。
本发明另一实施例还提供一种扇出型晶圆级封装方法，与前一实施例不同的是，本实施例中采用chip fist中的face up方式进行扇出型晶圆级封装，以下将结合附图对本实施例进行详细说明，需要说明的是，与前一实施例相同或相应的部分，以下将不做详细描述。
图10至图15为本发明另一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图。
参考图10及图11，图10为俯视结构示意图，图11为图10中沿CC1切割的剖面结构示意图，提供多个芯片200，所述芯片200具有正面201和与所述正面201相对的背面202，且所述芯片200内具有电连接结构203，所述正面201暴露出所述电连接结构203表面；提供载板205；将所述多个芯片200临时键合于所述载板205上，相邻芯片200与所述载板200之间围成塑封区I。
与前一实施例不同的是，本实施例中，将所述若干芯片200的正面201临时键合于所述载板205上。本实施例中，通过粘胶层206实现所述临时键合。
有关所述塑封区I的相应描述，可参考前述实施例的相应说明，在此不再赘述。
参考图12及图13，图13为图12中区域D的放大结构示意图，进行选择性喷涂处理，向所述塑封区I喷洒塑封料，且对位于所述塑封区I的塑封料进行固化处理，形成覆盖所述芯片200侧壁的塑封层207。
本实施例中，形成的所述塑封层207顶部与所述芯片200正面201齐平。在其他实施例中，形成的所述塑封层顶部还可以低于所述芯片200正面201。有关所述选择性喷涂处理以及固化处理的相应说明和效果，可参考前一实施例，在此不再赘述。如无特别说明，本实施例后续提供的示意图均为在图13基础上的结构示意图。
参考图14，在形成所述塑封层207之后，进行解键合处理以去除所述载板205(参考图13)。
本实施例中，由于所述芯片200正面201键合于所述载板205上，因此需要在进行解键合处理之后，再形成与所述电连接结构203电连接的再布线结构。
参考图15，在去除所述载板205(参考图13)之后，在所述芯片200上以及塑封层207上形成再布线结构(未标示)，所述再布线结构与所述电连接结构203电连接。
具体地，在所述芯片200正面201以及与所述芯片200相邻接的塑封层207表面形成再布线层208；在所述再布线层208上形成焊球209。本实施例中，形成所述再布线结构的工艺步骤包括：在所述芯片200正面201以及所述塑封层207表面形成再布线层208；在所述再布线层208表面形成绝缘层211，所述绝缘层211暴露出部分再布线层208表面；在所述暴露出的再布线层208表面形成球下金属层212；在所述球下金属层212表面形成焊球209。
需要说明的是，在其他实施例中，形成所述再布线结构的工艺步骤也可以参考前一实施例的相应说明。
后续的工艺步骤包括，对所述塑封层207进行切割处理，形成若干单颗的封装结构。
本发明又一实施例还提供一种扇出型晶圆级封装方法，与前述实施例不同的是，本实施例中采用chip last方式进行扇出型晶圆级封装，先在载板上形成再布线结构中的再分布层，后将多个芯片临时键合于载板上，以下将结合附图进行详细说明，需要说明的是，与前一实施例相同或相应的部分，以下将不做详细描述。
图16至图19为本发明又一实施例提供的扇出型晶圆级封装方法各步骤对应的结构示意图。
参考图16，提供载板305，在所述载板305上形成若干个分立的再布线层308。
本实施例中，在形成所述再布线层308之前，还在所述载板305表面形成粘胶层306。所述再布线层308用于与后续提供的芯片的电连接结构电连接。本实施例中，根据封装工艺需求，设置所述再布线层308的位置。
需要说明的是，在本实施例中，以所述再布线层308为单层结构作为示例，在其他实施例中，所述再布线层还可以为多层金属布线堆叠的叠层结构，且每层金属布线之间经由导电插塞电连接。
参考图17，提供芯片300，所述芯片300具有正面301和与所述正面301相对的背面302，所述芯片300内具有电连接结构304，且所述正面301暴露出所述电连接结构304表面；将所述多个芯片300临时键合于所述载板305上，相邻芯片300与所述载板305之间围成塑封区I。
具体地，本实施例中，在进行所述临时键合后，所述芯片300的电连接结构303与所述再布线层308相接触。
参考图18，进行选择性喷涂处理，向所述塑封区I喷洒塑封料，且对位于所述塑封区I的塑封料进行固化处理，形成覆盖所述芯片300侧壁的塑封层307。
关于所述选择性喷涂处理以及固化处理的详细说明，可参考前述实施例的相应说明，在此不再赘述。
形成的所述塑封层307顶部与所述芯片300背面302齐平，或者，形成的所述塑封层307顶部低于所述芯片300背面302。
参考图19，在形成所述塑封层307之后，进行解键合处理以去除所述载板305(参考图18)；在所述再布线层308上形成焊球309。
本实施例中，进行解键合处理，去除所述载板305以及粘胶层306，暴露出所述再布线层308。
形成所述焊球309的工艺步骤包括：在所述再布线层308表面形成绝缘层311，所述绝缘层311暴露出部分再布线层308表面；在所述暴露出的再布线层308表面形成球下金属层312；在所述球下金属层312表面形成焊球309。
在形成所述焊球之前，对所述塑封层307进行切割处理，形成若干单颗的封装结构。
本实施例提供的采用chip last工艺进行扇出型晶圆级封装，不仅具有前述实施例中所述的减小塑封层307内部应力的效果，并且，由于采用选择性喷涂处理过程中，避免了对载板305施加注塑压力，使得位于载板305上的再布线层308所处的工艺环境较为温和，从而防止所述再布线层308发生变形或者断裂问题，保证所述再布线层308具有良好的形貌以及导电性能，进而保证所述电连接结构304与所述再布线层308之间具有良好的电连接效果，以提高封装的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种扇出型晶圆级封装方法，其特征在于，包括：
提供多个芯片，所述芯片具有正面和与所述正面相对的背面，且所述芯片内具有电连接结构，所述正面暴露出所述电连接结构表面；
提供载板；
将所述多个芯片临时键合于所述载板上，相邻芯片与所述载板之间围成塑封区；
进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对位于所述塑封区的塑封料进行固化处理，形成覆盖所述芯片侧壁的塑封层；
在形成所述塑封层之后，进行解键合处理以去除所述载板；在所述芯片上以及塑封层上形成再布线结构，所述再布线结构与所述电连接结构之间电连接。
2.如权利要求1所述扇出型晶圆级封装方法，其特征在于，所述选择性喷涂处理的方法包括：提供可移动的喷头；采用所述喷头在所述载板上方移动，当所述喷头移动经过所述塑封区上方时，所述喷头向所述塑封区喷洒塑封料。
3.如权利要求2所述扇出型晶圆级封装方法，其特征在于，所述喷头移动经过同一塑封区上方至少两次，以形成所述塑封层；所述喷头前一次移动经过所述塑封区上方时的移动路径具有第一方向，喷头后一次移动经过同一塑封区上方时的移动路径具有第二方向，所述第二方向与第一方向不同。
4.如权利要求2或3所述扇出型晶圆级封装方法，其特征在于，在所述键合处理之后，所述芯片在所述载板上呈沿X方向和Y方向的阵列式分布，所述阵列式分布的芯片与载板之间围成若干行塑封区和若干列塑封区；所述喷头的移动路径具有的方向包括：+X方向、-X方向、+Y方向或者-Y方向中的一种或多种。
5.如权利要求4所述扇出型晶圆级封装方法，其特征在于，所述喷头的移动路径具有的方向还包括：与X方向呈45°的倾斜方向或者与Y方向呈45°的倾斜方向。
6.如权利要求1或2所述扇出型晶圆级封装方法，其特征在于，在进行所述选择性喷涂处理之前，获取所述载板上的塑封区的位置信息；基于获取的所述位置信息，进行所述选择性喷涂处理。
7.如权利要求2所述扇出型晶圆级封装方法，其特征在于，所述喷头向所述塑封区喷洒塑封料的方法包括：所述塑封区具有相对的第一边界和第二边界，所述第一边界指向第二边界的方向与喷头移动方向一致，当所述喷头移动经过第一边界且距离第一边界第一距离时，所述喷头开始喷洒塑封料，所述第一距离范围为0～30mm；当所述喷头移动至距离第二边界第二距离且未超过第二边界时，所述喷头结束喷洒塑封料，所述第二距离范围为5mm～30mm。
8.如权利要求2所述扇出型晶圆级封装方法，其特征在于，所述喷头与所述载板之间的垂直距离为5mm～30mm。
9.如权利要求1所述扇出型晶圆级封装方法，其特征在于，所述选择性喷涂处理的方法包括：提供喷头和可移动载台；将所述载板置于所述可移动载台上，使所述载板在喷头下方移动，当所述塑封区移动至所述喷头下方时，所述喷头向所述塑封区喷洒塑封料。
10.如权利要求1所述扇出型晶圆级封装方法，其特征在于，在所述选择性喷涂处理结束后，进行所述固化处理。
11.如权利要求10所述扇出型晶圆级封装方法，其特征在于，在进行所述固化处理之前，还包括，在进行所述选择性喷涂处理过程中，对位于所述塑封区的塑封料进行加热处理，且所述加热处理的工艺温度低于所述固化处理的工艺温度。
12.如权利要求11所述扇出型晶圆级封装方法，其特征在于，所述加热处理的温度范围为20℃～120℃；所述固化处理的温度范围为120℃～160℃。
13.如权利要求1所述扇出型晶圆级封装方法，其特征在于，所述再布线结构包括：与所述电连接结构相接触的再布线层，所述再布线层位于所述芯片表面以及与芯片相邻接的塑封层表面；以及位于所述再布线层上的焊球。
14.如权利要求13所述扇出型晶圆级封装方法，其特征在于，先形成所述再布线层，后将所述多个芯片临时键合于所述载板上；形成所述再布线结构以及进行临时键合的工艺步骤包括：在所述载板上形成若干个分立的再布线层；将所述多个芯片的正面临时键合于所述载板上，且所述电连接结构与所述再布线层相接触；在去除载板之后，在所述再布线层上形成所述焊球。
15.如权利要求13所述扇出型晶圆级封装方法，其特征在于，先将所述多个芯片临时键合于所述载板上，后形成所述再布线层。
16.如权利要求15所述扇出型晶圆级封装方法，其特征在于，形成所述再布线结构以及进行临时键合的工艺步骤包括：将所述多个芯片的正面临时键合于所述载板上；在去除所述载板之后，在所述芯片正面以及与所述芯片相邻接的塑封层表面形成再布线层；在所述再布线层上形成所述焊球。
17.如权利要求14或16所述扇出型晶圆级封装方法，其特征在于，形成的所述塑封层顶部与所述芯片背面齐平，或者，形成的所述塑封层顶部低于所述芯片背面。
18.如权利要求15所述扇出型晶圆级封装方法，其特征在于，形成所述再布线结构以及进行临时键合的工艺步骤包括：将所述多个芯片的背面临时键合于所述载板上；在形成所述塑封层之后，在所述芯片正面以及与所述芯片相邻接的塑封层表面形成再布线层；在所述再布线层上形成所述焊球。
19.如权利要求18所述扇出型晶圆级封装方法，其特征在于，形成的所述塑封层顶部与所述芯片正面齐平，或者，形成的所述塑封层顶部与所述芯片正面齐平。
20.如权利要求1所述扇出型晶圆级封装方法，其特征在于，在形成所述再布线结构之后，还包括：对所述塑封层进行切割处理，形成若干单颗的封装结构。
CN201811604438.5A 2018-12-26 2018-12-26 扇出型晶圆级封装方法 Pending CN111370329A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811604438.5A CN111370329A (zh) 2018-12-26 2018-12-26 扇出型晶圆级封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811604438.5A CN111370329A (zh) 2018-12-26 2018-12-26 扇出型晶圆级封装方法

Publications (1)

Publication Number Publication Date
CN111370329A true CN111370329A (zh) 2020-07-03

Family

ID=71209053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811604438.5A Pending CN111370329A (zh) 2018-12-26 2018-12-26 扇出型晶圆级封装方法

Country Status (1)

Country Link
CN (1) CN111370329A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113155313A (zh) * 2021-03-16 2021-07-23 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
CN114864422A (zh) * 2022-03-25 2022-08-05 南通通富微电子有限公司 扇出型封装方法和扇出型封装器件
WO2023019558A1 (zh) * 2021-08-20 2023-02-23 华为技术有限公司 一种芯片封装结构、其制作方法及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479308B1 (en) * 2001-12-27 2002-11-12 Formfactor, Inc. Semiconductor fuse covering
CN102074514A (zh) * 2009-11-23 2011-05-25 三星半导体(中国)研究开发有限公司 封装件及其制造方法
US20150021764A1 (en) * 2013-07-19 2015-01-22 Amkor Technology, Inc. Semiconductor device with redistribution layers on partial encapsulation and non-photosensitive passivation layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479308B1 (en) * 2001-12-27 2002-11-12 Formfactor, Inc. Semiconductor fuse covering
CN102074514A (zh) * 2009-11-23 2011-05-25 三星半导体(中国)研究开发有限公司 封装件及其制造方法
US20150021764A1 (en) * 2013-07-19 2015-01-22 Amkor Technology, Inc. Semiconductor device with redistribution layers on partial encapsulation and non-photosensitive passivation layers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113155313A (zh) * 2021-03-16 2021-07-23 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
CN113155313B (zh) * 2021-03-16 2023-04-07 中国电子科技集团公司第二十九研究所 一种扇出型封装温度分布原位模拟结构及方法
WO2023019558A1 (zh) * 2021-08-20 2023-02-23 华为技术有限公司 一种芯片封装结构、其制作方法及电子设备
CN114864422A (zh) * 2022-03-25 2022-08-05 南通通富微电子有限公司 扇出型封装方法和扇出型封装器件

Similar Documents

Publication Publication Date Title
US11177142B2 (en) Method for dicing integrated fan-out packages without seal rings
CN109937476B (zh) 晶片级封装和方法
US10163711B2 (en) Methods of packaging semiconductor devices including placing semiconductor devices into die caves
US11164829B2 (en) Method of forming contact holes in a fan out package
TW201822330A (zh) 晶片封裝結構
TWI725452B (zh) 電子封裝件及其製法
CN104752236A (zh) 用于封装应用的两步模塑研磨
CN111370329A (zh) 扇出型晶圆级封装方法
US11923318B2 (en) Method of manufacturing semiconductor package
US20150048498A1 (en) Alignment Structures and Methods of Forming Same
US20200135453A1 (en) Semiconductor package and method of fabricating the same
CN111370328B (zh) 晶圆级封装方法
CN111370327B (zh) 扇入型晶圆级封装方法
CN111370335B (zh) 晶圆级系统封装方法
CN111370334B (zh) 3d封装方法
CN111370320B (zh) 封装方法
CN111370333B (zh) 晶圆级系统封装方法
CN111370324B (zh) 封装方法
CN111370338B (zh) 封装方法
CN111370326B (zh) 封装方法
CN111370431A (zh) 光电传感集成系统的封装方法
CN111370330B (zh) 晶圆级封装方法
CN114975352A (zh) 半导体封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200703