DE102019127076A1

DE102019127076A1 - Filmstruktur für bondkontaktstelle

Info

Publication number: DE102019127076A1
Application number: DE102019127076.6A
Authority: DE
Inventors: Julie Yang; Chii-Ming Wu; Tzu-Chung Tsai; Yao-Wen Chang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2019-10-01
Filing date: 2019-10-09
Publication date: 2021-04-01
Anticipated expiration: 2039-10-10
Also published as: CN112599475A; US11322464B2; TW202115856A; KR20210039896A; US20220254744A1; TWI718027B; DE102019127076B4; KR102342976B1; US20210098398A1

Abstract

Die vorliegende Offenbarung betrifft in manchen Ausführungsformen ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst das Bilden einer Mehrzahl von Bondkontaktstellenstrukturen über einer Zwischenverbindungsstruktur an einer Vorderseite eines Halbleiterkörpers. Die Mehrzahl von Bondkontaktstellenstrukturen haben jeweils eine Titankontaktschicht. Die Zwischenverbindungsstruktur und der Halbleiterkörper werden strukturiert, um Gräben zu definieren, die sich in den Halbleiterkörper erstrecken. Ein dielektrisches Füllmaterial wird innerhalb der Gräben gebildet. Das dielektrische Füllmaterial wird geätzt, um die Titankontaktschicht vor einem Bonding des Halbleiterkörpers an ein Trägersubstrat freizulegen. Der Halbleiterkörper wird ausgedünnt, um das dielektrische Füllmaterial entlang einer Rückseite des Halbleiterkörpers freizulegen und eine Mehrzahl integrierter Chip-Dies zu bilden. Das dielektrische Füllmaterial wird entfernt, um die Mehrzahl integrierter Chip-Dies zu trennen.

Description

HINTERGRUND
Die Fertigung integrierter Chips ist ein komplexer mehrstufiger Prozess, in dem elektronische Schaltungen auf einem Wafer gebildet sind, der aus einem halbleitenden Material (z.B. Silizium) besteht. Die Fertigung integrierter Chips kann weitgehend in Front-End-of-Line (FEOL) Verarbeitung und Back-End-of-Line (BEOL) Verarbeitung unterteilt werden. FEOL-Verarbeitung betrifft im Allgemeinen die Bildung von Vorrichtungen (z.B. Transistoren) innerhalb des Halbleitermaterials, während BEOL-Verarbeitung im Allgemeinen die Bildung leitfähiger Zwischenverbindungen innerhalb einer dielektrischen Struktur über dem Halbleitermaterial betrifft. Nach Beendigung der BEOL-Verarbeitung werden Bondkontaktstellen gebildet und dann kann der Wafer vereinzelt (z.B. geschnitten) werden, um eine Mehrzahl von separaten integrierten Chip-Dies zu bilden.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert werden.

1 zeigt eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chip-Dies mit einer offenbarten Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
2A-2B zeigen Querschnittsansichten mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies mit einer offenbarten Bondko ntaktstellenstruktur.
3 zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies mit einer offenbarten Bondkontaktstellenstruktur.
4 zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies mit einer offenbarten Bondkontaktstellenstruktur.
5 zeigt eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chip-Packages. umfassend ein offenbartes integriertes Chip-Die.
6A-6B zeigen Querschnittsansichten mancher zusätzlicher Ausführungsformen integrierter Chip-Packages, die jeweils eine Mehrzahl offenbarter integrierter Chip-Dies haben.
7-21D zeigen Querschnittsansichten mancher Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chip-Dies mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
22 zeigt ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chip-Dies mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht angedacht, begrenzend zu wirken. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt an sich kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten, räumlich relativen Beschreibungsausdrücke können ebenso entsprechend interpretiert werden.
Integrierte Chips werden typischerweise durch Bilden von Transistorvorrichtungen innerhalb eines Halbleiterwafers und anschließendes Bilden einer Zwischenverbindungsstruktur über dem Halbleiterwafer gefertigt. Die Zwischenverbindungsstruktur enthält eine Mehrzahl von leitfähigen Zwischenverbindungsschichten, deren Größe mit zunehmendem Abstand vom Halbleiterwafer zunimmt. Die Zwischenverbindungsschichten enden an einer Bondkontaktstelle, die über einer Oberseite der Zwischenverbindungsstruktur gebildet ist. Nach Bilden der Bondkontaktstelle kann der Halbleiterwafer durch einen Schneideprozess vereinzelt werden, der den Wafer in eine Mehrzahl von separaten integrierten Chip-Dies schneidet. Der Schneideprozess kann durch Montieren des Wafers auf einer klebrigen Fläche eines Stücks Schneideband durchgeführt werden. Dann schneidet eine Wafersäge den Wafer entlang Ritzlinien, um den Wafer in separate integrierte Chip-Dies zu trennen.
Da ein Wafersägeprozess mechanische Belastung auf einen Wafer ausüben kann, kann ein Rissstopp innerhalb der Zwischenverbindungsstruktur entlang eines Außenumfangs jedes integrierten Chip-Dies des Wafers angeordnet sein. Der Rissstopp enthält eine dichte Anordnung leitfähiger Zwischenverbindungsschichten, die konfiguriert ist zu verhindern, dass sich Risse, die durch einen Waferschneideprozess entstehen, in ein Inneres eines integrierten Chip-Dies fortpflanzen. Es ist klar, dass herkömmliche Schneideprozesse für ein integriertes Chip-Die mit einer relativ kleinen Größe (z.B. kleiner als 5 mm²) unerwünscht sein können, da ein Rissstopp eine verhältnismäßig große Fläche des integrierten Chip-Dies einnimmt.
Daher kann eine Alternative zu herkömmlichen Schneideprozessen ein Ätzen tiefer Gräben zwischen benachbarten integrierten Chip-Dies innerhalb eines Wafers sein. Die tiefen Gräben können sich durch eine Zwischenverbindungsstruktur und in eine Vorderseite des Wafers erstrecken. Die Gräben werden vor Ausdünnen einer Rückseite des Wafers mit einem dielektrischen Material gefüllt, um das dielektrische Material innerhalb der Gräben freizulegen. Auf das dielektrische Material wirkt dann ein Gas auf Fluorbasis ein, um das dielektrische Material zu entfernen und die benachbarten integrierten Chip-Dies zu trennen. In manchen Prozessen können Bondkontaktstellen innerhalb eines integrierten Chip-Dies vor dem Bilden der tiefen Gräben gebildet werden. Die Bondkontaktstellen können durch Abscheiden eines Bondkontaktstellenstapels gebildet werden, der eine Aluminium-Kupfer-Schicht umfasst, die zwischen einer darunterliegenden Titanschicht und einer darüberliegenden Titannitridschicht angeordnet ist. Der Bondkontaktstellenstapel wird anschließend gemäß einer Siliziumoxynitrid-Hartmaske strukturiert, um die Bondkontaktstellen zu definieren. Die Titannitridschicht schützt die Aluminium-Kupfer-Schicht während eines Strukturierens der Bondkontaktstellen und wird anschließend geätzt, um die Aluminium-Kupfer-Schicht freizulegen, bevor das dielektrische Material dem Gas auf Fluorbasis ausgesetzt wird.
Während die Titannitridschicht die Aluminium-Kupfer Schicht während des Strukturierens schützt, können Ätzmittel, die zum Entfernen der Siliziumoxynitrid-Hartmaske verwendet werden, durch die Titannitridschicht gehen und die darunterliegende Aluminium-Kupfer-Schicht beschädigen. Die Beschädigung der Aluminium-Kupfer-Schicht kann einen Widerstand der Aluminium-Kupfer-Schicht und der Bondkontaktstellen erhöhen. Ferner kann das Gas auf Fluorbasis, das zum Entfernen des dielektrischen Materials verwendet wird, mit der freigelegten Aluminium-Kupfer-Schicht interagieren und ein Nebenprodukt (z.B. ein AlxFy Nebenprodukt) auf der Aluminium-Kupfer-Schicht hinterlassen, das den Widerstand der Aluminium-Kupfer-Schicht weiter erhöhen kann (z.B. auf einen Widerstand, der größer oder gleich 100 Ohm ist). Der erhöhte Widerstand der Aluminium-Kupfer-Schicht und der Bondkontaktstelle kann einen Stromverbrauch eines integrierten Chips erhöhen, wodurch Leitung und/oder Batterielebensdauer einer Vorrichtung, die den integrierten Chip verwendet, verringert werden.
Die vorliegende Offenbarung betrifft ein Verfahren zum Bilden eines integrierten Chip-Dies mit einer Bondkontaktstelle mit geringem Widerstand (z.B. eine Bondkontaktstelle mit einem Widerstand kleiner als etwa 20 Ohm). In manchen Ausführungsformen bildet das Verfahren eine Bondkontaktstellenstapel auf einer Zwischenverbindungsstruktur über einem Halbleiterkörper. Der Bondkontaktstellenstapel kann eine Titankontaktschicht enthalten. Der Bondkontaktstellenstapel wird gemäß einer ersten Maskierungsschicht selektiv geätzt, um Bondkontaktstellenstrukturen zu definieren. Ein Ätzprozess wird dann durchgeführt, um Gräben zu bilden, die sich durch die Zwischenverbindungsstruktur und in den Halbleiterkörper erstrecken. Die Gräben werden mit einem dielektrischen Material gefüllt und die Titankontaktschicht wird durch Ätzen des dielektrischen Materials und der ersten Maskierungsschicht freigelegt. Eine Rückseite des Halbleiterkörpers wird anschließend ausgedünnt, um das dielektrische Material innerhalb der Gräben freizulegen, bevor ein Gas auf Fluorbasis auf das dielektrische Material einwirkt, um das dielektrische Material zu entfernen und den Halbleiterkörper in eine Mehrzahl integrierter Chip-Dies zu trennen. Da die erste Maskierungsschicht nach Definieren der Bondkontaktstellenstrukturen vor Ort verbleibt, wird eine Beschädigung an der Titankontaktschicht verringert. Ferner ist die Titankontaktschicht weitgehend gegenüber einer Beschädigung und/oder Bildung eines Nebenprodukts aufgrund des Gases auf Fluorbasis beständig, sodass die Titankontaktschicht einen geringeren Widerstand als eine beschädigte Aluminium-Kupfer-Schicht hat.
1 zeigt eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chip-Dies 100 mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Der integrierte Chip-Die 100 umfasst eine Transistorvorrichtung 104, die in einem Substrat 102 angeordnet ist. Eine Zwischenverbindungsstruktur 106 ist über dem Substrat 102 angeordnet und umgibt die Transistorvorrichtung 104. Die Zwischenverbindungsstruktur 106 umfasst eine Mehrzahl von Zwischenverbindungsschichten 108, die innerhalb einer dielektrischen Struktur 110 angeordnet ist. Die Mehrzahl von Zwischenverbindungsschichten 108 ist elektrisch an die Transistorvorrichtung 104 gekoppelt. In manchen Ausführungsformen kann die Transistorvorrichtung 104 einen MOSFET, einen Bipolartransistor (BJT), einen Transistor hoher Elektronenmobilität (HEMT) oder dergleichen umfassen.
Eine Bondkontaktstellenstruktur 112 ist über der Zwischenverbindungsstruktur 106 angeordnet. Die Bondkontaktstellenstruktur 112 umfasst eine oder mehr leitfähige Schichten 114, die elektrisch an die Mehrzahl von Zwischenverbindungsschichten 108 gekoppelt sind. Die Bondkontaktstellenstruktur 112 umfasst ferner eine Kontaktschicht 116, die über der einen oder den mehreren leitfähigen Schichten 114 angeordnet ist. Die Kontaktschicht 116 ist weitgehend gegen Ätzmittel auf Fluorbasis beständig, sodass ein Ätzmittel auf Fluorbasis (z.B. Flusssäuredampf) kein Nebenprodukt auf der Kontaktschicht 116 bildet. Zum Beispiel kann in manchen Ausführungsformen die Kontaktschicht 116 Titan, Chrom, Platin, Gold oder dergleichen umfassen. In manchen Ausführungsformen kann die Kontaktschicht 116 eine Metalllegierung umfassen, die frei von Aluminium und/oder Kupfer ist.
Eine erste Maskierungsschicht 118 ist über der Kontaktschicht 116 angeordnet und eine zweite Maskierungsschicht 120 ist über der ersten Maskierungsschicht 118 angeordnet. In manchen Ausführungsformen ist die erste Maskierungsschicht 118 vollständig über der Kontaktschicht 116 begrenzt. Die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 haben Seitenwände, die eine Öffnung 122 definieren, die sich durch die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 zur Kontaktschicht 116 erstreckt. In manchen Ausführungsformen erstreckt sich die zweite Maskierungsschicht 120 kontinuierlich von direkt über der Kontaktschicht 116 zu entlang Seitenwänden der Bondkontaktstellenstruktur 112, Seitenwänden der Zwischenverbindungsstruktur 106 und Seitenwänden des Substrats 102. In manchen Ausführungsformen kann sich die zweite Maskierungsschicht 120 zu einer horizontalen Linie erstrecken, die entlang einer untersten Oberfläche 103 des Substrats 102 angeordnet ist. In manchen Ausführungsformen kann die zweite Maskierungsschicht 120 eine unterste 120b Oberfläche haben, die mit der untersten Oberfläche 103 des Substrats 102 im Wesentlichen komplanar ist.
In manchen Ausführungsformen können die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 dasselbe Material umfassen oder sein. Zum Beispiel können die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 Metalloxid umfassen oder sein, wie Aluminiumoxid, Magnesiumoxid, Eisenoxid oder dergleichen. In anderen Ausführungsformen können die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 verschiedene Materialien umfassen oder sein. Zum Beispiel können die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120 verschiedene Metalloxide umfassen oder sein.
Ein leitfähiger Bump 124 ist auf der Kontaktschicht 116 angeordnet. Der leitfähige Bump 124 erstreckt sich vertikal von der Kontaktschicht 116 bis über die erste Maskierungsschicht 118 und die zweite Maskierungsschicht 120. Der leitfähige Bump 124 ist konfiguriert, die Kontaktschicht 116 elektrisch an ein anderes Substrat zu koppeln (z.B. ein integriertes Chip-Die, ein Package-Substrat und ein Verdrahtungslagensubstrat oder dergleichen).
Die erste Maskierungsschicht 118 über der Kontaktschicht 116 während der Fertigung des integrierten Chip-Dies 100 zu halten, kann eine Beschädigung an der Kontaktschicht 116 verhindern. Ferner kann während des Fertigungsprozesses die obere Oberfläche der Kontaktschicht 116 Ätzmitteln auf Fluorbasis (z.B. Flusssäuredampf) ausgesetzt werden. Da die Kontaktschicht 116 ein Material ist, das gegen Ätzmittel auf Fluorbasis weitgehend beständig ist, wird die Bildung von Nebenprodukten auf der Kontaktschicht 116 verhindert, was zu einer Kontaktschicht 116 führt, die nicht von Nebenprodukten auf Fluorbasis bedeckt ist. Durch Verhindern der Bildung von Nebenprodukten auf der Kontaktschicht 116 kann ein Widerstand der Kontaktschicht 116 relativ nieder gehalten werden (z.B. kleiner als oder gleich etwa 12 Ohm). Ferner kann ein Weglassen einer Aluminium-Kupfer-Schicht an der Bondkontaktstellenstruktur 112 eine Anzahl von Abscheidungsprozessen verringern, die in deren Bildung verwendet werden, und somit Kosten einer Bildung der Bondkontaktstellenstruktur 112 verringern.
2A zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies 200 mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Das integrierte Chip-Die 200 umfasst eine Transistorvorrichtung 104, die in einem Substrat 102 angeordnet ist. In manchen Ausführungsformen umfasst die Transistorvorrichtung 104 eine Source-Region 104s und eine Drain-Region 104d, die innerhalb des Substrats 102 angeordnet ist. Eine Gate-Elektrode 104e ist über dem Substrat 102 an einer Position angeordnet, die zwischen der Source-Region 104s und der Drain-Region 104d liegt. Die Gate-Elektrode 104e ist durch eine dielektrischen Gate-Schicht 104g vom Substrat 102 getrennt.
Eine Zwischenverbindungsstruktur 106 ist über dem Substrat 102 angeordnet und umgibt die Gate-Elektrode 104e der Transistorvorrichtung 104. Die Zwischenverbindungsstruktur 106 umfasst eine Mehrzahl von Zwischenverbindungsschichten 108, die innerhalb einer dielektrischen Struktur 110 angeordnet ist. In manchen Ausführungsformen kann die Mehrzahl von Zwischenverbindungsschichten 108 leitfähige Kontakte 108a, Zwischenverbindungsdrähte 108b, und Zwischenverbindungsdurchkontaktierungen 108c umfassen. In manchen Ausführungsformen kann die Mehrzahl von Zwischenverbindungsschichten 108 Kupfer, Wolfram, Aluminium oder dergleichen umfassen. In manchen Ausführungsformen kann die dielektrische Struktur 110 eine Mehrzahl von gestapelten dielektrischen Zwischenebenen- (ILD) Schichten umfassen, die vertikal durch Ätzstoppschichten voneinander getrennt sind. In manchen Ausführungsformen kann die Mehrzahl von gestapelten ILD-Schichten eines oder mehrere von Siliziumdioxid, dotiertem Siliziumdioxid (z.B. kohlenstoffdotiertem Siliziumdioxid), Siliziumoxynitrid, Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphosilicatglas (BPSG), fluoriertem Silicatglas (FSG) oder dergleichen umfassen. In manchen Ausführungsformen weist die Zwischenverbindungsstruktur 106 keine Rissstoppregion um einen Umfang des integrierten Chip-Dies 200 auf.
Eine Umverteilungsstruktur 202 ist über der Zwischenverbindungsstruktur 106 angeordnet. Die Umverteilungsstruktur 202 umfasst eine Passivierungsschicht 204, die eine leitfähige Umverteilungsschicht 206 umgibt. In manchen Ausführungsformen kann die Passivierungsschicht 204 eine Nitrid (z.B. Siliziumoxynitrid), ein Carbid (z.B. Siliziumoxycarbid), ein Oxid (z.B. PESiON) oder dergleichen umfassen. In manchen Ausführungsformen kann die leitfähige Umverteilungsschicht 206 einen leitfähigen Kontakt mit Seitenwänden umfassen, die sich vertikal vollständig durch die Passivierungsschicht 204 erstrecken. In manchen Ausführungsformen kann die leitfähige Umverteilungsschicht 206 Wolfram umfassen. In anderen Ausführungsformen kann die leitfähige Umverteilungsschicht 206 zusätzlich oder alternativ eine oder mehrere andere Arten von Metall (z.B. Aluminium, Kupfer usw.) umfassen.
Eine Bondkontaktstellenstruktur 112 ist über der Umverteilungsstruktur 202 angeordnet. In manchen Ausführungsformen kann die Bondkontaktstellenstruktur 112 eine erste leitfähige Schicht 208, eine Diffusionssperrschicht 210, die über der ersten leitfähigen Schicht 208 angeordnet ist, und eine Kontaktschicht 116, die über der Diffusionssperrschicht 210 angeordnet ist und ein Material umfasst, das gegen Ätzmitteln auf Fluorbasis beständig ist, umfassen. In manchen Ausführungsformen kann die erste leitfähige Schicht .208 Titan umfassen oder sein. In manchen Ausführungsformen kann die Diffusionssperrschicht 210 Titannitrid umfassen oder sein. In manchen Ausführungsformen kann die Kontaktschicht 116 Titan umfassen oder sein. In manchen Ausführungsformen kann die erste leitfähige Schicht 208 eine Dicke in einem Bereich zwischen etwa 50 Ängström und etwa 150 Ängström aufweisen. In manchen Ausführungsformen kann die Diffusionssperrschicht 210 eine Dicke in einem Bereich zwischen etwa 100 Ängström und etwa 5000 Ängström aufweisen. In manchen Ausführungsformen kann die Kontaktschicht 116 eine Dicke in einem Bereich zwischen etwa 100 Ängström und etwa 5000 Ängström aufweisen.
Eine erste Maskierungsschicht 118 ist über der Bondkontaktstellenstruktur 112 angeordnet. Die erste Maskierungsschicht 118 hat Innenseitenwände, die direkt über einer oberen Oberfläche der Bondkontaktstellenstruktur 112 angeordnet sind, und äußerste Seitenwände, die im Wesentlichen mit äußersten Seitenwänden der Bondkontaktstellenstruktur 112 ausgerichtet sind. In manchen Ausführungsformen kann die Kontaktschicht 116 eine größere Dicke direkt unter der ersten Maskierungsschicht 118 als seitlich außerhalb der ersten Maskierungsschicht 118 aufweisen (z.B. zwischen den Innenseitenwände der ersten Maskierungsschicht 118). In manchen Ausführungsformen kann die erste Maskierungsschicht 118 eine Dicke in einem Bereich zwischen etwa 150 Ängström und etwa 450 Ängström aufweisen. In anderen Ausführungsformen kann die erste Maskierungsschicht 118 eine Dicke von etwa 300 Ängström aufweisen.
Eine zweite Maskierungsschicht 120 ist über der ersten Maskierungsschicht 118 angeordnet. Die zweite Maskierungsschicht 120 hat Innenseitenwände, die direkt über der oberen Oberfläche der Bondkontaktstellenstruktur 112 angeordnet sind. Die zweite Maskierungsschicht 120 erstreckt sich entlang äußerster Seitenwände der Bondkontaktstellenstruktur 112 und über eine Oberseite der Umverteilungsstruktur 202. In manchen Ausführungsformen kann die zweite Maskierungsschicht 120 eine Dicke in einem Bereich zwischen etwa 150 Ängström und etwa 450 Ängström aufweisen. In anderen Ausführungsformen kann die zweite Maskierungsschicht 120 eine Dicke von etwa 300 Ängström aufweisen.
2B zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies 212 mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Das integrierte Chip-Die 212 umfasst eine Umverteilungsstruktur 202, die über der Zwischenverbindungsstruktur 106 angeordnet ist, die eine Mehrzahl von Zwischenverbindungsschichten 108 innerhalb einer dielektrischen Struktur 110 über einem Substrat 102 enthält. Die Umverteilungsstruktur 202 umfasst eine erste Passivierungsschicht 204a mit Seitenwänden, die eine erste Öffnung direkt über einer der Mehrzahl von Zwischenverbindungsschichten 108 definieren. Eine leitfähige Umverteilungsschicht 214 ist über einer oberen Oberfläche der ersten Passivierungsschicht 204a angeordnet und erstreckt sich durch die Öffnung zu der Mehrzahl von Zwischenverbindungsschichten 108. In manchen Ausführungsformen kann die leitfähige Umverteilungsschicht 214 ein sich vertikal erstreckendes Segment umfassen, das sich durch die Öffnung erstreckt, und ein sich horizontal erstreckendes Segment, das von einer Seitenwand des sich vertikal erstreckenden Segments hervorragt. Eine zweite Passivierungsschicht 204b ist über der ersten Passivierungsschicht 204a und der leitfähigen Umverteilungsschicht 214 angeordnet. Die zweite Passivierungsschicht 204b hat Seitenwände, die eine zweite Öffnung direkt über der leitfähigen Umverteilungsschicht 214 definieren.
Eine Bondkontaktstellenstruktur 112 ist über einer oberen Oberfläche der zweiten Passivierungsschicht 204b angeordnet und erstreckt sich durch die zweite Öffnung zur leitfähigen Umverteilungsschicht 214. Die Bondkontaktstellenstruktur 112 umfasst eine erste leitfähige Schicht 208, eine Diffusionssperrschicht 210, die über der ersten leitfähigen Schicht 208 angeordnet ist, und eine Kontaktschicht 116, die über der Diffusionssperrschicht 210 angeordnet ist. Die erste leitfähige Schicht 208, die Diffusionssperrschicht 210 und die Kontaktschicht 116 passen sich im Allgemeinen den Seitenwände und einer oberen Oberfläche der zweiten Passivierungsschicht 204b an. Die Kontaktschicht 116 hat Innenseitenwände, die an eine sich horizontal erstreckende Oberfläche gekoppelt sind, um eine Vertiefung innerhalb einer oberen Oberfläche der Kontaktschicht 116 zu definieren. Ein leitfähiger Bump 124 füllt die Vertiefung und erstreckt sich aus der Vertiefung bis über eine zweite Passivierungsschicht 204b.
3 zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies 300 mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Das integrierte Chip-Die 300 umfasst eine Zwischenverbindungsstruktur 106, die eine dielektrische Struktur 110 enthält, die über einem Substrat 102 angeordnet ist. Eine Umverteilungsstruktur 202, die eine Passivierungsschicht 204 umfasst, ist über der Zwischenverbindungsstruktur 106 angeordnet. In manchen Ausführungsformen können die Passivierungsschicht 204, die dielektrische Struktur 110 und das Substrat 102 Seitenwände aufweisen, die in einem stumpfen Winkel α in Bezug auf eine unterste Oberfläche des Substrats 102 liegen. Zum Beispiel kann in manchen Ausführungsformen der stumpfe Winkel α in einem Bereich zwischen 90° und etwa 95° sein. In manchen Ausführungsformen (nicht dargestellt), können die Seitenwände der Passivierungsschicht 204, die dielektrische Struktur 110 und das Substrat 102 ein welliges Profil haben, das eine Mehrzahl von bogenförmigen Oberflächen aufweist.
Die Umverteilungsstruktur 202 koppelt die Zwischenverbindungsstruktur 106 an eine Bondkontaktstellenstruktur 112. Die Bondkontaktstellenstruktur 112 umfasst eine leitfähige Bondingkontaktstelle 302, die seitlich von einer zusätzlichen Passivierungsschicht 304 umgeben ist. Die zusätzliche Passivierungsschicht 304 erstreckt sich fortlaufend von entlang der Seitenwände der leitfähigen Bondingkontaktstelle 302 bis über die leitfähige Bondingkontaktstelle 302. Die zusätzliche Passivierungsschicht 304 umfasst Seitenwände, die über der leitfähigen Bondingkontaktstelle 302 angeordnet sind und die eine Öffnung innerhalb der zusätzlichen Passivierungsschicht 304 definieren. Eine erste leitfähige Schicht 208 ist über der zusätzlichen Passivierungsschicht 304 angeordnet und erstreckt sich durch die Öffnung zur leitfähigen Bondingkontaktstelle 302. Eine Diffusionssperrschicht 210 ist über der ersten leitfähigen Schicht 208 angeordnet und eine Kontaktschicht 116 ist über der Diffusionssperrschicht 210 angeordnet.
4 zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Dies 400 mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Das integrierte Chip-Die 400 umfasst eine Mehrzahl von Transistorvorrichtungen 104a-104b, die in einem Substrat 102 angeordnet sind. Eine Mehrzahl von Bondkontaktstellenstruktur 112a-112b ist, über dem Substrat 102 liegend, über einer Umverteilungsstruktur 202 angeordnet. Die Mehrzahl von Bondkontaktstellenstrukturen 112a-112b umfasst eine erste Bondkontaktstellenstruktur 112a, die elektrisch an einen ersten Transistor 104a gekoppelt ist, und eine zweite Bondkontaktstellenstruktur 112b, die elektrisch an einen zweiten Transistor 104b gekoppelt ist. Die erste Bondkontaktstellenstruktur 112a hat äußerste Seitenwände, die seitlich von äußersten Seitenwänden der zweiten Bondkontaktstellenstruktur 112b mit einem Nullabstand getrennt sind.
Eine erste Maskierungsschicht 118 ist über der ersten Bondkontaktstellenstruktur 112a und der zweiten Bondkontaktstellenstruktur 112b angeordnet. Eine zweite Maskierungsschicht 120 ist auf der ersten Maskierungsschicht 118 angeordnet. Die zweite Maskierungsschicht 120 erstreckt sich entlang der äußersten Seitenwände der ersten Bondkontaktstellenstruktur 112a und der zweiten Bondkontaktstellenstruktur 112b.
5-6B zeigen manche Ausführungsformen eines integrierten Chip-Packages. umfassend ein offenbartes integriertes Chip-Die. Es ist klar, dass 5-6B Beispiele mancher Packages sind, die verwendet werden können, dass aber das integrierte Chip-Die nicht auf solche Packages beschränkt ist und vielmehr in einer großen Vielfalt von Packages implementiert werden kann.
5 zeigt eine Querschnittsansicht mancher Ausführungsformen eines integrierten Chip-Packages 500. umfassend ein offenbartes integriertes Chip-Die.
Das integrierte Chip-Package 500 umfasst ein Package-Substrat 502 mit einer ersten horizontalen Routing-Schicht 504, die durch eine vertikale Routing-Schicht 506, die sich durch ein Substrat 507 erstreckt, an eine zweite horizontale Routing-Schicht 508 gekoppelt ist. Die erste horizontale Routing-Schicht 504 ist an eine Mehrzahl von Lötperlen 510 gekoppelt. Die zweite horizontale Routing-Schicht 508 ist an eine oder mehrere Bumpstrukturen 512 gekoppelt, die ferner an einen integrierten Chip-Die 514 gekoppelt sind, der über dem Package-Substrat 502 angeordnet ist. In verschiedenen Ausführungsformen können die eine oder die mehreren Bumpstrukturen 512 Lötperlen, Kupferstäbe, Mikrobumps (mit Breiten in einem Bereich von etwa 5 µm bis etwa 30 µm) oder andere anwendbare Bumpstrukturen umfassen.
Das integrierte Chip-Die 514 umfasst eine Zwischenverbindungsstruktur 518, die über einem Substrat 516 angeordnet ist. In manchen Ausführungsformen sind Zwischenverbindungsschichten innerhalb der Zwischenverbindungsstruktur 518 an die eine oder mehreren Bumpstrukturen 512 mittels Substratdurchkontaktierungen (TSVs) 517 gekoppelt, die sich durch das Substrat 516 erstrecken. Eine Umverteilungsstruktur 520 koppelt die Zwischenverbindungsstruktur 518 an eine erste Bondkontaktstelle 522a und eine zweite Bondkontaktstelle 522b. Die erste Bondkontaktstelle 522a und die zweite Bondkontaktstelle 522b sind jeweils weiter an ein erstes Mikrobump 524a und ein zweites Mikrobump 524b gekoppelt. Das erste Mikrobump 524a koppelt das integrierte Chip-Die 514 an ein erstes integriertes Chip-Die 526a und das zweite Mikrobump 524b koppelt das integrierte Chip-Die 514 an ein zweites integriertes Chip-Die 526b. Das erste integrierte Chip-Die 526a und das zweite integrierte Chip-Die 526b umfassen jeweils eine zweite Maskierungsschicht 120, die entlang Außenseitenwänden des ersten integrierten Chip-Dies 526a und des zweiten integrierten Chip-Dies 526b angeordnet sind.
Ein dielektrisches Material 528 ist über dem integrierten Chip-Die 514 angeordnet und umgibt das erste integrierte Chip-Die 526a und das zweite integrierte Chip-Die 526b. In manchen Ausführungsformen kann das dielektrische Material 528 die zweite Maskierungsschicht 120 entlang gegenüberliegenden Seiten des ersten integrierte Chip-Dies 526a und des zweiten integrierten Chip-Dies 526b kontaktieren. In verschiedenen Ausführungsformen kann das dielektrische Material 528 ein Oxid, ein Polymer, ein Harz oder dergleichen umfassen. Eine Formmasse 530 ist über dem Package-Substrat 502 angeordnet und umgibt das dielektrische Material 528. In verschiedenen Ausführungsformen kann die Formmasse 530 ein Polymer, ein Harz oder dergleichen umfassen.
6A zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Packages 600 mit einer Mehrzahl von integrierten Chip-Dies.
Das integrierte Chip-Package 600 umfasst ein erstes integriertes Chip-Die 526a, das durch einen ersten Mikrobump 602a an ein Package Substrat 502 gekoppelt ist. Das erste integrierte Chip-Die 526a umfasst eine erste Bondkontaktstellenstruktur 112a, die an einen zweiten Mikrobump 602b gekoppelt ist. Der zweite Mikrobump 602b ist ferner an eine zweite Bondkontaktstellenstruktur 112b eines zweiten integrierten Chip-Dies 526b gekoppelt. Eine Formmasse 530 ist über dem Package Substrat 502 angeordnet und umgibt das erste integrierte Chip-Die 526a und das zweite integrierte Chip-Die 526b.
6B zeigt eine Querschnittsansicht mancher zusätzlicher Ausführungsformen eines integrierten Chip-Packages 604 mit einer Mehrzahl von integrierten Chip-Dies.
Das integrierte Chip-Package 604 umfasst ein erstes integriertes Chip-Die 526a, das durch einen ersten Mikrobump 602a an ein Package-Substrat 502 gekoppelt ist. Das erste integrierte Chip-Die 526a umfasst eine erste Bondkontaktstellenstruktur 112a, die an eine leitfähige Bondingstruktur 606 gekoppelt ist. die leitfähige Bondingstruktur 606 ist ferner an eine zweite Bondkontaktstellenstruktur 112b eines zweiten integrierten Chip-Dies 526b gekoppelt. Das erste integrierte Chip-Die 526a und das zweite integrierte Chip-Die 526b sind jeweils von einer zweiten Maskierungsschicht 120 umgeben. Die zweite Maskierungsschicht 120, die das erste integrierte Chip-Die 526a umgibt, und die zweite Maskierungsschicht 120, die das zweite integrierte Chip-Die 526b umgibt, stehen miteinander entlang einer hybriden Bondingsgrenzfläche 608 in Kontakt, die die leitfähige Bondingstruktur 606 und die zweite Maskierungsschicht 120 umgibt.
7-21D zeigen Querschnittsansichten 700-2100 mancher Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chip-Dies mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist. Obwohl 7-21 in Bezug auf ein Verfahren beschrieben sind, ist klar, dass die in 7-21 offenbarten Strukturen nicht auf ein solches Verfahren begrenzt sind, sondern stattdessen allein als Strukturen, unabhängig vom Verfahren, stehen können.
Wie in Querschnittsansicht 700 von 7 gezeigt, ist ein Halbleiterkörper 702 bereitgestellt. In verschiedenen Ausführungsformen kann der Halbleiterkörper 702 jede Art von Substrat sein (z.B. Silizium, SiGe, SOI usw.), wie ein Halbleiterwafer, wie auch jede andere Art von Halbleiter- und/oder epitaktische Schichten, die damit verbunden sind. Der Halbleiterkörper 702 umfasst eine Mehrzahl von integrierten Chip-Die-Regionen 704-706. Eine Mehrzahl von Transistorvorrichtungen 104 ist entlang einer ersten Seite 702s₁ (z.B. einer Vorderseite) des Halbleiterkörpers 702 innerhalb jeder der Mehrzahl von integrierten Chip-Die Regionen 704-706 gebildet.
Wie in Querschnittsansicht 800 von 8 gezeigt, ist eine Zwischenverbindungsstruktur 106 entlang der ersten Seite 702s₁ des Halbleiterkörpers 702 gebildet. Die Zwischenverbindungsstruktur 106 umfasst eine Mehrzahl von Zwischenverbindungsschichten 108, die innerhalb einer dielektrischen Struktur 110 gebildet sind. In manchen Ausführungsformen kann die dielektrische Struktur 110 eine Mehrzahl gestapelter Zwischenebenendielektrikum (ILD)Schichten bilden, die über dem Halbleiterkörper 702 gebildet ist. In manchen Ausführungsformen (nicht dargestellt) ist die Mehrzahl gestapelter ILD-Schichten durch Ätzstoppschichten getrennt. In manchen Ausführungsformen kann die Mehrzahl von Zwischenverbindungsschichten 108 einen leitfähigen Kontakt 108a, einen Zwischenverbindungsdraht 108b und eine Zwischenverbindungsdurchkontaktierung 108c umfassen. Die Mehrzahl von Zwischenverbindungsschichten 108 kann durch Bilden einer der einen oder mehreren ILD-Schichten über dem Halbleiterkörper 702 (z.B. ein Oxid, eine Low-k Dielektrikum oder ein Ultra-Low-k Dielektrikum), selektives Ätzen der ILD-Schicht, um ein Durchkontaktierungsloch und/oder einen Graben innerhalb der ILD Schicht zu definieren, Bilden eines leitfähigen Materials (z.B. Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder des Grabens und Durchführen eines Planarisierungsprozesses (z.B. eines chemisch-mechanischen Planarisierungsprozesses) gebildet werden.
Wie in Querschnittsansicht 900 von 9 gezeigt, wird eine Umverteilungsstruktur 202 über der Zwischenverbindungsstruktur 106 gebildet. In manchen Ausführungsformen kann die Umverteilungsstruktur 202 durch Abscheiden einer Passivierungsschicht 204 über der Zwischenverbindungsstruktur 106 gebildet werden. Die Passivierungsschicht 204 wird anschließend geätzt, um eine oder mehrere der Mehrzahl von Zwischenverbindungsschichten 108 innerhalb der Zwischenverbindungsstruktur 106 freizulegen. Ein leitfähiges Material (z.B. Wolfram) wird über der Passivierungsschicht 204 abgeschieden. Ein Teil des leitfähigen Materials wird anschließend entfernt, um eine leitfähige Umverteilungsschicht 206 innerhalb der Umverteilungsstruktur 202 zu definieren.
Wie in Querschnittsansicht 1000 von 10 gezeigt, wird ein Bondkontaktstellenstapel 1002, der eine Kontaktschicht 1008 umfasst, über der Umverteilungsstruktur 202 gebildet. In manchen Ausführungsformen kann der Bondkontaktstellenstapel 1002 eine erste leitfähige Schicht 1004, eine Diffusionssperrschicht 1006, die über der ersten leitfähigen Schicht 1004 angeordnet ist, und eine Kontaktschicht 1008, die über der Diffusionssperrschicht 1006 angeordnet ist, umfassen. In manchen Ausführungsformen kann die erste leitfähige Schicht 1004 ein Metall wie Titan, Tantal oder dergleichen umfassen. In manchen Ausführungsformen kann die Diffusionssperrschicht 1006 ein Metallnitrid, wie Titannitrid, Tantalnitrid oder dergleichen umfassen. Die Kontaktschicht 1008 ist ein leitfähiges Material, das weitgehend gegen Ätzmittel auf Fluorbasis beständig ist. Zum Beispiel kann in manchen Ausführungsformen die Kontaktschicht 1008 Titan, Chrom, Platin, Gold oder dergleichen umfassen oder sein. In manchen Ausführungsformen kann die Kontaktschicht 1008 eine Metalllegierung umfassen, die frei von Aluminium und/oder Kupfer ist. In manchen Ausführungsformen kann der Bondkontaktstellenstapel 1002 durch eine Mehrzahl von Abscheidungsprozesse n(z.B. CVD, PVD, Sputtern, PE-CVD oder dergleichen) gebildet werden.
Wie in Querschnittsansicht 1100 von 11 gezeigt, wird eine erste Maskierungsschicht 118 über dem Bondkontaktstellenstapel 1002 gebildet. In manchen Ausführungsformen kann die erste Maskierungsschicht 118 ein Metalloxid, wie Aluminiumoxid, Magnesiumoxid oder dergleichen umfassen. Die erste Maskierungsschicht 118 kann durch Abscheiden eines ersten Maskierungsmaterials über dem Bondkontaktstellenstapel 1002 und Durchführen eines lithografischen Strukturierungsprozesses, um das erste Maskierungsmaterial zu strukturieren und die erste Maskierungsschicht 118 zu definieren, gebildet werden. In manchen Ausführungsformen kann das erste Maskierungsmaterial zu einer Dicke von etwa 250 Ängström bis etwa 350 Ängström gebildet werden. Eine solche Dicke des ersten Maskierungsmaterials verhindert eine Beschädigung der darunterliegenden Kontaktschicht 1008.
Wie in Querschnittsansicht 1200 von 12 gezeigt, wird der Bondkontaktstellenstapel (1002 von 11) strukturiert, um eine Mehrzahl von Bondkontaktstellenstrukturen 112a-112d zu definieren. In manchen Ausführungsformen kann der Bondkontaktstellenstapel (1002 von 11) strukturiert werden, um selektiv den Bondkontaktstellenstapel einem Ätzmittel 1202 gemäß der ersten Maskierungsschicht 118 auszusetzen. In manchen Ausführungsformen kann das Ätzmittel 1202 ein Trockenätzmittel (z.B. mit einer Chemie auf Chlorbasis) ausgesetzt werden.
Wie in Querschnittsansicht 1300 von 13 gezeigt, werden die dielektrische Struktur 110 und der Halbleiterkörper 702 strukturiert, um Gräben 1302a-1302c zu definieren, die sich in die erste Seite 702s₁ des Halbleiterkörpers 702 erstrecken. Die Gräben 1302a-1302c umfassen einen ersten Graben 1302a, der entlang einer ersten Seite der ersten integrierten Chip-Region 704 angeordnet ist, einen zweiten Graben 1302b, der zwischen einer zweiten Seite der ersten integrierten Chip-Region 704 und einer ersten Seite der zweiten integrierten Chip-Region 706 angeordnet ist, und einen dritten Graben 1302c, der entlang einer zweiten Seite der zweiten integrierten Chip-Region 706 angeordnet ist.
In manchen Ausführungsformen können die dielektrische Struktur 110 und der Halbleiterkörper 702 strukturiert werden, um selektiv die dielektrische Struktur 110 und den Halbleiterkörper 702 einem Ätzmittel 1306 gemäß einer Grabenmaskierungsschicht 1304 auszusetzen. Die Grabenmaskierungsschicht 1304 erstreckt sich über die Mehrzahl von Bondkontaktstellenstrukturen 112a-112d und umfasst Seitenwände, die Öffnungen definieren, die zwischen benachbarten der integrierten Chip-Die-Regionen 704-706 angeordnet sind. In manchen Ausführungsformen kann die Grabenmaskierungsschicht 1304 ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfassen. In manchen Ausführungsformen kann das Ätzmittel 1306 ein Trockenätzmittel umfassen. In manchen Ausführungsformen kann das Ätzmittel 1306 Teil eines tiefen reaktiven Ionenätzprozesses (z.B. eines Bosch-Ätzprozesses) sein. Die Grabenmaskierungsschicht 1304 kann nach Strukturierung der dielektrischen Struktur 110 und des Halbleiterkörpers 702 entfernt werden.
Wie in Querschnittsansicht 1400 von 14 gezeigt, wird eine zweite Maskierungsschicht 120 über der ersten Maskierungsschicht 118 und entlang Seitenwänden der Mehrzahl von Bondkontaktstellenstrukturen 112a-112d, der Umverteilungsstruktur 202, der dielektrischen Struktur 110 und des Halbleiterkörpers 702, die die Gräben 1302a-1302c definieren, gebildet. In manchen Ausführungsformen kann die zweite Maskierungsschicht 120 ein Metalloxid, wie zum Beispiel Aluminiumoxid, umfassen. In manchen Ausführungsformen kann die zweite Maskierungsschicht 120 mittels eines Abscheidungsprozesses (z.B. CVD, PE-CVD, PVD oder dergleichen) gebildet werden. In manchen Ausführungsformen kann die zweite Maskierungsschicht 120 zu einer Dicke zwischen etwa 250 Ängström und etwa 350 Ängström gebildet werden. Eine solche Dicke der zweiten Maskierungsschicht 120 verhindert während eines anschließenden Einwirkens eines Ätzmittels auf Fluorbasis eine Beschädigung an den darunterliegenden Schichten.
Ein dielektrisches Füllmaterial 1402 wird über der zweiten Maskierungsschicht 120 gebildet. Das dielektrische Füllmaterial 1402 füllt die Gräben 1302a-1302c und erstreckt sich über Deckflächen der Mehrzahl von Bondkontaktstellenstrukturen 112a-112d. In manchen Ausführungsformen kann das dielektrische Füllmaterial 1402 ein Oxid (z.B. Siliziumoxid), ein Nitrid oder dergleichen umfassen. In manchen Ausführungsformen kann das dielektrische Füllmaterial 1402 mittels eines Abscheidungsprozesses (z.B. CVD, PE-CVD, PVD oder dergleichen) gebildet werden.
Wie in Querschnittsansicht 1500 von 15 gezeigt, werden das dielektrische Füllmaterial 1402, die zweite Maskierungsschicht 120 und die erste Maskierungsschicht 118 strukturiert, um Öffnungen 1502 zu definieren, die die Kontaktschicht 116 innerhalb entsprechender der Mehrzahl von Bondkontaktstellenstrukturen 112a-112d freilegen. In manchen Ausführungsformen können das dielektrische Füllmaterial 1402, die zweite Maskierungsschicht 120 und die erste Maskierungsschicht 118 unter Verwendung eines fotolithografischen Prozesses und eines Trockenätzprozess selektiv strukturiert werden.
Wie in Querschnittsansicht 1600 von 16 gezeigt, wird ein zusätzliches dielektrisches Material 1602 über dem dielektrischen Füllmaterial 1402 gebildet. Das zusätzliche dielektrische Material 1602 füllt die Öffnungen 1502 im dielektrischen Füllmaterial 1402. In manchen Ausführungsformen kann das zusätzliche dielektrische Material 1602 ein Oxid umfassen, das mittels eines Abscheidungsprozesses (z.B. CVD, PE-CVD, PVD oder dergleichen) gebildet wird. In manchen Ausführungsformen kann nach Abscheiden des zusätzlichen dielektrischen Materials 1602 ein Planarisierungsprozess (z.B. ein chemischmechanischer Planarisierungs- (CMP) Prozess) durchgeführt werden, sodass das dielektrische Füllmaterial 1402 und/oder das zusätzliche dielektrische Material 1602 eine im Wesentlichen flache Oberfläche definieren, die über dem Halbleiterkörper 702 liegt.
Wie in Querschnittsansicht 1700 von 17 gezeigt, werden das dielektrische Füllmaterial 1402 und das zusätzliche dielektrische Material 1602 an ein Trägersubstrat 1702 gebondet. In manchen Ausführungsformen können das dielektrische Füllmaterial 1402 und das zusätzliche dielektrische Material 1602 mittels eines Fusionsbondingprozesses an das Trägersubstrat 1702 gebondet werden. In manchen Ausführungsformen wird der Fusionsbondingprozess durchgeführt, indem das Trägersubstrat 1702 mit dem dielektrischen Füllmaterial 1402 und/oder dem zusätzlichen dielektrischen Material 1602 bei einer erhöhten Temperatur (z.B. einer Temperatur höher als etwa 500°C) in Kontakt gebracht wird.
Wie in Querschnittsansicht 1800 von 18 gezeigt, wird ein Teil des Halbleiterkörpers (702 von 17) zum Ausdünnen des Halbleiterkörpers entfernt. Ausdünnen des Halbleiterkörpers legt sowohl das dielektrische Füllmaterial 1402 als auch die zweite Maskierungsschicht 120 innerhalb der Gräben (1302a-1302c von 14) frei und definiert eine Mehrzahl integrierter Chip-Dies 1802-1804. Die Mehrzahl integrierter Chip-Dies 1802-1804 umfasst ein erstes integriertes Chip-Die 1802 und ein zweites integriertes Chip-Die 1804. Das erste integrierte Chip-Die 1802 hat eine erste dielektrische Struktur 106a, die über einem ersten Substrat 102a angeordnet ist. Die erste dielektrische Struktur 106a ist durch eine erste Umverteilungsstruktur 202a an Bondkontaktstellenstrukturen 112a-112b gekoppelt. Das zweite integrierte Chip-Die 1804 hat eine zweite dielektrische Struktur 106b, die über einem zweiten Substrat 102b angeordnet ist. Die zweite dielektrische Struktur 106b ist mittels einer zweiten Umverteilungsstruktur 202b an Bondkontaktstellenstrukturen 112c-112d gekoppelt.
In manchen Ausführungsformen kann der Teil des Halbleiterkörpers (702 von 17) durch Bearbeiten einer Rückseite des Halbleiterkörpers mit einem Ätzprozess, einem mechanischen Schleifprozess, einem chemisch-mechanischen Polierprozess oder dergleichen entfernt werden. Entfernen des Teils des Halbleiterkörpers bewirkt, dass sich das dielektrische Füllmaterial 1402 fortlaufend zwischen einer ersten horizontalen Linie 1806, die sich entlang einer Oberseite der Bondkontaktstellenstrukturen 112a-112d erstreckt, und einer zweiten horizontalen Linie 1808 erstreckt, die sich entlang einer untersten Oberfläche der Mehrzahl integrierter Chip-Dies 1802-1804 erstreckt.
Wie in Querschnittsansicht 1900 von 19A zeigt, werden das dielektrische Füllmaterial 1402 und das zusätzliche dielektrische Material 1602 entfernt, um die Mehrzahl integrierter Chip-Dies 1802-1804 voneinander und von dem Trägersubstrat 1702 zu trennen. In manchen Ausführungsformen können das dielektrische Füllmaterial 1402 und das zusätzliche dielektrische Material 1602 unter Verwendung eines Ätzmittels 1902, umfassend einen Flusssäuredampf (VHF), entfernt werden. Die zweite Maskierungsschicht 120 verhindert, dass der VHF die Mehrzahl integrierter Chip-Dies 1802-1804 beschädigt. Ferner hat die Kontaktschicht 116 ein geringes Reaktionsvermögen mit Ätzmitteln auf Fluorbasis, wodurch verhindert wird, dass der VHF ein Nebenprodukt auf Fluorbasis auf der Kontaktschicht 116 bildet (sodass die Kontaktschicht 116 eine obere Oberfläche hat, die kein Nebenprodukt auf Fluorbasis aufweist), und ein niedriger Widerstand (z.B. kleiner als etwa 12 Ohm) aufrechterhalten wird.
Querschnittsansicht 1904 von 19B zeigt eine Querschnittsansicht eines integrierten Chip-Dies 1802 nach Entfernung des dielektrischen Füllmaterials 1402 und des zusätzlichen dielektrischen Materials 1602.
20A-21D zeigen Querschnittsansichten mancher Ausführungsformen von Packaging-Prozessen, die zum Verpacken eines oder mehrerer der Mehrzahl integrierter Chip-Dies 1802-1804 verwendet werden. Es ist klar, dass die Packaging-Prozesse von 20A-21D nicht einschränkende Beispiele von Packaging-Prozessen sind, die verwendet werden können, um ein oder mehrere der Mehrzahl integrierter Chip-Dies 1802-1804 zu verpacken.
20A-20B zeigen Querschnittsansichten mancher Ausführungsformen eines Packaging-Prozesses, der zum Verpacken eines oder mehrerer der Mehrzahl integrierter Chip-Dies 1802-1804 verwendet wird.
Wie in Querschnittsansicht 2000 von 20A gezeigt, wird ein integriertes Chip-Die 1802 an ein Package Substrat 502 mittels einer oder mehrerer Bumpstrukturen 512 gebondet. Die eine oder mehreren Bumpstrukturen 512 werden über dem Packagesubstrat 502 gebildet, um zu ermöglichen, dass das Packagesubstrat 502 an das integrierte Chip-Die 1802 gekoppelt wird. In verschiedenen Ausführungsformen können die eine oder mehreren Bumpstrukturen 512 Lötperlen, Kupferstäbe, Mikrobumps (mit Breiten im Bereich von etwa 5 µm bis etwa 30 µm) oder andere anwendbare Bumpstrukturen umfassen.
Wie in Querschnittsansicht 2002 von 20B gezeigt, wird eine Formmasse 530 über dem Packagesubstrat 502 und um das integrierte Chip-Die 1802 gebildet. In manchen Ausführungsformen kann die Formmasse 530 ein Epoxid, ein Epoxid mit wärmeleitfähigen Füllermaterialien, organische Zylinder, plastische Formmasse, plastische Formmasse mit Faser oder ein anderes geeignetes Material umfassen. In manchen Ausführungsformen wird die Formmasse 530 durch einen Spin-on-Beschichtungsprozess, einen Spritzgussprozess und/oder dergleichen gebildet.
21A-21D zeigen Querschnittsansichten mancher alternativer Ausführungsformen eines Packaging-Prozesses, der zum Verpacken eines oder mehrerer der Mehrzahl integrierter Chip-Dies 1802-1804 verwendet wird.
Wie in Querschnittsansicht 2100 von 21A gezeigt, wird die Mehrzahl integrierter Chip-Dies 1802-1804 durch eine Mehrzahl von Bumpstrukturen 524 an einen Wafer 2102 gebondet. In verschiedenen Ausführungsformen kann die Mehrzahl von Bumpstrukturen 524 Lötperlen, Kupferstäbe, Mikrobumps oder andere anwendbare Bumpstrukturen umfassen. Der Wafer 2102 umfasst eine Zwischenverbindungsstruktur 2106, die über einem Substrat 2104 angeordnet ist. Eine Umverteilungsstruktur 2108 koppelt die Zwischenverbindungsstruktur 2106 an eine Mehrzahl von Bondkontaktstellen 522.
Wie in Querschnittsansicht 2110 von 21B dargestellt, wird ein dielektrisches Material 528 über dem Wafer 2102 und um die Mehrzahl integrierter Chip-Dies 1802-1804 gebildet. In manchen Ausführungsformen kann das dielektrische Material 528 ein Oxid umfassen. In anderen Ausführungsformen kann das dielektrische Material 528 ein Epoxid, ein Polymer oder ein anderes geeignetes Material umfassen.
Wie in Querschnittsansicht 2112 von 21C gezeigt, wird der Wafer (2102 von 21B) vereinzelt, um eine Mehrzahl integrierter Chip-Dies 514a-514b zu bilden. In manchen Ausführungsformen kann der Wafer (2102 von 21B) durch einen Schneideprozess vereinzelt werden, der den Wafer auf einer klebrigen Oberfläche eines Stück Schneidebands 2114 montiert. Dann schneidet eine Wafersäge den Wafer entlang Ritzlinien 2116, um den Wafer in separate integrierte Chip-Dies 514a-514b zu trennen. In manchen Ausführungsformen (nicht dargestellt) kann der Wafer (2102 von 21B) einen Rissstopp haben, der innerhalb der Zwischenverbindungsstruktur 2106 an gegenüberliegenden Seiten der Ritzlinien 2116 angeordnet ist. Der Rissstopp ist eine dichte Anordnung von Zwischenverbindungsschichten, die die Fortpflanzung von Rissen verhindern, die durch den Schneideprozess verursacht werden.
Wie in Querschnittsansicht 2118 von 21D gezeigt, wird eines der Mehrzahl integrierter Chip-Dies 514a mittels einer oder mehrerer Bumpstrukturen 512 an ein Packagesubstrat 502 gebondet. Die eine oder mehreren Bumpstrukturen 512 werden über dem Packagesubstrat 502 gebildet um zu ermöglichen, dass das Packagesubstrat 502 an das integrierte Chip-Die 1802 gebondet wird. In verschiedenen Ausführungsformen können die eine oder mehreren Bumpstrukturen 512 Lötperlen, Kupferstäbe, Mikrobumps (mit Breiten im Bereich von etwa 5 µm bis etwa 30 µm) oder andere anwendbare Bumpstrukturen umfassen.
Eine Formmasse 530 wird über dem Packagesubstrat 502 und um das integrierte Chip-Die 1802 gebildet. In manchen Ausführungsformen kann die Formmasse 530 ein Epoxid, ein Epoxid mit wärmeleitfähigen Füllermaterialien, organische Zylinder, plastische Formmasse, plastische Formmasse mit Faser oder ein anderes geeignetes Material umfassen. In manchen Ausführungsformen wird die Formmasse 530 durch einen Spin-on-Beschichtungsprozess, einen Spritzgussprozess und/oder dergleichen gebildet.
22 zeigt ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens 2200 zum Bilden eines integrierten Chip-Dies mit einer Bondkontaktstellenstruktur, umfassend eine Kontaktschicht, die gegen Ätzmittel auf Fluorbasis beständig ist.
Während Verfahren 2200 hier als eine Reihe von Vorgängen oder Ereignissen beschrieben ist, ist klar, dass die dargestellte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn auszulegen ist. Zum Beispiel können einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen abgesehen von den hier gezeigten und/oder beschriebenen auftreten. Zusätzlich können nicht alle gezeigten Vorgänge notwendig sein, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hier zu implementieren. Ferner können einer oder mehrere der hier dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder einer oder mehreren Phase ausgeführt werden.
Bei 2202 werden Transistorvorrichtungen innerhalb integrierter Chip-Die-Regionen eines Halbleiterkörpers gebildet. 7 zeigt eine Querschnittsansicht 700 mancher Ausführungsformen entsprechend Vorgang 2202.
Bei 2204 wird eine Zwischenverbindungsstruktur entlang einer Vorderseite des Halbleiterkörpers gebildet. 8 zeigt eine Querschnittsansicht 800 mancher Ausführungsformen entsprechend Vorgang 2204.
Bei 2206 wird ein Bondkontaktstellenstapel, der eine Kontaktschicht umfasst, über der Zwischenverbindungsstruktur gebildet. In manchen Ausführungsformen kann die Kontaktschicht Titan umfassen oder sein. 10 zeigt eine Querschnittsansicht 1000 mancher Ausführungsformen entsprechend Vorgang 2206.
Bei 2208 wird der Bondkontaktstellenstapel gemäß einer ersten Maskierungsschicht strukturiert, um eine Mehrzahl von Bondkontaktstellenstrukturen zu definieren. 11-12 zeigen Querschnittsansichten 1100-1200 mancher Ausführungsformen entsprechend Vorgang 2208.
Bei 2210 werden die Zwischenverbindungsstruktur und der Halbleiterkörper strukturiert, um Gräben zu definieren, die sich in den Halbleiterkörper zwischen benachbarten integrierten Chip-Die-Regionen erstrecken. 13 zeigt eine Querschnittsansicht 1300 mancher Ausführungsformen entsprechend Vorgang 2210.
Bei 2212 wird eine zweite Maskierungsschicht innerhalb der Gräben und über der ersten Maskierungsschicht gebildet. 14 zeigt eine Querschnittsansicht 1400 mancher Ausführungsformen entsprechend Vorgang 2212.
Bei 2214 wird ein dielektrisches Füllmaterial über der zweiten Maskierungsschicht gebildet. 14 zeigt eine Querschnittsansicht 1400 mancher Ausführungsformen entsprechend Vorgang 2214.
Bei 2216 werden die erste Maskierungsschicht, die zweite Maskierungsschicht und das dielektrische Füllmaterial strukturiert, um Öffnungen zu definieren, die die Kontaktschicht innerhalb der Bondkontaktstellenstrukturen freizulegen. 15 zeigt eine Querschnittsansicht 1500 mancher Ausführungsformen entsprechend Vorgang 2216.
Bei 2218 wird ein zusätzliches dielektrisches Material innerhalb der Öffnungen und über dem dielektrischen Füllmaterial gebildet. 16 zeigt eine Querschnittsansicht 1600 mancher Ausführungsformen entsprechend Vorgang 2218.
Bei 2220 wird das zusätzliche dielektrische Material und/oder das dielektrische Füllmaterial an ein Trägersubstrat gebondet. 17 zeigt eine Querschnittsansicht 1700 mancher Ausführungsformen entsprechend Vorgang 2220.
Bei 2222 wird ein Teil des Halbleiterkörpers entfernt, um das dielektrische Füllmaterial entlang einer Rückseite des Halbleiterkörpers freizulegen und eine Mehrzahl integrierter Chip-Dies zu definieren. 18 zeigt eine Querschnittsansicht 1800 mancher Ausführungsformen entsprechend Vorgang 2222.
Bei 2224 werden das dielektrische Füllmaterial und das zusätzliche dielektrische Füllmaterial entfernt, um die Mehrzahl integrierter Chip-Dies zu trennen. 19 zeigt eine Querschnittsansicht 1900 mancher Ausführungsformen entsprechend Vorgang 2224.
Daher betrifft in manchen Ausführungsformen die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chip-Dies mit eine Bondkontaktstellenstruktur mit geringem Widerstand (z.B. eine Bondkontaktstellenstruktur mit einem Widerstand kleiner als etwa 20 Ohm). Das Verfahren bildet die Bondkontaktstellenstruktur als Teil eines Prozesses, der tiefe Gräben zum Vereinzeln eines Halbleiterkörpers in separate integrierte Chip-Dies verwendet.
In manchen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip.
In anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierte Chip.
In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips.
Das Vorstehende umschreibt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen verwenden können. Fachkundige sollten auch verstehen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abwandlungen daran vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Verfahren zum Bilden eines integrierten Chips, umfassend: Bilden einer Mehrzahl von Bondkontaktstellenstrukturen über einer Zwischenverbindungsstruktur an einer Vorderseite eines Halbleiterkörpers, wobei die Mehrzahl von Bondkontaktstellenstrukturen jeweils eine Titankontaktschicht umfassen; Strukturieren der Zwischenverbindungsstruktur und des Halbleiterkörpers, um Gräben zu definieren, die sich in den Halbleiterkörper erstrecken; Bilden eines dielektrischen Füllmaterials innerhalb der Gräben; Ätzen des dielektrischen Füllmaterials, um die Titankontaktschicht freizulegen, vor einem Bonden des Halbleiterkörpers an ein Trägersubstrat; Ausdünnen des Halbleiterkörpers, um das dielektrische Füllmaterial entlang einer Rückseite des Halbleiterkörpers freizulegen und eine Mehrzahl integrierter Chip-Dies zu bilden; und Entfernen des dielektrischen Füllmaterials, um die Mehrzahl integrierter Chip-Dies zu trennen.
Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Bondkontaktstellenstapels über der Zwischenverbindungsstruktur; und Strukturieren des Bondkontaktstellenstapels gemäß einer ersten Maskierungsschicht, um die Mehrzahl von Bondkontaktstellenstrukturen zu definieren, wobei die erste Maskierungsschicht ein Metalloxid umfasst.
Verfahren nach Anspruch 2, ferner umfassend: Bilden einer zweiten Maskierungsschicht innerhalb der Gräben und über der ersten Maskierungsschicht; Bilden des dielektrischen Füllmaterials über der zweiten Maskierungsschicht; und Ätzen des dielektrischen Füllmaterials, der ersten Maskierungsschicht und der zweiten Maskierungsschicht, um die Titankontaktschicht freizulegen.
Verfahren nach Anspruch 3, wobei das Ausdünnen des Halbleiterkörpers ferner die zweite Maskierungsschicht entlang der Rückseite des Halbleiterkörpers freilegt.
Verfahren nach Anspruch 3 oder 4, wobei die erste Maskierungsschicht und die zweite Maskierungsschicht ein selbes Material umfassen.
Verfahren nach Anspruch 3 oder 4, wobei die erste Maskierungsschicht und die zweite Maskierungsschicht Aluminiumoxid sind.
Verfahren nach einem der vorstehenden Ansprüche, wobei das Entfernen des dielektrischen Füllmaterials ein Aussetzen des dielektrischen Füllmaterials einem Ätzmittel umfasst, das einen Flusssäuredampf umfasst.
Verfahren nach einem der vorstehenden Ansprüche, wobei die Mehrzahl von Bondkontaktstellenstrukturen jeweils umfasst: eine erste leitfähige Schicht umfassend Titan; und eine Diffusionssperrschicht umfassend Titannitrid und in direktem Kontakt mit einer Oberseite der ersten leitfähigen Schicht, wobei die Titankontaktschicht direkt mit einer Oberseite der Diffusionssperrschicht in Kontakt ist.
Verfahren zum Bilden eines integrierten Chips, umfassend: Bilden eines Bondkontaktstellenstapels über einer Zwischenverbindungsstruktur an einem Halbleiterkörper, wobei der Bondkontaktstellenstapel eine Kontaktschicht umfasst; Strukturieren des Bondkontaktstellenstapels gemäß einer ersten Maskierungsschicht, um eine Mehrzahl von Bondkontaktstellenstrukturen zu definieren, wobei die erste Maskierungsschicht ein Metalloxid umfasst; Strukturieren der Zwischenverbindungsstruktur und des Halbleiterkörpers, um Seitenwände zu erhalten, die Gräben definieren, die sich in den Halbleiterkörper erstrecken; Bilden eines dielektrischen Füllmaterials innerhalb der Gräben; Ätzen des dielektrischen Füllmaterials und der ersten Maskierungsschicht, um die Kontaktschicht freizulegen; Entfernen eines Teils des Halbleiterkörpers, sodass sich das dielektrische Füllmaterial vollständig durch den Halbleiterkörper erstreckt, wobei das Entfernen des Teils des Halbleiterkörpers eine Mehrzahl integrierter Chip-Dies definiert; und Aussetzen des dielektrischen Füllmaterials einem Ätzmittel, um das dielektrische Füllmaterial zu entfernen und die Mehrzahl von separaten integrierten Chip-Dies zu trennen.
Verfahren nach Anspruch 9, ferner umfassend: Bonden einer Vorderseite des Halbleiterkörpers an ein Trägersubstrat, sodass das dielektrische Füllmaterial zwischen der Vorderseite des Halbleiterkörpers und dem Trägersubstrat liegt.
Verfahren nach Anspruch 9 oder 10, ferner umfassend: Bilden einer zweiten Maskierungsschicht innerhalb der Gräben und auf einer oberen Oberfläche der ersten Maskierungsschicht; und Ätzen des dielektrischen Füllmaterials, der ersten Maskierungsschicht und der zweiten Maskierungsschicht, um die Kontaktschicht freizulegen.
Verfahren nach Anspruch 11, wobei das Entfernen des Teils des Halbleiterkörpers ferner bewirkt, dass sich die zweite Maskierungsschicht vollständig durch den Halbleiterkörper erstreckt.
Verfahren nach Anspruch 11 oder 12, wobei die erste Maskierungsschicht und die zweite Maskierungsschicht Aluminiumoxid sind.
Verfahren nach Anspruch 11 oder 12, wobei die erste Maskierungsschicht und die zweite Maskierungsschicht ein selbes Material sind.
Integrierter Chip, umfassend: eine Zwischenverbindungsstruktur, die über einem Substrat angeordnet ist, wobei die Zwischenverbindungsstruktur eine Mehrzahl von Zwischenverbindungsschichten umfasst, die innerhalb einer dielektrischen Struktur angeordnet sind; eine Bondkontaktstellenstruktur, die über der Zwischenverbindungsstruktur angeordnet ist, wobei die Bondkontaktstellenstruktur eine Kontaktschicht umfasst; eine erste Maskierungsschicht, umfassend ein Metalloxid, das über der Bondkontaktstellenstruktur angeordnet ist, wobei die erste Maskierungsschicht Innenseitenwände aufweist, die direkt über der Bondkontaktstellenstruktur angeordnet sind, um eine Öffnung zu definieren; und einen leitfähigen Bump, der innerhalb der Öffnung und auf der Kontaktschicht angeordnet ist.
Integrierter Chip nach Anspruch 15, wobei die erste Maskierungsschicht vollständig über der Bondkontaktstellenstruktur begrenzt ist.
Integrierter Chip nach Anspruch 15 oder 16, wobei die erste Maskierungsschicht Aluminiumoxid umfasst.
Integrierter Chip nach einem der Ansprüche 15 bis 17, ferner umfassend: eine zweite Maskierungsschicht, die über der ersten Maskierungsschicht und entlang Seitenwänden der Bondkontaktstellenstruktur, der Zwischenverbindungsstruktur und des Substrats angeordnet ist; und wobei die zweite Maskierungsschicht Innenseitenwände aufweist, die direkt über der Bondkontaktstellenstruktur angeordnet sind, um die Öffnung weiter zu definieren.
Integrierter Chip nach einem der Ansprüche 15 bis 18, wobei die Kontaktschicht Titan ist.
Integrierter Chip nach einem der Ansprüche 15 bis 19, wobei die Bondkontaktstellenstruktur ferner umfasst: eine Titanschicht; und eine Titannitridschicht über der Titanschicht, wobei die Titannitridschicht mit einem Boden der Kontaktschicht in Kontakt ist.