KR102342976B1 - 본드 패드를 위한 막 구조 - Google Patents

본드 패드를 위한 막 구조 Download PDF

Info

Publication number
KR102342976B1
KR102342976B1 KR1020190179217A KR20190179217A KR102342976B1 KR 102342976 B1 KR102342976 B1 KR 102342976B1 KR 1020190179217 A KR1020190179217 A KR 1020190179217A KR 20190179217 A KR20190179217 A KR 20190179217A KR 102342976 B1 KR102342976 B1 KR 102342976B1
Authority
KR
South Korea
Prior art keywords
bond pad
layer
integrated chip
masking layer
semiconductor body
Prior art date
Application number
KR1020190179217A
Other languages
English (en)
Other versions
KR20210039896A (ko
Inventor
줄리에 양
야오-웬 창
쯔-충 차이
치-밍 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210039896A publication Critical patent/KR20210039896A/ko
Application granted granted Critical
Publication of KR102342976B1 publication Critical patent/KR102342976B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02205—Structure of the protective coating
    • H01L2224/02206—Multilayer protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02215—Material of the protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0543—13th Group
    • H01L2924/05432—Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시내용은, 일부 실시형태에 있어서, 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은 반도체 바디부의 전면 상에서 인터커넥트 구조 위에 복수의 본드 패드 구조를 형성하는 단계를 포함한다. 복수의 본드 패드 구조는 각각 티탄 컨택층을 구비한다. 인터커넥트 구조와 반도체 바디부는 반도체 바디부로 연장되는 트렌치를 규정하도록 패터닝된다. 유전체 충전 재료가 트렌치 내에 형성된다. 반도체 바디부를 캐리어 기판에 본딩하기 전에 티탄 컨택층을 노출시키기 위해 유전체 충전 재료가 에칭된다. 반도체 바디부는 반도체 바디부의 후면을 따라 유전체 충전 재료를 노출시키고 복수의 집적 칩 다이를 규정하도록 얇아진다. 유전체 충전 재료는 복수의 집적 칩 다이를 분리시키기 위해 제거된다.

Description

본드 패드를 위한 막 구조{FILM STRUCTURE FOR BOND PAD}
집적 회로 제조는 반도성 재료(예컨대, 실리콘)로 제조된 웨이퍼 상에 전자 회로를 형성하는 복잡한 다단계 공정이다. 집적 회로 제조는 크게 FEOL(front-end-of-line) 처리와 BEOL(back-end-of-line) 처리로 구분될 수 있다. FEOL는 일반적으로 반도체 재료 안에 디바이스(예컨대, 트랜지스터)를 형성하는 것에 관한 것인 반면, BEOL는 반도체 재료 위의 유전체 재료 안에 전도성 인터커넥트를 형성하는 것에 관한 것이다. BEOL 처리가 완료된 후에, 본드 패드가 형성된 다음, 복수의 별개 집적 회로 다이를 형성하도록 웨이퍼가 개별화(예컨대, 다이싱)될 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이의 일부 실시형태의 단면도를 도시한다.
도 2a와 도 2b는 개시하는 본드 패드 구조를 구비한 집적 칩 다이의 일부 추가 실시형태의 단면도를 도시한다.
도 3은 개시하는 본드 패드 구조를 구비한 집적 칩 다이의 일부 추가 실시형태의 단면도를 도시한다.
도 4는 개시하는 본드 패드 구조를 구비한 집적 칩 다이의 일부 추가 실시형태의 단면도를 도시한다.
도 5는 개시하는 집적 칩 다이를 포함하는 집적 칩 패키지의 일부 실시형태의 단면도를 도시한다.
도 6a와 도 6b는 복수의 개시하는 집적 칩 다이를 구비한 집적 칩 패키지의 일부 추가 실시형태의 단면도를 각각 도시한다.
도 7 내지 도 21d는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이를 형성하는 방법의 일부 실시형태의 단면도를 도시한다.
도 22는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이를 형성하는 방법의 일부 실시형태의 흐름도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
집적 칩은 통상 반도체 웨이퍼 내에 트랜지스터 디바이스를 형성한 다음에, 반도체 웨이퍼 위에 인터커넥트 구조를 형성함으로써 제조된다. 인터커넥트 구조는 반도 웨이퍼와의 거리가 증가함에 따라 사이즈가 커지는 복수의 전도성 인터커넥트층을 포함한다. 인터커넥트층은 인터커텍트 구조의 상부 위에 형성된 본드 패드에서 종결된다. 본드 패드를 형성한 후에, 반도체 웨이퍼는 웨이퍼를 복수의 개별 집적 칩 다이로 커팅하는 다이싱 공정에 의해 개편화될 수 있다. 다이싱 공정은 웨이퍼를 다이싱 테이프의 일부의 점성 표면 상에 둠으로써 행해질 수 있다. 그런 다음 웨이퍼 소(wafer saw)가 스크라이브 라인을 따라 웨이퍼를 커팅하여 웨이퍼를 개별 집적 칩 다이로 분리한다.
웨이퍼 소잉 공정이 웨이퍼에 대해 기계적 응력을 야기할 수 있기 때문에, 웨이퍼의 각 집적 칩 다이의 외주를 따라 인터커넥트 구조 내에 균열 정지부(crack-stop)가 배열될 수 있다. 균열 정지부는 웨이퍼 다이싱 공정에서 야기된 균일이 집적 칩 다이의 내부로 전파되는 것을 방지하도록 구성되는 고밀도 배열된 전도성 인터커넥트층들을 포함한다. 전통적인 다이싱 공정이 비교적 소사이즈(즉, 5 mm2 미만)의 집적 칩 다이에는 바람직하지 않을 수 있음이 이해될 것인데, 균열 정지부의 사이즈가 비례하여 집적 칩 다이의 대면적을 차지할 것이기 때문이다.
이에, 전통적인 다이싱 공정의 대안은 웨이퍼 내에서 인접한 집적 칩 다이 사이에 딥 트렌치(deep trench)를 에칭하는 것일 수 있다. 딥 트렌치는 인터커넥트를 관통하여 웨이퍼의 전면(front side)으로 연장될 수 있다. 트렌치는 그 트렌치 내의 유전체 재료를 노출시키기 위해 웨이퍼의 후면을 얇게 하기 전에 유전체 재료로 충전된다. 그런 다음 유전체 재료가 불소계 가스와 작용하여 유전체 재료가 제거되고 인접한 집적 칩 다이를 분리한다. 일부 공정에서는, 딥 트렌치를 형성하기 전에 집적 칩 다이 내에 본드 패드가 형성될 수도 있다. 본드 패드는 하부의 티탄층과 상부의 티탄 질화물층 사이에 배치되는 알루미늄-구리층을 포함한 본드 패드를 퇴적함으로써 형성될 수 있다. 연속하여 본드 패드 스택은 본드 패드를 규정하기 위해 실리콘 산질화물 하드 마스크에 따라 패터닝된다. 티탄 질화물층은 본드 패드의 패터닝 동안 알루미늄-구리층을 보호하고, 후속하여 유전체 재료를 불소계 가스에 노출시키기 전에 에칭되어 알루미늄-구리층을 드러낸다.
티탄 질화물층이 패터닝 중에 알루미늄-구리층을 보호하지만, 실리콘 산질화물 하드 마스크를 제거하는데 사용되는 에칭제는 티탄 질화물층을 통과하여 하부의 알루미늄-구리층을 손상시킬 수 있다. 알루미늄-구리층에 대한 손상은 알루미늄-구리층과 본드 패드의 저항을 상승시킬 수 있다. 더욱이, 유전체 재료를 제거하는데 사용되는 불소계 가스는 노출된 알루미늄-구리층과 상호작용하여 알루미늄-구리층 상에 부산물(예컨대, AlxFy 부산물)을 남길 수 있는데, 이것은 알루미늄-구리층의 저항을 더욱 상승시킬 수 있다(예컨대, 100 옴 이상의 저항까지). 알루미늄-구리층과 본드 패드의 저항이 상승하면 집적 칩의 전력 소비가 증가함으로써, 집적 칩을 사용하는 디바이스의 성능 및/또는 배터리 수명을 저감시킬 수 있다.
본 개시내용은 저저항 본드 패드(예컨대, 약 20 옴보다 낮은 저항을 가진 본드 패드)를 구비한 집적 회로 칩을 형성하는 방법에 관한 것이다. 일부 실시형태에서, 본 방법은 반도체 바디부 위의 인터커넥트 구조 상에 본드 패드 스택을 형성한다. 본드 패드 스택은 티탄 컨택층을 포함할 수 있다. 본드 패드 스택은 본드 패드 구조를 규정하기 위해 제1 마스킹층에 따라 선택적으로 에칭된다. 그런 다음 인터커넥트 구조를 관통하고 반도체 바디부로 연장되는 트렌치를 형성하기 위해 에칭 공정이 수행된다. 트렌치는 유전체 재료로 충전되고, 티탄 컨택층은 유전체 재료와 제1 마스킹 재료를 에칭함으로써 노출된다. 후속하여 반도체 바디부의 후면이 얇아져서, 트렌치 내의 유전체 재료를 노출한 후에, 불소계 가스가 유전체 재료에 작용하여 유전체 재료를 분리하고 반도체 바디부를 복수의 집적 칩 다이로 분리한다. 제1 마스킹층이 본드 패드 구조를 규정한 후에 그 자리에 남아 있기 때문에, 티탄 컨택층에 대한 손상이 저감된다. 더욱이, 티탄 컨택층이 불소계 가스로 인한 부산물의 형성 및/또는 손상에 큰 내성을 가지므로, 티탄 컨택층은 손상된 알루미늄-구리층보다 더 낮은 저항을 갖는다.
도 1은 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이(100)의 일부 실시형태의 단면도를 도시한다.
집적 칩 다이(100)는 기판(102) 내에 배열된 트랜지스터 디바이스(104)를 포함한다. 인터커넥트 구조(106)가 기판(102) 위에 배열되며 트랜지스터 디바이스(104)를 둘러싼다. 인터커넥트 구조(106)는 유전체 구조(110) 내에 배치된 복수의 인터커넥트층(108)을 포함한다. 복수의 인터커넥트층(108)은 트랜지스터 디바이스(104)에 전기적으로 결합된다. 일부 실시형태에서, 트랜지스터 디바이스(104)는 MOSFET, 바이폴라 정션 트랜지스터(BJT), 고전자이동성 트랜지스터(HEMT, high electron mobility transistor) 등을 포함할 수 있다.
본드 패드 구조(112)가 인터커넥트 구조(106) 위에 배열된다. 본드 패드 구조(112)는 복수의 인터커넥트층(108)에 전기적으로 결합된 하나 이상의 전도성층(114)를 포함한다. 본드 패드 구조(112)는 하나 이상의 전도성층(114) 위에 배치된 컨택층(116)을 더 포함한다. 컨택층(116)이 불소계 에칭제에 내성이 커서, 불소계 에칭제(예컨대, 증기 불화수소산)이 컨택층(116) 상에 부산물을 형성하지 못할 것이다. 예를 들어, 일부 실시형태에서, 컨택층(116)은 티탄, 크롬, 백금, 금 등을 포함할 수 있다. 일부 실시형태에서, 컨택층(116)은 알루미늄 및/또는 구리가 없는 금속 합금을 포함할 수도 있다.
제1 마스킹(118)이 컨택층(116) 위에 배치되고, 제2 마스킹층(120)이 제1 마스킹층(118) 위에 배치된다. 일부 실시형태에서, 제1 마스킹층(118)은 컨택층(116) 위에 완전히 한정된다. 제1 마스킹층(118)과 제2 마스킹층(120)은 이 제1 마스킹층(118) 및 제2 마스킹층(120)을 통해 컨택층(116)으로 연장되는 개구부(122)를 규정하는 측벽을 갖는다. 일부 실시형태에서, 제2 마스킹층(120)은 컨택층(116) 바로 위에서부터 본드 패드 구조(112)의 측벽, 인터커넥트 구조(106)의 측벽, 및 기판(102)의 측벽을 따라 연속으로 연장된다. 일부 실시형태에서, 제2 마스킹층(120)은 기판(102)의 최하면(103)을 따라 배치되는 수평선으로 연장될 수도 있다. 일부 실시형태에서, 제2 마스킹층(120)은 기판(102)의 최하면(103)과 실질적으로 동일 평면에 있는 최하면(120b)을 가질 수도 있다.
일부 실시형태에서, 제1 마스킹층(118)과 제2 마스킹층(120)은 동일한 재료일 수도 이를 포함할 수도 있다. 예를 들어, 제1 마스킹층(118)과 제2 마스킹층(120)은 알루미늄 산화물, 마그네슘 산화물, 철 산화물 등과 같은 금속 산화물일 수도 이를 포함할 수도 있다. 다른 실시형태에서, 제1 마스킹층(118)과 제2 마스킹층(120)은 상이한 재료일 수도 이를 포함할 수도 있다. 일부 실시형태에서, 제1 마스킹층(118)과 제2 마스킹층(120)은 상이한 금속 산화물일 수도 이를 포함할 수도 있다.
전도성 범프가 컨택층(116) 상에 배치된다. 전도성 범프(124)는 컨택층(116)으로부터 제1 마스킹층(118) 및 제2 마스킹층(120) 위로 수직으로 연장된다. 전도성 범프(124)는 컨택층(116)을 또 다른 기판(예컨대, 집적 칩 다이, 패키지 기판, 및 인터포저 기판 등)에 전기적으로 결합시키도록 구성된다.
집적 칩 다이(100)의 제조 동안에 제1 마스킹층(118)이 컨택층(116) 위에 있음으로써 컨택층(116)에 대한 손상을 방지할 수 있다. 게다가, 제조 공정 동안 컨택층(116)의 상부면이 불소계 에칭제(예컨대, 증기 불화수소산)에 노출될 수도 있다. 컨택층(116)이 불소계 에칭제에 큰 내성을 지닌 물질이기 때문에, 컨택층(116) 상에서의 부산물의 형성이 방지되어, 컨택층(116)은 불소계 부산물이 덮이지 않게 된다. 컨택층(116) 상에의 부산물의 형성을 방지함으로써, 컨택층(116)의 저항은 상대적으로 낮게(예컨대, 약 12 옴 이하) 유지될 수 있다. 뿐만 아니라, 본드 패드 구조(112)에서 알루미늄-구리층을 생략함으로써 구조의 형성에서 사용되는 퇴적 공정수를 줄이고 이에 따라 본드 패드 구조(112)의 형성 비용을 저감시킬 수 있다.
도 2a는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이(200)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 다이(200)는 기판(102) 내에 배열된 트랜지스터 디바이스(104)를 포함한다. 일부 실시형태에서, 트랜지스터 디바이스(104)는 기판 내에 배치된 소스 영역(104s)과 드레인 영역(104d)을 포함한다. 게이트 전극(104e)이 기판 위에서 소스 영역(104s)과 드레인 영역(104d) 사이에 있는 위치에 배열된다. 게이트 전극(104e)은 게이트 유전체층(104g)에 의해 기판(102)으로부터 분리된다.
인터커넥트 구조(106)가 기판(102) 위에 배열되며 트랜지스터 디바이스(104)의 게이트 전극(104c)을 둘러싼다. 인터커넥트 구조(106)는 유전체 구조(110) 내에 배치된 복수의 인터커넥트층(108)을 포함한다. 일부 실시형태에서, 복수의 인터커넥트층(108)은 전도성 컨택(108a), 인터커넥트 와이어(108b), 및 인터커넥트 비아(108c)를 포함할 수 있다. 일부 실시형태에서, 복수의 인터커넥트층(108)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 일부 실시형태에 있어서, 유전체 구조(110)는 에칭 정지층에 의해 서로 수직으로 분리되는 복수의 스택형 ILD(inter-level dielectric)층을 포함할 수 있다. 일부 실시형태에서, 복수의 스택형 ILD층은 실리콘 이산화물, 도핑된 실리콘 이산화물(예컨대, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, BSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 등등 중 하나 이상을 포함할 수 있다. 일부 실시형태에서, 인터커넥트 구조(106)는 집적 칩 다이(200)의 둘레 주위에 크랙 정지 영역을 갖지 않는다.
재분배 구조(202)가 인터커넥트 구조(106) 위에 배치된다. 재분배 구조(202)는 전도성 재분배층(206)을 둘러싸는 패시베이션층(204)을 포함한다. 일부 실시형태에서, 패시베이션층(204)은 질화물(예컨대, 실리콘 산질화물), 탄화물(예컨대, 실리콘 산탄화물), 산화물(예컨대, PESiON) 등을 포함할 수 있다. 일부 실시형태에서, 전도성 재분배층(206)은 패시베이션층(124)을 완전히 관통하여 수직으로 연장되는 측벽을 가진 전도성 컨택을 포함할 수 있다. 일부 실시형태에 있어서, 전도성 재분배층(206)은 텅스텐을 포함할 수 있다. 다른 실시형태에서는, 전도성 재분배층(206)이 추가로 또는 대안으로 하나 이상의 다른 종류의 금속(예컨대, 알루미늄, 구리 등)을 포함할 수도 있다.
본드 패드 구조(112)가 재분배 구조(202) 위에 배치된다. 일부 실시형태에서, 본드 패드 구조(112)는 제1 전도성층(208)과, 제1 전도성층(208) 위에 배치된 확산 배리어층(210)과, 확산 배리어층(210) 위에 배치되며 불소계 에칭제에 내성을 가진 재료를 포함하는 컨택층(116)을 포함할 수 있다. 일부 실시형태에 있어서, 제1 전도성층(208)은 티탄이거나 이를 포함할 수 있다. 일부 실시형태에 있어서, 확산 배리어층(210)은 티탄 질화물이거나 이를 포함할 수 있다. 일부 실시형태에 있어서, 컨택층(116)은 티탄이거나 이를 포함할 수 있다. 일부 실시형태에서, 제1 전도성층(208)은 약 50 옹스트롬과 약 150 옹스트롬 사이의 범위의 두께를 가질 수 있다. 일부 실시형태에서, 확산 배리어층(210)은 약 100 옹스트롬과 약 5000 옹스트롬 사이의 범위의 두께를 가질 수 있다. 일부 실시형태에서, 컨택층(116)은 약 100 옹스트롬과 약 5000 옹스트롬 사이의 범위의 두께를 가질 수 있다.
제1 마스킹층(118)이 본드 패드 구조(112) 위에 배치된다. 제1 마스킹층(118)은 본드 패드 구조(112)의 상부면 바로 위에 배치되는 내부 측벽과, 본드 패드 구조(112)의 최외측 측벽과 실질적으로 정렬되는 최외측 측벽을 갖는다. 일부 실시형태에서, 컨택층(116)은 (예컨대, 제1 마스킹층(118)의 내부 측벽 사이에서) 제1 마스킹층(118)의 횡방향 외측보다는 제1 마스킹층(118) 바로 아래에서 더 큰 두께를 가질 수 있다. 일부 실시형태에서, 제1 마스킹층(118)은 약 150 옹스트롬과 약 450 옹스트롬 사이의 범위의 두께를 가질 수 있다. 일부 실시형태에서, 제1 마스킹층(118)은 약 300 옹스트롬의 두께를 가질 수 있다.
제2 마스킹층(120)이 제1 마스킹층(118) 위에 배치된다. 제2 마스킹층(120)은 본드 패드 구조(112)의 상부면 바로 위에 배치되는 내부 측벽을 갖는다. 제2 마스킹층(120)은 본드 패드 구조(112)의 최외측 측벽을 따라 그리고 재분배 구조(202)의 상부 위로 연장된다. 일부 실시형태에서, 제2 마스킹층(120)은 약 150 옹스트롬과 약 450 옹스트롬 사이의 범위의 두께를 가질 수 있다. 다른 실시형태에서, 제2 마스킹층(120)은 약 300 옹스트롬의 두께를 가질 수 있다.
도 2b는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이(212)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 다이(212)는 기판(102) 위의 유전체 구조(110) 내에 복수의 인터커넥트층(108)을 포함하는 인터커넥트 구조(106) 위에 배치된 재분배 구조(202)를 포함한다. 재분배 구조(202)는 복수의 인터커넥트층(108) 중 하나 바로 위에 제1 개구부를 규정하는 측벽을 가진 제1 패시베이션층(204a)을 포함한다. 전도성 재분배층(214)이 제1 패시베이션층(204a)의 상부면 위에 배치되며 개구부를 통해 복수의 인터커넥트층(108)까지 연장된다. 일부 실시형태에서, 전도성 재분배층(214)은 개구부를 통해 연장되는 수직 연장 세그먼트와, 수직 연장 세그먼트의 측벽으로부터 외향으로 돌출하는 수평 연장 세그먼트를 포함할 수 있다. 제2 패시베이션층(204b)이 제1 패시베이션층(204a) 및 전도성 재분배층(214) 위에 배치된다. 제2 패시베이션층(204b)은 전도성 재분배층(214) 바로 위에 제2 개구부를 규정하는 측벽을 갖는다.
본드 패드 구조(112)가 제2 패시베이션층(204b)의 상부면 위에 배치되며 제2 개구부를 통해 전도성 재분배층(214)까지 연장된다. 본드 패드 구조(112)는 제1 전도성층(208)과, 제1 전도성층(208) 위에 배치된 확산 배리어층(210)과, 확산 배리어층(210) 위에 배치된 컨택층(116)을 포함한다. 제1 전도성층(208), 확산 배리어층(210), 및 컨택층(116)은 일반적으로 제2 패시베이션층(204B)의 측벽 및 상부면을 따른다. 컨택층(116)은 그 컨택층(116)의 상부면 내에 리세스를 규정하기 위해 수평 연장면에 결합된 내부 측벽을 갖는다. 전도성 범프(124)가 리세스를 충전하고 리세스 내부로부터 제2 패시베이션층(204B) 위로 연장된다.
도 3은 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이(300)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 다이(300)는 기판(102) 위에 배열된 유전체 구조(110)를 포함하는 인터커넥트 구조(106)를 포함한다. 패시베이션층(204)을 포함하는 재분배 구조(202)가 인터커넥트 구조(106) 위에 배치된다. 일부 실시형태에서, 패시베이션층(204), 유전체 구조(110), 및 기판(102)은 기판(102)의 최하면에 대해 둔각(α)으로 경사진 측벽을 가질 수 있다. 예를 들어, 일부 실시형태에서, 둔각(α)은 90° 내지 약 95°의 범위일 수 있다. 일부 실시형태(도시 생략)에서, 패시베이션층(204), 유전체 구조(110), 및 기판(102)의 측벽은 복수의 원호형 표면을 포함하는 부채꼴 프로파일을 가질 수 있다.
재분배 구조(202)는 인터커넥트 구조(106)를 본드 패드 구조(112)에 결합시킨다. 본드 패드 구조(112)는 추가 패시베이션층(304)에 의해 횡방향으로 둘러싸인 전도성 본딩 패드(302)를 포함한다. 추가 패시베이션층(304)은 전도성 본딩 패드(302)의 측벽을 따라 전도성 본딩 패드(302) 위로 연속적으로 연장된다. 추가 패시베이션층(304)은, 전도성 본딩 패드(302) 위에 배치되고 추가 패시베이션층(304) 내에 개구부를 규정하는 측벽을 포함한다. 제1 전도성층(208)이 추가 패시베이션층(304) 위에 배치되고 개구부를 통해 전도성 본딩 패드(302)까지 연장된다. 확산 배리어층(210)이 제1 컨택층(208) 위에 배치되고, 컨택층(116)이 확산 배리어층(210) 위에 배치된다.
도 4는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이(400)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 다이(400)는 기판(102) 내에 배치된 복수의 트랜지스터 디바이스(104a-104b)를 포함한다. 복수의 본드 패드 구조(112a-112b)가 기판(102) 상부의 재분배 구조(202) 위로 배열된다. 복수의 본드 패드 구조(112a-112b)는 제1 트랜지스터(104a)에 전기 결합된 제1 본드 패드 구조(112a)와, 제2 트랜지스터(104b)에 전기 결합된 제2 본드 패드 구조(112b)를 포함한다. 제1 본드 패드 구조(112a)는 제2 본드 패드 구조(112b)의 최외 측벽으로부터 넌제로 거리만큼 횡방향으로 분리되는 최외 측벽을 갖는다.
제1 마스킹층(118)이 제1 본드 패드 구조(112a)와 제2 본드 패드 구조(112b) 위에 배치된다. 제2 마스킹층(120)이 제1 마스킹층(118) 상에 배치된다. 제2 마스킹층(120)은 제1 본드 패드 구조(112a)와 제2 본드 패드 구조(112b)의 최외 측벽을 따라 연장된다.
도 5 내지 도 6b는 개시하는 집적 칩 다이를 포함하는 집적 칩 패키지의 일부 실시형태를 도시한다. 도 5 내지 도 6b는 사용할 수 있는 일부 패키지의 일례일 뿐이며, 집적 칩 다이는 그러한 패키지에 한정되지 않고, 그보다는 다양한 범위의 패키지로 구현될 수 있는 것이 이해될 것이다.
도 5는 개시하는 집적 칩 다이를 포함하는 집적 칩 패키지(500)의 일부 실시형태의 단면도를 도시한다.
집적 칩 다이(500)는 기판(507)을 통해 연장되는 수직 라우팅층(506)에 의해 제2 수평 라우팅층(508)에 결합되는 제1 수평 라우팅층(504)을 갖는 패키지 기판(502)을 포함한다. 제1 수평 라우팅층(504)은 복수의 솔더 범프(510)에 결합된다. 제2 수평 라우팅층(508)은 패키지 기판(502) 위에 배치된 집적 칩 다이(514)에도 결합되는 하나 이상의 범프 구조(512)에 결합된다. 다양한 실시형태에서, 하나 이상의 범프 구조(512)는 솔더 범프, 구리 포스트, 마이크로 범프(약 5 ㎛ 내지 약 30 ㎛ 범위의 폭을 가짐), 또는 기타 적용 가능한 범프 구조를 포함할 수 있다.
집적 칩 다이(514)는 기판(516) 위에 배치된 인터커넥트 구조(518)를 포함한다. 일부 실시형태에서, 인터커넥트 구조(518) 내의 인터커넥트층은 기판(516)을 통해 연장되는 기판 관통 비아(TSV)(517)를 통해 하나 이상의 범프 구조(512)에 결합된다. 재분배 구조(520)가 인터커넥트 구조(518)를 제1 본드 패드(522a) 및 제2 본드 패드(522b)에 결합시킨다. 제1 본드 패드(522a) 및 제2 본드 패드(522b)는 각각 제1 마이크로 범프(524a) 및 제2 마이크로 범프(524b)에도 결합된다. 제1 마이크로 범프(524a)는 집적 칩 다이(514)를 제1 집적 칩 다이(526a)에 결합시키고, 제2 마이크로 범프(524b)는 집적 칩 다이(514)를 제2 집적 칩 다이(526b)에 결합시킨다. 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)는 각각 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)의 외부 측벽을 따라 배치되는 제2 마스킹층(120)을 포함한다.
유전체 재료(528)가 집적 칩 다이(514) 위에 배치되고 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)를 둘러싼다. 일부 실시형태에서, 유전체 재료(528)는 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)의 양측을 따라 제2 마스킹층(120)과 접촉할 수 있다. 다양한 실시형태에서, 유전체 재료(528)는 산화물, 폴리머, 수지 등을 포함할 수 있다. 몰딩 화합물(530)이 패키지 기판(502) 위에 배치되며 유전체 재료(258)을 둘러싼다. 다양한 실시형태에서, 몰딩 화합물(530)은 폴리머, 수지 등을 포함할 수 있다.
도 6a는 복수의 집적 칩 다이를 구비한 집적 칩 패키지(600)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 패키지(600)는 제1 마이크로 범프(602a)에 의해 패키지 기판(502)에 결합되는 제1 집적 칩 다이(526a)를 포함한다. 제1 집적 칩 다이(526a)는 제2 마이크로 범프(602b)에 결합되는 제1 본드 패드 구조(112a)를 포함한다. 제2 마이크로 범프(602b)는 제2 집적 칩 다이(526b)의 제2 본드 패드 구조(112b)에도 결합된다. 몰딩 화합물(530)이 패키지 기판(502) 위에 배치되고 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)를 둘러싼다.
도 6b는 복수의 집적 칩 다이를 구비한 집적 칩 패키지(604)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩 패키지(604)는 제1 마이크로 범프(602a)에 의해 패키지 기판(502)에 결합되는 제1 집적 칩 다이(526a)를 포함한다. 제1 집적 칩 다이(526a)는 전도성 본딩 구조(606)에 결합되는 제1 본드 패드 구조(112a)을 포함한다. 전도성 본딩 구조(606)는 제2 집적 칩 다이(526b)의 제2 본드 패드 구조(112b)에도 결합된다. 제1 집적 칩 다이(526a) 및 제2 집적 칩 다이(526b)는 각각 제2 마스킹층(120)에 의해 둘러싸인다. 제1 집적 칩 다이(526a)를 둘러싸는 제2 마스킹층(120) 및 제2 집적 칩 다이(526b)를 둘러싸는 제2 마스킹층(120)은 전도성 본딩 구조(606)을 포함하는 하이브리드 본딩 구조(608) 및 제2 마스킹층(120)을 따라 서로 접촉한다.
도 7 내지 도 21d는 불소계 에칭제에 내성이 있는 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이를 형성하는 방법의 일부 실시형태의 단면도(700-2100)를 도시한다. 도 7 내지 도 21이 방법과 관련하여 기술되고 있지만, 도 7 내지 도 21에 개시하는 구조는 이러한 방법에 제한되는 것이 아니라, 방법과 무관한 구조로서 분리될 수도 있다고 이해하면 될 것이다.
도 7의 단면도(700)에서 보여주는 바와 같이, 반도체 바디부(702)가 제공된다. 다양한 실시형태에 있어서, 반도체 바디부(702)는 반도체 웨이퍼와 같은 임의의 타입의 기판(예컨대, 실리콘, SiGe, SOI 등)뿐만 아니라, 그것과 연관된 임의의 다른 타입의 반도체 및/또는 에피택셜층일 수도 있다. 반도체 바디부(702)는 복수의 집적 칩 다이 영역(704-706)을 포함한다. 복수의 트랜지스터 디바이스(104)가 복수의 집적 칩 다이 영역(704-706)의 각 영역 내에서 반도체 바디부(705)의 제1 면(702s1)(예컨대, 전면)을 따라 형성된다.
도 8의 단면도(800)에 도시하는 바와 같이, 인터커넥트 구조(106)가 반도체 바디부(702)의 제1 면(702s1)을 따라 형성된다. 인터커넥트 구조(106)는 유전체 구조(110) 내에 형성된 복수의 인터커넥트층(108)을 포함한다. 일부 실시형태에 있어서, 유전체 구조(110)는 반도체 바디부(702) 위에 형성된 복수의 스택형 ILD(inter-level dielectric)층을 포함할 수 있다. 일부 실시형태(도시 생략)에 있어서, 복수의 스택형 ILD층은 에칭 정지층에 의해 분리된다. 일부 실시형태에서, 복수의 인터커넥트층(108)은 전도성 컨택(108a), 인터커넥트 와이어(108b), 및 인터커넥트 비아(108c)를 포함할 수 있다. 복수의 인터커넥트층(108)은, 반도체 바디부(702) 위에 하나 이상의 ILD층 중 하나(예컨대, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체)를 형성하고, 그 ILD층 내에 비아홀 및/또는 트렌치를 규정하기 위해 ILD층을 선택적으로 에칭한 다음, 비아홀 및/또는 트렌치 내에 전도성 금속(예컨대, 구리, 알루미늄 등)을 형성하고, 평탄화 공정(예컨대, 화학적 기계 평탄화 공정)을 수행함으로써 형성될 수 있다.
도 9의 단면도(900)에 도시하는 바와 같이, 재분배 구조(202)가 인터커넥트 구조(106) 위에 형성된다. 일부 실시형태에 있어서, 재분배 구조(202)는 인터커넥트 구조(106) 위에 패시베이션층(204)을 퇴적함으로써 형성될 수 있다. 패시베이션층(204)은 후속하여 인터커넥트 구조(106) 내에 복수의 인터커넥트층(108) 중 하나 이상을 노출시키기 위해 에칭된다. 전도성 재료(예컨대, 텅스텐)이 패시베이션층(204) 위에 퇴적된다. 재분배 구조(202) 내에 전도성 재분배층(206)을 규정하기 위해 후속해서 전도성 재료의 일부가 제거된다.
도 10의 단면도(1000)에 도시하는 바와 같이, 컨택층(1008)을 포함하는 본드 패드 스택(1002)이 재분배 구조(202) 위에 형성된다. 일부 실시형태에서, 본드 패드 구조(1002)는 제1 전도성층(1004)과, 제1 전도성층(1004) 위에 배치된 확산 배리어층(1006)과, 확산 배리어층(1006) 위에 배치된 컨택층(1008)을 포함할 수 있다. 일부 실시형태에서, 제1 전도성층(1004)은 티탄, 탄탈 등의 금속을 포함할 수 있다. 일부 실시형태에서, 확산 배리어층(1006)은 티탄 질화물, 탄탈 질화물 등의 금속 질화물을 포함할 수 있다. 컨택층(1008)은 불소계 에칭제에 큰 내성을 지닌 전도성 재료이다. 예를 들어, 일부 실시형태에서, 컨택층(1008)은 티탄, 크롬, 백금, 금 등이거나 이들을 포함할 수 있다. 일부 실시형태에서, 컨택층(1008)은 알루미늄 및/또는 구리가 없는 금속 합금을 포함할 수도 있다. 일부 실시형태에서, 본드 패드 스택(1002)은 복수의 퇴적 공정(예컨대, CVD, PVD, 스퍼터링, PE-CVD 등)에 의해 형성될 수 있다.
도 11의 단면도(1100)에 도시하는 바와 같이, 제1 마스킹층(118)이 본드 패드 스택(1002) 위에 형성된다. 일부 실시형태에서, 제1 마스킹층(118)은 알루미늄 산화물, 마그네슘 산화물 등의 금속 산화물을 포함할 수 있다. 제1 마스킹층(118)은, 본드 패드 스택(1002) 위에 제1 마스킹층을 퇴적한 다음, 제1 마스킹 재료를 패터닝하고 제1 마스킹층(118)을 규정하기 위해 리소그래피 패터닝 공정을 수행함으로써 형성될 수 있다. 일부 실시형태에서, 제1 마스킹층은 약 250 옹스트롬과 약 350 옹스트롬 사이의 두께로 형성될 수 있다. 제1 마스킹층의 이러한 두께가 하부 컨택층(1008)에 대한 손상을 막는다.
도 12의 단면도(1200)에 도시하는 바와 같이, 복수의 본드 패드 구조(112a-112d)를 규정하기 위해 본드 패드 스택(도 11의 1002)이 패터닝된다. 일부 실시형태에서, 본드 패드 스택(도 11의 1002)는 본드 패드 스택을 제1 마스킹층(118)에 따라 에칭제(1202)에 선택적으로 노출시킴으로써 패터닝될 수 있다. 일부 실시형태에서, 에칭제(1202)는 건식 에칭제(예컨대, 염소계 화학물질을 가짐)를 포함할 수 있다.
도 13의 단면도(1300)에 도시하는 바와 같이, 유전체 구조(110)와 반도체 바디부(702)는 반도체 바디부(702)의 제1 면(702s1)으로 연장되는 트렌치(1302a-1302c)를 규정하도록 패터닝된다. 트렌치(1302a-1302c)는 제1 집적 칩 영역(704)의 제1 면을 따라 배치된 제1 트렌치(1302a), 제1 집적 칩 영역(704)의 제2 면과 제2 집적 칩 영역(706)의 제1 면 사이에 배치된 제2 트렌치(1302b), 그리고 제2 집적 칩 영역(706)의 제2 면을 따라 배치된 제3 트렌치(1302c)를 포함한다.
일부 실시형태에서, 유전체 구조(110)와 반도체 바디부(702)는 유전체 구조(110)와 반도체 바디부(702)를 트렌치 마스킹층(1304)에 따라 에칭제(1306)에 선택적으로 노출시킴으로써 패터닝될 수 있다. 트렌치 마스킹층(1304)은 복수의 본드 패드 구조(112a-112d) 위로 연장되며, 집적 칩 다이 영역들(704-706)의 인접한 것들 사이에 배치된 개구부를 규정하는 측벽을 포함한다. 일부 실시형태에서, 트렌치 마스킹층(1304)은 산화물, 질화물, 탄화물 등을 포함할 수 있다. 일부 실시형태에 있어서, 에칭제(1306)는 건식 에칭제를 포함할 수 있다. 일부 실시형태에서, 에칭제(1306)는 딥 반응성 이온 에칭 공정(예컨대, 보쉬(Bosch) 에칭 공정)의 일부일 수 있다. 트렌치 마스킹층(1304)은 유전체 구조(110) 및 반도체 바디부(702)의 패터닝 후에 제거될 수 있다.
도 14의 단면도(1400)에 도시하는 바와 같이, 제1 마스킹층(118) 위에 그리고 복수의 본드 패드 구조(112a-112d), 재분배 구조(202), 유전체 구조(110), 및 트렌치(1302a-1302c)를 규정하는 반도체 바디부(702)의 측벽들을 따라 제2 마스킹층(120)이 형성된다. 일부 실시형태에서, 제2 마스킹층(120)은 예컨대 알루미늄 산화물 등의 금속 산화물을 포함할 수 있다. 일부 실시형태에서, 제2 마스킹층(120)은 퇴적 공정(예컨대, CVD, PE-CVD, PVD 등)에 의해 형성될 수 있다. 일부 실시형태에서, 제2 마스킹층(120)은 약 250 옹스트롬과 약 350 옹스트롬 사이의 두께로 형성될 수 있다. 후속하여 불소계 에칭제에 노출될 때에 이러한 제2 마스킹층(120)의 두께가 하부 층에 대한 손상을 막는다.
유전체 충전 재료(1402)가 제2 마스킹층(120) 위에 형성된다. 유전체 충전 재료(1402)는 트렌치(1302a-1302c)를 충전하고 복수의 본드 패드 구조(112a-112d)의 상면 위로 연장된다. 일부 실시형태에서, 유전체 충전 재료(1402)는 산화물(예컨대, 실리콘 산화물), 질화물 등을 포함할 수 있다. 일부 실시형태에서, 유전체 충전 재료(1402)는 퇴적 공정(예컨대, CVD, PE-CVD, PVD 등)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 도시하는 바와 같이, 유전체 충전 재료(1402), 제2 마스킹층(120), 및 제1 마스킹층(118)은 복수의 본드 패드 구조(112a-112d)의 각각의 본드 패드 구조 내의 컨택층(116)을 노출시키는 개구부(1502)를 규정하도록 패터닝된다. 일부 실시형태에서, 유전체 충전 재료(1402), 제2 마스킹층(120), 및 제1 마스킹층(118)은 포토리소그래피 공정 및 건식 에칭 공정을 사용하여 선택적으로 패터닝될 수 있다.
도 16의 단면도(1600)에 도시하는 바와 같이, 추가 유전체 재료(1602)가 유전체 충전 재료(1402) 위에 형성된다. 추가 유전체 재료(1602)는 유전체 충전 재료(1402) 내의 개구부(1502)에 충전된다. 일부 실시형태에서, 추가 유전체 충전 재료(1602)는 퇴적 공정(예컨대, CVD, PE-CVD, PVD 등)에 의해 형성된 산화물을 포함할 수 있다. 일부 실시형태에서, 추가 유전체 재료(1602)가 퇴적된 후에, 유전체 충전 재료(1402) 및/또는 추가 유전체 재료(1602)가 반도체 바디부(702) 상부에 실질적으로 평편한 표면을 규정하도록 평탄화 공정(예컨대, 화학적 기계 평탄화(CMP) 공정)이 수행될 수 있다.
도 17의 단면도(1700)에 도시하는 바와 같이, 유전체 충전 재료(1402)와 추가 유전체 유전체 재료(1602)는 캐리어 기판(1702)에 본딩된다. 일부 실시형태에서, 유전체 충전 재료(1402)와 추가 유전체 재료(1602)는 용융 본딩(fusion bonding)에 의해 캐리어 기판(1702)에 본딩될 수 있다. 일부 실시형태에서, 용융 본딩 공정은 고온(예컨대, 약 500℃보다 높은 온도)에서 캐리어 기판(1702)을 유전체 충전 재료(1402) 및/또는 추가 유전체 재료(1602)와 접촉시킴으로써 행해진다.
도 18의 단면도(1800)에 도시하는 바와 같이, 반도체 바디부(도 17의 702)의 일부가 제거되어 반도체 바디부를 얇게 한다. 반도체 바디부를 얇게 하면 트렌치(도 14의 1302a-1302c) 내에서 유전체 충전 재료(1402) 및 제2 마스킹층(120)을 둘 다 노출시키고 복수의 집적 칩 다이(1802-1804)를 규정할 수 있다. 복수의 집적 칩 다이(1802-1804)는 제1 집적 칩 다이(1802) 및 제2 집적 칩 다이(1804)를 포함한다. 제1 집적 칩 다이(1802)는 제1 기판(102a) 위에 배치된 제1 유전체 구조(106a)를 구비한다. 제1 유전체 구조(106a)는 제1 재분배 구조(202a)에 의해 본드 패드 구조(112a-112b)에 결합된다. 제2 집적 칩 다이(1804)는 제2 기판(102b) 위에 배치된 제2 유전체 구조(106b)를 구비한다. 제2 유전체 구조(106b)는 제2 재분배 구조(202b)에 의해 본드 패드 구조(112c-112d)에 결합된다.
일부 실시형태에서, 반도체 바디부(도 17의 702)의 일부는, 에칭 공정, 기계적 연삭 공정, 화학 기계적 연마 공정 등으로 반도체 바디부의 후면에 영향을 줌으로써 제거될 수 있다. 반도체 바디부의 일부를 제거하면, 유전체 충전 재료(1402)는 본드 패드 구조(112a-112d)의 상부를 따라 연장되는 제1 수평선(1806)과 복수의 집적 칩 다이(1802-1804)의 최하면을 따라 연장되는 제2 수평선(1808) 사이에서 연속으로 연장하게 된다.
도 19a의 단면도(1900)에 도시하는 바와 같이, 유전체 충전 재료(1402) 및 추가 유전체 재료(1602)가 제거되어 복수의 집적 칩 다이(1802-1804)가, 서로에 대해 그리고 캐리어 기판(1702)로부터 분리된다. 일부 실시형태에서, 유전체 충전 재료(1402)와 추가 유전체 재료(1602)는 증기 불화수소산(VHF)을 포함하는 에칭제(1902)를 사용하여 제거될 수 있다. 제2 마스킹층(120)은 VHF가 복수의 집적 칩 다이(1802-1804)를 손상시키는 것을 막는다. 뿐만 아니라, 컨택층(116)은 불소계 에칭제와의 반응성이 낮으므로, VHF가 컨택층(116) 상에 불소계 부산물을 형성하는 것을 방지하고(따라서, 컨택층(116)은 불소계 부산물이 없는 상부면을 가짐), 낮은 저항(예컨대, 약 12 옴 미만)을 유지한다.
도 19b의 단면도(1904)는 유전체 충전 재료(1402) 및 추가 유전체 재료(1602)를 제거한 후의 집적 칩 다이(1802)의 단면도를 도시한다.
도 20a 내지 도 21d는 복수의 집적 칩 다이(1802-1804) 중 하나 이상을 패키징하는데 사용되는 패키징 공정의 일부 실시형태의 단면도를 도시한다. 도 20a 내지 도 21d의 패키징 공정은 복수의 집적 칩 다이(1802-1804) 중 하나 이상을 패키징하는데 사용될 수 있는 패키징 공정의 비제한적인 예인 것이 이해될 것이다.
도 20a 내지 도 20b는 복수의 집적 칩 다이(1802-1804) 중 하나 이상을 패키징하는데 사용되는 패키징 공정의 일부 실시형태의 단면도를 도시한다.
도 20a의 단면도(2000)에 도시하는 바와 같이, 집적 칩 다이(1802)가 하나 이상의 범프 구조(512)에 의해 패키지 기판(502)에 본딩된다. 하나 이상의 범프 구조(512)는 패키지 기판(502) 위에 형성되어 패키지 기판(502)이 집적 칩 다이(1802)에 결합되게 할 수 있다. 다양한 실시형태에서, 하나 이상의 범프 구조(512)는 솔더 범프, 구리 포스트, 마이크로 범프(약 5 ㎛ 내지 약 30 ㎛ 범위의 폭을 가짐), 또는 다른 적용 가능한 범프 구조를 포함할 수 있다.
도 20b의 단면도(2002)에 도시하는 바와 같이, 몰딩 화합물(530)이 패키지 구조(502) 위에 그리고 집적 칩 다이(1802)를 따라 형성된다. 일부 실시형태에서, 몰딩 화합물(530)은 에폭시, 열전도성 충전제 재료를 갖는 에폭시, 유기 실린더, 플라스틱 몰딩 화합물, 섬유가 포함된 플라스틱 몰딩 화합물, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에서, 몰딩 화합물(530)은 스핀-온 코팅 공정, 사출 성형 공정, 및/또는 등등에 의해 형성된다.
도 21a 내지 도 21d는 복수의 집적 칩 다이(1802-1804) 중 하나 이상을 패키징하는데 사용되는 패키징 공정의 일부 대안적 실시형태의 단면도를 도시한다.
도 21a의 단면도(2100)에 도시하는 바와 같이, 복수의 집적 칩 다이(1802-1804)는 복수의 범프 구조(524)에 의해 웨이퍼(2102)에 본딩된다. 다양한 실시형태에서, 복수의 범프 구조(524)는 솔더 범프, 구리 포스트, 마이크로 범프, 또는 기타 적용 가능한 범프 구조를 포함할 수 있다. 웨이퍼(2102)는 기판(2104) 위에 배치된 인터커넥트 구조(2106)를 포함한다. 재분배 구조(2108)가 인터커넥트 구조(2106)를 복수의 본드 패드(522)에 결합시킨다.
도 21b의 단면도(2110)에 도시하는 바와 같이, 유전체 재료(528)가 웨이퍼(2102) 위에 그리고 복수의 집적 칩 다이(1802-1804) 주위에 형성된다. 일부 실시형태에 있어서, 유전체 재료(528)는 산화물을 포함할 수 있다. 다른 실시형태에서, 유전체 재료(528)는 에폭시, 폴리머, 또는 기타 적절한 재료를 포함할 수 있다.
도 21c의 단면도(2112)에 도시하는 바와 같이, 복수의 집적 칩 다이(514a-112d)를 형성하기 위해 웨이퍼(도 21b의 2102)가 개편화된다. 일부 실시형태에서, 웨이퍼(도 21b의 2102)는 웨이퍼를 다이싱 테이프(2114)의 일부인 점성 표면에 놓는 다이싱 공정에 의해 개편화될 수 있다. 그런 다음 웨이퍼 소(wafer saw)가 스크라이브 라인(2116)을 따라 웨이퍼를 커팅하여 웨이퍼를 집적 칩 다이(514a-514b)로 분리한다. 일부 실시형태(도시 생략)에서, 웨이퍼(도 21b의 1202)는 스크라이브 라인(2116)의 양측 상에서 인터커넥트 구조(2106) 내에 배치된 크랙 정지부를 구비할 수 있다. 크랙 정지부는 다이싱 공정에 의해 야기되는 크랙의 전파를 막는 고밀도로 배열된 인터커넥트층이다.
도 21d의 단면도(2118)에 도시하는 바와 같이, 복수의 집적 칩 다이(514a) 중 하나가 하나 이상의 범프 구조(512)에 의해 패키지 기판(502)에 본딩된다. 하나 이상의 범프 구조(512)는 패키지 기판(502) 위에 형성되어 패키지 기판(502)이 집적 칩 다이(1802)에 결합되게 할 수 있다. 다양한 실시형태에서, 하나 이상의 범프 구조(512)는 솔더 범프, 구리 포스트, 마이크로 범프(약 5 ㎛ 내지 약 30 ㎛ 범위의 폭을 가짐), 또는 다른 적용 가능한 범프 구조를 포함할 수 있다.
몰딩 화합물(530)이 패키지 기판(502) 위에 그리고 집적 칩 다이(1802) 주위에 형성된다. 일부 실시형태에서, 몰딩 화합물(530)은 에폭시, 열전도성 충전제 재료를 갖는 에폭시, 유기 실린더, 플라스틱 몰딩 화합물, 섬유가 포함된 플라스틱 몰딩 화합물, 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에서, 몰딩 화합물(530)은 스핀-온 코팅 공정, 사출 성형 공정, 및/또는 등등에 의해 형성된다.
도 22는 불소계 에칭제에 내성을 지닌 컨택층을 포함하는 본드 패드 구조를 구비한 집적 칩 다이를 형성하는 방법(2200)의 일부 실시형태의 흐름도를 도시한다.
여기에는 방법(2200)이 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것은 물론이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 액트가 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
2202에서, 트랜지스터 디바이스가 반도체 바디부의 집적 칩 다이 영역 내에 형성된다. 도 7은 단계 2202에 대응하는 일부 실시형태의 단면도(700)를 나타낸다.
2204에서, 인터커넥트 구조가 반도체 바디부의 전면을 따라 형성된다. 도 8은 단계 2204에 대응하는 일부 실시형태의 단면도(800)를 나타낸다.
2206에서, 컨택층을 포함하는 본드 패드 스택이 인터커넥트 구조 위에 형성된다. 일부 실시형태에 있어서, 컨택층은 티탄이거나 이를 포함할 수 있다. 도 10은 단계 2206에 대응하는 일부 실시형태의 단면도(1000)를 나타낸다.
2208에서, 본드 패드 스택은 복수의 본드 패드 구조를 규정하기 위해 제1 마스킹층에 따라 선택적으로 에칭된다. 도 11 내지 도 12는 단계 2208에 대응하는 일부 실시형태의 단면도(1100-1200)를 나타낸다.
2210에서, 인터커넥트 구조와 반도체 바디부는 인접한 집적 칩 다이 영역들 사이의 반도체 바디부로 연장되는 트렌치를 규정하도록 패터닝된다. 도 13은 단계 2210에 대응하는 일부 실시형태의 단면도(1300)를 나타낸다.
2212에서, 제2 마스킹층이 트렌치 내에 그리고 제1 마스킹층 위에 형성된다. 도 14는 단계 2212에 대응하는 일부 실시형태의 단면도(1400)를 나타낸다.
2214에서, 유전체 충전 재료가 제2 마스킹층 위에 형성된다. 도 14는 단계 2214에 대응하는 일부 실시형태의 단면도(1400)를 나타낸다.
2216에서, 제1 마스킹층, 제2 마스킹층, 및 유전체 충전 재료는 본드 패드 구조 내에서 컨택층을 노출시키는 개구부를 규정하도록 패터닝된다. 도 15는 단계 2216에 대응하는 일부 실시형태의 단면도(1500)를 나타낸다.
2218에서, 추가 유전체 재료가 개구부 내에 그리고 유전체 충전 재료 위에 형성된다. 도 16은 단계 2218에 대응하는 일부 실시형태의 단면도(1600)를 나타낸다.
2220에서, 추가 유전체 재료 및/또는 유전체 충전 재료가 캐리어 기판에 본딩된다. 도 17은 단계 2220에 대응하는 일부 실시형태의 단면도(1700)를 나타낸다.
2222에서, 반도체 바디부의 후면을 따라 유전체 충전 재료를 노출시키고 복수의 집적 칩 다이를 규정하기 위해 반도체 바디부의 일부가 제거된다. 도 18은 단계 2222에 대응하는 일부 실시형태의 단면도(1800)를 나타낸다.
2224에서, 유전체 충전 재료와 추가 유전체 충전 재료는 복수의 집적 칩 다이를 분리시키도록 제거된다. 도 19는 단계 2224에 대응하는 일부 실시형태의 단면도(1900)를 나타낸다.
따라서, 일부 실시형태에서, 본 개시내용은 저저항 본드 패드(예컨대, 약 20 옴보다 낮은 저항을 가진 본드 패드 구조)를 구비한 집적 회로 칩을 형성하는 방법에 관한 것이다. 방법은, 반도체 바디부를 개별 집적 칩 다이로 개편화(singulate)하기 위해 딥 트렌치를 사용하는 공정의 일부로서 본드 패드 구조를 형성한다.
일부 실시형태에 있어서, 본 개시내용은 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은, 반도체 바디부(body)의 전면(front-side) 상에서 인터커넥트 구조 위에 복수의 본드 패드 구조를 형성하는 단계로서, 상기 복수의 본드 패드 구조는 각각 티탄 컨택층을 포함하는, 상기 복수의 본드 패드 구조 형성 단계와, 상기 반도체 바디부로 연장되는 트렌치를 규정하기 위해 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와, 상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와, 상기 반도체 바디부를 캐리어 기판에 본딩하기 전에 상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료를 에칭하는 단계와, 상기 반도체 바디부의 후면(back-side)을 따라 상기 유전체 충전 재료를 노출시키고 복수의 집적 칩 다이를 규정하기 위해 상기 반도체 바디부를 얇게 하는 단계와, 상기 복수의 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 제거하는 단계를 포함한다. 일부 실시형태에서, 상기 방법은, 상기 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계와, 상기 복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계를 더 포함하고, 상기 제1 마스킹층은 금속 산화물을 포함한다. 일부 실시형태에서, 상기 방법은 상기 트렌치 내에 그리고 상기 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계와, 상기 제2 마스킹층 위에 상기 유전체 충전 재료를 형성하는 단계와, 상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료, 상기 제1 마스킹층, 및 상기 제2 마스킹층을 에칭하는 단계를 더 포함한다. 일부 실시형태에서, 상기 반도체 바디부를 얇게 하는 단계는, 또한 상기 반도체 바디부의 후면을 따라 상기 제2 마스킹층을 노출시킨다. 일부 실시형태에서, 상기 제1 마스킹층과 상기 제2 마스킹층은 동일 재료를 포함한다. 일부 실시형태에서, 상기 제1 마스킹층과 상기 제2 마스킹층은 알루미늄 산화물이다. 일부 실시형태에서, 상기 유전체 충전 재료를 제거하는 단계는, 상기 유전체 충전 재료를 증기 불화수소산을 포함하는 에칭제에 노출시키는 단계를 포함한다. 일부 실시형태에서, 상기 복수의 본드 패드 구조는 각각, 티탄을 포함하는 제1 전도성층과, 티탄 질화물을 포함하고 상기 제1 전도성층의 상부와 직접 접촉하는 확산 배리어층을 포함하고, 상기 티탄 컨택층은 상기 확산 배리어층의 상부와 직접 접촉한다.
다른 실시형태에 있어서, 본 개시내용은 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은, 반도체 바디부 상에서 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계로서, 상기 본드 패드 스택은 컨택층을 포함하는, 상기 본드 패드 스택 형성 단계와, 복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계로서, 상기 제1 마스킹층은 금속 산화물을 포함하는, 상기 본드 패드 스택 패터닝 단계와, 상기 반도체 바디부로 연장되는 트렌치를 규정하는 측벽을 갖도록 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와, 상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와, 상기 컨택층을 노출시키기 위해 상기 유전체 충전 재료와 상기 제1 마스킹층을 에칭하는 단계와, 상기 유전체 충전 재료가 상기 반도체 바디부를 완전히 관통하여 연장되도록 상기 반도체 바디부의 일부를 제거하는 단계로서, 상기 반도체 바디부의 일부를 제거하는 것이 복수의 집적 칩 다이를 규정하는, 상기 반도체 바디부의 일부를 제거하는 단계와, 상기 유전체 충전 재료를 제거하고 상기 복수의 개별 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 에칭제에 노출시키는 단계를 포함한다. 일부 실시형태에서, 상기 방법은, 상기 반도체 바디부의 전면과 캐리어 기판 사이에 상기 유전체 충전체 재료가 있도록 상기 반도체 바디부의 전면을 상기 캐리어 기판에 본딩하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 트렌치 내에 그리고 상기 제1 마스킹층의 상부면 상에 제2 마스킹층을 형성하는 단계와, 상기 컨택층을 노출시키기 위해 상기 유전체 충전 재료, 상기 제1 마스킹층, 및 상기 제2 마스킹층을 에칭하는 단계를 더 포함한다. 일부 실시형태에서, 상기 반도체 바디부를 제거하는 단계는, 또한 상기 제2 마스킹층이 상기 반도체 바디부를 완전히 관통하여 연장되게 한다. 일부 실시형태에서, 상기 제1 마스킹층과 상기 제2 마스킹층은 알루미늄 산화물이다. 일부 실시형태에서, 상기 제1 마스킹층과 상기 제2 마스킹층은 동일 재료이다.
또 다른 실시형태에 있어서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은, 기판 위에 배치된 인터커넥트 구조로서, 유전체 구조 내에 배치되는 복수의 인터커넥트층을 포함하는, 상기 인터커넥트 구조와, 상기 인터커넥트 구조 위에 배치된 본드 패드 구조로서, 컨택층을 포함하는, 상기 본드 패드 구조와, 상기 본드 패드 구조 위에 배치된 금속 산화물을 포함하는 제1 마스킹층으로서, 개구부를 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 가지는, 상기 제1 마스킹층과, 상기 개구부 내에 그리고 상기 컨택층 상에 배열되는 전도성 범프를 포함한다. 일부 실시형태에서, 상기 제1 마스킹층은 상기 본드 패드 구조 위에 완전히 한정된다. 일부 실시형태에서, 상기 제1 마스킹층은 알루미늄 산화물을 포함한다. 일부 실시형태에서, 집적 칩은 상기 제1 마스킹층 위에 그리고 상기 본드 패드 구조, 상기 인터커넥트 구조, 및 상기 기판의 측벽들을 따라 배치된 제2 마스킹층을 더 포함하고, 상기 제2 마스킹층은 또한 상기 개구부를 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 갖는다. 일부 실시형태에서, 상기 컨택층은 티탄이다. 일부 실시형태에서, 상기 본드 패드 구조는, 티탄층과, 상기 티탄층 위의 티탄 질화물층을 더 포함하고, 상기 티탄 질화물층은 상기 컨택층의 바닥부와 접촉한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 칩을 형성하는 방법에 있어서,
반도체 바디부(body)의 전면(front-side) 상에서 인터커넥트 구조 위에 복수의 본드 패드 구조를 형성하는 단계로서, 상기 복수의 본드 패드 구조는 각각 티탄 컨택층을 포함하는, 상기 복수의 본드 패드 구조 형성 단계와,
상기 반도체 바디부로 연장되는 트렌치를 규정하기 위해 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와,
상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와,
상기 반도체 바디부를 캐리어 기판에 본딩하기 전에 상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료를 에칭하는 단계와,
상기 반도체 바디부의 후면(back-side)을 따라 상기 유전체 충전 재료를 노출시키고 복수의 집적 칩 다이를 규정하기 위해 상기 반도체 바디부를 얇게 하는 단계와,
상기 복수의 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 제거하는 단계를 포함하는, 집적 칩 형성 방법.
2. 제1항에 있어서,
상기 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계와,
상기 복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계를 더 포함하고, 상기 제1 마스킹층은 금속 산화물을 포함하는, 집적 칩 형성 방법.
3. 제2항에 있어서,
상기 트렌치 내에 그리고 상기 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계와,
상기 제2 마스킹층 위에 상기 유전체 충전 재료를 형성하는 단계와,
상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료, 상기 제1 마스킹층, 및 상기 제2 마스킹층을 에칭하는 단계를 더 포함하는, 집적 칩 형성 방법.
4. 제3항에 있어서, 상기 반도체 바디부를 얇게 하는 단계는, 또한 상기 반도체 바디부의 후면을 따라 상기 제2 마스킹층을 노출시키는, 집적 칩 형성 방법.
5. 제3항에 있어서, 상기 제1 마스킹층과 상기 제2 마스킹층은 동일 재료를 포함하는, 집적 칩 형성 방법.
6. 제3항에 있어서, 상기 제1 마스킹층과 상기 제2 마스킹층은 알루미늄 산화물인, 집적 칩 형성 방법.
7. 제1항에 있어서, 상기 유전체 충전 재료를 제거하는 단계는, 상기 유전체 충전 재료를 증기 불화수소산을 포함하는 에칭제에 노출시키는 단계를 포함하는, 집적 칩 형성 방법.
8. 제1항에 있어서, 상기 복수의 본드 패드 구조는 각각,
티탄을 포함하는 제1 전도성층과,
티탄 질화물을 포함하고 상기 제1 전도성층의 상부와 직접 접촉하는 확산 배리어층을 포함하고, 상기 티탄 컨택층은 상기 확산 배리어층의 상부와 직접 접촉하는, 집적 칩 형성 방법.
9. 집적 칩을 형성하는 방법에 있어서,
반도체 바디부 상에서 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계로서, 상기 본드 패드 스택은 컨택층을 포함하는, 상기 본드 패드 스택 형성 단계와,
복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계로서, 상기 제1 마스킹층은 금속 산화물을 포함하는, 상기 본드 패드 스택 패터닝 단계와,
상기 반도체 바디부로 연장되는 트렌치를 규정하는 측벽을 갖도록 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와,
상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와,
상기 컨택층을 노출시키기 위해 상기 유전체 충전 재료와 상기 제1 마스킹층을 에칭하는 단계와,
상기 유전체 충전 재료가 상기 반도체 바디부를 완전히 관통하여 연장되도록 상기 반도체 바디부의 일부를 제거하는 단계로서, 상기 반도체 바디부의 일부를 제거하는 것이 복수의 집적 칩 다이를 규정하는, 상기 반도체 바디부의 일부를 제거하는 단계와,
상기 유전체 충전 재료를 제거하고 상기 복수의 개별 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 에칭제에 노출시키는 단계를 포함하는, 집적 칩 형성 방법.
10. 제9항에 있어서,
상기 반도체 바디부의 전면과 캐리어 기판 사이에 상기 유전체 충전체 재료가 있도록 상기 반도체 바디부의 전면을 상기 캐리어 기판에 본딩하는 단계를 더 포함하는, 집적 칩 형성 방법.
11. 제9항에 있어서,
상기 트렌치 내에 그리고 상기 제1 마스킹층의 상부면 상에 제2 마스킹층을 형성하는 단계와,
상기 컨택층을 노출시키기 위해 상기 유전체 충전 재료, 상기 제1 마스킹층, 및 상기 제2 마스킹층을 에칭하는 단계를 더 포함하는, 집적 칩 형성 방법.
12. 제11항에 있어서, 상기 반도체 바디부를 제거하는 단계는, 또한 상기 제2 마스킹층이 상기 반도체 바디부를 완전히 관통하여 연장되게 하는, 집적 칩 형성 방법.
13. 제11항에 있어서, 상기 제1 마스킹층과 상기 제2 마스킹층은 알루미늄 산화물인, 집적 칩 형성 방법.
14. 제11항에 있어서, 상기 제1 마스킹층과 상기 제2 마스킹층은 동일 재료인, 집적 칩 형성 방법.
15. 집적 칩에 있어서,
기판 위에 배치된 인터커넥트 구조로서, 유전체 구조 내에 배치되는 복수의 인터커넥트층을 포함하는, 상기 인터커넥트 구조와,
상기 인터커넥트 구조 위에 배치된 본드 패드 구조로서, 컨택층을 포함하는, 상기 본드 패드 구조와,
상기 본드 패드 구조 위에 배치된 금속 산화물을 포함하는 제1 마스킹층으로서, 개구부를 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 가지는, 상기 제1 마스킹층과,
상기 개구부 내에 그리고 상기 컨택층 상에 배열되는 전도성 범프를 포함하는, 집적 칩.
16. 제15항에 있어서, 상기 제1 마스킹층은 상기 본드 패드 구조 위에 완전히 한정되는, 집적 칩.
17. 제15항에 있어서, 상기 제1 마스킹층은 알루미늄 산화물을 포함하는, 집적 칩.
18. 제17항에 있어서,
상기 제1 마스킹층 위에 그리고 상기 본드 패드 구조, 상기 인터커넥트 구조, 및 상기 기판의 측벽들을 따라 배치된 제2 마스킹층을 더 포함하고,
상기 제2 마스킹층은 또한 상기 개구부를 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 갖는, 집적 칩.
19. 제18항에 있어서, 상기 컨택층은 티탄인, 집적 칩.
20. 제19항에 있어서, 상기 본드 패드 구조는,
티탄층과,
상기 티탄층 위의 티탄 질화물층을 더 포함하고, 상기 티탄 질화물층은 상기 컨택층의 바닥부와 접촉하는, 집적 칩.

Claims (10)

  1. 집적 칩을 형성하는 방법에 있어서,
    반도체 바디부(body)의 전면(front-side) 상에서 인터커넥트 구조 위에 복수의 본드 패드 구조를 형성하는 단계로서, 상기 복수의 본드 패드 구조는 각각 티탄 컨택층을 포함하는, 상기 복수의 본드 패드 구조 형성 단계와,
    상기 반도체 바디부로 연장되는 트렌치를 규정하기 위해 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와,
    상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와,
    상기 반도체 바디부를 캐리어 기판에 본딩하기 전에 상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료를 에칭하는 단계와,
    상기 반도체 바디부의 후면(back-side)을 따라 상기 유전체 충전 재료를 노출시키고 복수의 집적 칩 다이를 규정하기 위해 상기 반도체 바디부를 얇게 하는 단계와,
    상기 복수의 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 제거하는 단계
    를 포함하는, 집적 칩 형성 방법.
  2. 제1항에 있어서,
    상기 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계와,
    상기 복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계
    를 더 포함하고, 상기 제1 마스킹층은 금속 산화물을 포함하는, 집적 칩 형성 방법.
  3. 제2항에 있어서,
    상기 트렌치 내에 그리고 상기 제1 마스킹층 위에 제2 마스킹층을 형성하는 단계와,
    상기 제2 마스킹층 위에 상기 유전체 충전 재료를 형성하는 단계와,
    상기 티탄 컨택층을 노출시키기 위해 상기 유전체 충전 재료, 상기 제1 마스킹층, 및 상기 제2 마스킹층을 에칭하는 단계
    를 더 포함하는, 집적 칩 형성 방법.
  4. 제1항에 있어서, 상기 유전체 충전 재료를 제거하는 단계는, 상기 유전체 충전 재료를 증기 불화수소산을 포함하는 에칭제에 노출시키는 단계를 포함하는, 집적 칩 형성 방법.
  5. 집적 칩을 형성하는 방법에 있어서,
    반도체 바디부 상에서 인터커넥트 구조 위에 본드 패드 스택을 형성하는 단계로서, 상기 본드 패드 스택은 컨택층을 포함하는, 상기 본드 패드 스택 형성 단계와,
    복수의 본드 패드 구조를 규정하기 위해 상기 본드 패드 스택을 제1 마스킹층에 따라 패터닝하는 단계로서, 상기 제1 마스킹층은 금속 산화물을 포함하는, 상기 본드 패드 스택 패터닝 단계와,
    상기 반도체 바디부로 연장되는 트렌치를 규정하는 측벽을 갖도록 상기 인터커넥트 구조와 상기 반도체 바디부를 패터닝하는 단계와,
    상기 트렌치 내에 유전체 충전 재료를 형성하는 단계와,
    상기 컨택층을 노출시키기 위해 상기 유전체 충전 재료와 상기 제1 마스킹층을 에칭하는 단계와,
    상기 유전체 충전 재료가 상기 반도체 바디부를 완전히 관통하여 연장되도록 상기 반도체 바디부의 일부를 제거하는 단계로서, 상기 반도체 바디부의 일부를 제거하는 것이 복수의 집적 칩 다이를 규정하는, 상기 반도체 바디부의 일부를 제거하는 단계와,
    상기 유전체 충전 재료를 제거하고 복수의 개별 집적 칩 다이를 분리시키기 위해 상기 유전체 충전 재료를 에칭제에 노출시키는 단계
    를 포함하는, 집적 칩 형성 방법.
  6. 집적 칩에 있어서,
    기판 위에 배치된 인터커넥트 구조로서, 유전체 구조 내에 배치되는 복수의 인터커넥트층을 포함하는, 상기 인터커넥트 구조와,
    상기 인터커넥트 구조 위에 배치된 본드 패드 구조로서, 컨택층을 포함하는, 상기 본드 패드 구조와,
    상기 본드 패드 구조 위에 배치된 금속 산화물을 포함하는 제1 마스킹층으로서, 개구부를 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 가지는, 상기 제1 마스킹층과,
    상기 제1 마스킹층 위에 그리고 상기 본드 패드 구조, 상기 인터커넥트 구조, 및 상기 기판의 측벽들을 따라 배치된 제2 마스킹층으로서, 상기 개구부를 또한 규정하도록 상기 본드 패드 구조 바로 위에 배열되는 내부 측벽을 가지는, 상기 제2 마스킹층과,
    상기 개구부 내에 그리고 상기 컨택층 상에 배열되는 전도성 범프
    를 포함하는, 집적 칩.
  7. 제6항에 있어서, 상기 제1 마스킹층은 상기 본드 패드 구조 위에 완전히 한정되는, 집적 칩.
  8. 제6항에 있어서, 상기 제1 마스킹층은 알루미늄 산화물을 포함하는, 집적 칩.
  9. 제8항에 있어서, 상기 컨택층은 티탄인, 집적 칩.
  10. 제9항에 있어서, 상기 본드 패드 구조는,
    티탄층과,
    상기 티탄층 위의 티탄 질화물층을 더 포함하고, 상기 티탄 질화물층은 상기 컨택층의 바닥부와 접촉하는, 집적 칩.
KR1020190179217A 2019-10-01 2019-12-31 본드 패드를 위한 막 구조 KR102342976B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/589,497 US11322464B2 (en) 2019-10-01 2019-10-01 Film structure for bond pad
US16/589,497 2019-10-01

Publications (2)

Publication Number Publication Date
KR20210039896A KR20210039896A (ko) 2021-04-12
KR102342976B1 true KR102342976B1 (ko) 2021-12-27

Family

ID=74872885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190179217A KR102342976B1 (ko) 2019-10-01 2019-12-31 본드 패드를 위한 막 구조

Country Status (5)

Country Link
US (2) US11322464B2 (ko)
KR (1) KR102342976B1 (ko)
CN (1) CN112599475A (ko)
DE (1) DE102019127076B4 (ko)
TW (1) TWI718027B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495533B2 (en) * 2020-03-27 2022-11-08 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11244914B2 (en) * 2020-05-05 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad with enhanced reliability
US11545453B2 (en) * 2021-04-19 2023-01-03 Nanya Technology Corporation Semiconductor device with barrier layer and method for fabricating the same
US11881451B2 (en) 2021-06-15 2024-01-23 Nanya Technology Corporation Semiconductor device with interconnect part and method for preparing the same
US20230343693A1 (en) * 2022-04-25 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd Wafer-on-wafer Cascode HEMT Device
CN116721993B (zh) * 2023-06-19 2024-04-19 海光云芯集成电路设计(上海)有限公司 封装基板及其形成方法、封装结构

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286901B1 (ko) * 1998-08-20 2001-05-02 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
JP2008078416A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体装置およびその製造方法
US20080157303A1 (en) * 2006-12-28 2008-07-03 Advanced Chip Engineering Technology Inc. Structure of super thin chip scale package and method of the same
TWI331371B (en) * 2007-04-19 2010-10-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
DE102008044177A1 (de) * 2008-11-28 2010-06-02 Robert Bosch Gmbh Verfahren zur Herstellung eines mikromechanischen Bauelements sowie mit dem Verfahren hergestelltes Bauelement bzw. dessen Verwendung
JP5452064B2 (ja) 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
TWI601242B (zh) * 2010-01-18 2017-10-01 半導體組件工業公司 半導體晶片分割方法
US8507316B2 (en) * 2010-12-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting T-contacts of chip scale packages from moisture
US9673132B2 (en) * 2012-04-27 2017-06-06 Taiwan Semiconductor Manufacting Company, Ltd. Interconnection structure with confinement layer
US9070676B2 (en) * 2013-10-09 2015-06-30 Invensas Corporation Bowl-shaped solder structure
US9524942B2 (en) * 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9559005B2 (en) * 2014-01-24 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging and dicing semiconductor devices and structures thereof
US9786643B2 (en) * 2014-07-08 2017-10-10 Micron Technology, Inc. Semiconductor devices comprising protected side surfaces and related methods
DE102014115105B4 (de) * 2014-10-09 2023-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
WO2017148873A1 (en) * 2016-03-01 2017-09-08 Infineon Technologies Ag Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
US10658318B2 (en) 2016-11-29 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for bumping
US10115579B2 (en) * 2016-11-30 2018-10-30 Asm Technology Singapore Pte Ltd Method for manufacturing wafer-level semiconductor packages
CN108206169B (zh) * 2016-12-20 2020-06-02 晟碟半导体（上海）有限公司 包含在裸芯边缘处的裸芯接合垫的半导体装置
CN108346555A (zh) * 2017-01-23 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
DE102017109670B4 (de) * 2017-05-05 2019-12-24 Infineon Technologies Ag Herstellungsverfahren für ein Chippackage mit Seitenwandmetallisierung
US10312207B2 (en) * 2017-07-14 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation scheme for pad openings and trenches
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
US10714431B2 (en) * 2017-08-08 2020-07-14 UTAC Headquarters Pte. Ltd. Semiconductor packages with electromagnetic interference shielding
US10818544B2 (en) * 2017-09-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method to enhance electrode adhesion stability
US10566267B2 (en) * 2017-10-05 2020-02-18 Texas Instruments Incorporated Die attach surface copper layer with protective layer for microelectronic devices
US10325912B2 (en) * 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10297561B1 (en) * 2017-12-22 2019-05-21 Micron Technology, Inc. Interconnect structures for preventing solder bridging, and associated systems and methods
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
DE102018107563B4 (de) * 2018-03-29 2022-03-03 Infineon Technologies Austria Ag Halbleitervorrichtung mit kupferstruktur und verfahren zur herstellung einer halbleitervorrichung

Also Published As

Publication number Publication date
TW202115856A (zh) 2021-04-16
US20220254744A1 (en) 2022-08-11
TWI718027B (zh) 2021-02-01
CN112599475A (zh) 2021-04-02
DE102019127076A1 (de) 2021-04-01
DE102019127076B4 (de) 2022-06-30
US20210098398A1 (en) 2021-04-01
US11322464B2 (en) 2022-05-03
KR20210039896A (ko) 2021-04-12

Similar Documents

Publication Publication Date Title
KR102342976B1 (ko) 본드 패드를 위한 막 구조
US8642385B2 (en) Wafer level package structure and the fabrication method thereof
US8629042B2 (en) Method for stacking semiconductor dies
US8252682B2 (en) Method for thinning a wafer
US10978362B2 (en) Semiconductor structure with conductive structure
US10580726B2 (en) Semiconductor devices and semiconductor packages including the same, and methods of manufacturing the semiconductor devices
TWI787612B (zh) 積體晶片結構及其形成方法
US11043482B2 (en) Semiconductor component, package structure and manufacturing method thereof
TWI812168B (zh) 三維元件結構及其形成方法
US11756862B2 (en) Oversized via as through-substrate-via (TSV) stop layer
US11855130B2 (en) Three-dimensional device structure including substrate-embedded integrated passive device and methods for making the same
US20230067714A1 (en) Three-dimensional device structure including seal ring connection circuit
TW202318511A (zh) 半導體封裝結構
CN113178425A (zh) 集成芯片和形成集成芯片的方法
US20220181312A1 (en) Mask transfer method (and related apparatus) for a bumping process
US11309249B2 (en) Semiconductor package with air gap and manufacturing method thereof
US20240096830A1 (en) Adding Sealing Material to Wafer edge for Wafer Bonding
KR102445598B1 (ko) 집적 회로(ic) 및 그 형성 방법
US20240170350A1 (en) Semiconductor device structure with bonding pad and method for forming the same

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant