JP2023004944A - 半導体装置の配線構造及びその形成方法 - Google Patents

半導体装置の配線構造及びその形成方法 Download PDF

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Abstract

【課題】半導体装置の配線構造及びその形成方法を提供する。【解決手段】基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を備え、導電性配線は、化学式MXn(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層と、バリア/接着層の上方に設けられる導電層と、を含む装置。【選択図】図17

Description

本発明は、半導体装置の配線構造及びその形成方法に関する。
通常、能動素子及び受動素子は、半導体基板上及び半導体基板内に形成される。一旦形成されると、これらの能動素子及び受動素子は、一連の導電層及び絶縁層によって互いに接続し、且つ外部装置に接続することができる。これらの層は、各種の能動素子及び受動素子を相互に接続することや、例えばコンタクトパッドを介して、外部装置との電気的接続を提供することに役立つ。
これらの相互接続を層内に形成するには、一連のフォトリソグラフィ、エッチング、堆積、及び平坦化の技術を用いることができる。しかしながら、能動素子や受動素子の小型化に伴い、このような技術の使用がより複雑になり、相互接続の小型化も求められている。従って、装置全体の小型化、低コスト化、高効率化、欠陥や不良の低減化にするように、配線の形成及び構造を改良する必要がある。
本発明は前述のような問題に鑑みてなされたもので、半導体装置の配線構造及びその形成方法を提供することを目的とする。
上記課題を解決するために、本発明では、基板と、
前記基板の上方に設けられる誘電体層と、
前記誘電体層内に設けられる導電性配線と、
を備え、
前記導電性配線は、
化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層と、
前記バリア/接着層の上方に設けられる導電層と、を含む半導体装置の配線構造を提供する。
このような配線構造であれば、抵抗を低減することができる配線構造となる。
また、本発明では、前記導電層は、前記バリア/接着層の上方に設けられ、前記バリア/接着層と物理的に接触するシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記バリア/接着層は、階層構造を有することが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、基板と、
前記基板の上方に設けられる第1の誘電体層と、
前記第1の誘電体層内に設けられ、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する第1の材料を含有する第1のバリア/接着層と前記第1のバリア/接着層の上方に設けられる第1の導電層とを含む導電性ビアと、
前記第1の誘電体層内及び前記導電性ビアの上方に設けられる第2の誘電体層と、
前記第2の誘電体層内に設けられ、前記第1の材料を含有する第2のバリア/接着層と前記第2のバリア/接着層の上方に設けられる第2の導電層とを含む導電線と、
を備える半導体装置の配線構造を提供する。
このような配線構造であっても、抵抗を低減することができる配線構造となる。
また、本発明では、前記第1の導電層は、前記第1のバリア/接着層の上方に設けられ、前記導電性ビアの最上層である第1のシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記第1の導電層は、
前記第1のバリア/接着層の上方に設けられる第1のシード層と、
前記第1のシード層の上方に設けられ、その天面が前記第1の誘電体層の天面と面一である第1の導電性充填層と、を含むことが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、前記第2の導電層は、前記第2のバリア/接着層の上方に設けられ、前記導電線の最上層である第2のシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記第2の導電層は、
前記第2のバリア/接着層の上方に設けられる第2のシード層と、
前記第2のシード層の上方に設けられ、その天面が前記第2の誘電体層の天面と面一である第2の導電性充填層と、を含むことが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、基板の上方に誘電体層を形成するステップと、
前記誘電体層に開口を形成するように、前記誘電体層をパターニングするステップと、
化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層を、前記開口の底部及び複数の側壁に沿って形成するステップと、
を備え、
前記バリア/接着層を形成するステップは、
前記開口の前記底部及び前記複数の側壁に沿って前記遷移金属元素の層を堆積するステップと、
前記遷移金属元素の前記層にカルコゲン元素処理を実行するステップと、
前記開口において導電層を前記バリア/粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法を提供する。
このような配線構造の形成方法であれば、抵抗を低減することができる配線構造を形成することが可能となる。
また、本発明では、前記カルコゲン元素処理を実行するステップは、前記カルコゲン元素を含む前駆体によって、プラズマ励起化学気相堆積(PECVD)プロセスを実行することを含むことが好ましい。
このような配線構造の形成方法であれば、より抵抗を低減することができる配線構造を形成することが可能となるため好ましい。
以上のように、本発明の配線構造であれば、抵抗を低減することができる配線構造とすることができる。
添付図面を参照しながら読むと、以下の詳細な記述から本開示の態様を最適に理解することができる。産業上の標準的な慣行によれば、各種の特徴は縮尺通りに描かれておらず、且つ説明の目的のみに使用されることを強調すべきである。実は、明らかに記述するために、各種の特徴の寸法を任意に拡大又は縮小してよい。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例によるバリア/接着層の形成方法を示すフローチャートである。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例によるバリア/接着層の形成方法を示すフローチャートである。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例によるバリア/接着層の形成方法を示すフローチャートである。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例によるスタック半導体装置を示す断面図である。 幾つかの実施例によるスタック半導体装置を示す断面図である。 幾つかの実施例によるスタック半導体装置を示す断面図である。 幾つかの実施例によるスタック半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。 幾つかの実施例による半導体装置を示す断面図である。
上述のように、抵抗を低減することができる配線構造を提供することが求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、基板と、前記基板の上方に設けられる誘電体層と、前記誘電体層内に設けられる導電性配線と、を備え、前記導電性配線は、バリア/接着層と、前記バリア/接着層の上方に設けられる導電層と、を含む半導体装置の配線構造において、バリア/接着層が化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するものであれば、抵抗を低減することができる配線構造を得ることができることを見出し、本発明を完成した。
幾つかの実施例において、基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を備え、導電性配線は、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層と、バリア/接着層の上方に設けられる導電層と、を含む半導体装置の配線構造である。
幾つかの実施例において、基板と、基板の上方に設けられる第1の誘電体層と、第1の誘電体層内に設けられ、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する第1の材料を含有する第1のバリア/接着層と第1のバリア/接着層の上方に設けられる第1の導電層とを含む導電性ビアと、第1の誘電体層内及び導電性ビアの上方に設けられる第2の誘電体層と、第2の誘電体層内に設けられ、第1の材料を含有する第2のバリア/接着層と第2のバリア/接着層の上方に設けられる第2の導電層とを含む導電線と、を備える半導体装置の配線構造である。
幾つかの実施例において、基板の上方に誘電体層を形成するステップと、誘電体層に開口を形成するように、誘電体層をパターニングするステップと、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層を、開口の底部及び複数の側壁に沿って形成するステップと、を備え、バリア/接着層を形成するステップは、開口の底部及び側壁に沿って遷移金属元素の層を堆積するステップと、遷移金属元素のこの層にカルコゲン元素処理を実行するステップと、開口において導電層をバリア/粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法である。
以下の開示内容は、本開示の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡単化にするために、素子及び配置の特定の実例について説明する。もちろん、これらの実例は、単に、例示的なものだけであり、本開示を限定するためのものではない。例えば、以下の説明において、第1の特徴が第2の特徴の上方又はその上に形成されることは、第1の特徴と第2の特徴が直接接触するようにした実施例を含んでもよく、追加特徴が第1の特徴と第2の特徴との間に形成されて第1の特徴と第2の特徴が直接接触しないようにした実施例を含んでもよい。また、本開示は、様々な実施例において数字及び/又は英字を繰り返して参照することができる。この繰り返しは簡単及び明確な目的のためであり、且つその自体が述べた様々な実施例及び/又は構成の間の関係を特定しない。
また、説明を容易にするために、本明細書において空間相対用語、例えば、「…の下方にある」、「…の下にある」、「下部」、「…の上にある」、「上部」、及びこれらに類似したものによって、各図に示された1つの素子又は特徴と他の(複数の)素子又は特徴との関係を説明することができる。空間相対用語は、図示される配向以外の使用又は操作中の装置の異なる配向を含むことを意図する。装置は、他の形態で配向されてよく(90度回転又は他の配向)、本明細書に使用される空間相対用語は、同様にそれに応じて解釈されてよい。
特定のコンテキストに応じて、実施例、即ち半導体装置の配線構造及びその形成方法について説明する。種々の実施例は、単一材料からなるバリア/接着層を形成することを許容することにより、バリア/接着層に階層構造を持たせ、且つ良好なバリア及び接着性質を提供する。本明細書に記載した種々の実施例は、バリア/接着層の厚さを薄くするとともに、相互に接続する導電性材料(導電線やビアなど)の体積を大きくすることや、バリア/接着層と導電性材料との界面における散乱効果を抑制することを許容する。従って、配線の抵抗が小さくなる。
図1~図3及び図5~図17は、幾つかの実施例による半導体装置100の製造途中の各中間段階を示す断面図である。図1を参照して、半導体装置100を形成するためのプロセスは、基板101を提供することを含む。基板101は、例えば、ドープされた又はノンドープのバルクシリコン、又は、絶縁体上の半導体(semiconductor-on-insulator;SOI)基板の能動層を含んでもよい。通常、SOI基板は、シリコンなどの絶縁体層上に形成された半導体材料層を含む。例えば、絶縁体層は、埋め込み酸化膜(buriedoxide;BOX)層又は酸化シリコン層であってもよい。絶縁体層は、シリコン基板又はガラス基板などの基板上に設けられる。あるいは、基板101は、ゲルマニウムなどの他の元素半導体と、炭化珪素、ガリウム砒素、リン化ガリウム、インジウムリン、ヒ化インジウム、及び/又はアンチモン化インジウムを含む化合物半導体と、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及び/又はGaInAsPを含む合金半導体と、又はこれらの組成物と、を備えてよい。多層基板又は勾配基板などの他の基板を使用してもよい。
幾つかの実施例において、基板101上に1つ又は複数の能動素子及び/又は受動素子103(図1において単一のトランジスタとして示される)を形成する。1つ又は複数の能動素子及び/又は受動素子103は、トランジスタ、コンデンサ、抵抗器、ダイオード、フォトダイオード、ヒューズ及び類似なものなどの、様々なN型金属酸化膜半導体(N-type metal-oxide semiconductor;NMOS)及び/又はP型金属酸化膜半導体(P-type metal-oxide semiconductor;PMOS)装置を含んでもよい。当業者であれば、上記実例は、説明のために用いられるものであって、如何なる方式で本開示を限定することを意味しないと理解される。所定の応用に対して、他の回路システムを適宜使用してもよい。
幾つかの実施例において、トランジスタ103は、ゲート誘電体層105及びゲート電極107を含有するゲートスタックと、ゲートスタックの相対的な側壁におけるスペーサ109と、個別のスペーサ109に隣接するソース/ドレイン領域111と、を含む。簡単化にするため、図面において、ゲートシリサイド、ソース/ドレインシリサイド、接触エッチング停止層及び類似なものなどの一般的な集積回路における素子を省略する。幾つかの実施例において、トランジスタ103は、任意の許容される方法によって形成してもよい。幾つかの実施例において、トランジスタ103は、平面MOSFET、finFET、ナノシートFET、ゲート全周(gate-all-around;GAA)トランジスタ及び類似なものなどであってもよい。
幾つかの実施例において、基板101及び1つ又は複数の能動素子及び/又は受動素子103の上方に、1つ又は複数の層間誘電体(interlayerdielectric;ILD)層113を形成する。幾つかの実施例において、1つ又は複数のILD層113は、リンシリコンガラス(PSG)、ホウ素リンシリコンガラス(BPSG)、フッ化ケイ酸ガラス(FSG)、SiOxCy、スピンオンガラス、スピンオンポリマー、シリコン炭素材料、その化合物、これらの複合物、これらの組成物又は類似なものなどのLow-k材料を含んでもよく、且つ、スピンコート、化学気相成長(chemical vapor deposition;CVD)、プラズマ強化CVD(plasma-enhanced CVD;PECVD)、原子層堆積(atomic layer deposition;ALD)、これらの組み合わせ又は類似なものなどの任意の適切な方法によって形成されてもよい。
幾つかの実施例において、ソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117は、1つ又は複数のILD層113に形成される。ソース/ドレインコンタクトプラグ115は、電気接点をソース/ドレイン領域111に提供する。ゲートコンタクトプラグ117は、電気接点をゲート電極107に提供する。幾つかの実施例において、ソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117を形成するステップは、1つ又は複数のILD層113に開口を形成することと、開口において1つ又は複数のバリア/接着層(明示せず)を堆積することと、1つ又は複数のバリア/接着層の上方にシード層(明示せず)を堆積することと、開口(明示せず)を導電材料で充填することとと、を含む。次に、1つ又は複数のバリア/接着層、シード層、及び開口を充填した導電材料の余分な材料を除去するように、化学機械研磨(chemical mechanical polishing;CMP)を行う。幾つかの実施例において、ソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の最上面と、1つ又は複数のILD層113の最上面は、CMPプロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
幾つかの実施例において、1つ又は複数のバリア/接着層は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、物理的気相成長(physical vapor deposition;PVD)、CVD、ALD、これらの組み合わせ又は類似なことによって形成されてもよい。1つ又は複数のバリア/接着層は、1つ又は複数のILD層113を拡散及び金属毒から保護する。シード層は、銅、チタン、ニッケル、金、マンガン、これらの組成物、これらの積層体又は類似なものを含んでもよく、ALD、CVD、PVD、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。導電材料は、銅、アルミニウム、タングステン、コバルト、ルテニウム、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよく、例えば、電気めっき又は他の適切な方法によって形成されてもよい。
図2、図3、及び図5~図17は、幾つかの実施例による、図1における構造の上方に配線構造119を製造する途中の各中間段階を示す断面図である。図2を参照して、幾つかの実施例において、配線構造119を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層121を形成することを起点とする。幾つかの実施例において、メタライズ層121の形成は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にエッチング停止層(etchstop layer;ESL)123を形成することや、ESL123の上方に金属間誘電体(inter-metal dielectric;IMD)層125を形成することを起点とする。
幾つかの実施例において、ESL123のエッチング速度がIMD層125のエッチング速度より小さくなるように、ESL123の材料を選択する。幾つかの実施例において、ESL123は、1つ又は複数の誘電体材料を含んでもよい。好適な誘電体材料としては、酸化物(酸化シリコン、酸化アルミニウム又は類似なものなど)、窒化物(SiN又は類似なものなど)、酸窒化物(SiON又は類似なものなど)、酸炭化物(SiOC又は類似なものなど)、炭窒化物(SiCN又は類似なものなど)、炭化物(SiC又は類似なものなど)、これらの組成物、又は類似なものなどを含んでもよく、スピンコート、CVD、PECVD、ALD、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、IMD層125は、1つ又は複数のILD層113と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、1つ又は複数のILD層113及びIMD層125は、同じ材料を含んでもよい。他の実施例において、1つ又は複数のILD層113及びIMD層125は、異なる材料を含んでもよい。
図2を更に参照して、IMD層125及びESL123に開口127を形成するように、IMD層125及びESL123がパターニングされる。幾つかの実施例において、開口127は、個別のソース/ドレインコンタクトプラグ115の天面を露出させる。開口127は、ビア(via)開口と呼ばれてもよい。幾つかの実施例において、適切なフォトリソグラフィ及びエッチングプロセスによって開口127を形成してもよい。エッチングプロセスは、1つ又は複数のドライエッチングプロセスを含んでもよい。エッチングプロセスは異方性であってもよい。開口127は、開口127の頂部に幅W1を有する。幾つかの実施例において、開口127の幅は、開口127が基板101に向かって延びるにつれて小さくなる。幾つかの実施例において、幅W1は、2nm~20nm程度である。
図3を参照して、IMD層125の上方、及び開口127の側壁及び底部に沿ってバリア/接着層129を形成する。幾つかの実施例において、バリア/接着層129は、化学式MX(式中、Mは、Ti、Zr、Hf、V、Nb、Ta、Mo、W、Tc、Re、Co、Rh、Ir、Ni、Pd、又はPtなどの遷移金属元素であり、Xは、S、Se、又はTeなどのカルコゲン元素であり、且つnは0.5~2である)を有する材料(又は化合物)を含む。他の実施例において、バリア/接着層129は、Ta、Ta又は類似なものを含んでもよい。幾つかの実施例において、バリア/接着層129の厚さT1は、1nm~3nmである。バリア/接着層129は、開口127に後から形成されるための導電性材料の体積を小さくする。詳細には、バリア/接着層129を形成した後、開口127の残存幅が、開口127の元の幅W1(図2参照)からバリア/接着層129の厚さT1の2倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア/粘着層129の厚さT1の2倍と、開口127の元の幅W1(図2参照)との比は、0.05~1程度である。2種材料からなるバリア/接着層に比べて、上記のようにバリア/接着層129を単一の材料で形成することにより、バリア/接着層129の厚さT1を薄肉化することができる。従って、開口127に後から形成されるための導電材料の体積は増加し、形成される配線構造の抵抗は低減することができる。
図4は、幾つかの実施例によるバリア/接着層129(図3参照)の形成方法160を示すフローチャートである。図5及び図6は、方法160によるバリア/接着層129の製造途中の各中間段階を示す断面図である。図4及び図5を参照して、ステップ161において、金属材料133は、IMD層125の上方及び開口127の側壁及び底部に沿って堆積される。幾つかの実施例において、金属材料133は、Ti、Zr、Hf、V、Nb、Ta、Mo、W、Tc、Re、Co、Rh、Ir、Ni、Pd、又はPtなどの遷移金属を含み、PVD又は類似なものによって形成されてもよい。幾つかの実施例において、バリア/接着層129がTaSを含む場合、金属材料133はTaを含む。
図4及び図6を参照して、ステップ163において、バリア/接着層129(図3参照)を形成するように、金属材料133上に、カルコゲン元素処理プロセス135を実行する。幾つかの実施例において、カルコゲン元素処理プロセス135は、適切な硫黄族元素含有の前駆体によってPECVDプロセスを実行することを含む。幾つかの実施例において、バリア/接着層129がTaSを含む場合、カルコゲン元素処理プロセス135は、硫化プロセスである。このような実施例において、硫化プロセスは、硫黄含有前駆体及びキャリアガス(carrier gas)を含むプロセスガスによってPECVDプロセスを実行することを含む。幾つかの実施例において、硫黄含有前駆体は、ジチオジメタン(DMDS)、HS、これらの組成物、又は類似なものなどを含む。幾つかの実施例において、キャリアガスは、Ar、He、N又は類似なものなどの不活性ガスを含む。幾つかの実施例において、キャリアガスの流速は、35sccm~65sccm程度である。幾つかの実施例において、PECVDプロセスは、400℃~800℃程度の温度で実行され、且つプラズマ電力は、20W~800W程度である。
図3に戻って参照すると、代替実施例において、バリア/接着層129は、ALD、CVD又は類似なものなどのシングルステップ(single-step)プロセスによって形成される。このような実施例において、適切な金属含有前駆体及び適切な硫黄族元素含有前駆体によって、ALD又はCVDを実行してもよい。幾つかの実施例において、バリア/接着層129がTaSを含む場合、金属含有前駆体は、ペンタジメチルアミンタンタル(V)(PDMAT)、エトキシタンタル、塩化タンタル又は類似なものなどのタンタル含有前駆体を含み、硫黄族元素含有前駆体は、DMDS、HS又は類似なものなどの硫黄含有前駆体を含む。
図7は、図3に示す構造の領域131を示す拡大図である。幾つかの実施例において、バリア/接着層129は、階層構造を有し、複数のサブ層137を含む。幾つかの実施例において、サブ層137の数は、1~5程度である。幾つかの実施例において、サブ層137のそれぞれの厚さは、0.5nm~1nm程度である。幾つかの実施例において、バリア/接着層129の厚さは、0.5nm~3nm程度である。幾つかの実施例において、前文において図4~図6を参照して説明した方法160によってバリア/接着層129を形成する場合、バリア/接着層129の層構造は、400℃程度より低いプロセス温度で消える。
図8は、幾つかの実施例によるバリア/接着層129の一部を示す断面図である。幾つかの実施例において、図8に示すバリア/接着層129の一部の位置は、開口127の底部(図7参照)、開口127の側壁、又はIMD層125の天面に沿うものである。幾つかの実施例において、バリア/接着層129のサブ層137のそれぞれは実質的に平坦である(プロセス変化範囲内である)。幾つかの実施例において、前文において図4~図6を参照して説明した方法160によって、600℃程度のプロセス温度でこのような平坦なバリア/接着層129を形成してもよい。実質的に平坦なバリア/接着層129を形成することにより、バリア/接着層129と、バリア/接着層129の上方に後から形成されるための導電性材料との界面における散乱効果(scattering effects)が抑制されて、得られる配線の抵抗を低減することができる。
図9は、幾つかの実施例によるバリア/接着層129の一部を示す断面図である。幾つかの実施例において、図9に示すバリア/接着層129の一部は、開口127の底部(図7参照)、開口127の側壁、又はIMD層125の天面に沿って設けられてもよい。幾つかの実施例において、バリア/接着層129のサブ層137のそれぞれは波状構造を有する。幾つかの実施例において、前文において図4~図6を参照して説明した方法160によって、800℃程度のプロセス温度でこのような波状のバリア/接着層129を形成してもよい。バリア/接着層129が図9に示すような波状構造を有していても、バリア/接着層129はミクロスケール(microscopic level)上で平滑でもある。従って、バリア/接着層129と、バリア/接着層129の上方に後から形成される導電性材料との界面における散乱効果が抑制されて、得られる配線の抵抗を低減する。
図10を参照して、開口127(図3参照)及びIMD層125の上方に設けられたバリア/接着層129の上方に、シード層139を形成する。幾つかの実施例において、シード層139は、銅、チタン、ニッケル、金、マンガン、これらの組成物、これらの積層体又は類似なものを含んでもよく、ALD、CVD、PVD、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。幾つかの実施例において、シード層139を形成することができ、その厚さにより、シード層139が開口127(図3参照)を充填する。幾つかの実施例において、シード層139を堆積した後、開口127を充填することを補助するように、シード層139にリフロー(reflow)プロセスを実行してもよい。
図11を参照して、IMD層125の天面を露出させるように、開口127(図3参照)外を過充填したバリア/接着層129及びシード層139の一部を除去する。幾つかの実施例において、除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。開口127(図3参照)を充填したバリア/接着層129及びシード層139の残存部分は、導電性ビア141を形成する。幾つかの実施例において、導電性ビア141の天面とIMD層125の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図4~図6を参照して説明したようにバリア/接着層129を形成することにより、シード層139の体積が増加し、かつバリア/接着層129とシード層139との界面における散乱効果が減少する。従って、導電性ビア141の抵抗が小さくなる。
図12を参照して、導電性ビア141を形成した後、IMD層125及び導電性ビア141の上方にESL143を形成し、ESL143の上方にIMD層145を形成する。幾つかの実施例において、ESL143のエッチング速度がIMD層145のエッチング速度より小さくなるように、ESL143の材料を選択する。幾つかの実施例において、ESL143は、ESL123と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、IMD層145は、IMD層125と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
続いて、IMD層145及びESL143に開口147を形成するように、IMD層145及びESL143がパターニングされる。幾つかの実施例において、開口147は、個別の導電性ビア141の天面を露出させる。開口147は、導線開口と呼ばれてもよい。幾つかの実施例において、適切なフォトリソグラフィ及びエッチングプロセスによって開口147を形成してもよい。エッチングプロセスは、1つ又は複数のドライエッチングプロセスを含んでもよい。エッチングプロセスは異方性であってもよい。開口147は、開口147の頂部に幅W2を有する。幾つかの実施例において、幅W2は、5nm~40nm程度である。
図13を参照して、IMD層145の上方、及び開口147の側壁及び底部に沿ってバリア層149を形成し、バリア層149の上方に接着層151を形成する。幾つかの実施例において、バリア層149は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、接着層151は、チタン、タンタル、コバルト、ルテニウム、これらの合金、これらの組成物、これらの積層体又は類似なものを含んでもよく、ALD、CVD、PVD、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。他の実施例において、バリア層149は、バリア/接着層129と類似する材料及び方法によって形成されてもよく、接着層151は、チタン、タンタル、コバルト、ルテニウム、これらの合金、これらの組成物、これらの積層体又は類似なものを含んでもよく、ALD、CVD、PVD、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。他の実施例において、バリア層149は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、バリア/接着層129と類似する材料及び方法によって接着層151を形成してもよい。
幾つかの実施例において、バリア層149の厚さT2は、1nm~5nm程度である。幾つかの実施例において、接着層151の厚さT3は、1nm~5nm程度である。バリア層149及び接着層151は、開口147に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア層149及び接着層151を形成した後、開口147の残存幅が、開口147の元の幅W2(図12参照)からバリア層149の厚さT2の2倍及び接着層151の厚さT3の2倍の和を差し引いたものまで小さくなる。幾つかの実施例において、バリア層149の厚さT2の2倍及び接着層151の厚さT3の2倍の和と、開口147の元の幅W2(図2参照)との比は、0.05~1程度である。
図14を参照して、開口147及びIMD層145の上方に設けられた接着層151の上方に、シード層153を形成する。幾つかの実施例において、シード層139と類似する材料及び方法によってシード層153を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層153を形成し、その厚さにより、シード層153が開口147を部分的に充填する。幾つかの実施例において、バリア/接着層129と類似する材料及び方法によって接着層151を形成するとき、接着層151とシード層153との界面における散乱効果が抑制されて、得られる配線の抵抗を低減する。
図15を参照して、導電性充填層155は、開口147(図14参照)及びIMD層145の上方に形成される。幾つかの実施例において、導電性充填層155は、開口147を過充填する(overfill)。幾つかの実施例において、導電性充填層155は、銅、アルミニウム、タングステン、ルテニウム、コバルト、ニッケル、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよく、例えば、電気めっき(電気化学めっき、無電解めっき又は類似なものなど)、又は他の適宜の堆積方法によって形成されてもよい。
図16を参照して、IMD層145の天面を露出させるように、バリア層149、接着層151、シード層153、及び開口147(図14参照)を過充填した導電性充填層155の一部を除去する。幾つかの実施例において、除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層149、接着層151、シード層153、及び開口147(図14参照)を過充填した導電性充填層155の残存部分は、導電線157を形成する。幾つかの実施例において、導電線157の天面とIMD層145の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図17を参照して、メタライズ層121が形成されるまで、メタライズ層121の上方に、メタライズ層121と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層121は配線構造119の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層121とメタライズ層121との間の中間メタライズ層は、メタライズ層121と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層121は、配線構造119の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層121を形成するプロセスステップは、先のメタライズ層の上方にESL123を形成することを起点とする。幾つかの実施例において、ESL123は、ESL123と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL123の上方にIMD層125を形成する。幾つかの実施例において、IMD層125は、IMD層125と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層125及びESL123に導電性ビア141を形成する。幾つかの実施例において、導電性ビア141の特徴は、導電性ビア141の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア141は、前文において図2~図11を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア141を形成した後、導電性ビア141及びIMD層125の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線157を形成する。幾つかの実施例において、導電線157の特徴は、導電線157の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電線157は、前文において図12~図16を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
図18は、幾つかの実施例による半導体装置200を示す断面図である。半導体装置200は、半導体装置100(図17参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置200の配線構造201(メタライズ層203~メタライズ層203を含む)は、前文において図2~図17を参照して説明した半導体装置100の配線構造119を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図17参照)の形成を省略して、IMD層145~IMD層145がIMD層125~IMD層125の直上方にそれぞれ形成される。
図19~図25は、幾つかの実施例による半導体装置300の製造途中の各中間段階を示す断面図である。詳細には、図19~図25は、幾つかの実施例による、図1における構造の上方に配線構造301を製造する途中の各中間段階を示す断面図である。
図19を参照して、幾つかの実施例において、配線構造301を形成するステップは、1つ又は複数のILD層113やコンタクトプラグ115及びコンタクトプラグ117の上方にメタライズ層303を形成することを起点とする。幾つかの実施例において、メタライズ層303の形成は、1つ又は複数のILD層113やコンタクトプラグ115及びコンタクトプラグ117の上方にESL123を形成することや、ESL123の上方にIMD層125を形成することを起点とし、前文において図2を参照して説明した通り、本明細書において説明を繰り返さない。
幾つかの実施例において、前文において図2を参照して説明したように、IMD層125及びESL123に開口127を形成するように、IMD層125及びESL123がパターニングされ、本明細書において説明を繰り返さない。幾つかの実施例において、開口127は、個別のソース/ドレインコンタクトプラグ115の天面を露出させる。
図20を参照して、前文において図3~図6を参照して説明したように、IMD層125の上方、及び開口127の側壁及び底部に沿ってバリア/接着層129を形成し、本明細書において説明を繰り返さない。
図21を参照して、開口127、及びIMD層125の上方に設けられたバリア/接着層129の上方に、シード層305を形成する。幾つかの実施例において、前文において図10を参照して説明したシード層139と類似する材料及び方法によってシード層305を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層305を形成することができ、その厚さにより、シード層305が開口127を部分的に充填する。
図22を参照して、導電性充填層307は、開口127(図21参照)及びIMD層125の上方に形成される。幾つかの実施例において、導電性充填層307は、開口127を過充填する。幾つかの実施例において、導電性充填層307は、前文において図15を参照して説明した導電性充填層155と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図23を参照して、IMD層125の天面を露出させるように、バリア層/接着層129、シード層305、及び開口127(図21参照)を過充填した導電性充填層307の一部を除去する。幾つかの実施例において、除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層/接着層129、シード層305、及び開口127(図21参照)を充填した導電性充填層307の残存部分は、導電性ビア309を形成する。幾つかの実施例において、導電性ビア309の天面とIMD層125の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図3~図6を参照して説明したようにバリア/接着層129を形成することにより、導電性充填層307の体積が増加し、かつバリア/接着層129とシード層305との界面における散乱効果が減少する。従って、導電性ビア309の抵抗が小さくなる。
図24を参照して、導電性ビア309を形成した後、前文において図12を参照して説明したように、IMD層125及び導電性ビア309の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図12~図16を参照して説明したように、IMD層145及びESL143に導電線157を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線157は、個別の導電性ビア309と物理的に接触する。
図25を参照して、メタライズ層303が形成されるまで、メタライズ層303の上方に、メタライズ層303と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層303は配線構造301の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層303とメタライズ層303との間の中間メタライズ層は、メタライズ層303と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層303は、配線構造301の最終なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層303を形成するプロセスステップは、先のメタライズ層の上方にESL123を形成することを起点とする。幾つかの実施例において、ESL123は、ESL123と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL123の上方にIMD層125を形成する。幾つかの実施例において、IMD層125は、IMD層125と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層125及びESL123に導電性ビア309を形成する。幾つかの実施例において、導電性ビア309の特徴は、導電性ビア309の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア309は、前文において図19~図23を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア309を形成した後、導電性ビア309及びIMD層125の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線157を形成する。幾つかの実施例において、導電線157の特徴は、導電線157の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図12~図16を参照して説明したプロセスによって導電線157を形成してもよく、本明細書において説明を繰り返さない。
図26は、幾つかの実施例による半導体装置400を示す断面図である。半導体装置400は、半導体装置300(図25参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置400の配線構造401(メタライズ層403~メタライズ層403を含む)は、前文において図19~図25を参照して説明した半導体装置300の配線構造301を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図25参照)の形成を省略して、IMD層125~IMD層125の直上方にIMD層145~IMD層145を形成する。
図27~図33は、幾つかの実施例による半導体装置500の製造途中の各中間段階を示す断面図である。詳細には、図27~図33は、幾つかの実施例による、図1における構造の上方に配線構造501を製造する途中の各中間段階を示す断面図である。
図27を参照して、幾つかの実施例において、配線構造501を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層503を形成することを起点とする。幾つかの実施例において、メタライズ層503の形成は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にESL123を形成することや、ESL123の上方にIMD層125を形成することを起点とし、前文において図2を参照して説明した通り、本明細書において説明を繰り返さない。続いて、前文において図2~図11を参照して説明したように、IMD層125及びESL123に導電性ビア141を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア141は、個別のソース/ドレインコンタクトプラグ115と物理的に接触する(physical contact)。
図28を参照して、導電性ビア141を形成した後、前文において図12を参照して説明したように、IMD層125及び導電性ビア141の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。
幾つかの実施例において、前文において図12を参照して説明したように、IMD層145及びESL143に開口147を形成するように、IMD層145及びESL143がパターニングされ、本明細書において説明を繰り返さない。幾つかの実施例において、開口147は、個別の導電性ビア141の天面を露出させる。
図29を参照して、IMD層145の上方、及び開口147の側壁及び底部に沿ってバリア/接着層505を形成する。幾つかの実施例において、バリア/接着層505は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア/接着層505の厚さT4は、1nm~3nm程度である。バリア/接着層505は、開口147に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア/接着層505を形成した後、開口147の残存幅が、開口147の元の幅W2(図28参照)からバリア/接着層505の厚さT4の2倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア/粘着層505の厚さT4の2倍と、開口147の元の幅W2(図28参照)との比は、0.05~1程度である。前文において図3~図6を参照して説明したように、2種材料からなるバリア/接着層に比べて、バリア/接着層505を単一の材料で形成することにより、バリア/接着層505の厚さT4を薄肉化することができる。従って、開口147に後から形成されるための導電材料の体積を増加させることができて、得られる配線構造の抵抗が低減する。
図30を参照して、前文において図14を参照して説明したように、開口147、及びIMD層145の上方に設けられたバリア/接着層505の上方に、シード層153を形成し、本明細書において説明を繰り返さない。示される実施例において、シード層153を形成し、その厚さにより、シード層153が開口147を部分的に充填する。
図31を参照して、導電性充填層155は、開口147(図30参照)及びIMD層145の上方に形成され、前文において図15を参照して説明した通り、本明細書において説明を繰り返さない。
図32を参照して、IMD層145の天面を露出させるように、バリア層/接着層505、シード層153、及び開口147(図30参照)を過充填した導電性充填層155の一部を除去する。幾つかの実施例において、除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層/接着層505、シード層153、及び開口147(図30参照)を充填した導電性充填層155の残存部分は、導電線507を形成する。幾つかの実施例において、導電線507の天面とIMD層145の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。前文において図3~図6を参照して説明したように、バリア/接着層505を単一の材料で形成することにより、導電性充填層155の体積が増加し、かつバリア/接着層505とシード層153との界面における散乱効果が抑制される。従って、導電線507の抵抗が小さくなる。
図33を参照して、メタライズ層503が形成されるまで、メタライズ層503の上方に、メタライズ層503と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層503は配線構造501の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層503とメタライズ層503との間の中間メタライズ層は、メタライズ層503と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層503は、配線構造501の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層503を形成するプロセスステップは、先のメタライズ層の上方にESL123を形成することを起点とする。幾つかの実施例において、ESL123は、ESL123と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL123の上方にIMD層125を形成する。幾つかの実施例において、IMD層125は、IMD層125と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層125及びESL123に導電性ビア141を形成する。幾つかの実施例において、導電性ビア141の特徴は、導電性ビア141の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア141は、前文において図27を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア141を形成した後、導電性ビア141及びIMD層125の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線507を形成する。幾つかの実施例において、導電線507の特徴は、導電線507の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図28~図32を参照して説明したプロセスステップによって導電線507を形成してもよく、本明細書において説明を繰り返さない。
図34は、幾つかの実施例による半導体装置600を示す断面図である。半導体装置600は、半導体装置500(図33参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置600の配線構造601(メタライズ層603~メタライズ層603を含む)は、前文において図27~図33を参照して説明した半導体装置500の配線構造501を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~143(図33参照)の形成を省略して、IMD層125~IMD層125の直上方にIMD層145~IMD層145を形成する。
図35~図37は、幾つかの実施例による半導体装置700の製造途中の各中間段階を示す断面図である。詳細には、図35~図37は、幾つかの実施例による、図1における構造の上方に配線構造701を製造する途中の各中間段階を示す断面図である。
図35を参照して、幾つかの実施例において、配線構造701を形成するステップは、1つ又は複数のILD層113やコンタクトプラグ115及びコンタクトプラグ117の上方にメタライズ層703を形成することを起点とする。幾つかの実施例において、前文において図2を参照して説明したように、タライズ層703の形成は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にESL123を形成することやESL123の上方にIMD層125を形成することを起点とし、本明細書において説明を繰り返さない。続いて、前文において図19~図23を参照して説明したように、IMD層125及びESL123に導電性ビア309を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア309は、個別のコンタクトプラグ115と物理的に接触する。
図36を参照して、導電性ビア309を形成した後、前文において図12を参照して説明したように、IMD層125及び導電性ビア309の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図28~図32を参照して説明したように、IMD層145及びESL143に導電線507を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線507は、個別の導電性ビア309と物理的に接触する。
図37を参照して、メタライズ層703が形成されるまで、メタライズ層703の上方に、メタライズ層703と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層703は配線構造701の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層703とメタライズ層703との間の中間メタライズ層は、メタライズ層703と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層703は、配線構造701の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層703を形成するプロセスステップは、先のメタライズ層の上方にESL123を形成することを起点とする。幾つかの実施例において、ESL123は、ESL123と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL123の上方にIMD層125を形成する。幾つかの実施例において、IMD層125は、IMD層125と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層125及びESL123に導電性ビア309を形成する。幾つかの実施例において、導電性ビア309の特徴は、導電性ビア309の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア309は、前文において図19~図23を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア309を形成した後、導電性ビア309及びIMD層125の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線507を形成する。幾つかの実施例において、導電線507の特徴は、導電線507の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図28~図32を参照して説明したプロセスステップによって導電線507を形成してもよく、本明細書において説明を繰り返さない。
図38は、幾つかの実施例による半導体装置800を示す断面図である。半導体装置800は、半導体装置700(図37参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置800の配線構造801(メタライズ層803~メタライズ層803を含む)は、前文において図35~図37を参照して説明した半導体装置700の配線構造701を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図37参照)の形成を省略して、IMD層125~IMD層125の直上方にIMD層145~IMD層145をそれぞれ形成する。
図39~図44は、幾つかの実施例による半導体装置900の製造途中の各中間段階を示す断面図である。詳細には、図39~図44は、幾つかの実施例による、図1における構造の上方に配線構造901を製造する途中の各中間段階を示す断面図である。図39を参照して、幾つかの実施例において、配線構造901を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層903を形成する。幾つかの実施例において、タライズ層901の形成は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にESL905を形成することや、ESL905の上方にIMD層907を形成することを起点とする。
幾つかの実施例において、ESL905のエッチング速度がIMD層907のエッチング速度より小さくなるように、ESL905の材料を選択する。幾つかの実施例において、ESL905は、前文において図2を参照して説明したESL123と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、IMD層907は、前文において図2を参照して説明したIMD層125と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、IMD層907の上方にシールドスタック909を形成する。後でより詳述するように、シールドスタック909は、IMD層907のパターニングを補助することに用いられる。幾つかの実施例において、シールドスタック909は、1つ又は複数のシールド層を含む。示される実施例において、シールドスタック909は、第1のシールド層909A及び第1のシールド層909Aの上方に設けられる第2のシールド層909Bを含む。幾つかの実施例において、第1のシールド層909Aは、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン、炭窒化シリコン、これらの組成物、又は類似なものの誘電体材料を含み、酸化プロセス、ALD、CVD、PVD、これらの組み合わせ、又は類似なことによって形成されてもよい。第1のシールド層909Aは、誘電体シールド層と呼ばれてもよい。幾つかの実施例において、第2のシールド層909Bは、窒化チタン(TiN)、窒化タンタル(TaN)又は類似なものなどの金属窒化物化合物を含んでもよく、CVD、PECVD、ALD、これらの組み合わせ、又は類似なことによって形成されてもよい。第2のシールド層909Bは、誘電体シールド層と呼ばれてもよい。
図39を更に参照して、開口911を形成するように、シールドスタック909、IMD層907及びESL905がパターニングされる。開口911は、下部部分911A(ビア開口911Aと呼ばれてもよい)及び上部部分911B(導線開口911Bと呼ばれてもよい)を含む。幾つかの実施例において、開口911は、「ビアファースト(via first)」プロセスによって形成されてもよい。他の実施例において、開口911は、「トレンチファースト(trench first)」プロセスによって形成されてもよい。
幾つかの実施例において、「ビアファースト」プロセスによって開口911を形成する場合、ビア開口911Aは、導線開口911Bを形成する前に形成される。幾つかの実施例において、第2のシールド層909B上には、第1のパターニングシールド(図示せず)が形成される。第2のシールド層909B上に、第1のパターニングシールド材が堆積される。次に、第1のパターニングシールド材の一部を除去して第1のパターニングシールドを形成するように、第1のパターニングシールド材に対して光照射(露光)、硬化、及び現像を行う。幾つかの実施例において、第1のパターニングシールドは、フォトレジストや、任意の適切な光パターニング材料を含んでもよい。
幾つかの実施例において、ビア開口911Aを形成するように、第1のパターニングシールドは、第1のシールド層909A、第2のシールド層909B、及びIMD層907をパターニングすることに用いられる。第1のシールド層909A、第2のシールド層909B、及びIMD層907のうち、第1のパターニングシールドで保護されていない部分は、第1のエッチングプロセスによってエッチングされる。幾つかの実施例において、第1のエッチングプロセスは、1つ又は複数の適切なエッチングプロセスを含んでもよく、例えば、異方性ドライエッチングプロセス又は類似なことが挙げられる。幾つかの実施例において、第1のエッチングプロセスを完了する前に、第1のパターニングシールド全体を完全に消費することができる。このような実施例において、第1のエッチングプロセスを完了するように、第1のシールド層909A及び第2のシールド層909Bをエッチングシールドとして用いる。
幾つかの実施例において、ビア開口911AがESL905に到達すると、第1のエッチングプロセスが終了して、ビア開口911Aの底部にESL905の部分を露出させる。代替実施例において、ビア開口911AがESL905に到達する前に、第1のエッチングプロセスが終了する。これらの実施例において、ビア開口911Aの底部にIMD層907の一部を露出させる。その後、第1のパターニングシールドの残存部分(あれば)を除去する。幾つかの実施例において、第1のパターニングシールドがフォトレジスト材料で形成される場合、例えばアッシングプロセスに湿式洗浄プロセスを組み合わせて第1のパターニングシールドの残存部分を除去することができる。
ビア開口911Aを形成した後、IMD層907に導線開口911Bを形成する。幾つかの実施例において、第2のシールド層909B上に、第2のパターニングシールド(図示せず)が形成される。第2のシールド層909B上に、第2のパターニングシールド材が堆積される。次に、第2のパターニングシールド材の一部を除去して第2のパターニングシールドを形成するように、第2のパターニングシールド材に対して光照射(露光)、硬化、及び現像を行う。幾つかの実施例において、第2のパターニングシールドは、フォトレジストや、任意の適切な光パターニング材料を含んでもよい。
幾つかの実施例において、導線開口911Bを形成するように、第2のパターニングシールドは、第1のシールド層909A、第2のシールド層909B、及びIMD層907をパターニングすることに用いられる。第1のシールド層909A、第2のシールド層909B、及びIMD層907のうち、第2のパターニングシールドで保護されていない部分は、第2のエッチングプロセスによってエッチングされる。幾つかの実施例において、第2のエッチングプロセスは、1つ又は複数の適切なエッチングプロセスを含んでもよく、例えば、異方性ドライエッチングプロセス又は類似なことが挙げられる。幾つかの実施例において、第2のエッチングプロセスは、第1のエッチングプロセスと異なってもよい。幾つかの実施例において、第2のエッチングプロセスを完了する前に、第2のパターニングシールド全体を完全に消費することができる。このような実施形態において、第2のエッチングプロセスを完了するように、第1のシールド層909A及び第2のシールド層909Bをエッチングシールドとして用いる。
幾つかの実施例において、第2のエッチングプロセスは、ビア開口911Aを更に延びてもよい。幾つかの実施例において、第1のエッチングプロセスの後、ESL905が露出していない場合、第2のエッチングプロセスによって、IMD層907及びESL905を更にエッチングすることによって、ビア開口911AがESL905を貫通するように延びて、個別のソース/ドレインコンタクトプラグ115を露出させる。
他の実施例において、第1のエッチングプロセスの後、ESL905が露出している場合、第2のエッチングプロセスによって、ESL905をエッチングすることによって、ビア開口911AがESL905を貫通するように延びて、個別のソース/ドレインコンタクトプラグ115を露出させる。その後、第2のパターニングシールドの残存部分(あれば)を除去する。幾つかの実施例において、第2のパターニングシールドがフォトレジスト材料で形成される場合、例えばアッシングプロセスに湿式洗浄プロセスを組み合わせて第2のパターニングシールドの残存部分を除去することができる。
図39を更に参照して、代替実施例において、開口911は、「トレンチファースト」プロセスによって形成される。このような実施例において、開口911の形成プロセスは、上記の「ビアファースト」プロセスと類似し、ビア開口911Aを形成する前に導電開口911Bが形成される点で異なる。幾つかの実施例において、ビア開口911Aはその頂部に幅W3を有するが、導線開口911Bはその頂部に幅W4を有する。幾つかの実施例において、幅W3は、2nm~20nm程度である。幾つかの実施例において、幅W4は、5nm~40nm程度である。
図40を参照して、シールドスタック909の上方に、ビア開口911Aの側壁及び底部、並びに導線開口911Bの側壁及び底部に沿って、バリア/接着層913を形成する。幾つかの実施例において、バリア/接着層913は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア/接着層913の厚さT5は、1nm~3nm程度である。バリア/接着層913は、開口911に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア/接着層913を形成した後、ビア開口911Aの残存幅が、ビア開口911Aの元の幅W3(図39参照)からバリア/接着層913の厚さT5の2倍を差し引いたものまで小さくなるが、導線開口911Bの残存幅が、導線開口911Bの元の幅W4(図39参照)からバリア/接着層913の厚さT5の2倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア/粘着層913の厚さT5の2倍と、開口911Aの元の幅W3(図39参照)との比は、0.1~1程度である。幾つかの実施例において、バリア/粘着層913の厚さT5の2倍と、開口911Bの元の幅W4(図39参照)との比は、0.05~1程度である。2種材料からなるバリア/接着層に比べて、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって、バリア/接着層913を形成することにより、バリア/接着層913の厚さT5を薄肉化することができる。従って、開口911に後から形成されるための導電材料の体積を増加させることができて、得られる配線構造の抵抗が低減する。
図41を参照して、シード層915は、開口911及びシールドスタック909の上方に設けられたバリア/接着層913の上方に形成される。幾つかの実施例において、前文において図10を参照して説明したシード層139と類似する材料及び方法によってシード層915を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層915を形成することができ、その厚さにより、シード層915がビア開口911A及び導線開口911Bを部分的に充填する。
図42を参照して、導電性充填層917は、開口911(図41参照)及びシールドスタック909の上方に形成される。幾つかの実施例において、導電性充填層917は、開口911を過充填する。幾つかの実施例において、導電性充填層917は、前文において図15を参照して説明した導電性充填層155と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図43を参照して、IMD層907の天面を露出させるように、バリア層/接着層913、シード層915、及び開口911(図41参照)を過充填した導電性充填層917の一部を除去する。幾つかの実施例において、除去プロセスは、シールドスタック909(図42参照)を更に除去する。幾つかの実施例において、除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層/接着層913、シード層915、及び開口911A(図41参照)を充填した導電性充填層917の残存部分は、導電性ビア919Aを形成する。バリア層/接着層913、シード層915、及び開口911B(図41参照)を充填した導電性充填層917の残存部分は、導電線919Bを形成する。幾つかの実施例において、導電線919Bの天面とIMD層907の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によってバリア/接着層913を形成することにより、導電性充填層917の体積が増加し、かつバリア/接着層913とシード層915との界面における散乱効果が減少する。従って、導電性ビア919Aの抵抗及び導電線919Bの抵抗が小さくなる。
図44を参照して、メタライズ層903が形成されるまで、メタライズ層903の上方に、メタライズ層903と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層903は配線構造901の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層903とメタライズ層903との間の中間メタライズ層は、メタライズ層903と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層903は、配線構造901の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層903を形成するプロセスステップは、先のメタライズ層の上方にESL905を形成することを起点とする。幾つかの実施例において、ESL905は、ESL905と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL905の上方にIMD層907を形成する。幾つかの実施例において、IMD層907は、IMD層907と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。
続いて、IMD層907及びESL905に導電性ビア919A及び導電線919Bを形成する。幾つかの実施例において、導電性ビア919A及び導電線919Bの特徴は、導電性ビア919A及び導電線919Bの特徴とそれぞれ類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア919A及び導電線919Bは、前文において図39~図43を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
図45~図52は、幾つかの実施例による半導体装置1000の製造途中の各中間段階を示す断面図である。詳細には、図45~図52は、幾つかの実施例による、図1における構造の上方に配線構造1001(図52参照)を製造する途中の各中間段階を示す断面図である。
図45を参照して、幾つかの実施例において、配線構造1001を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層1003(図51参照)を形成することを起点とする。幾つかの実施例において、メタライズ層1003の形成は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にシールド1005を形成することを起点とする。シールド1005は、フォトレジスト材料、ポリマー材料、誘電体材料又は類似なものを含んでもよい。シールド1005を形成した後、シールド1005に開口1007を形成するように、シールド1005がパターニングされる。開口1007は、個別のソース/ドレインコンタクトプラグ115を露出させる。幾つかの実施例において、シールド1005がフォトレジスト材料を含む場合、パターニングプロセスは、フォトレジスト材料を露光し、続いて硬化及び現像プロセスを行うことを含む。幾つかの実施例において、シールド1005が誘電体材料を含む場合、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含む。
図46を参照して、導電ポスト1009は、開口1007に形成される(図45参照)。幾つかの実施例において、導電ポスト1009は、銅、アルミニウム、タングステン、ルテニウム、コバルト、ニッケル、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよい、無電解めっき、PVD、CVD、これらの組み合わせ、又は類似なことによって形成されてもよい。導電ポスト1009は、個別のソース/ドレインコンタクトプラグ115と物理的に接触する。
図47を参照して、導電ポスト1009の側壁を露出させるように、シールド1005(図46参照)を除去する。幾つかの実施例において、シールド1005がフォトレジスト材料を含む場合、アッシングプロセス及びその次の湿式洗浄プロセスによってシールド1005を除去する。幾つかの実施例において、シールド1005が誘電体材料を含む場合、シールド1005の材料に対して適宜のエッチングプロセスを選択的にすることによってシールド1005を除去する。
図48を参照して、導電ポスト1009及び1つ又は複数のILD層113の上方に、バリア/接着層1011を形成する。バリア/接着層1011は、導電ポスト1009のそれぞれの天面及び側壁に沿って延びる。幾つかの実施例において、バリア/接着層1011は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア/接着層1011の厚さは、0.5nm~5nm程度である。示される実施例において、バリア/接着層1011が形成され、その厚さにより、バリア/接着層1011が隣り合う導電ポスト1009同士のスリットを部分に充填する。
図49を参照して、バリア/接着層1011の上方に、被覆層1013を形成する。被覆層1013は、酸化珪素、金属酸化物、炭化珪素、窒化珪素、これらの組成物、又は類似なものを含んでもよく、ALD、CVD、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、被覆層1013が形成され、その厚さは、1nm~10nm程度である。示される実施例において、被覆層1013が形成され、その厚さにより、被覆層1013が隣り合う導電ポスト1009同士のスリットを部分に充填する。
続いて、被覆層1013の上方に誘電体層1015を形成する。誘電体層1015は、IMD層1015と呼ばれてもよい。幾つかの実施例において、IMD層1015は、1つ又は複数のILD層113と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、IMD層1015が形成され、その厚さにより、IMD層1015が隣り合う導電ポスト1009同士のスリットを部分に充填する。
図50を参照して、導電ポスト1009の天面を露出させるように、導電ポスト1009の天面に延びたバリア/接着層1011、被覆層1013、及びIMD層1015の一部を除去する。幾つかの実施例において、除去プロセスは、導電ポスト1009の一部を除去することもできる。除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。導電ポスト1009の残存部分及び導電ポスト1009の側壁に延びたバリア/接着層1011の一部が導電性ビア1017を形成する。幾つかの実施例において、平坦化プロセスを実行した後、導電性ビア1017の天面と被覆層1013の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図51を参照して、平坦化プロセスを実行した後、前文において図12を参照して説明したように、IMD層1015及び導電性ビア1017の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図12~図16を参照して説明したように、IMD層145及びESL143に導電線157を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線157は、個別の導電性ビア1017と物理的に接触する。
図52を参照して、メタライズ層1003が形成されるまで、メタライズ層1003の上方に、メタライズ層1003と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層1003は配線構造1001の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層1003とメタライズ層1003との間の中間メタライズ層は、メタライズ層1003と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層1003は、配線構造1001の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層1003を形成するプロセスステップは、先のメタライズ層の上方にIMD層1015、被覆層1013及び導電性ビア1017を形成することを起点とする。幾つかの実施例において、IMD層1015は、IMD層1015と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層1013は、被覆層1013と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア1017の特徴は、導電性ビア1017の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア1017は、前文において図45~図50を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア1017を形成した後、導電性ビア1017及びIMD層1015の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線157を形成する。幾つかの実施例において、導電線157の特徴は、導電線157の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図12~図16を参照して説明したプロセスによって導電線157を形成してもよく、本明細書において説明を繰り返さない。
図53は、幾つかの実施例による半導体装置1100を示す断面図である。半導体装置1100は、半導体装置1000(図52参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1100の配線構造1101(メタライズ層1103~メタライズ層1103を含む)は、前文において図45~図52を参照して説明した半導体装置1000の配線構造1001を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図52参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1011の直上方に形成される。
図54は、幾つかの実施例による半導体装置1200を示す断面図である。半導体装置1200は、半導体装置1000(図52参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1200の配線構造1201(メタライズ層1203~メタライズ層1203を含む)は、前文において図45~図52を参照して説明した半導体装置1000の配線構造1001を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図52参照)の形成を省略して、IMD層145~IMD層145がIMD層1015~IMD層1015の直上方にそれぞれ形成される。
図55は、幾つかの実施例による半導体装置1300を示す断面図である。半導体装置1300は、半導体装置1200(図54参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1300の配線構造1301(メタライズ層1303~メタライズ層1303を含む)は、前文において図54を参照して説明した半導体装置1200の配線構造1201を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図54参照)の形成を省略して、IMD層1015~1015が個別のバリア/接着層1011の直上方に形成される。
図56~図58は、幾つかの実施例による半導体装置1400の製造途中の各中間段階を示す断面図である。詳細には、図56~図58は、幾つかの実施例による、図1における構造の上方に配線構造1401(図58参照)を製造する途中の各中間段階を示す断面図である。
図56を参照して、幾つかの実施例において、配線構造1401を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層1403(図57参照)を形成することを起点とする。メタライズ層1403を形成するためのプロセスステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にIMD層1015、被覆層1013、及び導電性ビア1017を形成することを起点とする。幾つかの実施例において、IMD層1015、被覆層1013、及び導電性ビア1017は、前文において図45~図50を参照して説明したプロセスによって形成され、本明細書において説明を繰り返さない。
図57を参照して、導電性ビア1017を形成した後、前文において図12を参照して説明したように、IMD層1015及び導電性ビア1017の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図28~図32を参照して説明したように、IMD層145及びESL143に導電線507を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線507は、個別の導電性ビア1017と物理的に接触する。
図58を参照して、メタライズ層1403が形成されるまで、メタライズ層1403の上方に、メタライズ層1403と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層1403は、配線構造1401の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層1403とメタライズ層1403との間の中間メタライズ層は、メタライズ層1403と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層1403は、配線構造1401の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層1403を形成するプロセスステップは、先のメタライズ層の上方にIMD層1015、被覆層1013及び導電性ビア1017を形成することを起点とする。幾つかの実施例において、IMD層1015は、IMD層1015と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層1013は、被覆層1013と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア1017の特徴は、導電性ビア1017の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア1017は、前文において図45~図50を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア1017を形成した後、導電性ビア1017及びIMD層1015の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線507を形成する。幾つかの実施例において、導電線507の特徴は、導電線507の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図28~図32を参照して説明したプロセスステップによって、導電線507を形成してもよく、本明細書において説明を繰り返さない。
図59は、幾つかの実施例による半導体装置1500を示す断面図である。半導体装置1500は、半導体装置1400(図58参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1500の配線構造1501(メタライズ層1503~メタライズ層1503を含む)は、前文において図56~図58を参照して説明した半導体装置1400の配線構造1401を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図58参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1011の直上方に形成される。
図60は、幾つかの実施例による半導体装置1600を示す断面図である。半導体装置1600は、半導体装置1400(図58参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1600の配線構造1601(メタライズ層1603~メタライズ層1603を含む)は、前文において図56~図58を参照して説明した半導体装置1400の配線構造1401を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図58参照)の形成を省略して、IMD層145~IMD層145がIMD層1015~IMD層1015の直上方にそれぞれ形成される。
図61は、幾つかの実施例による半導体装置1700を示す断面図である。半導体装置1700は、半導体装置1600(図60参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置1700の配線構造1701(メタライズ層1703~メタライズ層1703を含む)は、前文において図60を参照して説明した半導体装置1600の配線構造1601を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図60参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1011の直上方に形成される。
図62、図63、図65~図67及び図69~図75は、幾つかの実施例による半導体装置1800の製造途中の各中間段階を示す断面図である。詳細には、図62、図63、図65~図67及び図69~図75は、幾つかの実施例による、図1における構造の上方に配線構造1801(図75参照)を製造する途中の各中間段階を示す断面図である。
図62を参照して、幾つかの実施例において、配線構造1801を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層1803(図74参照)を形成することを起点とする。前文において図45~図47を参照して説明したように、メタライズ層1803を形成するためのプロセスステップは、個別のソース/ドレインコンタクトプラグ115の上方に導電ポスト1009を形成することを起点とし、本明細書において説明を繰り返さない。
図63を参照して、導電ポスト1009のそれぞれの側壁及び天面に沿って、バリア/接着層1805を形成する。バリア/接着層1805は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア/接着層1805の厚さは、0.5nm~5nm程度である。
図64は、幾つかの実施例によるバリア/接着層1805(図63参照)の形成方法1900を示すフローチャートである。図65~図67は、方法1900によってバリア/接着層1805を製造する途中の各中間段階を示す断面図である。図64及び図65を参照して、ステップ1901において、金属材料1807は、1つ又は複数のILD層113の上方及び導電ポスト1009の側壁及び天面に沿って堆積される。金属材料1807は、前文において図5を参照して説明した金属材料133と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図64及び図66を参照して、ステップ1903において、金属材料1807をパータンニングすることによって、金属材料1807のうち1つ又は複数のILD層113及びソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117と物理的に接触した部分を除去し、金属材料1807の残存部分が導電ポスト1009の側壁及び天面に沿って延びる。幾つかの実施例において、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含んでもよい。適切なエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、これらの組み合わせ又は類似なことを含んでもよい。
図64及び図67を参照して、ステップ1905において、バリア/接着層1805(図63参照)を形成するように、金属材料1807の残存部分に、カルコゲン元素処理プロセス1809を実行する。幾つかの実施例において、カルコゲン元素処理プロセス1809は、前文において図6を参照して説明したカルコゲン元素処理プロセス135と類似し、ここで説明を繰り返さない。
図68は、幾つかの実施例によるバリア/接着層1805(図63)の形成方法2000を示すフローチャートである。図69~図71は、方法2000によってバリア/接着層1805を製造する途中の各中間段階を示す断面図である。図68及び図69を参照して、ステップ2001において、金属材料1807は、1つ又は複数のILD層113の上方及び導電ポスト1009の側壁及び天面に沿って堆積される。金属材料1807は、前文において図5を参照して説明した金属材料133と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図68及び図70を参照して、ステップ2003において、処理された金属材料1811を形成するように、金属材料1807の残存部分に、カルコゲン元素処理プロセス1809を実行する。幾つかの実施例において、カルコゲン元素処理プロセス1809は、前文において図6を参照して説明したカルコゲン元素処理プロセス135と類似し、本明細書において説明を繰り返さない。代替実施例において、ALD、CVD又は類似なことなどのシングルステッププロセスによって処理された金属材料1811を形成する。このような実施例において、適切な金属含有前駆体及び適切な硫黄族元素含有前駆体によって、ALD又はCVDを実行してもよい。
図68及び図71を参照して、ステップ2005において、処理された金属材料1811をパータンニングすることによって、処理された金属材料1811の、1つ又は複数のILD層113及びソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117と物理的に接触した部分を除去し、処理された金属材料1811の残存部分が導電ポスト1009の側壁及び天面に沿って延び、バリア/接着層1805を形成する。幾つかの実施例において、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含んでもよい。適切なエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、これらの組み合わせ又は類似なことを含んでもよい。
図72を参照して、バリア/接着層1805を形成した後、前文において図49を参照して説明したように、バリア/接着層1805の上方、1つ又は複数のILD層113、並びにソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方に、被覆層1013を形成し、本明細書において説明を繰り返さない。示される実施例において、被覆層1013が形成され、その厚さにより、被覆層1013が隣り合う導電ポスト1009同士のスリットを部分に充填する。続いて、前文において図49を参照して説明したように、被覆層1013の上方にIMD層1015を形成し、本明細書において説明を繰り返さない。示される実施例において、IMD層1015が形成され、その厚さにより、IMD層1015が隣り合う導電ポスト1009同士のスリットを部分に充填する。
図73を参照して、導電ポスト1009の天面を露出させるように、導電ポスト1009の天面に延びたバリア/接着層1805、被覆層1013、及びIMD層1015の一部を除去する。幾つかの実施例において、除去プロセスは、導電ポスト1009の一部を除去することもできる。除去プロセスは、CMPプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。導電ポスト1009の残存部分及び個別のバリア/接着層1805に、導電性ビア1813を形成する。幾つかの実施例において、平坦化プロセスを実行した後、導電性ビア1813の天面と被覆層1013の天面及びIMD層1015の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図74を参照して、平坦化プロセスを実行した後、前文において図12を参照して説明したように、IMD層1015及び導電性ビア1813の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図12~図16を参照して説明したように、IMD層145及びESL143に導電線157を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線157は、個別の導電性ビア1813と物理的に接触する。
図75を参照して、メタライズ層1803が形成されるまで、メタライズ層1803の上方に、メタライズ層1803と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層1803は配線構造1801の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層1803とメタライズ層1803との間の中間メタライズ層は、メタライズ層1803と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層1803は、配線構造1801の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層1803を形成するプロセスステップは、先のメタライズ層の上方にIMD層1015、被覆層1013及び導電性ビア1813を形成することを起点とする。幾つかの実施例において、IMD層1015は、IMD層1015と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層1013は、被覆層1013と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア1813の特徴は、導電性ビア1813の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア1813は、前文において図62~図73を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア1813を形成した後、導電性ビア1813及びIMD層1015の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線157を形成する。幾つかの実施例において、導電線157の特徴は、導電線157の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図12~図16を参照して説明したプロセスによって導電線157を形成してもよく、本明細書において説明を繰り返さない。
図76は、幾つかの実施例による半導体装置2100を示す断面図である。半導体装置2100は、半導体装置1800(図75参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2100の配線構造2101(メタライズ層2103~メタライズ層2103を含む)は、前文において図62~図75を参照して説明した半導体装置1800の配線構造1801を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図75参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1805の直上方に形成される。
図77は、幾つかの実施例による半導体装置2200を示す断面図である。半導体装置2200は、半導体装置1800(図75参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2200の配線構造2201(メタライズ層2203~メタライズ層2203を含む)は、前文において図62~図75を参照して説明した半導体装置1800の配線構造1801を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図75参照)の形成を省略して、IMD層145~IMD層145がIMD層1015~IMD層1015の直上方にそれぞれ形成される。
図78は、幾つかの実施例による半導体装置2300を示す断面図である。半導体装置2300は、半導体装置2200(図77参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2300の配線構造2301(メタライズ層2303~メタライズ層2303を含む)は、前文において図77を参照して説明した半導体装置2200の配線構造2201を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図77参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1805の直上方に形成される。
図79~図81は、幾つかの実施例による半導体装置2400の製造途中の各中間段階を示す断面図である。詳細には、図79~図81は、幾つかの実施例による、図1における構造の上方に配線構造2401(図81参照)を製造する途中の各中間段階を示す断面図である。
図79を参照して、幾つかの実施例において、配線構造2401を形成するステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にメタライズ層2403(図80参照)を形成することを起点とする。メタライズ層2403を形成するためのプロセスステップは、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方にIMD層1015、被覆層1013、及び導電性ビア1813を形成することを起点とする。幾つかの実施例において、IMD層1015、被覆層1013、及び導電性ビア1813は、前文において図62~図73を参照して説明したプロセスによって形成され、本明細書において説明を繰り返さない。
図80を参照して、導電性ビア1813を形成した後、前文において図12を参照して説明したように、IMD層1015及び導電性ビア1813の上方にESL143を形成し、及びESL143の上方にIMD層145を形成し、本明細書において説明を繰り返さない。続いて、前文において図28~図32を参照して説明したように、IMD層145及びESL143に導電線507を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線507は、個別の導電性ビア1813と物理的に接触する。
図81を参照して、メタライズ層2403が形成されるまで、メタライズ層2403の上方に、メタライズ層2403と類似する1つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層2403は配線構造2401の最終的なメタライズ層である。幾つかの実施例において、Mは、1~12であってもよい。幾つかの実施例において、メタライズ層2403とメタライズ層2403との間の中間メタライズ層は、メタライズ層2403と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層2403は、配線構造2401の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層2403を形成するプロセスステップは、先のメタライズ層の上方にIMD層1015、被覆層1013及び導電性ビア1813を形成することを起点とする。幾つかの実施例において、IMD層1015は、IMD層1015と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層1013は、被覆層1013と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア1813の特徴は、導電性ビア1813の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア1813は、前文において図62~図73を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア1813を形成した後、導電性ビア1813及びIMD層1015の上方にESL143を形成する。幾つかの実施例において、ESL143は、ESL143と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ESL143の上方にIMD層145を形成する。幾つかの実施例において、IMD層145は、IMD層145と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、IMD層145及びESL143に導電線507を形成する。幾つかの実施例において、導電線507の特徴は、導電線507の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図28~図32を参照して説明したプロセスステップによって、導電線507を形成してもよく、本明細書において説明を繰り返さない。
図82は、幾つかの実施例による半導体装置2500を示す断面図である。半導体装置2500は、半導体装置2400(図81参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2500の配線構造2501(メタライズ層2503~メタライズ層2503を含む)は、前文において図79~図81を参照して説明した半導体装置2400の配線構造2401を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図81参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1805の直上方に形成される。
図83は、幾つかの実施例による半導体装置2600を示す断面図である。半導体装置2600は、半導体装置2400(図81参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2600の配線構造2601(メタライズ層2603~メタライズ層2603を含む)は、前文において図79~図81を参照して説明した半導体装置2400の配線構造2401を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ESL143~ESL143(図81参照)の形成を省略して、IMD層145~IMD層145がIMD層1015~IMD層1015の直上方にそれぞれ形成される。
図84は、幾つかの実施例による半導体装置2700を示す断面図である。半導体装置2700は、半導体装置2600(図83参照)と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2700の配線構造2701(メタライズ層2703~メタライズ層2703を含む)は、前文において図83を参照して説明した半導体装置2600の配線構造2601を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層1013~被覆層1013(図83参照)の形成を省略して、IMD層1015~IMD層1015が個別のバリア/接着層1805の直上方に形成される。
図85は、幾つかの実施例による半導体装置2800を示す断面図である。幾つかの実施例において、半導体装置2800の幾つかの特徴は、半導体装置100(図17参照)の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置2800は、1つ又は複数のILD層113やソース/ドレインコンタクトプラグ115及びゲートコンタクトプラグ117の上方に形成された配線構造2801を更に含む。幾つかの実施例において、配線構造2801は、メタライズ層2803、2803~メタライズ層2803を含む。幾つかの実施例において、Mは、1~12であってもよい。メタライズ層2803~2803の各々は、メタライズ層121、203、303、403、503、603、703、803、903、1003、1103、1203、1303、1403、1503、1603、1703、1803、2103、2203、2303、2403、2503、2603、2703(それぞれ図17、図18、図25、図26、図33、図34、図37、図38、図44、図52~図55、図58~図61、図75~図78、及び図81~図84参照)のいずれかと類似してもよい。幾つかの実施例において、メタライズ層2803~メタライズ層2803のそれぞれ又は一部は、類似な構造を有してもよい。
図86Aは、幾つかの実施例によるスタック半導体装置2900を示す断面図である。幾つかの実施例において、スタック半導体装置2900は、第2の半導体装置2903に接合された第1の半導体装置2901を含む。示される実施例において、第1の半導体装置2901は、集積回路結晶粒又は1つ又は複数の集積回路結晶粒を含有するパッケージを含むが、第2の半導体装置2903は、集積ファンアウト(integrated fan-out;InFO)パッケージを含む。従って、スタック半導体装置2900は、パッケージスタック(package-on-package;PoP)装置と呼ばれてもよい。
幾つかの実施例において、第1の半導体装置2901の1つ又は複数の集積回路結晶粒は、ロジック結晶粒(例えば、中央処理ユニット(central processing unit;CPU)、図形処理ユニット(graphics processing unit;GPU)、神経処理ユニット(neural processing unit;NPU)、システム・オン・チップ(system-on-a-chip;SoC)、アプリケーションプロセッサ(application processor;AP)、マイクロコントローラなど)、メモリ結晶粒(例えば、動的ランダムアクセスメモリ(dynamic random access memory;DRAM)結晶粒、静的ランダムアクセスメモリ(static random access memory;SRAM)結晶粒(例えば、SRAM L1、SRAM L2回路システム、類似なもの、又はこれらの組み合わせを含む)など)、電源管理結晶粒(例えば、電源管理集積回路(power management integrated circuit;PMIC)結晶粒)、無線周波数(radio frequency;RF)結晶粒、センサ結晶粒、微小電気機械システム(micro-electro-mechanical-system;MEMS)結晶粒、信号処理結晶粒(例えば、デジタル信号処理(digital signal processing;DSP)結晶粒)、フロントエンド結晶粒(例えば、アナログフロントエンド(analog front-end;AFE)結晶粒)、類似なもの、又はこれらの組み合わせであってもよい。図示の実施例では、第1の半導体装置2901の1つ又は複数の集積回路結晶粒はメモリ結晶粒であり、これにより、第1の半導体装置2901をメモリ装置とする。
幾つかの実施例において、第1の半導体装置2901はコネクタ2905を更に含み、第1の半導体装置2901の1つ又は複数の集積回路結晶粒に電気的接続を提供する。コネクタ2905は、ボールグリッドアレイ(ball grid array;BGA)コネクタ、半田ボール、金属柱、制御された崩壊チップ接続(Controlled Collapse Chip Connection;C4)バンプ、マイクロバンプ、無電解ニッケルパラジウムめっき技術(electrolessnickel-electroless palladium-immersiongold technique;ENEPIG)で形成されたバンプ、又は類似なものであってもよい。
幾つかの実施例において、第2の半導体装置2903は、封止剤2909に封止された集積回路結晶粒2907を含む。集積回路結晶粒2907は、ロジック結晶粒(例えば、中央処理ユニット(central processing unit;CPU)、図形処理ユニット(graphics processing unit;GPU)、神経処理ユニット(neural processing unit;NPU)、システム・オン・チップ(system-on-a-chip;SoC)、アプリケーションプロセッサ(application processor;AP)、マイクロコントローラなど)、メモリ結晶粒(例えば、動的ランダムアクセスメモリ(dynamic random access memory;DRAM)結晶粒、静的ランダムアクセスメモリ(static random access memory;SRAM)結晶粒(例えば、SRAM L1、SRAM L2回路システム、類似なもの、又はこれらの組み合わせを含む)など)、電源管理結晶粒(例えば、電源管理集積回路(power management integrated circuit;PMIC)結晶粒)、無線周波数(radio frequency;RF)結晶粒、センサ結晶粒、微小電気機械システム(micro-electro-mechanical-system;MEMS)結晶粒、信号処理結晶粒(例えば、デジタル信号処理(digital signal processing;DSP)結晶粒)、フロントエンド結晶粒(例えば、アナログフロントエンド(analog front-end;AFE)結晶粒)、類似なもの、又はこれらの組み合わせであってもよい。示される実施例において、集積回路結晶粒2907はロジック結晶粒を含み、これにより、第2の半導体装置2903をロジックデバイスとする。封止剤2909は、化合物、ポリマー、エポキシ樹脂、シリカ充填材、類似なもの、又はこれらの組成物をモールドするものであってもよく、プレス法又はトランスファーモールド法、又は類似なことによって適用されてもよい。他の実施例において、封止剤2909は、ポリマー材料、誘電体材料又は類似なものを含んでもよい。
幾つかの実施例において、第2の半導体装置2903は、封止剤2909を貫通するように延びた導電ポスト2911を更に含む。導電ポスト2911は、適当な導電材料、例えば銅で形成されてもよい。
幾つかの実施例において、集積回路結晶粒2907の能動側及び封止剤2909に再分布構造2913を形成する。再分布構造2913は、1つ又は複数の絶縁層2915及び1つ又は複数の絶縁層2915内に設けられるメタライズパターン2917を含んでもよい。1つ又は複数の絶縁層2915は、ポリベンズオキサゾール(PBO)、ポリイミド、ベンゾシクロブテン(BCB)、又は類似なものなどのポリマーを含んでもよい。メタライズパターン2917は、導電性交線やビアを含んでもよく、適切な導電材料(銅など)で形成されてもよい。
幾つかの実施例において、アンダーバンプメタライゼーション(under bump metallization;UBM)2919は、再分布構造2913に形成され、且つコネクタ2921はUBM2919に形成される。幾つかの実施例において、UBM2919は、1層のチタン、1層の銅、及び1層のニッケルなどの3層の導電性材料を含む。材料及び層の他の配置としては、例えば、クロム/クロム銅合金/銅/金の配置、チタン/チタン・タングステン/銅の配置、又は銅/ニッケル/金の配置が挙げられ、UBM2919の形成に用いられることもできる。コネクタ2921は、BGAコネクタ、半田ボール、金属ポスト、C4バンプ、マイクロバンプ、ENEPIGからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、コネクタ2905をリフローすることで第1の半導体装置2901を第2の半導体装置2903の導電ポスト2911に取り付ける。コネクタ2905は、第1の半導体装置2901を第2の半導体装置2903に電気的及び/又は物理的に結合する。
幾つかの実施例において、第1の半導体装置2901と第2の半導体装置2903との間、及びコネクタ2905の周囲に、アンダーフィル剤(図示せず)が形成されてもよい。アンダーフィル剤は、第1の半導体装置2901を第2の半導体装置2903に取り付けた後に、キャピラリーフロープロセスによって形成されてもよいし、第1の半導体装置2901を第2の半導体装置2903に取り付ける前に、適当な堆積方法で形成されてもよい。
図86Bは、幾つかの実施例による第1の半導体装置2901(図86A参照)の導電ポスト2911を示す拡大断面図である。幾つかの実施例において、導電ポスト2911を形成するためのプロセスステップは、封止剤2909をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿ってバリア/接着層2923を形成することと、バリア/接着層2923の上方にシード層2925を形成することと、開口を導電性充填層2927で充填することと、バリア/接着層2923、シード層2925及び導電性充填層2927の余剰部分を除去するように、平坦化プロセス(例えば、CMPプロセス)を実行することと、を含む。
幾つかの実施例において、バリア/接着層2923は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図10を参照して説明したシード層139と類似する材料及び方法によってシード層2925を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層2927は、前文において図15を参照して説明した導電性充填層155と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図86Aに戻って参照すると、幾つかの実施例において、第1の半導体装置2901の再分布構造2913のメタライズパターン2917を形成すると同時に、バリア/接着層2923(図86B参照)などのバリア/接着層を用いてもよい。
図87Aは、幾つかの実施例によるスタック半導体装置3000を示す断面図である。幾つかの実施例において、スタック半導体装置3000は、パッケージ基板3003に接合された第1の半導体装置3001を含む。示される実施例において、第1の半導体装置3001は、InFOパッケージを含む。
幾つかの実施例において、第1の半導体装置3001は、封止剤3007に封止された集積回路結晶粒3005A及び集積回路結晶粒3005Bを含む。集積回路結晶粒3005A及び集積回路結晶粒3005Bのそれぞれは、ロジック結晶粒(例えば、中央処理ユニット(central processing unit;CPU)、図形処理ユニット(graphics processing unit;GPU)、神経処理ユニット(neural processing unit;NPU)、システム・オン・チップ(system-on-a-chip;SoC)、アプリケーションプロセッサ(application processor;AP)、マイクロコントローラなど)、メモリ結晶粒(例えば、動的ランダムアクセスメモリ(dynamic random access memory;DRAM)結晶粒、静的ランダムアクセスメモリ(static random access memory;SRAM)結晶粒(SRAM L1、SRAM L2回路システム、類似なもの、又はこれらの組み合わせを含む)など)、電源管理結晶粒(例えば、電源管理集積回路(power management integrated circuit;PMIC)結晶粒)、無線周波数(radio frequency;RF)結晶粒、センサ結晶粒、微小電気機械システム(micro-electro-mechanical-system;MEMS)結晶粒、信号処理結晶粒(例えば、デジタル信号処理(digital signal processing;DSP)結晶粒)、フロントエンド結晶粒(例えば、アナログフロントエンド(analog front-end;AFE)結晶粒)、類似なもの、又はこれらの組み合わせであってもよい。幾つかの実施例において、集積回路結晶粒3005A及び集積回路結晶粒3005Bは、同じタイプの結晶粒を含む。他の実施例において、集積回路結晶粒3005A及び集積回路結晶粒3005Bは、異なるタイプの結晶粒を含む。
前文において図86Aを参照して説明した封止剤2909と類似する材料及び方法によって封止剤3007を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、封止剤3007は、集積回路結晶粒3005A及び集積回路結晶粒3005Bの側壁に沿って延在し、集積回路結晶粒3005Aと集積回路結晶粒3005Bとの間のスリットを充填する。
幾つかの実施例において、再分布構造3009は、集積回路結晶粒3005A及び集積回路結晶粒3005Bの能動側、及び封止剤3007上に形成される。再分布構造3009は、1つ又は複数の絶縁層(図示せず)及び1つ又は複数の絶縁層内に設けられるメタライズパターン(図示せず)を含んでもよい。幾つかの実施例において、前文において図86Aを参照して説明した再分布構造2913と類似する材料及び方法によって再分布構造3009を形成してもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、第1の半導体装置3001は、再分布構造3009に接続されたコネクタ3011を更に含む。コネクタ3011は、BGAコネクタ、半田ボール、金属ポスト、C4バンプ、マイクロバンプ、ENEPIGからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、パッケージ基板3003は、基板コア3015及び基板コア3015の上方に設けられる接合パッド3017を含む。基板コア3015は、シリコン、ゲルマニウム、ダイヤモンド又は類似なものなどの半導体材料からなってもよい。あるいは、シリコンゲルマニウム、炭化珪素、ガリウムヒ素、インジウムヒ素、インジウムリン、シリコンゲルマニウム、ガリウムヒ素、ガリウムインジウムリン、これらの組み合わせ、類似なものなどの化合物材料を用いることもできる。また、基板コア3015は、SOI基板であってもよい。SOI基板は、通常、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、SOI、SGOIなどの半導体材料又はこれらの組成物の層を含む。代替実施例において、基板コア3015は、ガラス繊維強化樹脂コアなどの絶縁コアに基づくものである。例えば、コア材は、FR4などのガラス繊維樹脂である。コア材の代替品は、ビスマレイミドトリアジンBTレジン、又は他のPCB材料やフィルムを含む。基板コア3015には、ABF又は他の積層板などの積層膜を用いることができる。
幾つかの実施例において、基板コア3015は、能動素子及び受動素子(図示せず)を含んでもよい。トランジスタ、コンデンサ、抵抗器、これらの組み合わせ、類似なものなどの様々な装置は、スタック型半導体装置3000の設計を生み出す構造や機能の要件に用いられることができる。これらの装置は任意の適切な方法によって形成することができる。
基板コア3015は、メタライズ層(図示せず)及びビア3019を含んでもよく、そのうち接合パッド3017は、メタライズ層及びビア3019と物理的に結合及び/又は電気的に結合される。メタライズ層は、能動素子及び受動素子の上方に形成されるとともに、各種の装置を接続して機能回路システムを形成するように設計されてもよい。メタライズ層は、誘電体層(例えば、low-k誘電率材料)と導電性材料(例えば、銅)との交互層で形成されてもよいし、ここで導電性材料層同士をビアで相互に接続して、また、任意の適切なプロセス(堆積、ダマシン、デュアルダマシン、又は類似なことなど)によって形成されてもよい。他の実施例において、基板コア3015は、能動素子及び受動素子を基本的に含まない。ビア3019は、挿ビア又は基板挿ビアと呼ばれてもよい。
パッケージ基板3003は、更に、基板コア3015に取り付けられたコネクタ3021を有する。コネクタ3021は、パッケージ基板3003への電気的な接続を提供するとともに、パッケージ基板3003に接合された半導体装置を提供する。コネクタ3021は、BGAコネクタ、半田ボール、金属ポスト、C4バンプ、マイクロバンプ、ENEPIGからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、コネクタ3011をリフローすることで第1の半導体装置3001をパッケージ基板3003の接合パッド3017に取り付ける。コネクタ3011は、パッケージ基板3003(基板コア3015におけるメタライズ層及びビア3019を含む)を第1の半導体装置3001に電気的結合及び/又は物理的に結合する。
幾つかの実施例において、第1の半導体装置3001とパッケージ基板3003との間、及びコネクタ3011の周囲にアンダーフィル剤3013を形成してもよい。アンダーフィル剤3013は、第1の半導体装置3001をパッケージ基板3003に取り付けた後に、キャピラリーフロープロセスによって形成されてもよく、又は、第1の半導体装置3001をパッケージ基板3003に取り付ける前に、適当な堆積方法によって形成されてもよい。
図87Bは、幾つかの実施例に係るパッケージ基板3003(第87A図参照)のビア3019を示す拡大断面図である。幾つかの実施例において、ビア3019を形成するためのプロセスステップは、基板コア3015をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿って絶縁性ライナー3023を形成することと、絶縁性ライナー3023の上方にバリア/接着層3025を形成することと、バリア/接着層3025の上方にシード層3027を形成することと、開口を導電性充填層3029で充填することと、絶縁性ライナー3023、バリア/接着層3025、シード層3027及び導電性充填層3029の余剰部分を除去するように、平坦化処理(CMPプロセスなど)を実行することと、を含む。幾つかの実施例において、基板コア3015が絶縁材料で形成される場合、絶縁性ライナー3023を省略してもよい。
幾つかの実施例において、絶縁性ライナー3023は、酸化シリコン、窒化シリコン、酸窒化シリコン、これらの組成物、又は類似なものを含み、CVD、ALD、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、バリア/接着層3025は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図10を参照して説明したシード層139と類似する材料及び方法によって、シード層3027を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層3029は、前文において図15を参照して説明した導電性充填層155と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図87Aに戻って参照すると、幾つかの実施例において、第1の半導体装置3001の再分布構造3009のメタライズパターンを形成する際や、パッケージ基板3003の配線構造を形成する際に、バリア/接着層3025(図87B参照)などのバリア/接着層を用いてもよい。
図88Aは、幾つかの実施例による半導体装置3100を示す断面図である。幾つかの実施例において、半導体装置3100は、InFOパッケージである。幾つかの実施例において、半導体装置3100は、封止剤3103に封止された集積回路結晶粒3101を含んでもよい。
集積回路結晶粒3101は、ロジック結晶粒(例えば、中央処理ユニット(central processing unit;CPU)、図形処理ユニット(graphics processing unit;GPU)、神経処理ユニット(neural processing unit;NPU)、システム・オン・チップ(system-on-a-chip;SoC)、アプリケーションプロセッサ(application processor;AP)、マイクロコントローラなど)、メモリ結晶粒(例えば、動的ランダムアクセスメモリ(dynamic random access memory;DRAM)結晶粒、静的ランダムアクセスメモリ(static random access memory;SRAM)結晶粒(例えば、SRAM L1、SRAM L2回路システム、類似なもの、又はこれらの組み合わせを含む)など)、電源管理結晶粒(例えば、電源管理集積回路(power management integrated circuit;PMIC)結晶粒)、無線周波数(radio frequency;RF)結晶粒、センサ結晶粒、微小電気機械システム(micro-electro-mechanical-system;MEMS)結晶粒、信号処理結晶粒(例えば、デジタル信号処理(digital signal processing;DSP)結晶粒)、フロントエンド結晶粒(例えば、アナログフロントエンド(analog front-end;AFE)結晶粒)、類似なもの、又はこれらの組み合わせであってもよい。示される実施例において、集積回路結晶粒3101は、RF結晶粒である。
前文において図86Aを参照して説明した封止剤2909と類似する材料及び方法によって、封止剤3103を形成してもよく、本明細書において説明を繰り返さない。封止剤3103は、集積回路結晶粒3101の側壁に沿って延びる。
幾つかの実施例において、半導体装置3100は、導電ポスト3105と、封止剤3103を貫通するように延びたアンテナ3107と、を更に含む。導電ポスト3105及びアンテナ3107は、適当な導電材料、例えば銅で形成されてもよい。
幾つかの実施例において、半導体装置3100は、集積回路結晶粒3101の裏側に設けられる第1の再分布構造3109を更に含む。第1の再分布構造3109は、裏側再分布構造と呼ばれてもよい。幾つかの実施例において、接着剤3115は、第1の再分布構造3109と集積回路結晶粒3101の裏側との間に挿入される。接着剤3115は、任意の適切な接着剤、エポキシ樹脂、ダイアタッチフィルム(die attach film;DAF)、又は類似なものであってもよい。第1の再分布構造3109は、1つ又は複数の絶縁層3111及び1つ又は複数の絶縁層3111内に設けられるメタライズパターン3113を含んでもよい。1つ又は複数の絶縁層3111は、ポリベンズオキサゾール(PBO)、ポリイミド、ベンゾシクロブテン(BCB)、又は類似なものなどのポリマーを含んでもよい。メタライズパターン3113は、導電性交線やビアを含み、適切な導電材料(銅など)で形成されてもよい。
幾つかの実施例において、第2の再分布構造3117は、集積回路結晶粒3101の前側に形成される。第2の再分布構造3117は、前側再分布構造と呼ばれてもよい。第2の再分布構造3117は、1つ又は複数の絶縁層3119及び1つ又は複数の絶縁層3119内に設けられるメタライズパターン3121を含んでもよい。1つ又は複数の絶縁層3119は、1つ又は複数の絶縁層3111と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。メタライズパターン3121は、導電性の配線やビアを含み、適切な導電材料(銅など)で形成されてもよい。
幾つかの実施例において、UBM3123は、第2の再分布構造3117に形成され、且つコネクタ3125は、UBM3123に形成される。幾つかの実施例において、前文において図86Aを参照して説明したUBM2919と類似する材料及び方法によって、UBM3123を形成してもよく、本明細書において説明を繰り返さない。コネクタ3125は、BGAコネクタ、半田ボール、金属ポスト、C4バンプ、マイクロバンプ、ENEPIGからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、誘電体層3127は、第1の再分布構造3109の上方に形成され、且つアンテナ3129は、誘電体層3127の上方に形成される。幾つかの実施例において、アンテナ3129は、第1の再分布構造3109を介して集積回路結晶粒3101に電気的に結合される。誘電体層3127は、酸化物、窒化物、SiC、SiN、SiOC、これらの組成物、又は類似なもので形成されてもよい。アンテナ3129は、適当な導電材料、例えば銅で形成されてもよい。
図88Bは、幾つかの実施例に係る半導体装置3100(88A図参照)の導電ポスト3105を示す拡大断面図である。幾つかの実施例において、導電ポスト3105を形成するためのプロセスステップは、封止剤3103をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿ってバリア/接着層3131を形成することと、バリア/接着層3131の上方にシード層3133を形成することと、開口を導電性充填層3135で充填することと、バリア/接着層3131、シード層3133及び導電性充填層3135の余剰部分を除去するように、平坦化プロセス(例えばCMPプロセス)を実行することと、を含む。
幾つかの実施例において、バリア/接着層3131は、前文において図3~図6を参照して説明したバリア/接着層129と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図10を参照して説明したシード層139と類似する材料及び方法によって、シード層3133を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層3135は、前文において図15を参照して説明した導電性充填層155と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図88Aに戻って参照すると、幾つかの実施例において、第1の再分布構造3109のメタライズパターン3113及び第2の再分布構造3117のメタライズパターン3121を形成すると同時に、バリア/接着層3131(図88B参照)などのバリア/接着層を用いてもよい。
一実施例によれば、装置は、基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を含む。導電性配線は、バリア/接着層と、バリア/接着層の上方に設けられる導電層と、を含む。バリア/接着層は、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含む。
実施例は、下記の特徴の一つ以上を含んでもよい。導電層は、バリア/接着層の上方に、且つバリア/接着層と物理的に接触するシード層を含む。誘電体層の天面とシード層の天面とが面一である。導電層は、シード層の上方に設けられる導電性充填層を更に含む。誘電体層の天面と導電性充填層の天面とが面一である。バリア/接着層は階層構造を有する。バリア/接着層の厚さは、0.5nm~3nm程度である。
他の実施例によれば、装置は、基板と、基板の上方に設けられる第1の誘電体層と、第1の誘電体層内に設けられる導電性ビアと、を含む。導電性ビアは、第1の材料の第1のバリア/接着層及び第1のバリア/接着層の上方に設けられる第1の導電層を含む。第1の材料は、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する。装置は、更に、第1の誘電体層の上方に設けられる第2の誘電体層と、第2の誘電体層内に設けられる導電性ビア及び導電線と、を含む。導電線は、第1の材料の第2のバリア/接着層及び第2のバリア/接着層の上方に設けられる第2の導電層を含む。
実施例は、下記の特徴の一つ以上を含んでもよい。第1のバリア/接着層は階層構造を有する。第1の導電層は、導電性ビアの最上層である、第1のバリア/接着層の上方に設けられる第1のシード層を含む。第1の導電層は、第1のバリア/接着層の上方に設けられる第1のシード層と、第1のシード層の上方に設けられる第1の導電性充填層と、を含み、第1の導電性充填層の天面と第1の誘電体層の天面とが面一である。第2の導電層は、導電線の最上層である、第2のバリア/接着層の上方に設けられる第2のシード層を含む。第2の導電層は、第2のバリア/接着層の上方に設けられる第2のシード層と、第2のシード層の上方に設けられる第2の導電性充填層と、を含み、第2の導電性充填層の天面と第2の誘電体層の天面とが面一である。第2のバリア/接着層は、第1の導電層と物理的に接触する。
更に別の実施例によれば、方法は、基板の上方に誘電体層を形成するステップと、誘電体層に開口を形成するように、誘電体層をパターニングするステップと、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層を、開口の底部及び側壁に沿って形成するステップと、開口においてバリア/接着層の上方に導電層を堆積するステップと、を含む。バリア/接着層を形成するステップは、開口の底部及び側壁に沿って1層の遷移金属元素を堆積するとともに、遷移金属元素の層にカルコゲン元素処理を実行することを含む。
実施例は、下記の特徴の一つ以上を含んでもよい。遷移金属元素層を堆積する方法は、物理的気相成長(physical vapor deposition;PVD)プロセスを実行することを含む。カルコゲン元素処理を実行する方法は、カルコゲン元素を含む前駆体によってプラズマ強化CVD(plasma-enhanced CVD;PECVD)プロセスを実行することを含む。導電層を堆積する方法は、開口において開口を充填するシード層をバリア/粘着層の上方に堆積することを含む。導電層を堆積する方法は、開口においてシード層をバリア/粘着層の上方に堆積することと、開口において開口を充填する導電性充填材料をシード層の上方に堆積することと、を含む。この方法において、バリア/粘着層は、複数のサブ層を含む。
上記内容は複数の実施例の特徴を概述して、当業者が本開示の態様をよりよく理解できるようにする。当業者であれば、本明細書に組み込まれた実施例を実施するための同じ目的及び/又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用することができることを理解すべきである。当業者であれば、このような等価構造は本開示の精神及び範囲から逸脱せず、且つこのような等価構造は本開示の精神及び範囲から逸脱せずに本明細書において様々な変更、置換、及び代替を行うことができることを認識すべきである。
100…半導体装置、 101…基板、 103…受動素子(トランジスタ)、
105…ゲート誘電体層、 107…ゲート電極、 109…スペーサ、
111…ソース/ドレイン領域、 113…ILD層、
115…ソース/ドレインコンタクトプラグ、 117…ゲートコンタクトプラグ、
119…配線構造、 121…メタライズ層、 121…メタライズ層、
123…ESL、 123…ESL、 125…IMD層、
125…IMD層、 127…開口、 129…バリア/接着層、
131…領域、 133…金属材料、 135…カルコゲン元素処理プロセス、
137…サブ層、 139…シード層、 141…導電性ビア、
141…導電性ビア、 143…ESL、 143…ESL、
145…IMD層、 145…IMD層、 147…開口、
149…バリア層、 151…接着層、 153…シード層、
155…導電性充填層、 157…導電線、 157…導電線、
160…方法、 161…ステップ、 163…ステップ、 200…半導体装置、
201…配線構造、 203…メタライズ層、 203…メタライズ層、
300…半導体装置、 301…配線構造、 303…メタライズ層、
303…メタライズ層、 305…シード層、 307…導電性充填層、
309…導電性ビア、 309…導電性ビア、 400…半導体装置、
401…配線構造、 403…メタライズ層、 403…メタライズ層、
500…半導体装置、 501…配線構造、 503…メタライズ層、
503…メタライズ層、 505…バリア/接着層、 507…導電線、
507…導電線、 600…半導体装置、 601…配線構造、
603…メタライズ層、 603…メタライズ層、 700…半導体装置、
701…配線構造、 703…メタライズ層、 703…メタライズ層、
800…半導体装置、 801…配線構造、 803…メタライズ層、
803…メタライズ層、 900…半導体装置、 901…配線構造、
903…メタライズ層、 903…メタライズ層、 905…ESL、
905…ESL、 907…IMD層、 907…IMD層、
909…シールドスタック、 909A…第1のシールド層、
909B…第2のシールド層、 911…開口、 911A…ビア開口、
911B…導線開口、 913…バリア/接着層、 915…シード層、
917…導電性充填層、 919A…導電性ビア、 919B…導電線、
919A…導電性ビア、 919B…導電線、 1000…半導体装置、
1001…配線構造、 1003…メタライズ層、 1003…メタライズ層、
1005…シールド、 1007…開口、 1009…導電ポスト、
1011…バリア/接着層、 1013…被覆層、 1013…被覆層、
1015…誘電体層(IMD層)、 1015…IMD層、
1017…導電性ビア、 1017…導電性ビア、 1100…半導体装置、
1101…配線構造、 1103…メタライズ層、
1103…メタライズ層、 1200…半導体装置、
1201…配線構造、 1203…メタライズ層、 1203…メタライズ層、
1300…半導体装置、 1301…配線構造、 1303…メタライズ層、
1303…メタライズ層、 1400…半導体装置、 1401…配線構造、
1403…メタライズ層、 1403…メタライズ層、 1500…半導体装置、
1501…配線構造、 1503…メタライズ層、 1503…メタライズ層、
1600…半導体装置、 1601…配線構造、 1603…メタライズ層、
1603…メタライズ層、 1700…半導体装置、 1701…配線構造、
1703…メタライズ層、 1703…メタライズ層、 1800…半導体装置、
1801…配線構造、 1803…メタライズ層、 1803…メタライズ層、
1805…バリア/接着層、 1807…金属材料、
1809…カルコゲン元素処理プロセス、 1811…処理された金属材料、
1813…導電性ビア、 1813…導電性ビア、 1900…方法、
1901…ステップ、 1903…ステップ、 1905…ステップ、
2000…方法、 2001…ステップ、 2003…ステップ、
2005…ステップ、 2100…半導体装置、 2101…配線構造、
2103…メタライズ層、 2103…メタライズ層、 2200…半導体装置、
2201…配線構造、 2203…メタライズ層、 2203…メタライズ層、
2300…半導体装置、 2301…配線構造、 2303…メタライズ層、
2303…メタライズ層、 2400…半導体装置、 2401…配線構造、
2403…メタライズ層、 2403…メタライズ層、 2500…半導体装置、
2501…配線構造、 2503…メタライズ層、 2503…メタライズ層、
2600…半導体装置、 2601…配線構造、 2603…メタライズ層、
2603…メタライズ層、 2700…半導体装置、 2701…配線構造、
2703…メタライズ層、 2703…メタライズ層、 2800…半導体装置、
2801…配線構造、 2803…メタライズ層、 2803…メタライズ層、
2803…メタライズ層、 2900…スタック半導体装置、
2901…第1の半導体装置、 2903…第2の半導体装置、
2905…コネクタ、 2907…集積回路結晶粒、 2909…封止剤、
2911…導電ポスト、 2913…再分布構造、 2915…絶縁層、
2917…メタライズパターン、 2919…UBM、 2921…コネクタ、
2923…バリア/接着層、 2925…シード層、 2927…導電性充填層、
3000…スタック半導体装置、 3001…第1の半導体装置、
3003…パッケージ基板、 3005A~3005B…集積回路結晶粒、
3007…封止剤、 3009…再分布構造、 3011…コネクタ、
3013…アンダーフィル剤、 3015…基板コア、 3017…接合パッド、
3019…ビア、 3021…コネクタ、 3023…絶縁性ライナー、
3025…バリア/接着層、 3027…シード層、 3029…導電性充填層、
3100…半導体装置、 3101…集積回路結晶粒、 3103…封止剤、
3105…導電ポスト、 3107…アンテナ、 3109…第1の再分布構造、
3111…絶縁層、 3113…メタライズパターン、 3115…接着剤、
3117…第2の再分布構造、 3119…絶縁層、
3121…メタライズパターン、 3123…UBM、 3125…コネクタ、
3127…誘電体層、 3129…アンテナ、 3131…バリア/接着層、
3133…シード層、 3135…導電性充填層。

Claims (10)

  1. 基板と、
    前記基板の上方に設けられる誘電体層と、
    前記誘電体層内に設けられる導電性配線と、
    を備え、
    前記導電性配線は、
    化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層と、
    前記バリア/接着層の上方に設けられる導電層と、を含む半導体装置の配線構造。
  2. 前記導電層は、前記バリア/接着層の上方に設けられ、前記バリア/接着層と物理的に接触するシード層を含む請求項1に記載の配線構造。
  3. 前記バリア/接着層は、階層構造を有する請求項1又は2に記載の配線構造。
  4. 基板と、
    前記基板の上方に設けられる第1の誘電体層と、
    前記第1の誘電体層内に設けられ、化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する第1の材料を含有する第1のバリア/接着層と前記第1のバリア/接着層の上方に設けられる第1の導電層とを含む導電性ビアと、
    前記第1の誘電体層内及び前記導電性ビアの上方に設けられる第2の誘電体層と、
    前記第2の誘電体層内に設けられ、前記第1の材料を含有する第2のバリア/接着層と前記第2のバリア/接着層の上方に設けられる第2の導電層とを含む導電線と、
    を備える半導体装置の配線構造。
  5. 前記第1の導電層は、前記第1のバリア/接着層の上方に設けられ、前記導電性ビアの最上層である第1のシード層を含む請求項4に記載の配線構造。
  6. 前記第1の導電層は、
    前記第1のバリア/接着層の上方に設けられる第1のシード層と、
    前記第1のシード層の上方に設けられ、その天面が前記第1の誘電体層の天面と面一である第1の導電性充填層と、を含む請求項4に記載の配線構造。
  7. 前記第2の導電層は、前記第2のバリア/接着層の上方に設けられ、前記導電線の最上層である第2のシード層を含む請求項4~6のいずれか1項に記載の配線構造。
  8. 前記第2の導電層は、
    前記第2のバリア/接着層の上方に設けられる第2のシード層と、
    前記第2のシード層の上方に設けられ、その天面が前記第2の誘電体層の天面と面一である第2の導電性充填層と、を含む請求項4~6のいずれか1項に記載の配線構造。
  9. 基板の上方に誘電体層を形成するステップと、
    前記誘電体層に開口を形成するように、前記誘電体層をパターニングするステップと、
    化学式MX(式中、Mは遷移金属元素であり、Xはカルコゲン元素であり、且つnは0.5~2である)を有する材料を含有するバリア/接着層を、前記開口の底部及び複数の側壁に沿って形成するステップと、
    を備え、
    前記バリア/接着層を形成するステップは、
    前記開口の前記底部及び前記複数の側壁に沿って前記遷移金属元素の層を堆積するステップと、
    前記遷移金属元素の前記層にカルコゲン元素処理を実行するステップと、
    前記開口において導電層を前記バリア/粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法。
  10. 前記カルコゲン元素処理を実行するステップは、前記カルコゲン元素を含む前駆体によって、プラズマ励起化学気相堆積(PECVD)プロセスを実行することを含む請求項9に記載の方法。
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