JP2023004944A - 半導体装置の配線構造及びその形成方法 - Google Patents
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- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract
【課題】半導体装置の配線構造及びその形成方法を提供する。【解決手段】基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を備え、導電性配線は、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層と、バリア／接着層の上方に設けられる導電層と、を含む装置。【選択図】図１７
Description
本発明は、半導体装置の配線構造及びその形成方法に関する。
通常、能動素子及び受動素子は、半導体基板上及び半導体基板内に形成される。一旦形成されると、これらの能動素子及び受動素子は、一連の導電層及び絶縁層によって互いに接続し、且つ外部装置に接続することができる。これらの層は、各種の能動素子及び受動素子を相互に接続することや、例えばコンタクトパッドを介して、外部装置との電気的接続を提供することに役立つ。
これらの相互接続を層内に形成するには、一連のフォトリソグラフィ、エッチング、堆積、及び平坦化の技術を用いることができる。しかしながら、能動素子や受動素子の小型化に伴い、このような技術の使用がより複雑になり、相互接続の小型化も求められている。従って、装置全体の小型化、低コスト化、高効率化、欠陥や不良の低減化にするように、配線の形成及び構造を改良する必要がある。
本発明は前述のような問題に鑑みてなされたもので、半導体装置の配線構造及びその形成方法を提供することを目的とする。
上記課題を解決するために、本発明では、基板と、
前記基板の上方に設けられる誘電体層と、
前記誘電体層内に設けられる導電性配線と、
を備え、
前記導電性配線は、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層と、
前記バリア／接着層の上方に設けられる導電層と、を含む半導体装置の配線構造を提供する。
前記基板の上方に設けられる誘電体層と、
前記誘電体層内に設けられる導電性配線と、
を備え、
前記導電性配線は、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層と、
前記バリア／接着層の上方に設けられる導電層と、を含む半導体装置の配線構造を提供する。
このような配線構造であれば、抵抗を低減することができる配線構造となる。
また、本発明では、前記導電層は、前記バリア／接着層の上方に設けられ、前記バリア／接着層と物理的に接触するシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記バリア／接着層は、階層構造を有することが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、基板と、
前記基板の上方に設けられる第１の誘電体層と、
前記第１の誘電体層内に設けられ、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する第１の材料を含有する第１のバリア／接着層と前記第１のバリア／接着層の上方に設けられる第１の導電層とを含む導電性ビアと、
前記第１の誘電体層内及び前記導電性ビアの上方に設けられる第２の誘電体層と、
前記第２の誘電体層内に設けられ、前記第１の材料を含有する第２のバリア／接着層と前記第２のバリア／接着層の上方に設けられる第２の導電層とを含む導電線と、
を備える半導体装置の配線構造を提供する。
前記基板の上方に設けられる第１の誘電体層と、
前記第１の誘電体層内に設けられ、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する第１の材料を含有する第１のバリア／接着層と前記第１のバリア／接着層の上方に設けられる第１の導電層とを含む導電性ビアと、
前記第１の誘電体層内及び前記導電性ビアの上方に設けられる第２の誘電体層と、
前記第２の誘電体層内に設けられ、前記第１の材料を含有する第２のバリア／接着層と前記第２のバリア／接着層の上方に設けられる第２の導電層とを含む導電線と、
を備える半導体装置の配線構造を提供する。
このような配線構造であっても、抵抗を低減することができる配線構造となる。
また、本発明では、前記第１の導電層は、前記第１のバリア／接着層の上方に設けられ、前記導電性ビアの最上層である第１のシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記第１の導電層は、
前記第１のバリア／接着層の上方に設けられる第１のシード層と、
前記第１のシード層の上方に設けられ、その天面が前記第１の誘電体層の天面と面一である第１の導電性充填層と、を含むことが好ましい。
前記第１のバリア／接着層の上方に設けられる第１のシード層と、
前記第１のシード層の上方に設けられ、その天面が前記第１の誘電体層の天面と面一である第１の導電性充填層と、を含むことが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、前記第２の導電層は、前記第２のバリア／接着層の上方に設けられ、前記導電線の最上層である第２のシード層を含むことが好ましい。
このような配線構造であれば、より抵抗を低減することができる配線構造となるため好ましい。
また、本発明では、前記第２の導電層は、
前記第２のバリア／接着層の上方に設けられる第２のシード層と、
前記第２のシード層の上方に設けられ、その天面が前記第２の誘電体層の天面と面一である第２の導電性充填層と、を含むことが好ましい。
前記第２のバリア／接着層の上方に設けられる第２のシード層と、
前記第２のシード層の上方に設けられ、その天面が前記第２の誘電体層の天面と面一である第２の導電性充填層と、を含むことが好ましい。
このような配線構造であれば、抵抗をさらに低減することができる配線構造となるため好ましい。
また、本発明では、基板の上方に誘電体層を形成するステップと、
前記誘電体層に開口を形成するように、前記誘電体層をパターニングするステップと、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層を、前記開口の底部及び複数の側壁に沿って形成するステップと、
を備え、
前記バリア／接着層を形成するステップは、
前記開口の前記底部及び前記複数の側壁に沿って前記遷移金属元素の層を堆積するステップと、
前記遷移金属元素の前記層にカルコゲン元素処理を実行するステップと、
前記開口において導電層を前記バリア／粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法を提供する。
前記誘電体層に開口を形成するように、前記誘電体層をパターニングするステップと、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層を、前記開口の底部及び複数の側壁に沿って形成するステップと、
を備え、
前記バリア／接着層を形成するステップは、
前記開口の前記底部及び前記複数の側壁に沿って前記遷移金属元素の層を堆積するステップと、
前記遷移金属元素の前記層にカルコゲン元素処理を実行するステップと、
前記開口において導電層を前記バリア／粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法を提供する。
このような配線構造の形成方法であれば、抵抗を低減することができる配線構造を形成することが可能となる。
また、本発明では、前記カルコゲン元素処理を実行するステップは、前記カルコゲン元素を含む前駆体によって、プラズマ励起化学気相堆積（ＰＥＣＶＤ）プロセスを実行することを含むことが好ましい。
このような配線構造の形成方法であれば、より抵抗を低減することができる配線構造を形成することが可能となるため好ましい。
以上のように、本発明の配線構造であれば、抵抗を低減することができる配線構造とすることができる。
添付図面を参照しながら読むと、以下の詳細な記述から本開示の態様を最適に理解することができる。産業上の標準的な慣行によれば、各種の特徴は縮尺通りに描かれておらず、且つ説明の目的のみに使用されることを強調すべきである。実は、明らかに記述するために、各種の特徴の寸法を任意に拡大又は縮小してよい。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例によるバリア／接着層の形成方法を示すフローチャートである。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例によるバリア／接着層の形成方法を示すフローチャートである。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例によるバリア／接着層の形成方法を示すフローチャートである。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置の製造途中の各中間段階を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例によるスタック半導体装置を示す断面図である。
幾つかの実施例によるスタック半導体装置を示す断面図である。
幾つかの実施例によるスタック半導体装置を示す断面図である。
幾つかの実施例によるスタック半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
幾つかの実施例による半導体装置を示す断面図である。
上述のように、抵抗を低減することができる配線構造を提供することが求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、基板と、前記基板の上方に設けられる誘電体層と、前記誘電体層内に設けられる導電性配線と、を備え、前記導電性配線は、バリア／接着層と、前記バリア／接着層の上方に設けられる導電層と、を含む半導体装置の配線構造において、バリア／接着層が化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するものであれば、抵抗を低減することができる配線構造を得ることができることを見出し、本発明を完成した。
幾つかの実施例において、基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を備え、導電性配線は、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層と、バリア／接着層の上方に設けられる導電層と、を含む半導体装置の配線構造である。
幾つかの実施例において、基板と、基板の上方に設けられる第１の誘電体層と、第１の誘電体層内に設けられ、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する第１の材料を含有する第１のバリア／接着層と第１のバリア／接着層の上方に設けられる第１の導電層とを含む導電性ビアと、第１の誘電体層内及び導電性ビアの上方に設けられる第２の誘電体層と、第２の誘電体層内に設けられ、第１の材料を含有する第２のバリア／接着層と第２のバリア／接着層の上方に設けられる第２の導電層とを含む導電線と、を備える半導体装置の配線構造である。
幾つかの実施例において、基板の上方に誘電体層を形成するステップと、誘電体層に開口を形成するように、誘電体層をパターニングするステップと、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層を、開口の底部及び複数の側壁に沿って形成するステップと、を備え、バリア／接着層を形成するステップは、開口の底部及び側壁に沿って遷移金属元素の層を堆積するステップと、遷移金属元素のこの層にカルコゲン元素処理を実行するステップと、開口において導電層をバリア／粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法である。
以下の開示内容は、本開示の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡単化にするために、素子及び配置の特定の実例について説明する。もちろん、これらの実例は、単に、例示的なものだけであり、本開示を限定するためのものではない。例えば、以下の説明において、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するようにした実施例を含んでもよく、追加特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴が直接接触しないようにした実施例を含んでもよい。また、本開示は、様々な実施例において数字及び／又は英字を繰り返して参照することができる。この繰り返しは簡単及び明確な目的のためであり、且つその自体が述べた様々な実施例及び／又は構成の間の関係を特定しない。
また、説明を容易にするために、本明細書において空間相対用語、例えば、「…の下方にある」、「…の下にある」、「下部」、「…の上にある」、「上部」、及びこれらに類似したものによって、各図に示された１つの素子又は特徴と他の（複数の）素子又は特徴との関係を説明することができる。空間相対用語は、図示される配向以外の使用又は操作中の装置の異なる配向を含むことを意図する。装置は、他の形態で配向されてよく（９０度回転又は他の配向）、本明細書に使用される空間相対用語は、同様にそれに応じて解釈されてよい。
特定のコンテキストに応じて、実施例、即ち半導体装置の配線構造及びその形成方法について説明する。種々の実施例は、単一材料からなるバリア／接着層を形成することを許容することにより、バリア／接着層に階層構造を持たせ、且つ良好なバリア及び接着性質を提供する。本明細書に記載した種々の実施例は、バリア／接着層の厚さを薄くするとともに、相互に接続する導電性材料（導電線やビアなど）の体積を大きくすることや、バリア／接着層と導電性材料との界面における散乱効果を抑制することを許容する。従って、配線の抵抗が小さくなる。
図１～図３及び図５～図１７は、幾つかの実施例による半導体装置１００の製造途中の各中間段階を示す断面図である。図１を参照して、半導体装置１００を形成するためのプロセスは、基板１０１を提供することを含む。基板１０１は、例えば、ドープされた又はノンドープのバルクシリコン、又は、絶縁体上の半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板の能動層を含んでもよい。通常、ＳＯＩ基板は、シリコンなどの絶縁体層上に形成された半導体材料層を含む。例えば、絶縁体層は、埋め込み酸化膜（ｂｕｒｉｅｄｏｘｉｄｅ；ＢＯＸ）層又は酸化シリコン層であってもよい。絶縁体層は、シリコン基板又はガラス基板などの基板上に設けられる。あるいは、基板１０１は、ゲルマニウムなどの他の元素半導体と、炭化珪素、ガリウム砒素、リン化ガリウム、インジウムリン、ヒ化インジウム、及び／又はアンチモン化インジウムを含む化合物半導体と、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰを含む合金半導体と、又はこれらの組成物と、を備えてよい。多層基板又は勾配基板などの他の基板を使用してもよい。
幾つかの実施例において、基板１０１上に１つ又は複数の能動素子及び／又は受動素子１０３（図１において単一のトランジスタとして示される）を形成する。１つ又は複数の能動素子及び／又は受動素子１０３は、トランジスタ、コンデンサ、抵抗器、ダイオード、フォトダイオード、ヒューズ及び類似なものなどの、様々なＮ型金属酸化膜半導体（Ｎ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＮＭＯＳ）及び／又はＰ型金属酸化膜半導体（Ｐ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＰＭＯＳ）装置を含んでもよい。当業者であれば、上記実例は、説明のために用いられるものであって、如何なる方式で本開示を限定することを意味しないと理解される。所定の応用に対して、他の回路システムを適宜使用してもよい。
幾つかの実施例において、トランジスタ１０３は、ゲート誘電体層１０５及びゲート電極１０７を含有するゲートスタックと、ゲートスタックの相対的な側壁におけるスペーサ１０９と、個別のスペーサ１０９に隣接するソース／ドレイン領域１１１と、を含む。簡単化にするため、図面において、ゲートシリサイド、ソース／ドレインシリサイド、接触エッチング停止層及び類似なものなどの一般的な集積回路における素子を省略する。幾つかの実施例において、トランジスタ１０３は、任意の許容される方法によって形成してもよい。幾つかの実施例において、トランジスタ１０３は、平面ＭＯＳＦＥＴ、ｆｉｎＦＥＴ、ナノシートＦＥＴ、ゲート全周（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ；ＧＡＡ）トランジスタ及び類似なものなどであってもよい。
幾つかの実施例において、基板１０１及び１つ又は複数の能動素子及び／又は受動素子１０３の上方に、１つ又は複数の層間誘電体（ｉｎｔｅｒｌａｙｅｒｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層１１３を形成する。幾つかの実施例において、１つ又は複数のＩＬＤ層１１３は、リンシリコンガラス（ＰＳＧ）、ホウ素リンシリコンガラス（ＢＰＳＧ）、フッ化ケイ酸ガラス（ＦＳＧ）、ＳｉＯｘＣｙ、スピンオンガラス、スピンオンポリマー、シリコン炭素材料、その化合物、これらの複合物、これらの組成物又は類似なものなどのＬｏｗ－ｋ材料を含んでもよく、且つ、スピンコート、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ強化ＣＶＤ（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、これらの組み合わせ又は類似なものなどの任意の適切な方法によって形成されてもよい。
幾つかの実施例において、ソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７は、１つ又は複数のＩＬＤ層１１３に形成される。ソース／ドレインコンタクトプラグ１１５は、電気接点をソース／ドレイン領域１１１に提供する。ゲートコンタクトプラグ１１７は、電気接点をゲート電極１０７に提供する。幾つかの実施例において、ソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７を形成するステップは、１つ又は複数のＩＬＤ層１１３に開口を形成することと、開口において１つ又は複数のバリア／接着層（明示せず）を堆積することと、１つ又は複数のバリア／接着層の上方にシード層（明示せず）を堆積することと、開口（明示せず）を導電材料で充填することとと、を含む。次に、１つ又は複数のバリア／接着層、シード層、及び開口を充填した導電材料の余分な材料を除去するように、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）を行う。幾つかの実施例において、ソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の最上面と、１つ又は複数のＩＬＤ層１１３の最上面は、ＣＭＰプロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
幾つかの実施例において、１つ又は複数のバリア／接着層は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、物理的気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、ＣＶＤ、ＡＬＤ、これらの組み合わせ又は類似なことによって形成されてもよい。１つ又は複数のバリア／接着層は、１つ又は複数のＩＬＤ層１１３を拡散及び金属毒から保護する。シード層は、銅、チタン、ニッケル、金、マンガン、これらの組成物、これらの積層体又は類似なものを含んでもよく、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。導電材料は、銅、アルミニウム、タングステン、コバルト、ルテニウム、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよく、例えば、電気めっき又は他の適切な方法によって形成されてもよい。
図２、図３、及び図５～図１７は、幾つかの実施例による、図１における構造の上方に配線構造１１９を製造する途中の各中間段階を示す断面図である。図２を参照して、幾つかの実施例において、配線構造１１９を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層１２１１を形成することを起点とする。幾つかの実施例において、メタライズ層１２１１の形成は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にエッチング停止層（ｅｔｃｈｓｔｏｐ ｌａｙｅｒ；ＥＳＬ）１２３１を形成することや、ＥＳＬ１２３１の上方に金属間誘電体（ｉｎｔｅｒ－ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ；ＩＭＤ）層１２５１を形成することを起点とする。
幾つかの実施例において、ＥＳＬ１２３１のエッチング速度がＩＭＤ層１２５１のエッチング速度より小さくなるように、ＥＳＬ１２３１の材料を選択する。幾つかの実施例において、ＥＳＬ１２３１は、１つ又は複数の誘電体材料を含んでもよい。好適な誘電体材料としては、酸化物（酸化シリコン、酸化アルミニウム又は類似なものなど）、窒化物（ＳｉＮ又は類似なものなど）、酸窒化物（ＳｉＯＮ又は類似なものなど）、酸炭化物（ＳｉＯＣ又は類似なものなど）、炭窒化物（ＳｉＣＮ又は類似なものなど）、炭化物（ＳｉＣ又は類似なものなど）、これらの組成物、又は類似なものなどを含んでもよく、スピンコート、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、ＩＭＤ層１２５１は、１つ又は複数のＩＬＤ層１１３と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、１つ又は複数のＩＬＤ層１１３及びＩＭＤ層１２５１は、同じ材料を含んでもよい。他の実施例において、１つ又は複数のＩＬＤ層１１３及びＩＭＤ層１２５１は、異なる材料を含んでもよい。
図２を更に参照して、ＩＭＤ層１２５１及びＥＳＬ１２３１に開口１２７を形成するように、ＩＭＤ層１２５１及びＥＳＬ１２３１がパターニングされる。幾つかの実施例において、開口１２７は、個別のソース／ドレインコンタクトプラグ１１５の天面を露出させる。開口１２７は、ビア（ｖｉａ）開口と呼ばれてもよい。幾つかの実施例において、適切なフォトリソグラフィ及びエッチングプロセスによって開口１２７を形成してもよい。エッチングプロセスは、１つ又は複数のドライエッチングプロセスを含んでもよい。エッチングプロセスは異方性であってもよい。開口１２７は、開口１２７の頂部に幅Ｗ１を有する。幾つかの実施例において、開口１２７の幅は、開口１２７が基板１０１に向かって延びるにつれて小さくなる。幾つかの実施例において、幅Ｗ１は、２ｎｍ～２０ｎｍ程度である。
図３を参照して、ＩＭＤ層１２５１の上方、及び開口１２７の側壁及び底部に沿ってバリア／接着層１２９を形成する。幾つかの実施例において、バリア／接着層１２９は、化学式ＭＸｎ（式中、Ｍは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、又はＰｔなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ、又はＴｅなどのカルコゲン元素であり、且つｎは０．５～２である）を有する材料（又は化合物）を含む。他の実施例において、バリア／接着層１２９は、Ｔａ２Ｓ５、Ｔａ２Ｏ５又は類似なものを含んでもよい。幾つかの実施例において、バリア／接着層１２９の厚さＴ１は、１ｎｍ～３ｎｍである。バリア／接着層１２９は、開口１２７に後から形成されるための導電性材料の体積を小さくする。詳細には、バリア／接着層１２９を形成した後、開口１２７の残存幅が、開口１２７の元の幅Ｗ１（図２参照）からバリア／接着層１２９の厚さＴ１の２倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア／粘着層１２９の厚さＴ１の２倍と、開口１２７の元の幅Ｗ１（図２参照）との比は、０．０５～１程度である。２種材料からなるバリア／接着層に比べて、上記のようにバリア／接着層１２９を単一の材料で形成することにより、バリア／接着層１２９の厚さＴ１を薄肉化することができる。従って、開口１２７に後から形成されるための導電材料の体積は増加し、形成される配線構造の抵抗は低減することができる。
図４は、幾つかの実施例によるバリア／接着層１２９（図３参照）の形成方法１６０を示すフローチャートである。図５及び図６は、方法１６０によるバリア／接着層１２９の製造途中の各中間段階を示す断面図である。図４及び図５を参照して、ステップ１６１において、金属材料１３３は、ＩＭＤ層１２５１の上方及び開口１２７の側壁及び底部に沿って堆積される。幾つかの実施例において、金属材料１３３は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、又はＰｔなどの遷移金属を含み、ＰＶＤ又は類似なものによって形成されてもよい。幾つかの実施例において、バリア／接着層１２９がＴａＳ２を含む場合、金属材料１３３はＴａを含む。
図４及び図６を参照して、ステップ１６３において、バリア／接着層１２９（図３参照）を形成するように、金属材料１３３上に、カルコゲン元素処理プロセス１３５を実行する。幾つかの実施例において、カルコゲン元素処理プロセス１３５は、適切な硫黄族元素含有の前駆体によってＰＥＣＶＤプロセスを実行することを含む。幾つかの実施例において、バリア／接着層１２９がＴａＳ２を含む場合、カルコゲン元素処理プロセス１３５は、硫化プロセスである。このような実施例において、硫化プロセスは、硫黄含有前駆体及びキャリアガス（ｃａｒｒｉｅｒ ｇａｓ）を含むプロセスガスによってＰＥＣＶＤプロセスを実行することを含む。幾つかの実施例において、硫黄含有前駆体は、ジチオジメタン（ＤＭＤＳ）、Ｈ２Ｓ、これらの組成物、又は類似なものなどを含む。幾つかの実施例において、キャリアガスは、Ａｒ、Ｈｅ、Ｎ２又は類似なものなどの不活性ガスを含む。幾つかの実施例において、キャリアガスの流速は、３５ｓｃｃｍ～６５ｓｃｃｍ程度である。幾つかの実施例において、ＰＥＣＶＤプロセスは、４００℃～８００℃程度の温度で実行され、且つプラズマ電力は、２０Ｗ～８００Ｗ程度である。
図３に戻って参照すると、代替実施例において、バリア／接着層１２９は、ＡＬＤ、ＣＶＤ又は類似なものなどのシングルステップ（ｓｉｎｇｌｅ－ｓｔｅｐ）プロセスによって形成される。このような実施例において、適切な金属含有前駆体及び適切な硫黄族元素含有前駆体によって、ＡＬＤ又はＣＶＤを実行してもよい。幾つかの実施例において、バリア／接着層１２９がＴａＳ２を含む場合、金属含有前駆体は、ペンタジメチルアミンタンタル（Ｖ）（ＰＤＭＡＴ）、エトキシタンタル、塩化タンタル又は類似なものなどのタンタル含有前駆体を含み、硫黄族元素含有前駆体は、ＤＭＤＳ、Ｈ２Ｓ又は類似なものなどの硫黄含有前駆体を含む。
図７は、図３に示す構造の領域１３１を示す拡大図である。幾つかの実施例において、バリア／接着層１２９は、階層構造を有し、複数のサブ層１３７を含む。幾つかの実施例において、サブ層１３７の数は、１～５程度である。幾つかの実施例において、サブ層１３７のそれぞれの厚さは、０．５ｎｍ～１ｎｍ程度である。幾つかの実施例において、バリア／接着層１２９の厚さは、０．５ｎｍ～３ｎｍ程度である。幾つかの実施例において、前文において図４～図６を参照して説明した方法１６０によってバリア／接着層１２９を形成する場合、バリア／接着層１２９の層構造は、４００℃程度より低いプロセス温度で消える。
図８は、幾つかの実施例によるバリア／接着層１２９の一部を示す断面図である。幾つかの実施例において、図８に示すバリア／接着層１２９の一部の位置は、開口１２７の底部（図７参照）、開口１２７の側壁、又はＩＭＤ層１２５１の天面に沿うものである。幾つかの実施例において、バリア／接着層１２９のサブ層１３７のそれぞれは実質的に平坦である（プロセス変化範囲内である）。幾つかの実施例において、前文において図４～図６を参照して説明した方法１６０によって、６００℃程度のプロセス温度でこのような平坦なバリア／接着層１２９を形成してもよい。実質的に平坦なバリア／接着層１２９を形成することにより、バリア／接着層１２９と、バリア／接着層１２９の上方に後から形成されるための導電性材料との界面における散乱効果（ｓｃａｔｔｅｒｉｎｇ ｅｆｆｅｃｔｓ）が抑制されて、得られる配線の抵抗を低減することができる。
図９は、幾つかの実施例によるバリア／接着層１２９の一部を示す断面図である。幾つかの実施例において、図９に示すバリア／接着層１２９の一部は、開口１２７の底部（図７参照）、開口１２７の側壁、又はＩＭＤ層１２５１の天面に沿って設けられてもよい。幾つかの実施例において、バリア／接着層１２９のサブ層１３７のそれぞれは波状構造を有する。幾つかの実施例において、前文において図４～図６を参照して説明した方法１６０によって、８００℃程度のプロセス温度でこのような波状のバリア／接着層１２９を形成してもよい。バリア／接着層１２９が図９に示すような波状構造を有していても、バリア／接着層１２９はミクロスケール（ｍｉｃｒｏｓｃｏｐｉｃ ｌｅｖｅｌ）上で平滑でもある。従って、バリア／接着層１２９と、バリア／接着層１２９の上方に後から形成される導電性材料との界面における散乱効果が抑制されて、得られる配線の抵抗を低減する。
図１０を参照して、開口１２７（図３参照）及びＩＭＤ層１２５１の上方に設けられたバリア／接着層１２９の上方に、シード層１３９を形成する。幾つかの実施例において、シード層１３９は、銅、チタン、ニッケル、金、マンガン、これらの組成物、これらの積層体又は類似なものを含んでもよく、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。幾つかの実施例において、シード層１３９を形成することができ、その厚さにより、シード層１３９が開口１２７（図３参照）を充填する。幾つかの実施例において、シード層１３９を堆積した後、開口１２７を充填することを補助するように、シード層１３９にリフロー（ｒｅｆｌｏｗ）プロセスを実行してもよい。
図１１を参照して、ＩＭＤ層１２５１の天面を露出させるように、開口１２７（図３参照）外を過充填したバリア／接着層１２９及びシード層１３９の一部を除去する。幾つかの実施例において、除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。開口１２７（図３参照）を充填したバリア／接着層１２９及びシード層１３９の残存部分は、導電性ビア１４１１を形成する。幾つかの実施例において、導電性ビア１４１１の天面とＩＭＤ層１２５１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図４～図６を参照して説明したようにバリア／接着層１２９を形成することにより、シード層１３９の体積が増加し、かつバリア／接着層１２９とシード層１３９との界面における散乱効果が減少する。従って、導電性ビア１４１１の抵抗が小さくなる。
図１２を参照して、導電性ビア１４１１を形成した後、ＩＭＤ層１２５１及び導電性ビア１４１１の上方にＥＳＬ１４３１を形成し、ＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成する。幾つかの実施例において、ＥＳＬ１４３１のエッチング速度がＩＭＤ層１４５１のエッチング速度より小さくなるように、ＥＳＬ１４３１の材料を選択する。幾つかの実施例において、ＥＳＬ１４３１は、ＥＳＬ１２３１と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、ＩＭＤ層１４５１は、ＩＭＤ層１２５１と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
続いて、ＩＭＤ層１４５１及びＥＳＬ１４３１に開口１４７を形成するように、ＩＭＤ層１４５１及びＥＳＬ１４３１がパターニングされる。幾つかの実施例において、開口１４７は、個別の導電性ビア１４１１の天面を露出させる。開口１４７は、導線開口と呼ばれてもよい。幾つかの実施例において、適切なフォトリソグラフィ及びエッチングプロセスによって開口１４７を形成してもよい。エッチングプロセスは、１つ又は複数のドライエッチングプロセスを含んでもよい。エッチングプロセスは異方性であってもよい。開口１４７は、開口１４７の頂部に幅Ｗ２を有する。幾つかの実施例において、幅Ｗ２は、５ｎｍ～４０ｎｍ程度である。
図１３を参照して、ＩＭＤ層１４５１の上方、及び開口１４７の側壁及び底部に沿ってバリア層１４９を形成し、バリア層１４９の上方に接着層１５１を形成する。幾つかの実施例において、バリア層１４９は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、接着層１５１は、チタン、タンタル、コバルト、ルテニウム、これらの合金、これらの組成物、これらの積層体又は類似なものを含んでもよく、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。他の実施例において、バリア層１４９は、バリア／接着層１２９と類似する材料及び方法によって形成されてもよく、接着層１５１は、チタン、タンタル、コバルト、ルテニウム、これらの合金、これらの組成物、これらの積層体又は類似なものを含んでもよく、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、これらの組み合わせ又は類似なことによって形成されてもよい。他の実施例において、バリア層１４９は、チタン、窒化チタン、タンタル、窒化タンタル、これらの組成物、これらの積層体又は類似なものを含んでもよく、バリア／接着層１２９と類似する材料及び方法によって接着層１５１を形成してもよい。
幾つかの実施例において、バリア層１４９の厚さＴ２は、１ｎｍ～５ｎｍ程度である。幾つかの実施例において、接着層１５１の厚さＴ３は、１ｎｍ～５ｎｍ程度である。バリア層１４９及び接着層１５１は、開口１４７に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア層１４９及び接着層１５１を形成した後、開口１４７の残存幅が、開口１４７の元の幅Ｗ２（図１２参照）からバリア層１４９の厚さＴ２の２倍及び接着層１５１の厚さＴ３の２倍の和を差し引いたものまで小さくなる。幾つかの実施例において、バリア層１４９の厚さＴ２の２倍及び接着層１５１の厚さＴ３の２倍の和と、開口１４７の元の幅Ｗ２（図２参照）との比は、０．０５～１程度である。
図１４を参照して、開口１４７及びＩＭＤ層１４５１の上方に設けられた接着層１５１の上方に、シード層１５３を形成する。幾つかの実施例において、シード層１３９と類似する材料及び方法によってシード層１５３を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層１５３を形成し、その厚さにより、シード層１５３が開口１４７を部分的に充填する。幾つかの実施例において、バリア／接着層１２９と類似する材料及び方法によって接着層１５１を形成するとき、接着層１５１とシード層１５３との界面における散乱効果が抑制されて、得られる配線の抵抗を低減する。
図１５を参照して、導電性充填層１５５は、開口１４７（図１４参照）及びＩＭＤ層１４５１の上方に形成される。幾つかの実施例において、導電性充填層１５５は、開口１４７を過充填する（ｏｖｅｒｆｉｌｌ）。幾つかの実施例において、導電性充填層１５５は、銅、アルミニウム、タングステン、ルテニウム、コバルト、ニッケル、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよく、例えば、電気めっき（電気化学めっき、無電解めっき又は類似なものなど）、又は他の適宜の堆積方法によって形成されてもよい。
図１６を参照して、ＩＭＤ層１４５１の天面を露出させるように、バリア層１４９、接着層１５１、シード層１５３、及び開口１４７（図１４参照）を過充填した導電性充填層１５５の一部を除去する。幾つかの実施例において、除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層１４９、接着層１５１、シード層１５３、及び開口１４７（図１４参照）を過充填した導電性充填層１５５の残存部分は、導電線１５７１を形成する。幾つかの実施例において、導電線１５７１の天面とＩＭＤ層１４５１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図１７を参照して、メタライズ層１２１Ｍが形成されるまで、メタライズ層１２１１の上方に、メタライズ層１２１１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層１２１Ｍは配線構造１１９の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層１２１１とメタライズ層１２１Ｍとの間の中間メタライズ層は、メタライズ層１２１１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層１２１Ｍは、配線構造１１９の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層１２１Ｍを形成するプロセスステップは、先のメタライズ層の上方にＥＳＬ１２３Ｍを形成することを起点とする。幾つかの実施例において、ＥＳＬ１２３Ｍは、ＥＳＬ１２３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１２３Ｍの上方にＩＭＤ層１２５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１２５Ｍは、ＩＭＤ層１２５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１２５Ｍ及びＥＳＬ１２３Ｍに導電性ビア１４１Ｍを形成する。幾つかの実施例において、導電性ビア１４１Ｍの特徴は、導電性ビア１４１１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１４１Ｍは、前文において図２～図１１を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１４１Ｍを形成した後、導電性ビア１４１Ｍ及びＩＭＤ層１２５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線１５７Ｍを形成する。幾つかの実施例において、導電線１５７Ｍの特徴は、導電線１５７１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電線１５７Ｍは、前文において図１２～図１６を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
図１８は、幾つかの実施例による半導体装置２００を示す断面図である。半導体装置２００は、半導体装置１００（図１７参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２００の配線構造２０１（メタライズ層２０３１～メタライズ層２０３Ｍを含む）は、前文において図２～図１７を参照して説明した半導体装置１００の配線構造１１９を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図１７参照）の形成を省略して、ＩＭＤ層１４５１～ＩＭＤ層１４５ＭがＩＭＤ層１２５１～ＩＭＤ層１２５Ｍの直上方にそれぞれ形成される。
図１９～図２５は、幾つかの実施例による半導体装置３００の製造途中の各中間段階を示す断面図である。詳細には、図１９～図２５は、幾つかの実施例による、図１における構造の上方に配線構造３０１を製造する途中の各中間段階を示す断面図である。
図１９を参照して、幾つかの実施例において、配線構造３０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やコンタクトプラグ１１５及びコンタクトプラグ１１７の上方にメタライズ層３０３１を形成することを起点とする。幾つかの実施例において、メタライズ層３０３１の形成は、１つ又は複数のＩＬＤ層１１３やコンタクトプラグ１１５及びコンタクトプラグ１１７の上方にＥＳＬ１２３１を形成することや、ＥＳＬ１２３１の上方にＩＭＤ層１２５１を形成することを起点とし、前文において図２を参照して説明した通り、本明細書において説明を繰り返さない。
幾つかの実施例において、前文において図２を参照して説明したように、ＩＭＤ層１２５１及びＥＳＬ１２３１に開口１２７を形成するように、ＩＭＤ層１２５１及びＥＳＬ１２３１がパターニングされ、本明細書において説明を繰り返さない。幾つかの実施例において、開口１２７は、個別のソース／ドレインコンタクトプラグ１１５の天面を露出させる。
図２０を参照して、前文において図３～図６を参照して説明したように、ＩＭＤ層１２５１の上方、及び開口１２７の側壁及び底部に沿ってバリア／接着層１２９を形成し、本明細書において説明を繰り返さない。
図２１を参照して、開口１２７、及びＩＭＤ層１２５１の上方に設けられたバリア／接着層１２９の上方に、シード層３０５を形成する。幾つかの実施例において、前文において図１０を参照して説明したシード層１３９と類似する材料及び方法によってシード層３０５を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層３０５を形成することができ、その厚さにより、シード層３０５が開口１２７を部分的に充填する。
図２２を参照して、導電性充填層３０７は、開口１２７（図２１参照）及びＩＭＤ層１２５１の上方に形成される。幾つかの実施例において、導電性充填層３０７は、開口１２７を過充填する。幾つかの実施例において、導電性充填層３０７は、前文において図１５を参照して説明した導電性充填層１５５と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図２３を参照して、ＩＭＤ層１２５１の天面を露出させるように、バリア層／接着層１２９、シード層３０５、及び開口１２７（図２１参照）を過充填した導電性充填層３０７の一部を除去する。幾つかの実施例において、除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層／接着層１２９、シード層３０５、及び開口１２７（図２１参照）を充填した導電性充填層３０７の残存部分は、導電性ビア３０９１を形成する。幾つかの実施例において、導電性ビア３０９１の天面とＩＭＤ層１２５１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図３～図６を参照して説明したようにバリア／接着層１２９を形成することにより、導電性充填層３０７の体積が増加し、かつバリア／接着層１２９とシード層３０５との界面における散乱効果が減少する。従って、導電性ビア３０９１の抵抗が小さくなる。
図２４を参照して、導電性ビア３０９１を形成した後、前文において図１２を参照して説明したように、ＩＭＤ層１２５１及び導電性ビア３０９１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図１２～図１６を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線１５７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線１５７１は、個別の導電性ビア３０９１と物理的に接触する。
図２５を参照して、メタライズ層３０３Ｍが形成されるまで、メタライズ層３０３１の上方に、メタライズ層３０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層３０３Ｍは配線構造３０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層３０３１とメタライズ層３０３Ｍとの間の中間メタライズ層は、メタライズ層３０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層３０３Ｍは、配線構造３０１の最終なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層３０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＥＳＬ１２３Ｍを形成することを起点とする。幾つかの実施例において、ＥＳＬ１２３Ｍは、ＥＳＬ１２３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１２３Ｍの上方にＩＭＤ層１２５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１２５Ｍは、ＩＭＤ層１２５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１２５Ｍ及びＥＳＬ１２３Ｍに導電性ビア３０９Ｍを形成する。幾つかの実施例において、導電性ビア３０９Ｍの特徴は、導電性ビア３０９１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア３０９Ｍは、前文において図１９～図２３を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア３０９Ｍを形成した後、導電性ビア３０９Ｍ及びＩＭＤ層１２５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線１５７Ｍを形成する。幾つかの実施例において、導電線１５７Ｍの特徴は、導電線１５７１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図１２～図１６を参照して説明したプロセスによって導電線１５７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図２６は、幾つかの実施例による半導体装置４００を示す断面図である。半導体装置４００は、半導体装置３００（図２５参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置４００の配線構造４０１（メタライズ層４０３１～メタライズ層４０３Ｍを含む）は、前文において図１９～図２５を参照して説明した半導体装置３００の配線構造３０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図２５参照）の形成を省略して、ＩＭＤ層１２５１～ＩＭＤ層１２５Ｍの直上方にＩＭＤ層１４５１～ＩＭＤ層１４５Ｍを形成する。
図２７～図３３は、幾つかの実施例による半導体装置５００の製造途中の各中間段階を示す断面図である。詳細には、図２７～図３３は、幾つかの実施例による、図１における構造の上方に配線構造５０１を製造する途中の各中間段階を示す断面図である。
図２７を参照して、幾つかの実施例において、配線構造５０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層５０３１を形成することを起点とする。幾つかの実施例において、メタライズ層５０３１の形成は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にＥＳＬ１２３１を形成することや、ＥＳＬ１２３１の上方にＩＭＤ層１２５１を形成することを起点とし、前文において図２を参照して説明した通り、本明細書において説明を繰り返さない。続いて、前文において図２～図１１を参照して説明したように、ＩＭＤ層１２５１及びＥＳＬ１２３１に導電性ビア１４１１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア１４１１は、個別のソース／ドレインコンタクトプラグ１１５と物理的に接触する（ｐｈｙｓｉｃａｌ ｃｏｎｔａｃｔ）。
図２８を参照して、導電性ビア１４１１を形成した後、前文において図１２を参照して説明したように、ＩＭＤ層１２５１及び導電性ビア１４１１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。
幾つかの実施例において、前文において図１２を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に開口１４７を形成するように、ＩＭＤ層１４５１及びＥＳＬ１４３１がパターニングされ、本明細書において説明を繰り返さない。幾つかの実施例において、開口１４７は、個別の導電性ビア１４１１の天面を露出させる。
図２９を参照して、ＩＭＤ層１４５１の上方、及び開口１４７の側壁及び底部に沿ってバリア／接着層５０５を形成する。幾つかの実施例において、バリア／接着層５０５は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア／接着層５０５の厚さＴ４は、１ｎｍ～３ｎｍ程度である。バリア／接着層５０５は、開口１４７に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア／接着層５０５を形成した後、開口１４７の残存幅が、開口１４７の元の幅Ｗ２（図２８参照）からバリア／接着層５０５の厚さＴ４の２倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア／粘着層５０５の厚さＴ４の２倍と、開口１４７の元の幅Ｗ２（図２８参照）との比は、０．０５～１程度である。前文において図３～図６を参照して説明したように、２種材料からなるバリア／接着層に比べて、バリア／接着層５０５を単一の材料で形成することにより、バリア／接着層５０５の厚さＴ４を薄肉化することができる。従って、開口１４７に後から形成されるための導電材料の体積を増加させることができて、得られる配線構造の抵抗が低減する。
図３０を参照して、前文において図１４を参照して説明したように、開口１４７、及びＩＭＤ層１４５１の上方に設けられたバリア／接着層５０５の上方に、シード層１５３を形成し、本明細書において説明を繰り返さない。示される実施例において、シード層１５３を形成し、その厚さにより、シード層１５３が開口１４７を部分的に充填する。
図３１を参照して、導電性充填層１５５は、開口１４７（図３０参照）及びＩＭＤ層１４５１の上方に形成され、前文において図１５を参照して説明した通り、本明細書において説明を繰り返さない。
図３２を参照して、ＩＭＤ層１４５１の天面を露出させるように、バリア層／接着層５０５、シード層１５３、及び開口１４７（図３０参照）を過充填した導電性充填層１５５の一部を除去する。幾つかの実施例において、除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層／接着層５０５、シード層１５３、及び開口１４７（図３０参照）を充填した導電性充填層１５５の残存部分は、導電線５０７１を形成する。幾つかの実施例において、導電線５０７１の天面とＩＭＤ層１４５１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。前文において図３～図６を参照して説明したように、バリア／接着層５０５を単一の材料で形成することにより、導電性充填層１５５の体積が増加し、かつバリア／接着層５０５とシード層１５３との界面における散乱効果が抑制される。従って、導電線５０７１の抵抗が小さくなる。
図３３を参照して、メタライズ層５０３Ｍが形成されるまで、メタライズ層５０３１の上方に、メタライズ層５０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層５０３Ｍは配線構造５０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層５０３１とメタライズ層５０３Ｍとの間の中間メタライズ層は、メタライズ層５０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層５０３Ｍは、配線構造５０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層５０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＥＳＬ１２３Ｍを形成することを起点とする。幾つかの実施例において、ＥＳＬ１２３Ｍは、ＥＳＬ１２３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１２３Ｍの上方にＩＭＤ層１２５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１２５Ｍは、ＩＭＤ層１２５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１２５Ｍ及びＥＳＬ１２３Ｍに導電性ビア１４１Ｍを形成する。幾つかの実施例において、導電性ビア１４１Ｍの特徴は、導電性ビア１４１１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１４１Ｍは、前文において図２７を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１４１Ｍを形成した後、導電性ビア１４１Ｍ及びＩＭＤ層１２５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線５０７Ｍを形成する。幾つかの実施例において、導電線５０７Ｍの特徴は、導電線５０７１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図２８～図３２を参照して説明したプロセスステップによって導電線５０７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図３４は、幾つかの実施例による半導体装置６００を示す断面図である。半導体装置６００は、半導体装置５００（図３３参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置６００の配線構造６０１（メタライズ層６０３１～メタライズ層６０３Ｍを含む）は、前文において図２７～図３３を参照して説明した半導体装置５００の配線構造５０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～１４３Ｍ（図３３参照）の形成を省略して、ＩＭＤ層１２５１～ＩＭＤ層１２５Ｍの直上方にＩＭＤ層１４５１～ＩＭＤ層１４５Ｍを形成する。
図３５～図３７は、幾つかの実施例による半導体装置７００の製造途中の各中間段階を示す断面図である。詳細には、図３５～図３７は、幾つかの実施例による、図１における構造の上方に配線構造７０１を製造する途中の各中間段階を示す断面図である。
図３５を参照して、幾つかの実施例において、配線構造７０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やコンタクトプラグ１１５及びコンタクトプラグ１１７の上方にメタライズ層７０３１を形成することを起点とする。幾つかの実施例において、前文において図２を参照して説明したように、タライズ層７０３１の形成は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にＥＳＬ１２３１を形成することやＥＳＬ１２３１の上方にＩＭＤ層１２５１を形成することを起点とし、本明細書において説明を繰り返さない。続いて、前文において図１９～図２３を参照して説明したように、ＩＭＤ層１２５１及びＥＳＬ１２３１に導電性ビア３０９１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア３０９１は、個別のコンタクトプラグ１１５と物理的に接触する。
図３６を参照して、導電性ビア３０９１を形成した後、前文において図１２を参照して説明したように、ＩＭＤ層１２５１及び導電性ビア３０９１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図２８～図３２を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線５０７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線５０７１は、個別の導電性ビア３０９１と物理的に接触する。
図３７を参照して、メタライズ層７０３Ｍが形成されるまで、メタライズ層７０３１の上方に、メタライズ層７０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層７０３Ｍは配線構造７０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層７０３１とメタライズ層７０３Ｍとの間の中間メタライズ層は、メタライズ層７０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層７０３Ｍは、配線構造７０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層７０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＥＳＬ１２３Ｍを形成することを起点とする。幾つかの実施例において、ＥＳＬ１２３Ｍは、ＥＳＬ１２３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１２３Ｍの上方にＩＭＤ層１２５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１２５Ｍは、ＩＭＤ層１２５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１２５Ｍ及びＥＳＬ１２３Ｍに導電性ビア３０９Ｍを形成する。幾つかの実施例において、導電性ビア３０９Ｍの特徴は、導電性ビア３０９１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア３０９Ｍは、前文において図１９～図２３を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア３０９Ｍを形成した後、導電性ビア３０９Ｍ及びＩＭＤ層１２５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線５０７Ｍを形成する。幾つかの実施例において、導電線５０７Ｍの特徴は、導電線５０７１の特徴と類似し、ここで類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図２８～図３２を参照して説明したプロセスステップによって導電線５０７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図３８は、幾つかの実施例による半導体装置８００を示す断面図である。半導体装置８００は、半導体装置７００（図３７参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置８００の配線構造８０１（メタライズ層８０３１～メタライズ層８０３Ｍを含む）は、前文において図３５～図３７を参照して説明した半導体装置７００の配線構造７０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図３７参照）の形成を省略して、ＩＭＤ層１２５１～ＩＭＤ層１２５Ｍの直上方にＩＭＤ層１４５１～ＩＭＤ層１４５Ｍをそれぞれ形成する。
図３９～図４４は、幾つかの実施例による半導体装置９００の製造途中の各中間段階を示す断面図である。詳細には、図３９～図４４は、幾つかの実施例による、図１における構造の上方に配線構造９０１を製造する途中の各中間段階を示す断面図である。図３９を参照して、幾つかの実施例において、配線構造９０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層９０３１を形成する。幾つかの実施例において、タライズ層９０１１の形成は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にＥＳＬ９０５１を形成することや、ＥＳＬ９０５１の上方にＩＭＤ層９０７１を形成することを起点とする。
幾つかの実施例において、ＥＳＬ９０５１のエッチング速度がＩＭＤ層９０７１のエッチング速度より小さくなるように、ＥＳＬ９０５１の材料を選択する。幾つかの実施例において、ＥＳＬ９０５１は、前文において図２を参照して説明したＥＳＬ１２３１と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、ＩＭＤ層９０７１は、前文において図２を参照して説明したＩＭＤ層１２５１と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、ＩＭＤ層９０７１の上方にシールドスタック９０９を形成する。後でより詳述するように、シールドスタック９０９は、ＩＭＤ層９０７１のパターニングを補助することに用いられる。幾つかの実施例において、シールドスタック９０９は、１つ又は複数のシールド層を含む。示される実施例において、シールドスタック９０９は、第１のシールド層９０９Ａ及び第１のシールド層９０９Ａの上方に設けられる第２のシールド層９０９Ｂを含む。幾つかの実施例において、第１のシールド層９０９Ａは、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン、炭窒化シリコン、これらの組成物、又は類似なものの誘電体材料を含み、酸化プロセス、ＡＬＤ、ＣＶＤ、ＰＶＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。第１のシールド層９０９Ａは、誘電体シールド層と呼ばれてもよい。幾つかの実施例において、第２のシールド層９０９Ｂは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は類似なものなどの金属窒化物化合物を含んでもよく、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。第２のシールド層９０９Ｂは、誘電体シールド層と呼ばれてもよい。
図３９を更に参照して、開口９１１を形成するように、シールドスタック９０９、ＩＭＤ層９０７１及びＥＳＬ９０５１がパターニングされる。開口９１１は、下部部分９１１Ａ（ビア開口９１１Ａと呼ばれてもよい）及び上部部分９１１Ｂ（導線開口９１１Ｂと呼ばれてもよい）を含む。幾つかの実施例において、開口９１１は、「ビアファースト（ｖｉａ ｆｉｒｓｔ）」プロセスによって形成されてもよい。他の実施例において、開口９１１は、「トレンチファースト（ｔｒｅｎｃｈ ｆｉｒｓｔ）」プロセスによって形成されてもよい。
幾つかの実施例において、「ビアファースト」プロセスによって開口９１１を形成する場合、ビア開口９１１Ａは、導線開口９１１Ｂを形成する前に形成される。幾つかの実施例において、第２のシールド層９０９Ｂ上には、第１のパターニングシールド（図示せず）が形成される。第２のシールド層９０９Ｂ上に、第１のパターニングシールド材が堆積される。次に、第１のパターニングシールド材の一部を除去して第１のパターニングシールドを形成するように、第１のパターニングシールド材に対して光照射（露光）、硬化、及び現像を行う。幾つかの実施例において、第１のパターニングシールドは、フォトレジストや、任意の適切な光パターニング材料を含んでもよい。
幾つかの実施例において、ビア開口９１１Ａを形成するように、第１のパターニングシールドは、第１のシールド層９０９Ａ、第２のシールド層９０９Ｂ、及びＩＭＤ層９０７１をパターニングすることに用いられる。第１のシールド層９０９Ａ、第２のシールド層９０９Ｂ、及びＩＭＤ層９０７１のうち、第１のパターニングシールドで保護されていない部分は、第１のエッチングプロセスによってエッチングされる。幾つかの実施例において、第１のエッチングプロセスは、１つ又は複数の適切なエッチングプロセスを含んでもよく、例えば、異方性ドライエッチングプロセス又は類似なことが挙げられる。幾つかの実施例において、第１のエッチングプロセスを完了する前に、第１のパターニングシールド全体を完全に消費することができる。このような実施例において、第１のエッチングプロセスを完了するように、第１のシールド層９０９Ａ及び第２のシールド層９０９Ｂをエッチングシールドとして用いる。
幾つかの実施例において、ビア開口９１１ＡがＥＳＬ９０５１に到達すると、第１のエッチングプロセスが終了して、ビア開口９１１Ａの底部にＥＳＬ９０５１の部分を露出させる。代替実施例において、ビア開口９１１ＡがＥＳＬ９０５１に到達する前に、第１のエッチングプロセスが終了する。これらの実施例において、ビア開口９１１Ａの底部にＩＭＤ層９０７１の一部を露出させる。その後、第１のパターニングシールドの残存部分（あれば）を除去する。幾つかの実施例において、第１のパターニングシールドがフォトレジスト材料で形成される場合、例えばアッシングプロセスに湿式洗浄プロセスを組み合わせて第１のパターニングシールドの残存部分を除去することができる。
ビア開口９１１Ａを形成した後、ＩＭＤ層９０７１に導線開口９１１Ｂを形成する。幾つかの実施例において、第２のシールド層９０９Ｂ上に、第２のパターニングシールド（図示せず）が形成される。第２のシールド層９０９Ｂ上に、第２のパターニングシールド材が堆積される。次に、第２のパターニングシールド材の一部を除去して第２のパターニングシールドを形成するように、第２のパターニングシールド材に対して光照射（露光）、硬化、及び現像を行う。幾つかの実施例において、第２のパターニングシールドは、フォトレジストや、任意の適切な光パターニング材料を含んでもよい。
幾つかの実施例において、導線開口９１１Ｂを形成するように、第２のパターニングシールドは、第１のシールド層９０９Ａ、第２のシールド層９０９Ｂ、及びＩＭＤ層９０７１をパターニングすることに用いられる。第１のシールド層９０９Ａ、第２のシールド層９０９Ｂ、及びＩＭＤ層９０７１のうち、第２のパターニングシールドで保護されていない部分は、第２のエッチングプロセスによってエッチングされる。幾つかの実施例において、第２のエッチングプロセスは、１つ又は複数の適切なエッチングプロセスを含んでもよく、例えば、異方性ドライエッチングプロセス又は類似なことが挙げられる。幾つかの実施例において、第２のエッチングプロセスは、第１のエッチングプロセスと異なってもよい。幾つかの実施例において、第２のエッチングプロセスを完了する前に、第２のパターニングシールド全体を完全に消費することができる。このような実施形態において、第２のエッチングプロセスを完了するように、第１のシールド層９０９Ａ及び第２のシールド層９０９Ｂをエッチングシールドとして用いる。
幾つかの実施例において、第２のエッチングプロセスは、ビア開口９１１Ａを更に延びてもよい。幾つかの実施例において、第１のエッチングプロセスの後、ＥＳＬ９０５１が露出していない場合、第２のエッチングプロセスによって、ＩＭＤ層９０７１及びＥＳＬ９０５１を更にエッチングすることによって、ビア開口９１１ＡがＥＳＬ９０５１を貫通するように延びて、個別のソース／ドレインコンタクトプラグ１１５を露出させる。
他の実施例において、第１のエッチングプロセスの後、ＥＳＬ９０５１が露出している場合、第２のエッチングプロセスによって、ＥＳＬ９０５１をエッチングすることによって、ビア開口９１１ＡがＥＳＬ９０５１を貫通するように延びて、個別のソース／ドレインコンタクトプラグ１１５を露出させる。その後、第２のパターニングシールドの残存部分（あれば）を除去する。幾つかの実施例において、第２のパターニングシールドがフォトレジスト材料で形成される場合、例えばアッシングプロセスに湿式洗浄プロセスを組み合わせて第２のパターニングシールドの残存部分を除去することができる。
図３９を更に参照して、代替実施例において、開口９１１は、「トレンチファースト」プロセスによって形成される。このような実施例において、開口９１１の形成プロセスは、上記の「ビアファースト」プロセスと類似し、ビア開口９１１Ａを形成する前に導電開口９１１Ｂが形成される点で異なる。幾つかの実施例において、ビア開口９１１Ａはその頂部に幅Ｗ３を有するが、導線開口９１１Ｂはその頂部に幅Ｗ４を有する。幾つかの実施例において、幅Ｗ３は、２ｎｍ～２０ｎｍ程度である。幾つかの実施例において、幅Ｗ４は、５ｎｍ～４０ｎｍ程度である。
図４０を参照して、シールドスタック９０９の上方に、ビア開口９１１Ａの側壁及び底部、並びに導線開口９１１Ｂの側壁及び底部に沿って、バリア／接着層９１３を形成する。幾つかの実施例において、バリア／接着層９１３は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア／接着層９１３の厚さＴ５は、１ｎｍ～３ｎｍ程度である。バリア／接着層９１３は、開口９１１に後から形成されるための導電性材料の体積を減少させる。詳細には、バリア／接着層９１３を形成した後、ビア開口９１１Ａの残存幅が、ビア開口９１１Ａの元の幅Ｗ３（図３９参照）からバリア／接着層９１３の厚さＴ５の２倍を差し引いたものまで小さくなるが、導線開口９１１Ｂの残存幅が、導線開口９１１Ｂの元の幅Ｗ４（図３９参照）からバリア／接着層９１３の厚さＴ５の２倍を差し引いたものまで小さくなる。幾つかの実施例において、バリア／粘着層９１３の厚さＴ５の２倍と、開口９１１Ａの元の幅Ｗ３（図３９参照）との比は、０．１～１程度である。幾つかの実施例において、バリア／粘着層９１３の厚さＴ５の２倍と、開口９１１Ｂの元の幅Ｗ４（図３９参照）との比は、０．０５～１程度である。２種材料からなるバリア／接着層に比べて、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって、バリア／接着層９１３を形成することにより、バリア／接着層９１３の厚さＴ５を薄肉化することができる。従って、開口９１１に後から形成されるための導電材料の体積を増加させることができて、得られる配線構造の抵抗が低減する。
図４１を参照して、シード層９１５は、開口９１１及びシールドスタック９０９の上方に設けられたバリア／接着層９１３の上方に形成される。幾つかの実施例において、前文において図１０を参照して説明したシード層１３９と類似する材料及び方法によってシード層９１５を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、シード層９１５を形成することができ、その厚さにより、シード層９１５がビア開口９１１Ａ及び導線開口９１１Ｂを部分的に充填する。
図４２を参照して、導電性充填層９１７は、開口９１１（図４１参照）及びシールドスタック９０９の上方に形成される。幾つかの実施例において、導電性充填層９１７は、開口９１１を過充填する。幾つかの実施例において、導電性充填層９１７は、前文において図１５を参照して説明した導電性充填層１５５と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図４３を参照して、ＩＭＤ層９０７１の天面を露出させるように、バリア層／接着層９１３、シード層９１５、及び開口９１１（図４１参照）を過充填した導電性充填層９１７の一部を除去する。幾つかの実施例において、除去プロセスは、シールドスタック９０９（図４２参照）を更に除去する。幾つかの実施例において、除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。バリア層／接着層９１３、シード層９１５、及び開口９１１Ａ（図４１参照）を充填した導電性充填層９１７の残存部分は、導電性ビア９１９Ａ１を形成する。バリア層／接着層９１３、シード層９１５、及び開口９１１Ｂ（図４１参照）を充填した導電性充填層９１７の残存部分は、導電線９１９Ｂ１を形成する。幾つかの実施例において、導電線９１９Ｂ１の天面とＩＭＤ層９０７１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。幾つかの実施例において、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によってバリア／接着層９１３を形成することにより、導電性充填層９１７の体積が増加し、かつバリア／接着層９１３とシード層９１５との界面における散乱効果が減少する。従って、導電性ビア９１９Ａ１の抵抗及び導電線９１９Ｂ１の抵抗が小さくなる。
図４４を参照して、メタライズ層９０３Ｍが形成されるまで、メタライズ層９０３１の上方に、メタライズ層９０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層９０３Ｍは配線構造９０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層９０３１とメタライズ層９０３Ｍとの間の中間メタライズ層は、メタライズ層９０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層９０３Ｍは、配線構造９０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層９０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＥＳＬ９０５Ｍを形成することを起点とする。幾つかの実施例において、ＥＳＬ９０５Ｍは、ＥＳＬ９０５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ９０５Ｍの上方にＩＭＤ層９０７Ｍを形成する。幾つかの実施例において、ＩＭＤ層９０７Ｍは、ＩＭＤ層９０７１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。
続いて、ＩＭＤ層９０７Ｍ及びＥＳＬ９０５Ｍに導電性ビア９１９ＡＭ及び導電線９１９ＢＭを形成する。幾つかの実施例において、導電性ビア９１９ＡＭ及び導電線９１９ＢＭの特徴は、導電性ビア９１９Ａ１及び導電線９１９Ｂ１の特徴とそれぞれ類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア９１９ＡＭ及び導電線９１９ＢＭは、前文において図３９～図４３を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
図４５～図５２は、幾つかの実施例による半導体装置１０００の製造途中の各中間段階を示す断面図である。詳細には、図４５～図５２は、幾つかの実施例による、図１における構造の上方に配線構造１００１（図５２参照）を製造する途中の各中間段階を示す断面図である。
図４５を参照して、幾つかの実施例において、配線構造１００１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層１００３１（図５１参照）を形成することを起点とする。幾つかの実施例において、メタライズ層１００３１の形成は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にシールド１００５を形成することを起点とする。シールド１００５は、フォトレジスト材料、ポリマー材料、誘電体材料又は類似なものを含んでもよい。シールド１００５を形成した後、シールド１００５に開口１００７を形成するように、シールド１００５がパターニングされる。開口１００７は、個別のソース／ドレインコンタクトプラグ１１５を露出させる。幾つかの実施例において、シールド１００５がフォトレジスト材料を含む場合、パターニングプロセスは、フォトレジスト材料を露光し、続いて硬化及び現像プロセスを行うことを含む。幾つかの実施例において、シールド１００５が誘電体材料を含む場合、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含む。
図４６を参照して、導電ポスト１００９は、開口１００７に形成される（図４５参照）。幾つかの実施例において、導電ポスト１００９は、銅、アルミニウム、タングステン、ルテニウム、コバルト、ニッケル、これらの組成物、これらの合金、これらの積層体又は類似なものを含んでもよい、無電解めっき、ＰＶＤ、ＣＶＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。導電ポスト１００９は、個別のソース／ドレインコンタクトプラグ１１５と物理的に接触する。
図４７を参照して、導電ポスト１００９の側壁を露出させるように、シールド１００５（図４６参照）を除去する。幾つかの実施例において、シールド１００５がフォトレジスト材料を含む場合、アッシングプロセス及びその次の湿式洗浄プロセスによってシールド１００５を除去する。幾つかの実施例において、シールド１００５が誘電体材料を含む場合、シールド１００５の材料に対して適宜のエッチングプロセスを選択的にすることによってシールド１００５を除去する。
図４８を参照して、導電ポスト１００９及び１つ又は複数のＩＬＤ層１１３の上方に、バリア／接着層１０１１を形成する。バリア／接着層１０１１は、導電ポスト１００９のそれぞれの天面及び側壁に沿って延びる。幾つかの実施例において、バリア／接着層１０１１は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア／接着層１０１１の厚さは、０．５ｎｍ～５ｎｍ程度である。示される実施例において、バリア／接着層１０１１が形成され、その厚さにより、バリア／接着層１０１１が隣り合う導電ポスト１００９同士のスリットを部分に充填する。
図４９を参照して、バリア／接着層１０１１の上方に、被覆層１０１３１を形成する。被覆層１０１３１は、酸化珪素、金属酸化物、炭化珪素、窒化珪素、これらの組成物、又は類似なものを含んでもよく、ＡＬＤ、ＣＶＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、被覆層１０１３１が形成され、その厚さは、１ｎｍ～１０ｎｍ程度である。示される実施例において、被覆層１０１３１が形成され、その厚さにより、被覆層１０１３１が隣り合う導電ポスト１００９同士のスリットを部分に充填する。
続いて、被覆層１０１３１の上方に誘電体層１０１５１を形成する。誘電体層１０１５１は、ＩＭＤ層１０１５１と呼ばれてもよい。幾つかの実施例において、ＩＭＤ層１０１５１は、１つ又は複数のＩＬＤ層１１３と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＩＭＤ層１０１５１が形成され、その厚さにより、ＩＭＤ層１０１５１が隣り合う導電ポスト１００９同士のスリットを部分に充填する。
図５０を参照して、導電ポスト１００９の天面を露出させるように、導電ポスト１００９の天面に延びたバリア／接着層１０１１、被覆層１０１３１、及びＩＭＤ層１０１５１の一部を除去する。幾つかの実施例において、除去プロセスは、導電ポスト１００９の一部を除去することもできる。除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。導電ポスト１００９の残存部分及び導電ポスト１００９の側壁に延びたバリア／接着層１０１１の一部が導電性ビア１０１７１を形成する。幾つかの実施例において、平坦化プロセスを実行した後、導電性ビア１０１７１の天面と被覆層１０１３１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図５１を参照して、平坦化プロセスを実行した後、前文において図１２を参照して説明したように、ＩＭＤ層１０１５１及び導電性ビア１０１７１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図１２～図１６を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線１５７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線１５７１は、個別の導電性ビア１０１７１と物理的に接触する。
図５２を参照して、メタライズ層１００３Ｍが形成されるまで、メタライズ層１００３１の上方に、メタライズ層１００３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層１００３Ｍは配線構造１００１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層１００３１とメタライズ層１００３Ｍとの間の中間メタライズ層は、メタライズ層１００３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層１００３Ｍは、配線構造１００１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層１００３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＩＭＤ層１０１５Ｍ、被覆層１０１３Ｍ及び導電性ビア１０１７Ｍを形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５Ｍは、ＩＭＤ層１０１５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層１０１３Ｍは、被覆層１０１３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア１０１７Ｍの特徴は、導電性ビア１０１７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１０１７Ｍは、前文において図４５～図５０を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１０１７Ｍを形成した後、導電性ビア１０１７Ｍ及びＩＭＤ層１０１５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線１５７Ｍを形成する。幾つかの実施例において、導電線１５７Ｍの特徴は、導電線１５７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図１２～図１６を参照して説明したプロセスによって導電線１５７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図５３は、幾つかの実施例による半導体装置１１００を示す断面図である。半導体装置１１００は、半導体装置１０００（図５２参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１１００の配線構造１１０１（メタライズ層１１０３１～メタライズ層１１０３Ｍを含む）は、前文において図４５～図５２を参照して説明した半導体装置１０００の配線構造１００１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図５２参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１０１１の直上方に形成される。
図５４は、幾つかの実施例による半導体装置１２００を示す断面図である。半導体装置１２００は、半導体装置１０００（図５２参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１２００の配線構造１２０１（メタライズ層１２０３１～メタライズ層１２０３Ｍを含む）は、前文において図４５～図５２を参照して説明した半導体装置１０００の配線構造１００１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図５２参照）の形成を省略して、ＩＭＤ層１４５１～ＩＭＤ層１４５ＭがＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍの直上方にそれぞれ形成される。
図５５は、幾つかの実施例による半導体装置１３００を示す断面図である。半導体装置１３００は、半導体装置１２００（図５４参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１３００の配線構造１３０１（メタライズ層１３０３１～メタライズ層１３０３Ｍを含む）は、前文において図５４を参照して説明した半導体装置１２００の配線構造１２０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図５４参照）の形成を省略して、ＩＭＤ層１０１５１～１０１５Ｍが個別のバリア／接着層１０１１の直上方に形成される。
図５６～図５８は、幾つかの実施例による半導体装置１４００の製造途中の各中間段階を示す断面図である。詳細には、図５６～図５８は、幾つかの実施例による、図１における構造の上方に配線構造１４０１（図５８参照）を製造する途中の各中間段階を示す断面図である。
図５６を参照して、幾つかの実施例において、配線構造１４０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層１４０３１（図５７参照）を形成することを起点とする。メタライズ層１４０３１を形成するためのプロセスステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にＩＭＤ層１０１５１、被覆層１０１３１、及び導電性ビア１０１７１を形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５１、被覆層１０１３１、及び導電性ビア１０１７１は、前文において図４５～図５０を参照して説明したプロセスによって形成され、本明細書において説明を繰り返さない。
図５７を参照して、導電性ビア１０１７１を形成した後、前文において図１２を参照して説明したように、ＩＭＤ層１０１５１及び導電性ビア１０１７１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図２８～図３２を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線５０７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線５０７１は、個別の導電性ビア１０１７１と物理的に接触する。
図５８を参照して、メタライズ層１４０３Ｍが形成されるまで、メタライズ層１４０３１の上方に、メタライズ層１４０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層１４０３Ｍは、配線構造１４０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層１４０３１とメタライズ層１４０３Ｍとの間の中間メタライズ層は、メタライズ層１４０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層１４０３Ｍは、配線構造１４０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層１４０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＩＭＤ層１０１５Ｍ、被覆層１０１３Ｍ及び導電性ビア１０１７Ｍを形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５Ｍは、ＩＭＤ層１０１５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層１０１３Ｍは、被覆層１０１３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア１０１７Ｍの特徴は、導電性ビア１０１７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１０１７Ｍは、前文において図４５～図５０を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１０１７Ｍを形成した後、導電性ビア１０１７Ｍ及びＩＭＤ層１０１５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線５０７Ｍを形成する。幾つかの実施例において、導電線５０７Ｍの特徴は、導電線５０７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図２８～図３２を参照して説明したプロセスステップによって、導電線５０７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図５９は、幾つかの実施例による半導体装置１５００を示す断面図である。半導体装置１５００は、半導体装置１４００（図５８参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１５００の配線構造１５０１（メタライズ層１５０３１～メタライズ層１５０３Ｍを含む）は、前文において図５６～図５８を参照して説明した半導体装置１４００の配線構造１４０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図５８参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１０１１の直上方に形成される。
図６０は、幾つかの実施例による半導体装置１６００を示す断面図である。半導体装置１６００は、半導体装置１４００（図５８参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１６００の配線構造１６０１（メタライズ層１６０３１～メタライズ層１６０３Ｍを含む）は、前文において図５６～図５８を参照して説明した半導体装置１４００の配線構造１４０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図５８参照）の形成を省略して、ＩＭＤ層１４５１～ＩＭＤ層１４５ＭがＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍの直上方にそれぞれ形成される。
図６１は、幾つかの実施例による半導体装置１７００を示す断面図である。半導体装置１７００は、半導体装置１６００（図６０参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置１７００の配線構造１７０１（メタライズ層１７０３１～メタライズ層１７０３Ｍを含む）は、前文において図６０を参照して説明した半導体装置１６００の配線構造１６０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図６０参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１０１１の直上方に形成される。
図６２、図６３、図６５～図６７及び図６９～図７５は、幾つかの実施例による半導体装置１８００の製造途中の各中間段階を示す断面図である。詳細には、図６２、図６３、図６５～図６７及び図６９～図７５は、幾つかの実施例による、図１における構造の上方に配線構造１８０１（図７５参照）を製造する途中の各中間段階を示す断面図である。
図６２を参照して、幾つかの実施例において、配線構造１８０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層１８０３１（図７４参照）を形成することを起点とする。前文において図４５～図４７を参照して説明したように、メタライズ層１８０３１を形成するためのプロセスステップは、個別のソース／ドレインコンタクトプラグ１１５の上方に導電ポスト１００９を形成することを起点とし、本明細書において説明を繰り返さない。
図６３を参照して、導電ポスト１００９のそれぞれの側壁及び天面に沿って、バリア／接着層１８０５を形成する。バリア／接着層１８０５は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、バリア／接着層１８０５の厚さは、０．５ｎｍ～５ｎｍ程度である。
図６４は、幾つかの実施例によるバリア／接着層１８０５（図６３参照）の形成方法１９００を示すフローチャートである。図６５～図６７は、方法１９００によってバリア／接着層１８０５を製造する途中の各中間段階を示す断面図である。図６４及び図６５を参照して、ステップ１９０１において、金属材料１８０７は、１つ又は複数のＩＬＤ層１１３の上方及び導電ポスト１００９の側壁及び天面に沿って堆積される。金属材料１８０７は、前文において図５を参照して説明した金属材料１３３と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図６４及び図６６を参照して、ステップ１９０３において、金属材料１８０７をパータンニングすることによって、金属材料１８０７のうち１つ又は複数のＩＬＤ層１１３及びソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７と物理的に接触した部分を除去し、金属材料１８０７の残存部分が導電ポスト１００９の側壁及び天面に沿って延びる。幾つかの実施例において、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含んでもよい。適切なエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、これらの組み合わせ又は類似なことを含んでもよい。
図６４及び図６７を参照して、ステップ１９０５において、バリア／接着層１８０５（図６３参照）を形成するように、金属材料１８０７の残存部分に、カルコゲン元素処理プロセス１８０９を実行する。幾つかの実施例において、カルコゲン元素処理プロセス１８０９は、前文において図６を参照して説明したカルコゲン元素処理プロセス１３５と類似し、ここで説明を繰り返さない。
図６８は、幾つかの実施例によるバリア／接着層１８０５（図６３）の形成方法２０００を示すフローチャートである。図６９～図７１は、方法２０００によってバリア／接着層１８０５を製造する途中の各中間段階を示す断面図である。図６８及び図６９を参照して、ステップ２００１において、金属材料１８０７は、１つ又は複数のＩＬＤ層１１３の上方及び導電ポスト１００９の側壁及び天面に沿って堆積される。金属材料１８０７は、前文において図５を参照して説明した金属材料１３３と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図６８及び図７０を参照して、ステップ２００３において、処理された金属材料１８１１を形成するように、金属材料１８０７の残存部分に、カルコゲン元素処理プロセス１８０９を実行する。幾つかの実施例において、カルコゲン元素処理プロセス１８０９は、前文において図６を参照して説明したカルコゲン元素処理プロセス１３５と類似し、本明細書において説明を繰り返さない。代替実施例において、ＡＬＤ、ＣＶＤ又は類似なことなどのシングルステッププロセスによって処理された金属材料１８１１を形成する。このような実施例において、適切な金属含有前駆体及び適切な硫黄族元素含有前駆体によって、ＡＬＤ又はＣＶＤを実行してもよい。
図６８及び図７１を参照して、ステップ２００５において、処理された金属材料１８１１をパータンニングすることによって、処理された金属材料１８１１の、１つ又は複数のＩＬＤ層１１３及びソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７と物理的に接触した部分を除去し、処理された金属材料１８１１の残存部分が導電ポスト１００９の側壁及び天面に沿って延び、バリア／接着層１８０５を形成する。幾つかの実施例において、パターニングプロセスは、適切なフォトリソグラフィ及びエッチングプロセスを含んでもよい。適切なエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、これらの組み合わせ又は類似なことを含んでもよい。
図７２を参照して、バリア／接着層１８０５を形成した後、前文において図４９を参照して説明したように、バリア／接着層１８０５の上方、１つ又は複数のＩＬＤ層１１３、並びにソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方に、被覆層１０１３１を形成し、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１が形成され、その厚さにより、被覆層１０１３１が隣り合う導電ポスト１００９同士のスリットを部分に充填する。続いて、前文において図４９を参照して説明したように、被覆層１０１３１の上方にＩＭＤ層１０１５１を形成し、本明細書において説明を繰り返さない。示される実施例において、ＩＭＤ層１０１５１が形成され、その厚さにより、ＩＭＤ層１０１５１が隣り合う導電ポスト１００９同士のスリットを部分に充填する。
図７３を参照して、導電ポスト１００９の天面を露出させるように、導電ポスト１００９の天面に延びたバリア／接着層１８０５、被覆層１０１３１、及びＩＭＤ層１０１５１の一部を除去する。幾つかの実施例において、除去プロセスは、導電ポスト１００９の一部を除去することもできる。除去プロセスは、ＣＭＰプロセス、研磨プロセス、エッチングプロセス、これらの組み合わせ、又は類似なことを含む平坦化プロセスであってもよい。導電ポスト１００９の残存部分及び個別のバリア／接着層１８０５に、導電性ビア１８１３１を形成する。幾つかの実施例において、平坦化プロセスを実行した後、導電性ビア１８１３１の天面と被覆層１０１３１の天面及びＩＭＤ層１０１５１の天面とは、平坦化プロセスのプロセス変化範囲内で実質的に面一である又は同一平面にある。
図７４を参照して、平坦化プロセスを実行した後、前文において図１２を参照して説明したように、ＩＭＤ層１０１５１及び導電性ビア１８１３１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図１２～図１６を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線１５７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線１５７１は、個別の導電性ビア１８１３１と物理的に接触する。
図７５を参照して、メタライズ層１８０３Ｍが形成されるまで、メタライズ層１８０３１の上方に、メタライズ層１８０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層１８０３Ｍは配線構造１８０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層１８０３１とメタライズ層１８０３Ｍとの間の中間メタライズ層は、メタライズ層１８０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層１８０３Ｍは、配線構造１８０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層１８０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＩＭＤ層１０１５Ｍ、被覆層１０１３Ｍ及び導電性ビア１８１３Ｍを形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５Ｍは、ＩＭＤ層１０１５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層１０１３Ｍは、被覆層１０１３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア１８１３Ｍの特徴は、導電性ビア１８１３１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１８１３Ｍは、前文において図６２～図７３を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１８１３Ｍを形成した後、導電性ビア１８１３Ｍ及びＩＭＤ層１０１５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線１５７Ｍを形成する。幾つかの実施例において、導電線１５７Ｍの特徴は、導電線１５７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図１２～図１６を参照して説明したプロセスによって導電線１５７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図７６は、幾つかの実施例による半導体装置２１００を示す断面図である。半導体装置２１００は、半導体装置１８００（図７５参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２１００の配線構造２１０１（メタライズ層２１０３１～メタライズ層２１０３Ｍを含む）は、前文において図６２～図７５を参照して説明した半導体装置１８００の配線構造１８０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図７５参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１８０５の直上方に形成される。
図７７は、幾つかの実施例による半導体装置２２００を示す断面図である。半導体装置２２００は、半導体装置１８００（図７５参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２２００の配線構造２２０１（メタライズ層２２０３１～メタライズ層２２０３Ｍを含む）は、前文において図６２～図７５を参照して説明した半導体装置１８００の配線構造１８０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図７５参照）の形成を省略して、ＩＭＤ層１４５１～ＩＭＤ層１４５ＭがＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍの直上方にそれぞれ形成される。
図７８は、幾つかの実施例による半導体装置２３００を示す断面図である。半導体装置２３００は、半導体装置２２００（図７７参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２３００の配線構造２３０１（メタライズ層２３０３１～メタライズ層２３０３Ｍを含む）は、前文において図７７を参照して説明した半導体装置２２００の配線構造２２０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図７７参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１８０５の直上方に形成される。
図７９～図８１は、幾つかの実施例による半導体装置２４００の製造途中の各中間段階を示す断面図である。詳細には、図７９～図８１は、幾つかの実施例による、図１における構造の上方に配線構造２４０１（図８１参照）を製造する途中の各中間段階を示す断面図である。
図７９を参照して、幾つかの実施例において、配線構造２４０１を形成するステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にメタライズ層２４０３１（図８０参照）を形成することを起点とする。メタライズ層２４０３１を形成するためのプロセスステップは、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方にＩＭＤ層１０１５１、被覆層１０１３１、及び導電性ビア１８１３１を形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５１、被覆層１０１３１、及び導電性ビア１８１３１は、前文において図６２～図７３を参照して説明したプロセスによって形成され、本明細書において説明を繰り返さない。
図８０を参照して、導電性ビア１８１３１を形成した後、前文において図１２を参照して説明したように、ＩＭＤ層１０１５１及び導電性ビア１８１３１の上方にＥＳＬ１４３１を形成し、及びＥＳＬ１４３１の上方にＩＭＤ層１４５１を形成し、本明細書において説明を繰り返さない。続いて、前文において図２８～図３２を参照して説明したように、ＩＭＤ層１４５１及びＥＳＬ１４３１に導電線５０７１を形成し、本明細書において説明を繰り返さない。幾つかの実施例において、導電線５０７は、個別の導電性ビア１８１３１と物理的に接触する。
図８１を参照して、メタライズ層２４０３Ｍが形成されるまで、メタライズ層２４０３１の上方に、メタライズ層２４０３１と類似する１つ又は複数のメタライズ層が形成される。幾つかの実施例において、メタライズ層２４０３Ｍは配線構造２４０１の最終的なメタライズ層である。幾つかの実施例において、Ｍは、１～１２であってもよい。幾つかの実施例において、メタライズ層２４０３１とメタライズ層２４０３Ｍとの間の中間メタライズ層は、メタライズ層２４０３１と類似するように形成され、本明細書において説明を繰り返さない。他の実施例において、メタライズ層２４０３Ｍは、配線構造２４０１の最終的なメタライズ層ではなく、その上方に追加のメタライズ層が形成される。
幾つかの実施例において、メタライズ層２４０３Ｍを形成するプロセスステップは、先のメタライズ層の上方にＩＭＤ層１０１５Ｍ、被覆層１０１３Ｍ及び導電性ビア１８１３Ｍを形成することを起点とする。幾つかの実施例において、ＩＭＤ層１０１５Ｍは、ＩＭＤ層１０１５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、被覆層１０１３Ｍは、被覆層１０１３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。幾つかの実施例において、導電性ビア１８１３Ｍの特徴は、導電性ビア１８１３１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、導電性ビア１８１３Ｍは、前文において図６２～図７３を参照して説明したプロセスによって形成されてもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、導電性ビア１８１３Ｍを形成した後、導電性ビア１８１３Ｍ及びＩＭＤ層１０１５Ｍの上方にＥＳＬ１４３Ｍを形成する。幾つかの実施例において、ＥＳＬ１４３Ｍは、ＥＳＬ１４３１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＥＳＬ１４３Ｍの上方にＩＭＤ層１４５Ｍを形成する。幾つかの実施例において、ＩＭＤ層１４５Ｍは、ＩＭＤ層１４５１と類似する材料及び方法によって形成され、本明細書において説明を繰り返さない。続いて、ＩＭＤ層１４５Ｍ及びＥＳＬ１４３Ｍに導電線５０７Ｍを形成する。幾つかの実施例において、導電線５０７Ｍの特徴は、導電線５０７１の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、前文において図２８～図３２を参照して説明したプロセスステップによって、導電線５０７Ｍを形成してもよく、本明細書において説明を繰り返さない。
図８２は、幾つかの実施例による半導体装置２５００を示す断面図である。半導体装置２５００は、半導体装置２４００（図８１参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２５００の配線構造２５０１（メタライズ層２５０３１～メタライズ層２５０３Ｍを含む）は、前文において図７９～図８１を参照して説明した半導体装置２４００の配線構造２４０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図８１参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１８０５の直上方に形成される。
図８３は、幾つかの実施例による半導体装置２６００を示す断面図である。半導体装置２６００は、半導体装置２４００（図８１参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２６００の配線構造２６０１（メタライズ層２６０３１～メタライズ層２６０３Ｍを含む）は、前文において図７９～図８１を参照して説明した半導体装置２４００の配線構造２４０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、ＥＳＬ１４３１～ＥＳＬ１４３Ｍ（図８１参照）の形成を省略して、ＩＭＤ層１４５１～ＩＭＤ層１４５ＭがＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍの直上方にそれぞれ形成される。
図８４は、幾つかの実施例による半導体装置２７００を示す断面図である。半導体装置２７００は、半導体装置２６００（図８３参照）と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２７００の配線構造２７０１（メタライズ層２７０３１～メタライズ層２７０３Ｍを含む）は、前文において図８３を参照して説明した半導体装置２６００の配線構造２６０１を形成するためのプロセスステップによって形成されてもよく、本明細書において説明を繰り返さない。示される実施例において、被覆層１０１３１～被覆層１０１３Ｍ（図８３参照）の形成を省略して、ＩＭＤ層１０１５１～ＩＭＤ層１０１５Ｍが個別のバリア／接着層１８０５の直上方に形成される。
図８５は、幾つかの実施例による半導体装置２８００を示す断面図である。幾つかの実施例において、半導体装置２８００の幾つかの特徴は、半導体装置１００（図１７参照）の特徴と類似し、類似な特徴は類似な素子の符号で示される。幾つかの実施例において、半導体装置２８００は、１つ又は複数のＩＬＤ層１１３やソース／ドレインコンタクトプラグ１１５及びゲートコンタクトプラグ１１７の上方に形成された配線構造２８０１を更に含む。幾つかの実施例において、配線構造２８０１は、メタライズ層２８０３１、２８０３２～メタライズ層２８０３Ｍを含む。幾つかの実施例において、Ｍは、１～１２であってもよい。メタライズ層２８０３１～２８０３Ｍの各々は、メタライズ層１２１１、２０３１、３０３１、４０３１、５０３１、６０３１、７０３１、８０３１、９０３１、１００３１、１１０３１、１２０３１、１３０３１、１４０３１、１５０３１、１６０３１、１７０３１、１８０３１、２１０３１、２２０３１、２３０３１、２４０３１、２５０３１、２６０３１、２７０３１（それぞれ図１７、図１８、図２５、図２６、図３３、図３４、図３７、図３８、図４４、図５２～図５５、図５８～図６１、図７５～図７８、及び図８１～図８４参照）のいずれかと類似してもよい。幾つかの実施例において、メタライズ層２８０３１～メタライズ層２８０３Ｍのそれぞれ又は一部は、類似な構造を有してもよい。
図８６Ａは、幾つかの実施例によるスタック半導体装置２９００を示す断面図である。幾つかの実施例において、スタック半導体装置２９００は、第２の半導体装置２９０３に接合された第１の半導体装置２９０１を含む。示される実施例において、第１の半導体装置２９０１は、集積回路結晶粒又は１つ又は複数の集積回路結晶粒を含有するパッケージを含むが、第２の半導体装置２９０３は、集積ファンアウト（ｉｎｔｅｇｒａｔｅｄ ｆａｎ－ｏｕｔ；ＩｎＦＯ）パッケージを含む。従って、スタック半導体装置２９００は、パッケージスタック（ｐａｃｋａｇｅ－ｏｎ－ｐａｃｋａｇｅ；ＰｏＰ）装置と呼ばれてもよい。
幾つかの実施例において、第１の半導体装置２９０１の１つ又は複数の集積回路結晶粒は、ロジック結晶粒（例えば、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、図形処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＧＰＵ）、神経処理ユニット（ｎｅｕｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＮＰＵ）、システム・オン・チップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ；ＳｏＣ）、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ；ＡＰ）、マイクロコントローラなど）、メモリ結晶粒（例えば、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）結晶粒、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）結晶粒（例えば、ＳＲＡＭ Ｌ１、ＳＲＡＭ Ｌ２回路システム、類似なもの、又はこれらの組み合わせを含む）など）、電源管理結晶粒（例えば、電源管理集積回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＰＭＩＣ）結晶粒）、無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ；ＲＦ）結晶粒、センサ結晶粒、微小電気機械システム（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ－ｓｙｓｔｅｍ；ＭＥＭＳ）結晶粒、信号処理結晶粒（例えば、デジタル信号処理（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ；ＤＳＰ）結晶粒）、フロントエンド結晶粒（例えば、アナログフロントエンド（ａｎａｌｏｇ ｆｒｏｎｔ－ｅｎｄ；ＡＦＥ）結晶粒）、類似なもの、又はこれらの組み合わせであってもよい。図示の実施例では、第１の半導体装置２９０１の１つ又は複数の集積回路結晶粒はメモリ結晶粒であり、これにより、第１の半導体装置２９０１をメモリ装置とする。
幾つかの実施例において、第１の半導体装置２９０１はコネクタ２９０５を更に含み、第１の半導体装置２９０１の１つ又は複数の集積回路結晶粒に電気的接続を提供する。コネクタ２９０５は、ボールグリッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ；ＢＧＡ）コネクタ、半田ボール、金属柱、制御された崩壊チップ接続（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ；Ｃ４）バンプ、マイクロバンプ、無電解ニッケルパラジウムめっき技術（ｅｌｅｃｔｒｏｌｅｓｓｎｉｃｋｅｌ－ｅｌｅｃｔｒｏｌｅｓｓ ｐａｌｌａｄｉｕｍ－ｉｍｍｅｒｓｉｏｎｇｏｌｄ ｔｅｃｈｎｉｑｕｅ；ＥＮＥＰＩＧ）で形成されたバンプ、又は類似なものであってもよい。
幾つかの実施例において、第２の半導体装置２９０３は、封止剤２９０９に封止された集積回路結晶粒２９０７を含む。集積回路結晶粒２９０７は、ロジック結晶粒（例えば、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、図形処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＧＰＵ）、神経処理ユニット（ｎｅｕｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＮＰＵ）、システム・オン・チップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ；ＳｏＣ）、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ；ＡＰ）、マイクロコントローラなど）、メモリ結晶粒（例えば、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）結晶粒、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）結晶粒（例えば、ＳＲＡＭ Ｌ１、ＳＲＡＭ Ｌ２回路システム、類似なもの、又はこれらの組み合わせを含む）など）、電源管理結晶粒（例えば、電源管理集積回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＰＭＩＣ）結晶粒）、無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ；ＲＦ）結晶粒、センサ結晶粒、微小電気機械システム（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ－ｓｙｓｔｅｍ；ＭＥＭＳ）結晶粒、信号処理結晶粒（例えば、デジタル信号処理（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ；ＤＳＰ）結晶粒）、フロントエンド結晶粒（例えば、アナログフロントエンド（ａｎａｌｏｇ ｆｒｏｎｔ－ｅｎｄ；ＡＦＥ）結晶粒）、類似なもの、又はこれらの組み合わせであってもよい。示される実施例において、集積回路結晶粒２９０７はロジック結晶粒を含み、これにより、第２の半導体装置２９０３をロジックデバイスとする。封止剤２９０９は、化合物、ポリマー、エポキシ樹脂、シリカ充填材、類似なもの、又はこれらの組成物をモールドするものであってもよく、プレス法又はトランスファーモールド法、又は類似なことによって適用されてもよい。他の実施例において、封止剤２９０９は、ポリマー材料、誘電体材料又は類似なものを含んでもよい。
幾つかの実施例において、第２の半導体装置２９０３は、封止剤２９０９を貫通するように延びた導電ポスト２９１１を更に含む。導電ポスト２９１１は、適当な導電材料、例えば銅で形成されてもよい。
幾つかの実施例において、集積回路結晶粒２９０７の能動側及び封止剤２９０９に再分布構造２９１３を形成する。再分布構造２９１３は、１つ又は複数の絶縁層２９１５及び１つ又は複数の絶縁層２９１５内に設けられるメタライズパターン２９１７を含んでもよい。１つ又は複数の絶縁層２９１５は、ポリベンズオキサゾール（ＰＢＯ）、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、又は類似なものなどのポリマーを含んでもよい。メタライズパターン２９１７は、導電性交線やビアを含んでもよく、適切な導電材料（銅など）で形成されてもよい。
幾つかの実施例において、アンダーバンプメタライゼーション（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌｌｉｚａｔｉｏｎ；ＵＢＭ）２９１９は、再分布構造２９１３に形成され、且つコネクタ２９２１はＵＢＭ２９１９に形成される。幾つかの実施例において、ＵＢＭ２９１９は、１層のチタン、１層の銅、及び１層のニッケルなどの３層の導電性材料を含む。材料及び層の他の配置としては、例えば、クロム／クロム銅合金／銅／金の配置、チタン／チタン・タングステン／銅の配置、又は銅／ニッケル／金の配置が挙げられ、ＵＢＭ２９１９の形成に用いられることもできる。コネクタ２９２１は、ＢＧＡコネクタ、半田ボール、金属ポスト、Ｃ４バンプ、マイクロバンプ、ＥＮＥＰＩＧからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、コネクタ２９０５をリフローすることで第１の半導体装置２９０１を第２の半導体装置２９０３の導電ポスト２９１１に取り付ける。コネクタ２９０５は、第１の半導体装置２９０１を第２の半導体装置２９０３に電気的及び／又は物理的に結合する。
幾つかの実施例において、第１の半導体装置２９０１と第２の半導体装置２９０３との間、及びコネクタ２９０５の周囲に、アンダーフィル剤（図示せず）が形成されてもよい。アンダーフィル剤は、第１の半導体装置２９０１を第２の半導体装置２９０３に取り付けた後に、キャピラリーフロープロセスによって形成されてもよいし、第１の半導体装置２９０１を第２の半導体装置２９０３に取り付ける前に、適当な堆積方法で形成されてもよい。
図８６Ｂは、幾つかの実施例による第１の半導体装置２９０１（図８６Ａ参照）の導電ポスト２９１１を示す拡大断面図である。幾つかの実施例において、導電ポスト２９１１を形成するためのプロセスステップは、封止剤２９０９をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿ってバリア／接着層２９２３を形成することと、バリア／接着層２９２３の上方にシード層２９２５を形成することと、開口を導電性充填層２９２７で充填することと、バリア／接着層２９２３、シード層２９２５及び導電性充填層２９２７の余剰部分を除去するように、平坦化プロセス（例えば、ＣＭＰプロセス）を実行することと、を含む。
幾つかの実施例において、バリア／接着層２９２３は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図１０を参照して説明したシード層１３９と類似する材料及び方法によってシード層２９２５を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層２９２７は、前文において図１５を参照して説明した導電性充填層１５５と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図８６Ａに戻って参照すると、幾つかの実施例において、第１の半導体装置２９０１の再分布構造２９１３のメタライズパターン２９１７を形成すると同時に、バリア／接着層２９２３（図８６Ｂ参照）などのバリア／接着層を用いてもよい。
図８７Ａは、幾つかの実施例によるスタック半導体装置３０００を示す断面図である。幾つかの実施例において、スタック半導体装置３０００は、パッケージ基板３００３に接合された第１の半導体装置３００１を含む。示される実施例において、第１の半導体装置３００１は、ＩｎＦＯパッケージを含む。
幾つかの実施例において、第１の半導体装置３００１は、封止剤３００７に封止された集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂを含む。集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂのそれぞれは、ロジック結晶粒（例えば、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、図形処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＧＰＵ）、神経処理ユニット（ｎｅｕｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＮＰＵ）、システム・オン・チップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ；ＳｏＣ）、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ；ＡＰ）、マイクロコントローラなど）、メモリ結晶粒（例えば、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）結晶粒、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）結晶粒（ＳＲＡＭ Ｌ１、ＳＲＡＭ Ｌ２回路システム、類似なもの、又はこれらの組み合わせを含む）など）、電源管理結晶粒（例えば、電源管理集積回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＰＭＩＣ）結晶粒）、無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ；ＲＦ）結晶粒、センサ結晶粒、微小電気機械システム（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ－ｓｙｓｔｅｍ；ＭＥＭＳ）結晶粒、信号処理結晶粒（例えば、デジタル信号処理（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ；ＤＳＰ）結晶粒）、フロントエンド結晶粒（例えば、アナログフロントエンド（ａｎａｌｏｇ ｆｒｏｎｔ－ｅｎｄ；ＡＦＥ）結晶粒）、類似なもの、又はこれらの組み合わせであってもよい。幾つかの実施例において、集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂは、同じタイプの結晶粒を含む。他の実施例において、集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂは、異なるタイプの結晶粒を含む。
前文において図８６Ａを参照して説明した封止剤２９０９と類似する材料及び方法によって封止剤３００７を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、封止剤３００７は、集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂの側壁に沿って延在し、集積回路結晶粒３００５Ａと集積回路結晶粒３００５Ｂとの間のスリットを充填する。
幾つかの実施例において、再分布構造３００９は、集積回路結晶粒３００５Ａ及び集積回路結晶粒３００５Ｂの能動側、及び封止剤３００７上に形成される。再分布構造３００９は、１つ又は複数の絶縁層（図示せず）及び１つ又は複数の絶縁層内に設けられるメタライズパターン（図示せず）を含んでもよい。幾つかの実施例において、前文において図８６Ａを参照して説明した再分布構造２９１３と類似する材料及び方法によって再分布構造３００９を形成してもよく、本明細書において説明を繰り返さない。
幾つかの実施例において、第１の半導体装置３００１は、再分布構造３００９に接続されたコネクタ３０１１を更に含む。コネクタ３０１１は、ＢＧＡコネクタ、半田ボール、金属ポスト、Ｃ４バンプ、マイクロバンプ、ＥＮＥＰＩＧからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、パッケージ基板３００３は、基板コア３０１５及び基板コア３０１５の上方に設けられる接合パッド３０１７を含む。基板コア３０１５は、シリコン、ゲルマニウム、ダイヤモンド又は類似なものなどの半導体材料からなってもよい。あるいは、シリコンゲルマニウム、炭化珪素、ガリウムヒ素、インジウムヒ素、インジウムリン、シリコンゲルマニウム、ガリウムヒ素、ガリウムインジウムリン、これらの組み合わせ、類似なものなどの化合物材料を用いることもできる。また、基板コア３０１５は、ＳＯＩ基板であってもよい。ＳＯＩ基板は、通常、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、ＳＯＩ、ＳＧＯＩなどの半導体材料又はこれらの組成物の層を含む。代替実施例において、基板コア３０１５は、ガラス繊維強化樹脂コアなどの絶縁コアに基づくものである。例えば、コア材は、ＦＲ４などのガラス繊維樹脂である。コア材の代替品は、ビスマレイミドトリアジンＢＴレジン、又は他のＰＣＢ材料やフィルムを含む。基板コア３０１５には、ＡＢＦ又は他の積層板などの積層膜を用いることができる。
幾つかの実施例において、基板コア３０１５は、能動素子及び受動素子（図示せず）を含んでもよい。トランジスタ、コンデンサ、抵抗器、これらの組み合わせ、類似なものなどの様々な装置は、スタック型半導体装置３０００の設計を生み出す構造や機能の要件に用いられることができる。これらの装置は任意の適切な方法によって形成することができる。
基板コア３０１５は、メタライズ層（図示せず）及びビア３０１９を含んでもよく、そのうち接合パッド３０１７は、メタライズ層及びビア３０１９と物理的に結合及び／又は電気的に結合される。メタライズ層は、能動素子及び受動素子の上方に形成されるとともに、各種の装置を接続して機能回路システムを形成するように設計されてもよい。メタライズ層は、誘電体層（例えば、ｌｏｗ－ｋ誘電率材料）と導電性材料（例えば、銅）との交互層で形成されてもよいし、ここで導電性材料層同士をビアで相互に接続して、また、任意の適切なプロセス（堆積、ダマシン、デュアルダマシン、又は類似なことなど）によって形成されてもよい。他の実施例において、基板コア３０１５は、能動素子及び受動素子を基本的に含まない。ビア３０１９は、挿ビア又は基板挿ビアと呼ばれてもよい。
パッケージ基板３００３は、更に、基板コア３０１５に取り付けられたコネクタ３０２１を有する。コネクタ３０２１は、パッケージ基板３００３への電気的な接続を提供するとともに、パッケージ基板３００３に接合された半導体装置を提供する。コネクタ３０２１は、ＢＧＡコネクタ、半田ボール、金属ポスト、Ｃ４バンプ、マイクロバンプ、ＥＮＥＰＩＧからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、コネクタ３０１１をリフローすることで第１の半導体装置３００１をパッケージ基板３００３の接合パッド３０１７に取り付ける。コネクタ３０１１は、パッケージ基板３００３（基板コア３０１５におけるメタライズ層及びビア３０１９を含む）を第１の半導体装置３００１に電気的結合及び／又は物理的に結合する。
幾つかの実施例において、第１の半導体装置３００１とパッケージ基板３００３との間、及びコネクタ３０１１の周囲にアンダーフィル剤３０１３を形成してもよい。アンダーフィル剤３０１３は、第１の半導体装置３００１をパッケージ基板３００３に取り付けた後に、キャピラリーフロープロセスによって形成されてもよく、又は、第１の半導体装置３００１をパッケージ基板３００３に取り付ける前に、適当な堆積方法によって形成されてもよい。
図８７Ｂは、幾つかの実施例に係るパッケージ基板３００３（第８７Ａ図参照）のビア３０１９を示す拡大断面図である。幾つかの実施例において、ビア３０１９を形成するためのプロセスステップは、基板コア３０１５をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿って絶縁性ライナー３０２３を形成することと、絶縁性ライナー３０２３の上方にバリア／接着層３０２５を形成することと、バリア／接着層３０２５の上方にシード層３０２７を形成することと、開口を導電性充填層３０２９で充填することと、絶縁性ライナー３０２３、バリア／接着層３０２５、シード層３０２７及び導電性充填層３０２９の余剰部分を除去するように、平坦化処理（ＣＭＰプロセスなど）を実行することと、を含む。幾つかの実施例において、基板コア３０１５が絶縁材料で形成される場合、絶縁性ライナー３０２３を省略してもよい。
幾つかの実施例において、絶縁性ライナー３０２３は、酸化シリコン、窒化シリコン、酸窒化シリコン、これらの組成物、又は類似なものを含み、ＣＶＤ、ＡＬＤ、これらの組み合わせ、又は類似なことによって形成されてもよい。幾つかの実施例において、バリア／接着層３０２５は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図１０を参照して説明したシード層１３９と類似する材料及び方法によって、シード層３０２７を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層３０２９は、前文において図１５を参照して説明した導電性充填層１５５と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図８７Ａに戻って参照すると、幾つかの実施例において、第１の半導体装置３００１の再分布構造３００９のメタライズパターンを形成する際や、パッケージ基板３００３の配線構造を形成する際に、バリア／接着層３０２５（図８７Ｂ参照）などのバリア／接着層を用いてもよい。
図８８Ａは、幾つかの実施例による半導体装置３１００を示す断面図である。幾つかの実施例において、半導体装置３１００は、ＩｎＦＯパッケージである。幾つかの実施例において、半導体装置３１００は、封止剤３１０３に封止された集積回路結晶粒３１０１を含んでもよい。
集積回路結晶粒３１０１は、ロジック結晶粒（例えば、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、図形処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＧＰＵ）、神経処理ユニット（ｎｅｕｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＮＰＵ）、システム・オン・チップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ；ＳｏＣ）、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ；ＡＰ）、マイクロコントローラなど）、メモリ結晶粒（例えば、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）結晶粒、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）結晶粒（例えば、ＳＲＡＭ Ｌ１、ＳＲＡＭ Ｌ２回路システム、類似なもの、又はこれらの組み合わせを含む）など）、電源管理結晶粒（例えば、電源管理集積回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＰＭＩＣ）結晶粒）、無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ；ＲＦ）結晶粒、センサ結晶粒、微小電気機械システム（ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ－ｓｙｓｔｅｍ；ＭＥＭＳ）結晶粒、信号処理結晶粒（例えば、デジタル信号処理（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ；ＤＳＰ）結晶粒）、フロントエンド結晶粒（例えば、アナログフロントエンド（ａｎａｌｏｇ ｆｒｏｎｔ－ｅｎｄ；ＡＦＥ）結晶粒）、類似なもの、又はこれらの組み合わせであってもよい。示される実施例において、集積回路結晶粒３１０１は、ＲＦ結晶粒である。
前文において図８６Ａを参照して説明した封止剤２９０９と類似する材料及び方法によって、封止剤３１０３を形成してもよく、本明細書において説明を繰り返さない。封止剤３１０３は、集積回路結晶粒３１０１の側壁に沿って延びる。
幾つかの実施例において、半導体装置３１００は、導電ポスト３１０５と、封止剤３１０３を貫通するように延びたアンテナ３１０７と、を更に含む。導電ポスト３１０５及びアンテナ３１０７は、適当な導電材料、例えば銅で形成されてもよい。
幾つかの実施例において、半導体装置３１００は、集積回路結晶粒３１０１の裏側に設けられる第１の再分布構造３１０９を更に含む。第１の再分布構造３１０９は、裏側再分布構造と呼ばれてもよい。幾つかの実施例において、接着剤３１１５は、第１の再分布構造３１０９と集積回路結晶粒３１０１の裏側との間に挿入される。接着剤３１１５は、任意の適切な接着剤、エポキシ樹脂、ダイアタッチフィルム（ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ；ＤＡＦ）、又は類似なものであってもよい。第１の再分布構造３１０９は、１つ又は複数の絶縁層３１１１及び１つ又は複数の絶縁層３１１１内に設けられるメタライズパターン３１１３を含んでもよい。１つ又は複数の絶縁層３１１１は、ポリベンズオキサゾール（ＰＢＯ）、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、又は類似なものなどのポリマーを含んでもよい。メタライズパターン３１１３は、導電性交線やビアを含み、適切な導電材料（銅など）で形成されてもよい。
幾つかの実施例において、第２の再分布構造３１１７は、集積回路結晶粒３１０１の前側に形成される。第２の再分布構造３１１７は、前側再分布構造と呼ばれてもよい。第２の再分布構造３１１７は、１つ又は複数の絶縁層３１１９及び１つ又は複数の絶縁層３１１９内に設けられるメタライズパターン３１２１を含んでもよい。１つ又は複数の絶縁層３１１９は、１つ又は複数の絶縁層３１１１と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。メタライズパターン３１２１は、導電性の配線やビアを含み、適切な導電材料（銅など）で形成されてもよい。
幾つかの実施例において、ＵＢＭ３１２３は、第２の再分布構造３１１７に形成され、且つコネクタ３１２５は、ＵＢＭ３１２３に形成される。幾つかの実施例において、前文において図８６Ａを参照して説明したＵＢＭ２９１９と類似する材料及び方法によって、ＵＢＭ３１２３を形成してもよく、本明細書において説明を繰り返さない。コネクタ３１２５は、ＢＧＡコネクタ、半田ボール、金属ポスト、Ｃ４バンプ、マイクロバンプ、ＥＮＥＰＩＧからなるバンプ、又は類似なものであってもよい。
幾つかの実施例において、誘電体層３１２７は、第１の再分布構造３１０９の上方に形成され、且つアンテナ３１２９は、誘電体層３１２７の上方に形成される。幾つかの実施例において、アンテナ３１２９は、第１の再分布構造３１０９を介して集積回路結晶粒３１０１に電気的に結合される。誘電体層３１２７は、酸化物、窒化物、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、これらの組成物、又は類似なもので形成されてもよい。アンテナ３１２９は、適当な導電材料、例えば銅で形成されてもよい。
図８８Ｂは、幾つかの実施例に係る半導体装置３１００（８８Ａ図参照）の導電ポスト３１０５を示す拡大断面図である。幾つかの実施例において、導電ポスト３１０５を形成するためのプロセスステップは、封止剤３１０３をパターニングしてその中に開口を形成することと、開口の底部及び側壁に沿ってバリア／接着層３１３１を形成することと、バリア／接着層３１３１の上方にシード層３１３３を形成することと、開口を導電性充填層３１３５で充填することと、バリア／接着層３１３１、シード層３１３３及び導電性充填層３１３５の余剰部分を除去するように、平坦化プロセス（例えばＣＭＰプロセス）を実行することと、を含む。
幾つかの実施例において、バリア／接着層３１３１は、前文において図３～図６を参照して説明したバリア／接着層１２９と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。幾つかの実施例において、前文において図１０を参照して説明したシード層１３９と類似する材料及び方法によって、シード層３１３３を形成してもよく、本明細書において説明を繰り返さない。幾つかの実施例において、導電性充填層３１３５は、前文において図１５を参照して説明した導電性充填層１５５と類似する材料及び方法によって形成されてもよく、本明細書において説明を繰り返さない。
図８８Ａに戻って参照すると、幾つかの実施例において、第１の再分布構造３１０９のメタライズパターン３１１３及び第２の再分布構造３１１７のメタライズパターン３１２１を形成すると同時に、バリア／接着層３１３１（図８８Ｂ参照）などのバリア／接着層を用いてもよい。
一実施例によれば、装置は、基板と、基板の上方に設けられる誘電体層と、誘電体層内に設けられる導電性配線と、を含む。導電性配線は、バリア／接着層と、バリア／接着層の上方に設けられる導電層と、を含む。バリア／接着層は、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含む。
実施例は、下記の特徴の一つ以上を含んでもよい。導電層は、バリア／接着層の上方に、且つバリア／接着層と物理的に接触するシード層を含む。誘電体層の天面とシード層の天面とが面一である。導電層は、シード層の上方に設けられる導電性充填層を更に含む。誘電体層の天面と導電性充填層の天面とが面一である。バリア／接着層は階層構造を有する。バリア／接着層の厚さは、０．５ｎｍ～３ｎｍ程度である。
他の実施例によれば、装置は、基板と、基板の上方に設けられる第１の誘電体層と、第１の誘電体層内に設けられる導電性ビアと、を含む。導電性ビアは、第１の材料の第１のバリア／接着層及び第１のバリア／接着層の上方に設けられる第１の導電層を含む。第１の材料は、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する。装置は、更に、第１の誘電体層の上方に設けられる第２の誘電体層と、第２の誘電体層内に設けられる導電性ビア及び導電線と、を含む。導電線は、第１の材料の第２のバリア／接着層及び第２のバリア／接着層の上方に設けられる第２の導電層を含む。
実施例は、下記の特徴の一つ以上を含んでもよい。第１のバリア／接着層は階層構造を有する。第１の導電層は、導電性ビアの最上層である、第１のバリア／接着層の上方に設けられる第１のシード層を含む。第１の導電層は、第１のバリア／接着層の上方に設けられる第１のシード層と、第１のシード層の上方に設けられる第１の導電性充填層と、を含み、第１の導電性充填層の天面と第１の誘電体層の天面とが面一である。第２の導電層は、導電線の最上層である、第２のバリア／接着層の上方に設けられる第２のシード層を含む。第２の導電層は、第２のバリア／接着層の上方に設けられる第２のシード層と、第２のシード層の上方に設けられる第２の導電性充填層と、を含み、第２の導電性充填層の天面と第２の誘電体層の天面とが面一である。第２のバリア／接着層は、第１の導電層と物理的に接触する。
更に別の実施例によれば、方法は、基板の上方に誘電体層を形成するステップと、誘電体層に開口を形成するように、誘電体層をパターニングするステップと、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層を、開口の底部及び側壁に沿って形成するステップと、開口においてバリア／接着層の上方に導電層を堆積するステップと、を含む。バリア／接着層を形成するステップは、開口の底部及び側壁に沿って１層の遷移金属元素を堆積するとともに、遷移金属元素の層にカルコゲン元素処理を実行することを含む。
実施例は、下記の特徴の一つ以上を含んでもよい。遷移金属元素層を堆積する方法は、物理的気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）プロセスを実行することを含む。カルコゲン元素処理を実行する方法は、カルコゲン元素を含む前駆体によってプラズマ強化ＣＶＤ（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）プロセスを実行することを含む。導電層を堆積する方法は、開口において開口を充填するシード層をバリア／粘着層の上方に堆積することを含む。導電層を堆積する方法は、開口においてシード層をバリア／粘着層の上方に堆積することと、開口において開口を充填する導電性充填材料をシード層の上方に堆積することと、を含む。この方法において、バリア／粘着層は、複数のサブ層を含む。
上記内容は複数の実施例の特徴を概述して、当業者が本開示の態様をよりよく理解できるようにする。当業者であれば、本明細書に組み込まれた実施例を実施するための同じ目的及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用することができることを理解すべきである。当業者であれば、このような等価構造は本開示の精神及び範囲から逸脱せず、且つこのような等価構造は本開示の精神及び範囲から逸脱せずに本明細書において様々な変更、置換、及び代替を行うことができることを認識すべきである。
１００…半導体装置、 １０１…基板、 １０３…受動素子（トランジスタ）、
１０５…ゲート誘電体層、 １０７…ゲート電極、 １０９…スペーサ、
１１１…ソース／ドレイン領域、 １１３…ＩＬＤ層、
１１５…ソース／ドレインコンタクトプラグ、 １１７…ゲートコンタクトプラグ、
１１９…配線構造、 １２１１…メタライズ層、 １２１Ｍ…メタライズ層、
１２３１…ＥＳＬ、 １２３Ｍ…ＥＳＬ、 １２５１…ＩＭＤ層、
１２５Ｍ…ＩＭＤ層、 １２７…開口、 １２９…バリア／接着層、
１３１…領域、 １３３…金属材料、 １３５…カルコゲン元素処理プロセス、
１３７…サブ層、 １３９…シード層、 １４１１…導電性ビア、
１４１Ｍ…導電性ビア、 １４３１…ＥＳＬ、 １４３Ｍ…ＥＳＬ、
１４５１…ＩＭＤ層、 １４５Ｍ…ＩＭＤ層、 １４７…開口、
１４９…バリア層、 １５１…接着層、 １５３…シード層、
１５５…導電性充填層、 １５７１…導電線、 １５７Ｍ…導電線、
１６０…方法、 １６１…ステップ、 １６３…ステップ、 ２００…半導体装置、
２０１…配線構造、 ２０３１…メタライズ層、 ２０３Ｍ…メタライズ層、
３００…半導体装置、 ３０１…配線構造、 ３０３１…メタライズ層、
３０３Ｍ…メタライズ層、 ３０５…シード層、 ３０７…導電性充填層、
３０９１…導電性ビア、 ３０９Ｍ…導電性ビア、 ４００…半導体装置、
４０１…配線構造、 ４０３１…メタライズ層、 ４０３Ｍ…メタライズ層、
５００…半導体装置、 ５０１…配線構造、 ５０３１…メタライズ層、
５０３Ｍ…メタライズ層、 ５０５…バリア／接着層、 ５０７１…導電線、
５０７Ｍ…導電線、 ６００…半導体装置、 ６０１…配線構造、
６０３１…メタライズ層、 ６０３Ｍ…メタライズ層、 ７００…半導体装置、
７０１…配線構造、 ７０３１…メタライズ層、 ７０３Ｍ…メタライズ層、
８００…半導体装置、 ８０１…配線構造、 ８０３１…メタライズ層、
８０３Ｍ…メタライズ層、 ９００…半導体装置、 ９０１…配線構造、
９０３１…メタライズ層、 ９０３Ｍ…メタライズ層、 ９０５１…ＥＳＬ、
９０５Ｍ…ＥＳＬ、 ９０７１…ＩＭＤ層、 ９０７Ｍ…ＩＭＤ層、
９０９…シールドスタック、 ９０９Ａ…第１のシールド層、
９０９Ｂ…第２のシールド層、 ９１１…開口、 ９１１Ａ…ビア開口、
９１１Ｂ…導線開口、 ９１３…バリア／接着層、 ９１５…シード層、
９１７…導電性充填層、 ９１９Ａ１…導電性ビア、 ９１９Ｂ１…導電線、
９１９ＡＭ…導電性ビア、 ９１９ＢＭ…導電線、 １０００…半導体装置、
１００１…配線構造、 １００３１…メタライズ層、 １００３Ｍ…メタライズ層、
１００５…シールド、 １００７…開口、 １００９…導電ポスト、
１０１１…バリア／接着層、 １０１３１…被覆層、 １０１３Ｍ…被覆層、
１０１５１…誘電体層（ＩＭＤ層）、 １０１５Ｍ…ＩＭＤ層、
１０１７１…導電性ビア、 １０１７Ｍ…導電性ビア、 １１００…半導体装置、
１１０１…配線構造、 １１０３１…メタライズ層、
１１０３Ｍ…メタライズ層、 １２００…半導体装置、
１２０１…配線構造、 １２０３１…メタライズ層、 １２０３Ｍ…メタライズ層、
１３００…半導体装置、 １３０１…配線構造、 １３０３１…メタライズ層、
１３０３Ｍ…メタライズ層、 １４００…半導体装置、 １４０１…配線構造、
１４０３１…メタライズ層、 １４０３Ｍ…メタライズ層、 １５００…半導体装置、
１５０１…配線構造、 １５０３１…メタライズ層、 １５０３Ｍ…メタライズ層、
１６００…半導体装置、 １６０１…配線構造、 １６０３１…メタライズ層、
１６０３Ｍ…メタライズ層、 １７００…半導体装置、 １７０１…配線構造、
１７０３１…メタライズ層、 １７０３Ｍ…メタライズ層、 １８００…半導体装置、
１８０１…配線構造、 １８０３１…メタライズ層、 １８０３Ｍ…メタライズ層、
１８０５…バリア／接着層、 １８０７…金属材料、
１８０９…カルコゲン元素処理プロセス、 １８１１…処理された金属材料、
１８１３１…導電性ビア、 １８１３Ｍ…導電性ビア、 １９００…方法、
１９０１…ステップ、 １９０３…ステップ、 １９０５…ステップ、
２０００…方法、 ２００１…ステップ、 ２００３…ステップ、
２００５…ステップ、 ２１００…半導体装置、 ２１０１…配線構造、
２１０３１…メタライズ層、 ２１０３Ｍ…メタライズ層、 ２２００…半導体装置、
２２０１…配線構造、 ２２０３１…メタライズ層、 ２２０３Ｍ…メタライズ層、
２３００…半導体装置、 ２３０１…配線構造、 ２３０３１…メタライズ層、
２３０３Ｍ…メタライズ層、 ２４００…半導体装置、 ２４０１…配線構造、
２４０３１…メタライズ層、 ２４０３Ｍ…メタライズ層、 ２５００…半導体装置、
２５０１…配線構造、 ２５０３１…メタライズ層、 ２５０３Ｍ…メタライズ層、
２６００…半導体装置、 ２６０１…配線構造、 ２６０３１…メタライズ層、
２６０３Ｍ…メタライズ層、 ２７００…半導体装置、 ２７０１…配線構造、
２７０３１…メタライズ層、 ２７０３Ｍ…メタライズ層、 ２８００…半導体装置、
２８０１…配線構造、 ２８０３１…メタライズ層、 ２８０３２…メタライズ層、
２８０３Ｍ…メタライズ層、 ２９００…スタック半導体装置、
２９０１…第１の半導体装置、 ２９０３…第２の半導体装置、
２９０５…コネクタ、 ２９０７…集積回路結晶粒、 ２９０９…封止剤、
２９１１…導電ポスト、 ２９１３…再分布構造、 ２９１５…絶縁層、
２９１７…メタライズパターン、 ２９１９…ＵＢＭ、 ２９２１…コネクタ、
２９２３…バリア／接着層、 ２９２５…シード層、 ２９２７…導電性充填層、
３０００…スタック半導体装置、 ３００１…第１の半導体装置、
３００３…パッケージ基板、 ３００５Ａ～３００５Ｂ…集積回路結晶粒、
３００７…封止剤、 ３００９…再分布構造、 ３０１１…コネクタ、
３０１３…アンダーフィル剤、 ３０１５…基板コア、 ３０１７…接合パッド、
３０１９…ビア、 ３０２１…コネクタ、 ３０２３…絶縁性ライナー、
３０２５…バリア／接着層、 ３０２７…シード層、 ３０２９…導電性充填層、
３１００…半導体装置、 ３１０１…集積回路結晶粒、 ３１０３…封止剤、
３１０５…導電ポスト、 ３１０７…アンテナ、 ３１０９…第１の再分布構造、
３１１１…絶縁層、 ３１１３…メタライズパターン、 ３１１５…接着剤、
３１１７…第２の再分布構造、 ３１１９…絶縁層、
３１２１…メタライズパターン、 ３１２３…ＵＢＭ、 ３１２５…コネクタ、
３１２７…誘電体層、 ３１２９…アンテナ、 ３１３１…バリア／接着層、
３１３３…シード層、 ３１３５…導電性充填層。
１０５…ゲート誘電体層、 １０７…ゲート電極、 １０９…スペーサ、
１１１…ソース／ドレイン領域、 １１３…ＩＬＤ層、
１１５…ソース／ドレインコンタクトプラグ、 １１７…ゲートコンタクトプラグ、
１１９…配線構造、 １２１１…メタライズ層、 １２１Ｍ…メタライズ層、
１２３１…ＥＳＬ、 １２３Ｍ…ＥＳＬ、 １２５１…ＩＭＤ層、
１２５Ｍ…ＩＭＤ層、 １２７…開口、 １２９…バリア／接着層、
１３１…領域、 １３３…金属材料、 １３５…カルコゲン元素処理プロセス、
１３７…サブ層、 １３９…シード層、 １４１１…導電性ビア、
１４１Ｍ…導電性ビア、 １４３１…ＥＳＬ、 １４３Ｍ…ＥＳＬ、
１４５１…ＩＭＤ層、 １４５Ｍ…ＩＭＤ層、 １４７…開口、
１４９…バリア層、 １５１…接着層、 １５３…シード層、
１５５…導電性充填層、 １５７１…導電線、 １５７Ｍ…導電線、
１６０…方法、 １６１…ステップ、 １６３…ステップ、 ２００…半導体装置、
２０１…配線構造、 ２０３１…メタライズ層、 ２０３Ｍ…メタライズ層、
３００…半導体装置、 ３０１…配線構造、 ３０３１…メタライズ層、
３０３Ｍ…メタライズ層、 ３０５…シード層、 ３０７…導電性充填層、
３０９１…導電性ビア、 ３０９Ｍ…導電性ビア、 ４００…半導体装置、
４０１…配線構造、 ４０３１…メタライズ層、 ４０３Ｍ…メタライズ層、
５００…半導体装置、 ５０１…配線構造、 ５０３１…メタライズ層、
５０３Ｍ…メタライズ層、 ５０５…バリア／接着層、 ５０７１…導電線、
５０７Ｍ…導電線、 ６００…半導体装置、 ６０１…配線構造、
６０３１…メタライズ層、 ６０３Ｍ…メタライズ層、 ７００…半導体装置、
７０１…配線構造、 ７０３１…メタライズ層、 ７０３Ｍ…メタライズ層、
８００…半導体装置、 ８０１…配線構造、 ８０３１…メタライズ層、
８０３Ｍ…メタライズ層、 ９００…半導体装置、 ９０１…配線構造、
９０３１…メタライズ層、 ９０３Ｍ…メタライズ層、 ９０５１…ＥＳＬ、
９０５Ｍ…ＥＳＬ、 ９０７１…ＩＭＤ層、 ９０７Ｍ…ＩＭＤ層、
９０９…シールドスタック、 ９０９Ａ…第１のシールド層、
９０９Ｂ…第２のシールド層、 ９１１…開口、 ９１１Ａ…ビア開口、
９１１Ｂ…導線開口、 ９１３…バリア／接着層、 ９１５…シード層、
９１７…導電性充填層、 ９１９Ａ１…導電性ビア、 ９１９Ｂ１…導電線、
９１９ＡＭ…導電性ビア、 ９１９ＢＭ…導電線、 １０００…半導体装置、
１００１…配線構造、 １００３１…メタライズ層、 １００３Ｍ…メタライズ層、
１００５…シールド、 １００７…開口、 １００９…導電ポスト、
１０１１…バリア／接着層、 １０１３１…被覆層、 １０１３Ｍ…被覆層、
１０１５１…誘電体層（ＩＭＤ層）、 １０１５Ｍ…ＩＭＤ層、
１０１７１…導電性ビア、 １０１７Ｍ…導電性ビア、 １１００…半導体装置、
１１０１…配線構造、 １１０３１…メタライズ層、
１１０３Ｍ…メタライズ層、 １２００…半導体装置、
１２０１…配線構造、 １２０３１…メタライズ層、 １２０３Ｍ…メタライズ層、
１３００…半導体装置、 １３０１…配線構造、 １３０３１…メタライズ層、
１３０３Ｍ…メタライズ層、 １４００…半導体装置、 １４０１…配線構造、
１４０３１…メタライズ層、 １４０３Ｍ…メタライズ層、 １５００…半導体装置、
１５０１…配線構造、 １５０３１…メタライズ層、 １５０３Ｍ…メタライズ層、
１６００…半導体装置、 １６０１…配線構造、 １６０３１…メタライズ層、
１６０３Ｍ…メタライズ層、 １７００…半導体装置、 １７０１…配線構造、
１７０３１…メタライズ層、 １７０３Ｍ…メタライズ層、 １８００…半導体装置、
１８０１…配線構造、 １８０３１…メタライズ層、 １８０３Ｍ…メタライズ層、
１８０５…バリア／接着層、 １８０７…金属材料、
１８０９…カルコゲン元素処理プロセス、 １８１１…処理された金属材料、
１８１３１…導電性ビア、 １８１３Ｍ…導電性ビア、 １９００…方法、
１９０１…ステップ、 １９０３…ステップ、 １９０５…ステップ、
２０００…方法、 ２００１…ステップ、 ２００３…ステップ、
２００５…ステップ、 ２１００…半導体装置、 ２１０１…配線構造、
２１０３１…メタライズ層、 ２１０３Ｍ…メタライズ層、 ２２００…半導体装置、
２２０１…配線構造、 ２２０３１…メタライズ層、 ２２０３Ｍ…メタライズ層、
２３００…半導体装置、 ２３０１…配線構造、 ２３０３１…メタライズ層、
２３０３Ｍ…メタライズ層、 ２４００…半導体装置、 ２４０１…配線構造、
２４０３１…メタライズ層、 ２４０３Ｍ…メタライズ層、 ２５００…半導体装置、
２５０１…配線構造、 ２５０３１…メタライズ層、 ２５０３Ｍ…メタライズ層、
２６００…半導体装置、 ２６０１…配線構造、 ２６０３１…メタライズ層、
２６０３Ｍ…メタライズ層、 ２７００…半導体装置、 ２７０１…配線構造、
２７０３１…メタライズ層、 ２７０３Ｍ…メタライズ層、 ２８００…半導体装置、
２８０１…配線構造、 ２８０３１…メタライズ層、 ２８０３２…メタライズ層、
２８０３Ｍ…メタライズ層、 ２９００…スタック半導体装置、
２９０１…第１の半導体装置、 ２９０３…第２の半導体装置、
２９０５…コネクタ、 ２９０７…集積回路結晶粒、 ２９０９…封止剤、
２９１１…導電ポスト、 ２９１３…再分布構造、 ２９１５…絶縁層、
２９１７…メタライズパターン、 ２９１９…ＵＢＭ、 ２９２１…コネクタ、
２９２３…バリア／接着層、 ２９２５…シード層、 ２９２７…導電性充填層、
３０００…スタック半導体装置、 ３００１…第１の半導体装置、
３００３…パッケージ基板、 ３００５Ａ～３００５Ｂ…集積回路結晶粒、
３００７…封止剤、 ３００９…再分布構造、 ３０１１…コネクタ、
３０１３…アンダーフィル剤、 ３０１５…基板コア、 ３０１７…接合パッド、
３０１９…ビア、 ３０２１…コネクタ、 ３０２３…絶縁性ライナー、
３０２５…バリア／接着層、 ３０２７…シード層、 ３０２９…導電性充填層、
３１００…半導体装置、 ３１０１…集積回路結晶粒、 ３１０３…封止剤、
３１０５…導電ポスト、 ３１０７…アンテナ、 ３１０９…第１の再分布構造、
３１１１…絶縁層、 ３１１３…メタライズパターン、 ３１１５…接着剤、
３１１７…第２の再分布構造、 ３１１９…絶縁層、
３１２１…メタライズパターン、 ３１２３…ＵＢＭ、 ３１２５…コネクタ、
３１２７…誘電体層、 ３１２９…アンテナ、 ３１３１…バリア／接着層、
３１３３…シード層、 ３１３５…導電性充填層。
Claims (10)
- 基板と、
前記基板の上方に設けられる誘電体層と、
前記誘電体層内に設けられる導電性配線と、
を備え、
前記導電性配線は、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層と、
前記バリア／接着層の上方に設けられる導電層と、を含む半導体装置の配線構造。 - 前記導電層は、前記バリア／接着層の上方に設けられ、前記バリア／接着層と物理的に接触するシード層を含む請求項１に記載の配線構造。
- 前記バリア／接着層は、階層構造を有する請求項１又は２に記載の配線構造。
- 基板と、
前記基板の上方に設けられる第１の誘電体層と、
前記第１の誘電体層内に設けられ、化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する第１の材料を含有する第１のバリア／接着層と前記第１のバリア／接着層の上方に設けられる第１の導電層とを含む導電性ビアと、
前記第１の誘電体層内及び前記導電性ビアの上方に設けられる第２の誘電体層と、
前記第２の誘電体層内に設けられ、前記第１の材料を含有する第２のバリア／接着層と前記第２のバリア／接着層の上方に設けられる第２の導電層とを含む導電線と、
を備える半導体装置の配線構造。 - 前記第１の導電層は、前記第１のバリア／接着層の上方に設けられ、前記導電性ビアの最上層である第１のシード層を含む請求項４に記載の配線構造。
- 前記第１の導電層は、
前記第１のバリア／接着層の上方に設けられる第１のシード層と、
前記第１のシード層の上方に設けられ、その天面が前記第１の誘電体層の天面と面一である第１の導電性充填層と、を含む請求項４に記載の配線構造。 - 前記第２の導電層は、前記第２のバリア／接着層の上方に設けられ、前記導電線の最上層である第２のシード層を含む請求項４～６のいずれか１項に記載の配線構造。
- 前記第２の導電層は、
前記第２のバリア／接着層の上方に設けられる第２のシード層と、
前記第２のシード層の上方に設けられ、その天面が前記第２の誘電体層の天面と面一である第２の導電性充填層と、を含む請求項４～６のいずれか１項に記載の配線構造。 - 基板の上方に誘電体層を形成するステップと、
前記誘電体層に開口を形成するように、前記誘電体層をパターニングするステップと、
化学式ＭＸｎ（式中、Ｍは遷移金属元素であり、Ｘはカルコゲン元素であり、且つｎは０．５～２である）を有する材料を含有するバリア／接着層を、前記開口の底部及び複数の側壁に沿って形成するステップと、
を備え、
前記バリア／接着層を形成するステップは、
前記開口の前記底部及び前記複数の側壁に沿って前記遷移金属元素の層を堆積するステップと、
前記遷移金属元素の前記層にカルコゲン元素処理を実行するステップと、
前記開口において導電層を前記バリア／粘着層の上方に堆積するステップと、を含む半導体装置の配線構造の形成方法。 - 前記カルコゲン元素処理を実行するステップは、前記カルコゲン元素を含む前駆体によって、プラズマ励起化学気相堆積（ＰＥＣＶＤ）プロセスを実行することを含む請求項９に記載の方法。
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