KR101337748B1 - 볼 강도 개선을 갖는 방법 및 반도체 장치 - Google Patents

볼 강도 개선을 갖는 방법 및 반도체 장치 Download PDF

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Abstract

반도체 장치의 볼 강도를 개선하는 방법에 있어서, 상기 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼의 볼 패턴이 수용된다. 상기 볼 패턴은 서로 교차하는 다수의 컬럼과 로우를 포함한다. 상기 볼은 상기 컬럼과 로우의 교차점에 배치된다. 상기 볼 패턴의 영역이 더 이상 분리 볼을 포함하지 않도록 상기 볼 패턴의 영역에서 볼의 배치를 수정한다.

Description

볼 강도 개선을 갖는 방법 및 반도체 장치{METHODS OF AND SEMICONDUCTOR DEVICE WITH BALL STRENGTH IMPROVEMENT}
본 발명은 볼 강도 개선을 갖는 방법 및 반도체 장치에 관한 것이다.
집적 회로(IC 또는 칩)를 최소화하려는 최근의 경향은 칩 스케일 패키지(chip scale packages; CSP)와 같은 다양한 유형의 IC 패키지로 이어진다.
예를 들어, 와이어 본드 CSP에서, 칩은 와이어를 본딩함으로써 밑에 있는 기판에 전기적으로 연결된다. 이와 같은 구성은 와이어 루프를 수용하기 위해 높이와 와이어 본딩 패드를 수용하기 위해 폭 및/또는 길이 모두에서 크기 증가가 필요하다. 패키지 크기를 더욱 줄이기 위해, 플립 칩 CSP가 제안되었다.
플립 칩 CSP에서, 칩은 와이어에 의해서가 아니라 솔더 범프에 의해서 밑에 있는 기판에 전기적으로 연결된다.
이와 같은 플립 칩 CSP에서, 칩과 기판 사이에 열 팽창 계수(coefficients of thermal expansion; CTE)의 부정합이 존재하면, 예를 들어, 기판의 CTE가 칩의 CTE보다 크면, 예컨대 솔더 리플로 공정 이후에, 온도가 줄어들 때 기판은 칩보다 높은 레이트로 수축한다. 그 결과, CSP에 휨 현상(warpage)이 발생하고, 결국, 휜 현상은 제품 신뢰성 문제 및/또한 생산 수율 문제를 초래한다.
휨 현상을 방지하기 위해서, 기판에 칩을 "고정(lock)"하기 위해 칩과 기판 사이에 언더필 물질을 추가하는 것이 제안되었다.
반도체 장치의 볼 강도를 개선하는 방법에 있어서, 상기 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼의 볼 패턴이 수용된다. 상기 볼 패턴은 서로 교차하는 다수의 컬럼과 로우를 포함한다. 상기 볼은 상기 컬럼과 로우의 교차점에 배치된다. 상기 볼 패턴의 영역이 더 이상 분리 볼을 포함하지 않도록 상기 볼 패턴의 영역에서 볼의 배치를 수정한다.
본 발명에 따르면, 볼 강도 개선을 갖는 방법 및 반도체 장치를 제공하는 것이 가능하다.
하나 이상의 실시예들이 첨부 도면에서 비제한적인 예로서 예시되고, 도면에서 동일한 도면 번호가 지정된 요소들은 도면 전반에 걸쳐서 동일한 요소를 나타낸다. 도면은 달리 논의되지 않는 한 실척도로 도시되지 않는다.
도 1은 볼 패턴의 개략적인 평면도이다.
도 2a 내지 도 2c, 도 3, 및 도 4는 볼 패턴의 일부 영역의 개략적인 평면도이다.
도 5는 일부 실시예에 따른 방법의 흐름도이다.
도 6a 및 도 6b는 각각 일부 실시예들에 따른 볼 패턴 및 수정된 볼 패턴의 개략적인 평면도이다.
도 7a 및 도 7b는 각각 도 6a에서 라인(A-A') 및 도 6b에서 라인(B-B')을 따라 취해진 횡단면도이다.
도 8은 일부 실시예에 따른 방법의 흐름도이다.
도 9a 및 도 9b는 각각 일부 실시예에 따른 볼 패턴 및 수정된 볼 패턴의 개략적인 평면도이다.
도 10은 일부 실시예에 따른 방법의 흐름도이다.
도 11a 및 도 11b는 각각 일부 실시예에 따른 볼 패턴 및 수정된 볼 패턴의 개략적인 평면도이다.
도 12는 일부 실시예에 따른 방법의 흐름도이다.
도 13은 일부 실시예에 따른 칩 스케일 패키지(CSP)의 개략적인 횡단면도이다.
다음 개시는 다양한 실시예들의 상이한 기능을 구현하기 위한, 다수의 상이한 실시예들이나 예제들을 제공한다는 것을 이해해야 한다. 컴포넌트 및 배치의 특정한 예제들이 본 개시를 단순화하기 위해 이하에 기술된다. 그러나, 본 발명의 개념은 다수의 상이한 형태로 실시될 수 있고, 본 명세서에 기술된 실시예들로 제한되는 것으로 여겨져서는 안 된다. 오히려, 이러한 실시예들은 이 설명이 철저하고 완전하게 되고, 당업자에게 본 발명의 개념을 완전히 전달하기 위해 제공된다. 그러나, 하나 이상의 실시예들이 이러한 특정한 세부 사항 없이 실행될 수 있다는 것은 명백할 것이다.
도면에서, 층 및 영역의 두께 및 폭은 명료함을 위해 과장되었다. 도면에서 동일한 도면 번호는 동일한 요소를 나타낸다. 도면에 예시된 요소 및 영역은 사실상 개략적인 것이므로, 도면에 예시된 상대적인 크기 또는 간격은 본 발명의 개념의 범위를 제한하기 위한 것은 아니다.
발명자는, 기판 또는 다른 컴포넌트로의 칩 또는 칩 패키지의 전기적 연결을 위한 솔더 범프 또는 솔더 볼의 배치가 대개 기계적인 강도보다는 칩 동작에 주어진 주요 고려사항을 이용하여 구성된다는 것을 인식하였다. 일부 경우에, 솔더 범프 또는 솔더 볼은 칩 또는 칩 패키지의 표면에 걸쳐 균일하게 분배되지 않는다. 솔더 범프 또는 솔더 볼의 일부 불균일한 분배는 다른 솔더 범프 또는 솔더 볼에서보다 일부 솔더 범프 또는 솔더 볼에서 더 높은 응력(stress)을 발생시킨다. 그 결과, 볼/범프 크랙 또는 다이 칩핑(die chipping)과 같은 문제가 발생하기 쉽다.
일부 실시예들에서, 칩 또는 칩 패키지를 위해 형성될 볼의 볼 패턴은, 개선된 볼 강도를 위해 본 명세서에서 이용되는 바처럼, 볼 패턴의 적어도 한 영역이 어떠한 분리 볼도 포함하지 않도록 수정된다. 일부 실시예들에서, 이와 같은 수정은, 분리 볼이 적어도 두 개의 이웃 볼을 갖고 더 이상 분리된 것으로 간주되지 않도록 하나 이상의 볼을 이동 및/또는 추가하는 것을 포함한다. 일부 실시예들에서, 수정이 수행되는 분리 볼은 볼 패턴의 코너 볼이다.
본 명세서에서 이용되는 "반도체 장치"는 그 안에 적어도 하나의 칩을 포함하는 칩 또는 칩 패키지이다.
반도체 장치의 예에는 베어 칩(bare chip) 또는 다이(도 13에서 102로 예시적으로 도시됨)가 있다. 반도체 장치의 다른 예에는 칩 패키지(도 13에서 1300으로 예시적으로 도시됨)가 있고, 칩 패키지는 적어도 하나의 칩(도 13에서 102)은 물론, 적어도 하나의 칩이 장착되는 캐리어 또는 기판(도13에서 104)을 포함한다. 반도체 장치의 또 다른 예에는 한 칩이 다른 칩 상단에 있는 칩 스택이다. 반도체 장치의 추가의 예에는 하나보다 많은 칩을 포함하는 멀티 칩 패키지이다. 일부 실시예들에서, 칩 패키지는 칩 또는 칩들을 그 안에 내포하는 봉합재(도 13에서 108로 예시적으로 도시됨)를 더 포함한다.
본 명세서에서 이용되는 "연결 볼"은 적어도 하나의 외부 컴포넌트 또는 장치에 반도체 장치의 칩(들)을 전기적으로 연결하기 위해 반도체 장치의 표면 상에 증착된 전도성 범프 또는 볼이다. 연결 볼은 또한 외부 컴포넌트 또는 장치에 반도체 장치를 물리적으로 연결하기 위한 기능을 한다. 그러나, 연결 볼의 주요 기능은 반도체 장치와 전기 신호(예컨대, 전력, 그라운드, 또는 데이터)를 주고 받는 것이다.
연결 볼의 예에는 적어도 하나의 외부 컴포넌트 또는 장치(도 13에서 104로 예시적으로 도시된 기판 또는 캐리어)에 칩을 전기적으로 연결하기 위한 칩(도 13에서 102로 예시적으로 도시됨)의 표면 상의 솔더 범프(도 13에서 106으로 예시적으로 도시됨)이다. 연결 볼의 다른 예는 적어도 하나의 외부 컴포넌트 또는 장치(도시되지 않음)에 칩 패키지의 칩을 전기적으로 연결하기 위한 칩 패키지(도 13에서 1300으로 예시적으로 도시됨)의 표면 상의 솔더 볼(도 13에서 110으로 예시적으로 도시됨)이다.
본 명세서에서 이용되는 "더미 볼"은 적어도 하나의 외부 컴포넌트 또는 장치에 반도체 장치의 칩(들)을 전기적으로 연결하기 위한 반도체 장치의 연결 볼이 제공되는 반도체 장치의 동일한 표면 상에 증착된 범프 또는 볼이다. 그러나, 더미 볼은 주로 적어도 하나의 외부 컴포넌트 또는 장치에 반도체 장치를 물리적으로 연결하기 위한 것이다.
일부 실시예들에서, 더미 볼은 반도체 장치와 외부 컴포넌트 또는 장치 사이에 어떠한 전기적 연결도 제공하지 않는다. 한 예에서, 더미 볼은 반도체 장치와 전기적으로 연결되지 않는다. 다른 예에서, 더미 볼은 반도체 장치와는 전기적으로 연결되지만, 다른 외부 컴포넌트 또는 장치와는 전기적으로 연결되지 않는다.
일부 실시예들에서, 더미 볼은 반도체 장치와 외부 컴포넌트 또는 장치 사이에 전기적 연결을 제공한다. 그러나, 이와 같은 전기적 연결은 반도체 장치의 의도된 동작 및 기능에 영향을 미치지 않는다. 예를 들어, 더미 볼은 반도체 장치의 하나 이상의 연결 볼에 의해 이미 제공된 하나 이상의 다른 그라운드 또는 전원 연결을 제공하는 것은 물론, 반도체 장치와 외부 컴포넌트 또는 장치 사이에 그라운드 또는 전원 전압을 위해 전기적 연결을 제공한다.
본 명세서에서 이용되는 "연결 볼" 및 "더미 볼"은 달리 지정되지 않는 한 보통 "볼"로 언급된다.
도 1은 반도체 장치(도시되지 않음)의 볼 패턴(300)의 개략적인 평면도이다. 볼 패턴(300)은 반도체 장치를 위한 복수의 연결 볼(306)을 포함한다. 볼 패턴(300)은 복수의 컬럼(column)(321)(도 1에서 수직 화살표에 의해 예시적으로 식별됨) 및 로우(row)(323)(도 1에서 수평 화살표에 의해 예시적으로 실별됨)를 포함하고, 복수의 컬럼 및 로우는 복수의 교차점(325)에서 서로 엇갈리거나 교차한다. 단순함을 위해, 도 1에서, 컬럼(321') 및 로우(323')의 교차점에 오직 하나의 교차점(325)이 나타난다. 일부 실시예들에서, 컬럼 및 로우는 도 1에 예시적으로 도시된 바와 같이 서로 수직이다. 일부 실시예들에서, 컬럼 및 로우는 수직하지 않고, 예를 들어, 이들은 90도 보다 크거나 90도 보다 작은 각도로 교차한다.
연결 볼(306)은 교차점들(325) 중 하나에 각각 배치된다. 앞서 인식한 바와 같이, 연결 볼(306)의 물리적 배치는 기계적 강도보다는 반도체 장치의 동작에 주어진 주요 고려사항을 이용하여 구성된다. 따라서, 연결 볼(306)은 대개 도 1에 예시적으로 도시된 바와 같이 불균일하게 분배된다. 볼의 불균일 분배는 다른 볼에서보다 일부의 볼에서 더 높은 응력을 발생시킨다. 그 결과, (후면 그라인딩 동안에) 볼 크랙 또는 다이 칩핑과 같은 문제가 발생하기 쉽다.
발명자는, 분리 볼에 볼 크랙 또는 다이 칩핑과 같은 결함이 발생하기 쉽고, 특히 이와 같은 분리 볼이 코너 볼(즉, 도 1에서 306c로 예시적으로 도시된 바와 같이 볼 패턴의 코너에 위치한 볼) 일 때 결함이 발생하기 쉽다는 것을 발견하였다.
본 명세서에서 이용되는 "분리 볼"은 이웃 볼이 없거나 오직 하나의 이웃 볼을 갖는 볼이다.
본 명세서에서 이용되는 특정한 볼의 "이웃 볼"은 특정한 볼과 같은 컬럼 또는 로우에서 특정한 볼에 바로 인접한 볼이다.
예를 들어, 도 1에 예시적으로 도시된 바와 같이, 특정한 볼(306s)은 자신과 같은 컬럼 또는 로우 상에서 자신에게 바로 인접한 각각 3개의 이웃 볼(306n)을 갖는다. 특정한 볼(306s)에 인접하지만 특정한 볼(306s)과 같은 컬럼 또는 로우 상에 있지 않은 볼(306z)은 이웃 볼이 아니다(즉, 대각선으로 인접한 볼은 이웃 볼로 간주되지 않는다).
몇 개의 분리 볼(306i)이 볼 패턴(300)에서 (작은 원에 의해) 식별된다. 도 1에 예시적으로 도시된 바와 같이, 분리 볼(306i)의 각각은 최대 한 개의 이웃 볼을 갖는다. 코너 볼(306c)의 일부도 또한 분리 볼이고, 이 분리 볼은 특히 볼 크랙 또는 공동(void) 등과 같은 결함이 발생하기 쉽다.
도 2a 내지 도 2c, 도 3, 및 도 4는 각각 볼 패턴(300)과 같은 볼 패턴의 가능한 코너 영역(400A-400E)의 개략적인 평면도이다. 도 2a 내지 도 2c, 도 3, 및 도 4에 예시적으로 도시된 바와 같이, 코너 영역은 볼 패턴의 코너를 포함하는 영역이다. 코너 볼은 코너 영역으로 간주되는 코너를 포함하는 영역을 위해 볼 패턴의 코너에 반드시 배치될 필요는 없다. 예를 들어, 도 3에 예시적으로 도시된 바와 같이, 볼 패턴의 코너(325e)는 비어 있지만, 빈 코너(325e)를 포함하는 영역(400D)은 여전히 코너 영역으로 간주된다.
코너 영역(400A 및 400B)의 코너 볼(306c)은 각각 오직 하나의 이웃 볼(306n)을 갖는 분리 볼이다. 코너 영역(400C)의 코너 볼(306c)은 또한 어떠한 이웃 볼도 없는 분리 볼이다. 코너 영역(400D)은 어떠한 코너 볼도 없다. 더욱이, 코너 영역(400D)에 있는 각각의 볼 및 모든 볼은 적어도 두 개의 이웃 볼을 갖는다. 코너 영역(400E)은 분리 볼이 아닌 코너 볼(306c)을 갖는다. 더욱이, 코너 영역(400E)에 있는 각각의 볼 및 모든 볼은 적어도 두 개의 이웃 볼을 갖는다.
발명자는, (코너 영역(400A-400C)과 같은)분리 볼이 있는 코너 영역을 구비한 볼 패턴을 포함하는 반도체 장치의 평균 피로 수명(mean fatigue life)은 (코너 영역(400D-400E)과 같은)분리 볼이 없는 코너 영역을 구비한 볼 패턴을 포함하는 반도체 장치의 평균 피로 수명보다 약 15% 내지 20% 낮다는 것을 발견하였다. 다시 말해서, (코너 영역(400D-400E)과 같은)분리 볼이 없는 코너 영역은 (코너 영역(400A-400C)과 같은)분리 볼이 있는 코너 영역에 비해 개선된 볼 강도를 제공한다. 이것은 볼 패턴에서 임의의 다른 영역 (반드시 코너 영역은 아님) 및/또는 임의의 볼 (반도시 코너 볼은 아님)의 경우에도 마찬가지이다. 예를 들어, 도 1에서 분리 볼(306w)(코너 볼이 아님)을 포함하는 영역(코너 영역이 아님)의 볼 강도는, 이 영역이 어떠한 분리 볼도 포함하지 않는다면 개선될 것이다.
따라서, 일부 실시예에 따라, 볼 패턴의 영역에서 볼의 배치는 이 영역이 어떠한 분리 볼도 포함하지 않도록 수정된다. 도 5는 일부 실시예에 따른 방법(500)의 흐름도이다.
단계 501에서, 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼의 볼 패턴이 수용된다. 수용된 볼 패턴은 분리 볼이 있는 영역(예컨대, 코너 영역(400A))을 포함한다.
단계 503에서, 영역(400A)에서 볼의 배치는 이 영역이 더 이상 분리 볼을 포함하지 않도록 수정된다. 예를 들어, 일부 실시예에서, 영역(400A, 400B 또는 400C)은 분리 볼이 없는 영역(400D 또는 400E)이 되도록 수정된다.
단계 505에서, 반도체 장치는 수정된 볼 패턴으로 제조된다. 반도체 장치의 제조에 적합한 임의의 제조 공정이 적용될 수 있다. 예시적인 공정은 도 7a 및 7b에 대하여 이후에 기술될 것이다.
일부 실시예들에서, 단계(503)에서 수정된 영역은 볼 패턴의 코너 영역이다. 다른 실시예들에서, 단계(503)에서 수정된 영역은 볼 패턴의 코너 영역 전부 또는 일부를 포함한다. 또 다른 실시예들에서, 단계(503)에서 수정된 영역은 전체 볼 패턴이다.
단계(503)에서, 하나의 잠재적인 수정은 빈 교차점에 분리 볼을 이동시키는 것을 포함하여, 수정된 이 영역에 있는 모든 볼이 적어도 두 개의 이웃 볼을 갖도록 한다.
예를 들어, 연결 볼일 수도 있는 영역(400A)에 있는 분리 볼(예컨대, 코너 볼(306c))은 빈 교차점(예컨대, 도 2a에서 325e)으로 이동된다. 그러면, 영역(400A)은 모든 볼이 적어도 두 개의 이웃 볼을 갖는 영역(400D)이 될 것이다. 이동된 볼(예컨대, 도 3에서 306m)은 반도체 장치의 기능 및 적절하거나 의도된 동작을 보장하기 위해서 여전히 연결 볼이다. 일부 실시예들에서, 반도체 장치의 하나 이상의 전도성 층들의 경로 변경(Rerouting)은 이동된 볼(306m)과의 적절한 전기적 연결을 제공하기 위해서 수행된다.
유사하게, 분리 볼이 있는 영역이 영역(400B)이면, 일부 실시예들에서, 이것은 빈 교차점(예컨대, 도 2b에서 325e)에 분리 볼(예컨대, 영역(400B)에서 코너 볼(306c))을 이동시킴으로써 영역(400D)이 되도록 수정된다. 마찬가지로, 분리 볼이 있는 영역이 영역(400C)이면, 일부 실시예들에서, 이것은 빈 교차점(예컨대, 도 2c에서 두 개의 빈 교차점(325e) 중 어느 하나)에 분리 볼(예컨대, 영역(400C)에서 코너 볼(306c))을 이동시킴으로써 영역(400D)이 되도록 수정된다.
일부 실시예들에서, 분리 볼은 수정되고 있는 영역에서 완전히 벗어나게 된다. 예를 들어, 영역(400C)에 있는 분리 볼(예컨대, 코너 볼(306c))은 영역(400C)에서 완전히 벗어나게 되어, 수정된 영역에 분리 볼이 없도록 한다.
단계 503에서, 다른 잠재적 수정은 수정되고 있는 영역에 있는 모든 볼이 적어도 두 개의 이웃 볼을 갖도록 빈 교차점에 더미 볼을 추가하는 것을 포함한다. 일부 실시예들에서, 더미 볼의 추가는 앞서 기술된 바와 같은 연결 볼의 이동은 물론 또는 연결 볼의 이동 대신에 수행된다.
일부 실시예들에서, 더미 볼은 수정될 영역(예컨대, 영역(400A-400C) 중 임의의 영역)에 있는 모든 빈 교차점에 추가된다. 다시 말해서, 수정은 더미 볼을 이용하여 수정되고 있는 영역에 있는 모든 빈 교차점을 실장하는(populate) 것을 포함한다. 그 결과, 모든 볼이 적어도 두 개의 이웃 볼을 갖는 영역(400E)이 획득된다.
그러나, 본 명세서에서 이하에 예시적으로 기술되는 바처럼, 수정된 영역에 있는 모든 볼이 적어도 두 개의 이웃 볼을 가지면, 더미 볼은 수정될 영역에 있는 모든 빈 교차점에 반드시 추가될 필요는 없다.
도 6a 및 도 6b는 각각 일부 실시예들에 따른 볼 패턴(600A) 및 수정된 볼 패턴(600B)의 개략적인 평면도이다. 도 8은 일부 실시예에 따른 방법(800)의 흐름도이다. 도 6a 및 도 6b의 볼 패턴은 도 8의 설명에 대하여 예시를 목적으로 이용될 것이다.
단계 801에서, 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼(306)의 볼 패턴(도 6a에서 볼 패턴(600A)과 같음)이 수용된다. 연결 볼(306)은 볼 패턴(600A)의 컬럼과 로우(번호 없음)의 전부가 아닌 일부 교차점에 배치된다. 따라서, 일부 교차점은 도 6a에서 325e로 예시적으로 도시된 바와 같이 빈 상태로 남아 있다.
단계 802에서, 코너 영역(651-654)(도 6a)의 적어도 하나는 코너 영역에 존재하는 임의의 분리 볼을 식별하도록 분석된다. 이전에 논의된 바와 같이, 분리 볼은 최대 한 개의 이웃 볼을 갖는 볼이다. 예를 들어, 도 6a의 예시적인 볼 패턴(600A)에서, 코너 영역(651)이 분석될 때, 두 개의 분리 볼(306i)은 이들 중 하나가 코너 볼(306c)인 것으로 식별된다.
일부 실시예들에서, 분석은 수동으로, 예컨대, 수용된 볼 패턴(600A)의 레이아웃을 시각적으로 검사함으로써 수행된다. 일부 실시예들에서, 분석은 분리 볼을 식별하기 위해 하드웨어에 내장된 또는 프로그램된 컴퓨터 시스템에 의해 수행된다. 예를 들어, 컴퓨터 시스템(예컨대, 범용 컴퓨터 시스템)은 문제의 볼과 같은 컬럼 또는 로우 상에 있고 문제의 볼에 바로 인접한 이웃 볼의 수를 각각의 볼 마다 카운트하도록 구성된다. 카운트된 이웃 볼의 수가 하나 또는 영(0)이면, 문제의 볼은 분리 볼로서 표시된다.
단계 803에서, 적어도 하나의 코너 영역(예컨대, 651)은 식별된 분리 볼(예컨대, 코너 영역(651)에서 코너 볼(306c))에 인접한 빈 교차점에 각각 하나 이상의 더미 볼을 추가함으로써 수정되어, 볼은 두 개 이상의 이웃 볼을 갖고 더이상 분리된 것으로서 간주되지 않도록 한다. 단계 802와 유사하게, 더미 볼 추가는 수동으로 또는 컴퓨터 시스템을 거치는 것 중 어느 하나에 의해 수행된다.
예를 들어, 적어도 하나의 더미 볼(306d1)은, 도 6b에 예시적으로 도시된 바와 같이, 코너 영역(651)에서 코너 볼(306c)(분리 볼로서 단계(802)에서 식별됨)에 인접한 빈 교차점에 추가된다. 따라서, 수정된 볼 패턴(600B)에서 코너 영역(651)의 코너 볼(306c)은 더 이상 분리된 것으로 간주되지 않는데, 이것은 이제 두 개의 이웃 볼을 갖기 때문이며, 여기서 하나의 이웃 볼은 추가된 더미 볼(306d1)이고, 다른 하나의 이웃 볼은 동일한 컬럼에 있는 코너 볼(306c) 바로 밑의 연결 볼(306k)이다. 분석된 코너 영역에서 코너 볼 강도를 개선하도록 배치되는 일부 실시예들에 따른 단계(803)는 여기서 종료된다.
일부 실시예들에서, 단계(803)는 코너 볼 강도를 개선하는 것뿐만 아니라, 분석된 코너 영역에 있는 다른 연결 볼에서 볼 강도를 개선하도록 수행된다. 예를 들어, 코너 영역(651)은 또한 분리 볼로서 식별된 다른 연결 볼(306k)도 포함한다. 따라서, 도 6b에 예시적으로 도시된 바와 같이, 적어도 다른 더미 볼(306d2)이 분리 볼(306k)에 인접한 빈 교차점에 추가된다. 따라서, 수정된 볼 패턴(600B)에서 볼(306k)은 더 이상 분리된 것으로 간주되지 않는데, 이것은 이제 두 개의 이웃 볼을 갖기 때문이며, 여기서 하나의 이웃 볼은 추가된 더미 볼(306d2)이고, 다른 하나의 이웃 볼은 동일한 컬럼에 있는 볼(306k) 바로 위의 코너 볼(306c)이다. 분석된 코너 영역에서 연결 볼 강도를 개선하도록 배치되는 일부 실시예들에 따른 단계(803)는 여기서 종료된다.
일부 실시예들에서, 단계(803)는 연결 볼 강도를 개선하는 것뿐만 아니라, 분석된 코너 영역에 있는 더미 볼 강도를 개선하도록 수행된다. 예를 들어, 도 6b에 도시된 바와 같이, 더미 볼(306d1)이 추가될 때, 이것은 코너 볼(306c)인 오직 하나의 이웃 볼을 갖는 분리 볼이다. 반도체 장치가 이와 같은 분리 더미 볼을 이용하여 제조되면, 분리 더미 볼은 볼 크랙과 같은 결함이 발생하기 쉽고 증가된 응력의 영향을 받을 수 있다. 분리 더미 볼은 반도체 장치를 위한 의도된 동작 및 기능을 제공하는데 필요하지 않기 때문에, 크랙(만약 발생하면)은 반도체 장치의 동작 또는 기능에 영향을 미치지 않을 것이다. 그러므로, 일부 경우에, 수정된 볼 패턴에서 분리 더미 볼은 수용할 수 있다.
그러나, 분리 더미 볼에 관련된 다이 칩핑 및/또는 분리 더미 볼에서 조차의 크랙도 바람직하지 않은 경우에, 하나 이상의 추가의 더미 볼이, 분석 코너 영역에서, 더 이상의 분리 볼(연결 볼 및 더미 볼 모두 포함함)이 존재하지 않음을 보장하기 위해서 추가된다. 예를 들어, 도 6의 수정된 볼 패턴(600B)에서, 추가의 더미 볼(306d3)이 분리 더미 볼(306d1)에 인접한 빈 교차점에 추가되어, 더미 볼(306d1)이 적어도 두 개의 이웃 볼을 갖고 더 이상 분리 볼인 것으로 간주되지 않도록 한다.
일부 실시예에서, 새롭게 추가된 더미 볼(306d3)은, 새롭게 추가된 더미 볼이 분리 볼인지의 여부를 결정하도록 분석된다. 대답이 긍정이면, 다른 더미 볼이 분리 더미 볼(306d3)에 인접한 빈 교차점에 추가되어, 더미 볼(306d3)이 적어도 두 개의 이웃 볼을 갖고 더 이상 분리 볼인 것으로 간주되지 않도록 한다. 이 공정은 분석 코너 영역의 모든 볼(이것이 연결 볼인지 더미 볼인지 상관 없음)이 두 개 이상의 이웃 볼을 가질 때까지 반복된다. 이웃 볼은 분석된 코너 영역에 위치될 필요가 없다. 예를 들어, 도 6b에서 더미 볼(306d3)은 분석된 코너 영역(651) 밖에 있는 이웃 볼(306t)을 갖는다. 분석된 코너 영역에서 연결 볼 강도 및 더미 볼 강도 모두를 개선하도록 배치되는 일부 실시예들에 따른 단계(803)는 여기서 종료된다.
단계 805에서, 반도체 장치는 수정된 볼 패턴을 이용하여 제조된다. 반도체 장치의 제조에 적합한 임의의 제조 공정이 적용될 수 있다. 예시적인 공정이 이제 도 7a 및 도 7b에 대하여 예시적으로 기술될 것이고, 도 7a 및 도 7b는 각각 도 6a에서 라인(A-A') 및 도 6b에서 라인(B-B')을 따라 취해진 횡단면도이다.
도 7a에서 볼 수 있는 바와 같이, 반도체 장치(700)는 기판(710)을 포함하고, 이 기판은 내부 및/또는 그 위에 형성된 집적 회로를 갖는 반도체 기판이다. 기판(710)은 벌크 실리콘, 반도체 웨이퍼, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하지만 이것들로 제한되는것은 아니다. 일부 실시예에서, III족, IV족, 및 V족 원소를 포함하는 다른 반도체 물질이 이용된다. 일부 실시예에서, 기판(710)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처 또는 실리콘 국부 산화(local oxidation of silicon; LOCOS) 피처와 같은, 다수의 분리 피처(도시되지 않음)를 더 포함한다. 분리 피처는 다양한 마이크로 전자 소자(도시되지 않음)를 정의하고 분리한다. 일부 실시예들에 따라 기판(710)에 형성된 이와 같은 다양한 마이크로 전자 소자의 예는, 트랜지스터(예컨대, 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors; MOSFET), 상보형 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p 채널 및/또는 n 채널 전계 효과 트랜지스터(PFET/NFET) 등); 저항; 다이오드; 커패시터; 인덕터; 퓨즈; 및 다른 적합한 소자를 포함한다. 증착, 에칭, 주입, 포토리소그래피, 어닐링, 및 다른 적합한 공정을 포함하는 다양한 공정이 다양한 마이크로 전자 소자를 형성하기 위해 수행된다. 마이크로 전자 소자는 논리 장치, 메모리 장치(예컨대, SRAM), RF 장치, 입출력(I/O) 장치, 시스템 온 칩(SoC) 장치, 이들의 조합, 및 다른 적합한 유형의 장치와 같은 집적 회로 장치를 형성하기 위해 상호접속된다.
일부 실시예들에서, 기판(710)은 집적 회로를 오버레이하는 금속화 구조 및 층간 절연층을 더 포함한다. 금속화 구조에서 층간 절연층은 저 유전율(low-k dielectric) 물질, USG(un-doped silicate glass), 실리콘 질화물, 실리콘 산화질화물, 또는 다른 공통적으로 이용되는 물질을 포함한다. 저 유전율 물질의 유전 상수(k 값)는, 일부 실시예들에서, 대략 3.9 보다 작거나, 대략 2.8보다 작다. 금속화 구조에서 금속 라인은, 일부 실시예들에서, 구리 또는 구리합금으로 형성된다. 당업자는 금속화 층의 자세한 형성 과정을 인식할 것이다.
접촉 영역(712)은 층간 절연층의 상위 레벨에 형성된 상위 금속화 층이고, 층간 절연층의 상위 레벨은 전도성 루트의 일부이고, 필요하다면 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은, 평탄화 공정에 의해 처리된 노출된 표면을 갖는다. 접촉 영역(712)에 적합한 물질은, 예를 들어 구리(Cu), 알루미늄(Al), AlCu, 구리합금, 또는 다른 전도성 물질을 포함하지만 이것들로 제한되는 것은 아니다. 일 실시예에서, 접촉 영역(712)은 금속 패드(713)(예컨대, Al)를 포함하고, 일부 실시예들에서, 금속 패드는 외부 피처에 해당 칩의 집적 회로를 연결하기 위한 본딩 공정에 이용된다.
보호층(passivation layer, 714)이 기판(710) 상에 형성되고, 그 다음의 후(Post) 보호 상호접속 공정을 허용하기 위해서, 금속 패드(713)의 일부를 노출하는 개구부(715)를 형성하도록 패턴화된다. 일 실시예에서, 보호층(714)은 USG(un-doped silicate glass), 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물, 및 이들의 조합물로부터 선택된 비유기 물질로 형성된다. 다른 실시예들에서, 보호층(714)은 에폭시, 폴리이미드(Polyimide), 벤조시클로부텐(benzocyclobutene; BCB), 폴리벤조옥사졸(Polybenzoxazole; PBO) 등과 같은 폴리머층으로 형성되지만, 다른 비교적 소프트한 유전 물질(대개, 유기 물질)이 또한 이용가능하다.
그 다음에, 후 보호 상호접속(post passivation interconnect; PPI) 공정이 보호층(714) 상에 수행된다. 일부 실시예들에서, 접착층(도시되지 않음) 및 시드층(도시되지 않음)이 보호층(714) 상에 형성되어 개구부(715)의 측벽 및 바닥에서 막을 형성한다. 보호층(714) 및 개구부(715)의 측벽 및 바닥을 커버하는 접착층(또한, 글루층으로도 불림)이 전반적으로 형성된다. 접착층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 및 이들의 조합물과 같은 공통적으로 이용되는 방지 물질을 포함하고, 물리 기상 증착(physical vapor deposition), 스퍼터링 등을 이용하여 형성된다. 접착층은 보호층(714) 상에서 후속으로 형성된 전도성 라인의 접착을 개선하도록 돕는다. 시드층은 접착층 상에 전면적으로 형성된다. 시드층의 물질은 알루미늄, 구리합금, 은, 금, 및 이들의 조합물을 포함한다. 실시예에서, 시드층은 스퍼터링으로 형성된다. 다른 실시예들에서, 물리 기상 증착 또는 무전해 도금과 같은 다른 공통적으로 이용되는 방법이 이용된다.
후 보호 상호접속(PPI) 라인(718)은 개구부(715)를 충진하기 위해서 (만약 이용되었다면) 접착층 및 시드층에 형성된다. 마스크 및 포토리소그래피 공정을 이용하여, 전도성 물질은 보호막(714)의 개구부(715) 및 마스크의 개구부를 충진하고, 그 이후에 마스크 및 접착층과 시드층의 임의의 노출된 부분을 제거한다. 제거는 습식 에칭 공정 또는 건식 에칭 공정을 포함한다. 일 실시예에서, 제거는 암모니아 기반 산을 이용하는 등방성(isotropic) 습식 에칭을 포함하고, 일부 실시예들에서, 등방성 습식 에칭은 짧은 주기를 갖는 플래쉬 에칭(flash etching)이다.
개구부(715)를 충진하는 전도성 물질은 PPI 라인(718)의 역할을 한다. PPI 라인(718)은 구리, 알루미늄, 구리합금, 또는 다른 전도성 물질을 포함하지만 이것들로 제한되는 것은 아니다. PPI 라인(718)은, 일부 실시예들에서, 구리 함유층의 상위에 니켈 함유층(도시되지 않음)을 더 포함한다. PPI 형성 방법은 도금, 무전해 도금, 스퍼터링, 화학 기상 증착법 등을 포함한다. PPI 라인(718)은 접촉 영역(712)을 범프 피처에 연결한다. 일부 실시예들에서, PPI 라인(718)은 또한 전력 라인, 재분배 라인(re-distribution line; RDL), 인덕터, 커패시터 또는 임의의 수동 컴포넌트의 역할을 한다. 일부 실시예들에서, PPI 라인(718)은 대략 30 ㎛보다 작은 두께(예를 들면, 대략 2 ㎛와 25 ㎛ 사이의 두께)를 갖는다.
일부 실시예들에서, 절연층(도시되지 않음)(또한 분리층 또는 보호층으로도 불림)이 노출된 보호층(714) 및 PPI 라인(718) 상에 형성된다. 절연층은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물 또는 다른 적용 가능한 물질과 같은 유전 물질로 형성된다. 형성 방법은 플라즈마 화학 기상 증착(plasma enhance chemical vapor deposition; PECVD) 또는 다른 공통적으로 이용되는 CVD 방법을 포함한다.
폴리머층(722)이 절연층 상에 형성된다. 그 다음에, 건식 에칭 공정 및/또는 습식 에칭 공정과 같은 에칭 공정 및 리소그래피 기술이 폴리머층(722)을 패턴화하기 위해 수행되고, 이에 따라 후속하는 범프 공정을 허용하기 위해서 폴리머층(722)을 관통하고 PPI 라인(718)의 일부를 노출하도록 개구부(723)가 형성된다. 폴리머층(722)은 이름이 제안하듯이, 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO) 등과 같은 폴리머로 형성되지만, 다른 비교적 소프트한 유전 물질(대개, 유기 물질)이 또한 이용가능하다. 일 실시예에서, 폴리머층(722)은 폴리이미드층이다. 다른 실시예에서, 폴리머층(722)은 폴리벤조옥사졸(PBO)층이다. 폴리머층(722)은 소프트하므로, 각각의 기판 상에서 고유 응력을 줄이는 기능을 갖는다. 게다가, 폴리머층(722)은 수십 마이크론의 두께로 용이하게 형성될 수 있다.
일부 실시예들에서, 확산 방지층 및 시드층을 포함하는 범핑 하지 금속(under-bump-metallurgy; UBM)층(724)이 형성된다. UBM층(724)은 폴리머층(722) 및 PPI 라인(718)의 노출된 부분 상에 형성되고, 개구부(723)의 측벽 및 바닥에서 막을 형성한다. 확산 방지층(또한, 글루층으로도 불림)은 개구부(723)의 측벽 및 바닥을 커버하도록 형성된다. 일부 실시예들에서, 확산 방지층은 탄탈륨 질화물, 티타늄 질화물, 탄탈륨, 티타늄 등으로 형성된다. 형성 방법은 물리 기상 증착(PVD) 또는 스퍼터링을 포함한다. 일부 실시예들에서, 시드층은 확산 방지층 상에 형성된 구리 시드층이다. 일부 실시예들에서, 시드층은 은, 크로뮴, 니켈, 주석, 금 및 이들의 조합물을 포함하는 구리합금으로 형성된다. 일 실시예에서, UBM층(724)은 Ti로 형성된 확산 방지층 및 Cu로 형성된 시드층을 포함한다.
마스크층(도시되지 않음)이 UBM층(724) 상에 제공되고 범프 형성을 위해 UBM층(724)의 일부를 노출하도록 패턴화된다. SnAg 또는 다른 무연 솔더 물질, 또는 납 함유 솔더 물질과 같은 솔더 젖음성을 갖는 전도성 물질은 노출된 일부 상에 증착되고, 그리하여 밑에 있는 UBM층(724)와 접촉하는 범프(또는 볼)(306)을 형성한다. 범프(306)는 반도체 장치(700)에 대한 연결 볼을 정의한다.
일부 실시예들에서, 더미 볼(306d)(도 7b)이 기판(710) 내에 또는 기판(710) 상에 형성된 IC(들)과 전기적 연결을 형성하지 않는다는 것을 제외하면, 더미 볼(306d)은 연결 볼(306)과 유사한 방식으로 형성된다. 일부 실시예들에서, UBM층(724)과 동일한 물질을 갖고 UBM층(724)과 동시에 형성되는 개재층(intervening laye)이 있든 없든 더미 볼(306d)은 폴리머층(722) 상에 형성된다. 일부 실시예들에서, 더미 볼(306d)은 연결 볼(306)과 동일한 물질을 갖고, 연결 볼(306)과 동시에 형성된다.
반도체 장치상에 형성된 연결 볼(들)(306) 및 하나 이상의 더미 볼(들)(306d)을 갖는 반도체 장치(700)는 볼(306 및 306d)을 리플로함으로써 밑에 있는 기판(또는 다른 칩)에 플립되고 본딩된다. 결과 구조는 선택적으로 캡슐화되고, 솔더 볼은 도 13에 대하여 본 명세서에서 개시된 바와 같이 형성된다.
일부 실시예들에서, 단계(803)는 수정된 볼 패턴의 모든 코너 볼이 두 개의 이웃 볼을 갖는 것을 보장하도록 수행된다. 이것을 목적으로, 도 6b에 예시적으로 도시된 바와 같이, 코너 영역(651)에 추가된 더미 볼(306d1) 이외에, 두 개의 더미 볼이 코너 영역(652)에 추가되고, 하나의 더미 볼(번호 없음)이 코너 영역(653)에 추가된다. 코너 영역(654)은 이미 분리 볼이 없기 때문에 어떠한 수정도 필요하지 않다.
일부 실시예들에서, 단계(803)는 수정된 볼 패턴의 적어도 하나의 코너 영역에서 모든 볼이 두 개 이상의 이웃 볼을 갖는 것을 보장하도록 수행된다. 예를 들어 그리고 앞서 논의된 바와 같이, 더미 볼(306d2 및 306d3)은 코너 영역(651)에서 모든 볼이 적어도 두 개의 이웃 볼을 갖는 것을 보장하도록 추가된다.
일부 실시예들에서, 단계(803)는 수정된 볼 패턴의 모든 코너 영역(예컨대, 651, 652, 653 및 654)에서 모든 볼이 두 개 이상의 이웃 볼을 갖는 것을 보장하도록 수행된다.
일부 실시예들에서, 단계(803)는 수정된 볼 패턴의 모든 코너 영역에서 모든 볼이 두 개 이상의 이웃 볼을 갖는 것을 보장하도록, 코너 영역(예컨대, 651, 652, 653 및 654)에 대해서만 수행된다. 예를 들어, 도 6b에서 수정된 볼 패턴(600B)은 모든 코너 영역에서 더 이상 분리 볼을 포함하지 않지만, 코너 영역 밖에서 여전히 하나 이상의 분리 볼(예컨대, 도 6b에서 306g)을 포함한다.
하나 이상의 코너 영역에서 볼 강도를 개선하기 위한 목적으로, 코너 영역은 볼 패턴의 코너를 포함하고 볼 패턴의 각각의 치수의 대략 3분의 1인 치수를 갖는 영역인 것으로 정의된다. 예를 들어, 볼 패턴(도 6에서 600B)이 길이(B) 및 폭(B')을 갖는 것으로 가정하면, 각각의 코너 영역의 길이(A) 및 폭(A')은 다음 관계를 만족한다: A≤1/3*B 및 A'≤1/3*B'.
도 9a 및 도 9b는 각각 일부 실시예에 따른 볼 패턴(900A) 및 수정된 볼 패턴(900B)의 개략적인 평면도이다. 도 10은 일부 실시예에 따른 방법(1000)의 흐름도이다. 도 9a 및 도 9b의 볼 패턴은 도 10의 설명에 대하여 예시를 목적으로 이용될 것이다.
단계 1001에서, 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼(306)의 볼 패턴(도 9a에서 볼 패턴(900A)와 같음)이 수용된다. 연결 볼(306)은 볼 패턴(900A)의 컬럼과 로우(번호 없음)의 전부가 아닌 일부 교차점에 배치된다. 따라서, 일부 교차점은 도 9a에서 325e로 예시적으로 도시된 바와 같이 빈 상태로 남아 있다.
단계 1002에서, 수용된 볼 패턴(900A)은 임의의 분리 볼을 식별하도록 분석된다. 이 식별은 단계(802)에 대하여 기술된 방식과 유사한 방식으로 수행된다.
단계 1003에서, 볼 패턴(900A)은 식별된 분리 볼들 중 하나에 인접한 빈 교차점에 각각 하나 이상의 더미 볼을 추가함으로써 수정되어, 모든 연결 볼 및 더미 볼을 포함하는 수정된 볼 패턴의 모든 볼이 두 개 이상의 이웃 볼을 갖는 것을 보장하도록 한다. 결과는 도 9b에 예시적으로 도시되어 있다. 일부 실시예들에서, 단계(1003)는 오직 코너 영역에서보다는, 볼 패턴 도처에서 볼 강도를 개선하도록 수행된다는 것을 유념해야 한다. 수정된 볼 패턴(900B)은 도 9b에서 325e로 예시적으로 도시된 바와 같이, 빈 교차점을 여전히 포함할 수 있다.
단계 1005에서, 반도체 장치는 앞서 주목한 바와 같이 여전히 빈 교차점을 포함할 수 있는 수정된 볼 패턴(900B)으로 제조된다. 반도체 장치의 제조에 적합한 임의의 제조 공정이 적용 가능하다. 예시적인 공정이 도 7a 및 도 7b에 대하여 기술되었다.
도 11a 및 도 11b는 각각 일부 실시예에 따른 볼 패턴(1100A) 및 수정된 볼 패턴(1100B)의 개략적인 평면도이다. 도 12는 일부 실시예에 따른 방법(1200)의 흐름도이다. 도 11a 및 도 11b의 볼 패턴은 도 12의 설명에서 예시를 목적으로 이용될 것이다.
단계 1201에서, 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼(306)의 볼 패턴(도 11a에서 볼 패턴(1100A)과 같음)이 수용된다. 연결 볼(306)은 볼 패턴(1100A)의 컬럼과 로우(번호 없음)의 전부가 아닌 일부 교차점에 배치된다. 따라서, 일부 교차점은 도 11a에서 325e로 예시적으로 도시된 바와 같이 빈 상태로 남아 있다.
단계 1203에서, 볼 패턴(1100A)의 모든 빈 교차점에 더미 볼(306d)이 제공되어 균일한 볼 분배를 갖는 수정된 볼 패턴(1100B)을 제공하도록 한다. 수정된 볼 패턴(1100B)은 더 이상 빈 교차점을 포함하지 않는다.
일부 실시예들에서, 분리 볼을 식별하기 위해 수용된 볼 패턴(1100A)을 분석하는 단계(1202)는 단계(802)에 대하여 기술된 방식과 유사한 방식으로, 단계(1203) 이전에 수행된다.
단계 1205에서, 반도체 장치는 앞서 주목한 바와 같이 어떠한 빈 교차점도 포함하지 않는 수정된 볼 패턴(1100B)으로 제조된다. 반도체 장치의 제조에 적합한 임의의 제조 공정이 적용 가능하다. 예시적인 공정이 도 7a 및 도 7b에 대하여 기술되었다.
도 13은 일부 실시예에 따른 칩 스케일 패키지(CSP)(1300)의 개략적인 횡단면도이다. CSP(1300)는 칩(102)의 표면(114)(예컨대, 활성 표면) 상에 배치된 솔더 범프(106)에 의해 기판(104)의 제1 면(116)에 연결되는 칩 또는 다이(102)를 포함한다. 봉합재(108)는 그 안에 칩(102)을 캡슐화하도록 기판(104)의 제1 면(116) 위에 형성된다. 솔더 볼(110)은 다른 컴포넌트(도시되지 않음)로의 전기적 연결을 위해 기판(104)의 대향 면, 즉 제2 면(118) 상에 형성된다.
CSP(1300)에서, 솔더 범프(106) 및/또는 솔더 볼(110)의 볼 패턴은 본 명세서에 기술된 방식 중 임의의 방식으로 수정되었다. CSP(1300)의 볼 강도가 개선되었기 때문에, 일부 실시예에서 언더필 물질은 생략되고, 따라서 수용 가능한 볼 강도를 보장하면서 제조 비용 및 시간을 낮출 수 있다. 다른 실시예들에서, CSP(1300)에는 칩(102)과 기판(104) 사이의 언더필 물질이 여전히 제공되고, 휨 현상, 볼 크랙, 다이 칩핑 등과 같은 결함에 대하여 개선된 볼 강도를 더욱 증가시킨다.
예시적인 실시예들이 CSP에 대하여, 특히 웨이퍼 레벨 CSP에 대하여 주로 기술되었지만, 추가의 실시예들이 다양한 볼 그리드 어레이 패키지에도 또한 적용 가능하다.
앞선 방법 실시예들은 예시적인 단계들을 도시하였지만, 이들은 반드시 도시된 순서로 수행될 필요는 없다. 일부 실시예들에서, 단계들은 본 개시의 실시예의 사상고 범위에 따라, 적절하게 추가, 교체, 변경된 순서, 및/또는 제거될 수 있다. 상이한 특징 및/또는 상이한 실시예들을 조합하는 실시예들은 본 개시의 범위 내에 있고, 본 개시를 검토한 이후에 당업자에게 명백할 것이다.
일부 실시예들에 따라, 반도체 장치의 볼 강도를 개선하는 방법은, 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼의 볼 패턴을 수용하는 단계를 포함한다. 볼 패턴은 서로 교차하는 다수의 컬럼과 로우를 포함한다. 볼은 컬럼과 로우의 교차점에 배치된다. 이 방법에 따라, 볼 패턴의 영역에서의 볼의 배치는 이 영역이 더 이상 분리 볼을 포함하지 않도록 수정된다.
일부 실시예들에 따라, 반도체 장치의 볼 강도를 개선하는 방법은, 반도체 장치를 위해 형성되는 복수의 연결 볼의 볼 패턴을 수용하는 단계를 포함한다. 볼 패턴은 서로 교차하는 다수의 컬럼과 로우를 포함한다. 볼은 컬럼과 로우의 전부가 아닌 일부의 교차점에 배치된다. 이 방법은 동일한 컬럼 또는 로우에서 분리 볼에 바로 인접한 최대 한 개의 이웃 볼을 갖는 적어도 하나의 분리 볼을, 복수의 볼들 중에서 식별하는 단계를 더 포함한다. 방법은 또한 분리 볼이 두 개 이상의 이웃 볼을 갖도록, 분리 볼에 인접한 빈 교차점에 각각 하나 이상의 볼을 추가함으로써 볼 패턴을 수정하는 단계를 포함한다.
일부 실시예들에 따라, 개선된 볼 강도를 갖는 반도체 장치는 활성 표면을 갖는 칩, 칩과 전기적 연결되어 있는, 활성 표면 상의 복수의 연결 볼, 및 칩과 전기적 연결되어 있지 않지 않는, 활성 표면 상의 복수의 더미 볼을 포함한다. 연결 볼은 서로 교차하는 다수의 컬럼과 로우의 전부가 아닌 일부의 교차점에 배치된다. 더미 볼은 연결 볼이 배치되지 않은 교차점에 배치된다. 적어도 칩의 코너 영역에서, 모든 연결 볼 또는 더미 볼은 동일한 컬럼 또는 로우에서 연결 볼 또는 더미 볼에 바로 인접한 적어도 두 개의 이웃하는 연결 볼 또는 더미 볼을 갖는다.
논의된 실시예들 중 하나 이상이 앞서 기술된 이점들 중 하나 이상을 이행한다는 것을 당업자에 의해 용이하게 보여질 것이다. 앞서 말한 명세서를 읽은 이후에, 당업자는 본 명세서에 대략적으로 개시된 바와 같이 등가물의 다양한 변경, 대체 및 다양한 다른 실시예들에 영향을 미칠 수 있을 것이다. 그러므로, 지금 이후로 허가된 보호는 첨부된 특허청구범위 및 이들의 등가물에 포함된 정의에 의해서만 제한되는 것으로 의도된다.
300: 볼 패턴
306: 연결 볼
321, 321': 컬럼
323, 323': 로우
325: 교차점

Claims (10)

  1. 반도체 장치의 볼 강도를 개선하는 방법에 있어서,
    상기 반도체 장치를 위한 전기적 연결로 형성되는 복수의 연결 볼의 볼 패턴 - 상기 볼 패턴은 서로 교차하는 다수의 컬럼(column)과 로우(row)를 포함하고, 상기 볼은 상기 컬럼과 로우의 교차점에 배치됨 - 을 수용하는 단계와;
    상기 볼 패턴의 영역이 더 이상 분리 볼을 포함하지 않도록 상기 볼 패턴의 영역에서 볼의 배치를 수정하는 단계
    를 포함하는 반도체 장치의 볼 강도를 개선하는 방법.
  2. 제1항에 있어서,
    분리 볼은 동일한 컬럼 또는 로우에서 상기 분리 볼에 바로 인접한 오직 하나의 이웃 볼을 갖거나 이웃 볼이 없는 볼인 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  3. 제1항에 있어서,
    상기 수정하는 단계는, 상기 영역에서 모든 볼이 적어도 두 개의 이웃 볼을 갖도록 빈 교차점에 상기 영역에서 적어도 하나의 볼을 이동하는 단계를 포함하는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  4. 제1항에 있어서,
    상기 수정하는 단계는, 상기 영역에서 모든 볼이 적어도 두 개의 이웃 볼을 갖도록 상기 영역에서 빈 교차점에 볼을 추가하는 단계를 포함하는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  5. 제1항에 있어서,
    상기 수정하는 단계는, 상기 반도체 장치에 대한 어떠한 전기적 연결도 정의하지 않는 더미 볼을 이용하여 상기 영역에 있는 모든 빈 교차점을 실장하는(populate) 단계를 포함하는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  6. 제1항에 있어서,
    상기 영역은 상기 볼 패턴의 전부이거나, 상기 영역은 상기 볼 패턴의 적어도 하나의 코너 영역을 포함하는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  7. 반도체 장치의 볼 강도를 개선하는 방법에 있어서,
    상기 반도체 장치를 위해 형성되는 복수의 연결 볼의 볼 패턴 - 상기 볼 패턴은 서로 교차하는 다수의 컬럼과 로우를 포함하고, 상기 볼은 상기 컬럼과 로우의 전부가 아닌 일부의 교차점에 배치됨 - 을 수용하는 단계;
    상기 복수의 연결 볼들 중에서 적어도 하나의 분리 볼 - 상기 분리 볼은 동일한 컬럼 또는 로우에서 상기 분리 볼에 바로 인접한 최대 한 개의 이웃 볼을 가짐 - 을 식별하는 단계;
    상기 분리 볼이 두 개 이상의 이웃 볼을 갖도록 상기 분리 볼에 인접한 빈 교차점에 각각 하나 이상의 볼을 추가함으로써 상기 볼 패턴을 수정하는 단계
    를 포함하는 반도체 장치의 볼 강도를 개선하는 방법.
  8. 제7항에 있어서,
    상기 분리 볼은 상기 볼 패턴의 코너 볼이고,
    상기 수정하는 단계는, 상기 수정된 볼 패턴의 모든 코너 볼이 두 개의 이웃 볼을 갖는 것을 보장하도록 수행되는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  9. 제7항에 있어서,
    상기 분리 볼은 상기 볼 패턴의 코너 영역에 있고,
    상기 수정하는 단계는, 상기 수정된 볼 패턴의 상기 코너 영역에서 모든 볼이 두 개 이상의 이웃 볼을 갖는 것을 보장하도록 수행되는 것인, 반도체 장치의 볼 강도를 개선하는 방법.
  10. 개선된 볼 강도를 갖는 반도체 장치에 있어서,
    활성 표면을 갖는 칩;
    상기 칩과 전기적 연결되어 있는, 상기 활성 표면 상의 복수의 연결 볼 - 상기 연결 볼은 서로 교차하는 다수의 컬럼과 로우의 전부가 아닌 일부의 교차점에 배치됨 - ;
    상기 칩과 전기적 연결되어 있지 않지 않는, 상기 활성 표면 상의 복수의 더미 볼 - 상기 더미 볼은 상기 연결 볼이 배치되지 않은 교차점에 배치됨 - 을 포함하고,
    적어도 상기 칩의 코너 영역에서, 모든 연결 볼 또는 더미 볼은 적어도 두 개의 이웃하는 연결 볼 또는 더미 볼을 갖는 것인, 개선된 볼 강도를 갖는 반도체 장치.
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