JP2004063672A - 有機絶縁膜の形成方法、及び半導体装置の製造方法 - Google Patents

有機絶縁膜の形成方法、及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2004063672A
JP2004063672A JP2002218426A JP2002218426A JP2004063672A JP 2004063672 A JP2004063672 A JP 2004063672A JP 2002218426 A JP2002218426 A JP 2002218426A JP 2002218426 A JP2002218426 A JP 2002218426A JP 2004063672 A JP2004063672 A JP 2004063672A
Authority
JP
Japan
Prior art keywords
wiring
insulating film
film
organic insulating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002218426A
Other languages
English (en)
Inventor
Takehiko Okajima
岡島　武彦
Masahisa Iketani
池谷　昌久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002218426A priority Critical patent/JP2004063672A/ja
Priority to US10/353,028 priority patent/US6867120B2/en
Publication of JP2004063672A publication Critical patent/JP2004063672A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3125—Layers comprising organo-silicon compounds layers comprising silazane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】従来の方法では、製造過程において配線の表面に金属酸化物等の不純物が付着してしまい、これにより配線と配線の上面に形成される層間膜との密着力が弱くなり、層間膜とこの上に形成される有機絶縁膜とが配線から容易に剥離してしまい歩留りが悪くなる可能性があった。
【解決手段】本発明では配線を形成した後、配線の表面を塩酸に曝すことで、配線の表面に付着した金属酸化物等の不純物を除去する。その後、アミノシラン系化合物を材料とする層間膜を配線の上面に形成し、この層間膜の上面に有機絶縁膜を形成する。これにより、配線と有機絶縁膜とが好適に密着され、層間膜と有機絶縁膜とが配線から剥離してしまう可能性を低くすることができる。
【選択図】　　　図６

Description

【０００１】
【発明の属する技術分野】
本発明はＡｕを材料とする配線上に有機絶縁膜を形成する方法、特に、配線上に有機絶縁膜を形成する工程を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
例えば、半導体装置の製造工程において、ＧａＡｓ基板等の半導体基板上に形成されたＡｕを材料とする配線上に、ポリイミド等の有機絶縁膜を形成する場合、配線と有機絶縁膜との密着力が弱く、配線から有機絶縁膜が容易に剥離してしまう可能性があった。このため、アミノシラン系化合物を材料とする層間膜を配線と有機絶縁膜との界面に設けて配線と有機絶縁膜とを密着させる方法が従来行われていた。このような例が文献、特開平８−２１３３８０に示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の方法では、製造過程において配線の表面に金属酸化物等の不純物が付着してしまい、これにより配線と配線の上面に形成される層間膜との密着力が弱くなり、層間膜とこの上に形成される有機絶縁膜とが配線から容易に剥離してしまい歩留りが悪くなる可能性があった。
【０００４】
【課題を解決するための手段】
上述の課題を解決するため、本発明では配線を形成した後、配線の表面を塩酸に曝すことで、配線の表面に付着した金属酸化物等の不純物を除去する。その後、アミノシラン系化合物を材料とする層間膜を配線の上面に形成し、この層間膜の上面に有機絶縁膜を形成する。これにより、配線と層間膜とが好適に密着して、層間膜と有機絶縁膜とが配線から剥離してしまう可能性を低くすることができる。
【０００５】
【発明実施の形態】
本発明の実施の形態は特に、半導体製品において有機絶縁膜とＡｕを材料とする配線とを用いた多層配線の形成方法に関するものである。
【０００６】
図１〜図８は、本実施の形態における半導体装置の製造工程を示す断面図である。
【０００７】
まず、上面に例えばＳｉＮ膜１０１の形成された半導体基板１００を準備する。半導体基板１００には、通常、ＧａＡｓ（ガリウム砒素）基板、ＩｎＰ（インジウム燐）基板、又はＳｉ（シリコン）基板等が用いられる。本実施の形態においては、ＧａＡｓ基板を用いる。一般に、ＧａＡｓ基板を用いた半導体装置の場合、配線の材料にはＡｕ（金）が用いられている。
【０００８】
さらに、図１に示すように、半導体基板１００上に第１配線１１０を所定の領域に形成し、半導体基板１００及び第１配線１１０の上面に層間絶縁膜１２０を形成する。
【０００９】
層間絶縁膜１２０には例えばポリイミド膜が用いられる。ポリイミド膜はポリイミド前駆体を半導体基板１００及び第１配線１１０の上面に形成し、例えば３５０℃で３０分間を加熱することで形成される。
【００１０】
その後、図２に示すように、第１配線１１０の表面の一部、又は半導体基板１００の上面の一部を露出させるコンタクトホール２００を層間絶縁膜１２０に選択的に形成する。前者は後に説明する第２配線１４０と第１配線１１０とを電気的に接続するためのもので、後者は第２配線１４０と半導体基板１００とを電気的に接続するためのものである。本実施の形態においては、コンタクトホール２００は第１配線１１０の表面の一部を露出するように設けられる。
【００１１】
コンタクトホール２００は、通常、層間絶縁膜上にレジストを塗布し、ステッパ又はコンタクト露光機等で層間絶縁膜のエッチングパターンを露光し、現像した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）等のドライエッチング装置を用いて層間絶縁膜をエッチングした後、レジストをリムーバー等の有機溶媒で除去することで形成される。
【００１２】
ここで、コンタクトホール２００の内壁２０１は半導体基板１００の上面に対する垂直軸からある角度θだけコンタクトホール２００の遠心方向に傾斜して形成されている。これにより、後の工程においてコンタクトホールの内表面２０３上に金属膜１３０を堆積させる際、コンタクトホールの内表面２０３に沿って金属膜を堆積させることが可能となる。本実施の形態においては、より好適に金属膜を堆積させるためにこの角度を６０°〜８０°に設定している。ここで、内壁２０１は層間絶縁膜１２０により形成されたコンタクトホール２００内の側面である。また、内壁２０１とコンタクトホール２００の底面２０２とをコンタクトホール２００の内表面２０３と定義する。
【００１３】
次に、図３に示すように、層間絶縁膜１２０の上面とコンタクトホール２００の内表面２０３とに金属膜１３０を形成する。この金属膜１３０はカレントフィルムと称される場合もある。金属膜１３０は後の工程でＡｕを電解メッキ成長させる際の電極として作用する。金属膜１３０には、例えばＴｉ（チタン）膜とＰｔ（白金）膜とＡｕ膜とを所定の厚さ積層したものが用いられ、ＥＢ蒸着又はスパッタリング等の金属膜形成装置により形成される。本実施の形態では、Ｔｉ膜を５００Å形成した後、Ｐｔ膜を５００Å形成し、さらにその上にＡｕ膜を１５００Å形成している。この金属膜１３０の上にレジストを塗布し、ステッパ又はコンタクト露光機等で配線パターンを露光し、現像する。
【００１４】
次に、図４に示すように、この配線パターン領域にＡｕを電解メッキ成長させて第２配線１４０を形成する。
【００１５】
さらに、図５に示すように、レジストを除去した後、この第２配線１４０をマスクとして、金属膜１３０をエッチングする。通常、このエッチングは、イオンを半導体基板１００の上面に対して上方からエッチング表面に照射することにより物理的に行われる。本実施の形態ではイオンミリング法を用いて金属膜１３０をエッチングしている。イオンにはＡｒ（アルゴン）を用いており、Ａｒイオンを半導体基板１００の上面に対して斜め上方から照射している。これにより、マスクされた領域からはみ出た第２配線１４０を好適にエッチングすることが可能となる。
【００１６】
ここで、第２配線１４０はコンタクトホール２００において第１配線１１０、又は半導体基板１００と電気的に接続されている。また、コンタクトホール２００において第２配線１４０はコンタクトホール２００の内表面２０３に沿って形成される。
【００１７】
この時、第２配線１４０の表面に金属酸化物等の不純物が付着している場合、後の工程で形成される層間膜１５０と第２配線１４０との密着力が弱くなる可能性がある。これは第２配線１４０の表面に付着した不純物が、層間膜１５０と第２配線１４０とが錯体を形成する反応を妨げてしまうためであると考えられる。この層間膜１５０と第２配線１４０との密着力が弱くなると、製造過程において有機絶縁膜１５０が第２配線１４０から容易に剥れてしまう可能性がある。このため、層間膜１５０を第２配線１４０の上面に形成する前に、第２配線１４０の表面に付着した金属酸化物等の不純物を除去する必要がある。
【００１８】
本実施の形態では、図６に示すように、第２配線１４０の表面をＨＣｌ（塩酸）に曝して第２配線に付着した不純物を除去する。第２配線１４０の表面をＨＣｌに曝す方法は例えば上述した半導体装置が形成されたウエハを、ＨＣｌ溶液が入った水槽に所定の時間浸すことで行う。その後、第２配線１４０の表面を水で洗浄してＨＣｌ溶液を洗い流した後、乾燥させる。
【００１９】
ＨＣｌ溶液は例えば濃塩酸と水とを混合したものである。ＨＣｌ溶液は濃塩酸を水により少なくとも３００倍以下の濃度に希薄したものが好適であることが発明者の実験から知られている。３００倍よりもさらに大きく希薄した場合、ＨＣｌ溶液にウエハを浸す時間が所定の範囲を越えて増加してしまうので、作業効率が低下してコストが増大してしまう。ここで３００倍に希薄するとは、すなわち、濃塩酸と水とを１対２９９の体積比で混合することである。
【００２０】
さらに、ウエハをＨＣｌ溶液に浸す時間は１分以内が好ましい。１分間よりも長く浸した場合、ＨＣｌ溶液中のＣｌ（塩素）が第２配線１４０の表面に残留してしまう可能性があるため、好適に不純物を除去できない恐れがある。
【００２１】
本実施の形態では、３０倍に希薄したＨＣｌ溶液にウエハを３０秒間浸すことで処理を行っている。このようにＨＣｌ溶液の濃度及び溶液に浸す時間を設定することで、短時間に不純物を除去することが可能となる。
【００２２】
また、上述したＨＣｌ溶液の代わりに王水を用いることも可能である。この場合、王水は水により少なくとも１０倍以下の濃度に希薄されたものが好適である。１０倍よりもさらに大きく希薄した場合、王水にウエハを浸す時間が所定の範囲を越えて増加してしまうので作業効率が低下してコストが増大してしまう。ここで、１０倍に希薄するとは、すなわち、王水と純水とを１対９の体積比で混合することである。
【００２３】
さらに、ウエハを王水に浸す時間は１分以内が好ましい。１分間よりも長く浸した場合、第２配線が想定した以上にエッチングされてしまう恐れがある。
【００２４】
本実施の形態では、２倍に希薄した王水にウエハを２０秒間浸すことで処理を行っている。このように王水の濃度及び王水に浸す時間を設定することで、短時間に処理を行うことが可能となる。さらに、王水により第２配線１４０が想定した以上にエッチングされるのを防止することができる。
【００２５】
第２配線１４０に付着する不純物は例えば鉄（Ｆｅ）酸化物等である。第２配線１４０の表面に鉄酸化物が付着する原因として、次のことが考えられる。上述したように、金属膜１３０のエッチングはＡｒイオンを基板に対し斜め上方から照射させることにより物理的に行われる。Ａｒイオンは装置内の電極で加速又は減速されて基板に照射される。この電極は通常、鉄（Ｆｅ）を含むことが多く、引き出し電極と呼ばれる。このとき、Ａｒイオンが電極に衝突してＦｅ原子が叩き出される。このＦｅ原子はＡｒイオンに混ざって基板に照射される。このＦｅ原子が酸化されて鉄酸化物となり配線表面に付着してしまう。特に、コンタクトホール２００の内壁２０１に沿って位置する第２配線１４０の表面（図５に示される段差部２１０）、及び第２配線１４０の側面（図５に示される段差部２１１）は、基板の表面に対して所定の角度を有して形成されているので、エッチング表面で反射された鉄酸化物が付着する可能性が高い。これを測定した結果を図９（ａ）、（ｂ）に示す。
【００２６】
図９（ａ）は、図５に示される段差部２１１を、イオンミリングを行った直後にＡＥＳ（Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定した結果である。横軸は電子エネルギーを示し、単位はｅＶである。縦軸は検出強度を示す。図９（ｂ）は、図５に示される段差部２１０を、イオンミリングを行った直後にＡＥＳにより測定したものである。横軸は電子エネルギーを示し、単位はｅＶである。縦軸は検出強度を示す。図９（ａ）、（ｂ）の符号３１０及び４１０に示されるように、横軸約７５０ｅＶの付近にピークが現れている。このピークはＦｅ（鉄）原子の存在を示すものである。このことから、Ｆｅ（鉄）原子が段差部２１０及び段差部２１１における第２配線１４０の表面に付着していることが確認できる。また、図９（ａ）、（ｂ）の符号３２０及び４２０に示されるように、横軸約５００ｅＶの付近にピークが現れている。このピークはＯ（酸素）原子の存在を示すものである。このことから、Ｏ（酸素）原子が段差部２１０及び段差部２１１における第２配線１４０の表面に付着していることが確認できる。
【００２７】
さらに、図１０（ａ）、（ｂ）は上述したように第２配線１４０をＨＣｌで処理した後、第２配線１４０の表面をＡＥＳにより測定した結果である。図１０（ａ）は、図５に示される段差部２１１をＡＥＳにより測定した結果である。横軸は電子エネルギーを示し、単位はｅＶである。縦軸は検出強度を示す。図１０（ｂ）は、図５に示される段差部２１０をＡＥＳにより測定したものである。横軸は電子エネルギーを示し、単位はｅＶである。縦軸は検出強度を示す。図１０（ａ）、（ｂ）の符号５１０及び６１０に示されるように、横軸約７５０ｅＶの付近のピークは、図９（ａ）、（ｂ）の符号３１０及び４１０に示されるピークよりも小さくなっている。このことから、ＨＣｌで処理を行うことにより、段差部２１０及び段差部２１１において、第２配線表面に付着したＦｅ（鉄）原子が減少していることが確認できる。さらに、図１０（ａ）、（ｂ）の符号５２０及び６２０に示されるように、横軸約５００ｅＶの付近のピークは、図９（ａ）、（ｂ）の符号３２０及び４２０に示されるピークよりも小さくなっている。このことから、ＨＣｌで処理を行うことにより、段差部２１０及び段差部２１１において、第２配線表面に付着したＯ（酸素）原子が減少していることが確認できる。
【００２８】
次に、図７に示すように、層間絶縁膜１２０の上面及び第２配線１４０の上面に層間膜１５０を形成する。その後、層間膜１５０の上面をイソプロピルアルコール及び水等で洗浄した後、乾燥させ、図８に示すようにその上面にポリイミド等の有機絶縁膜１６０を形成する。
【００２９】
層間膜１５０は第２配線１４０とポリイミド等の有機絶縁膜１６０とを密着させるためのものである。層間膜１５０はその下面において第２配線１４０と好適に密着し、さらに、その上面において有機絶縁膜１６０と好適に密着する。
【００３０】
層間膜１５０は、Ｎ−アミノアルキル−アミノアルキル（ジメトキシ）メチルシラン、Ｎ−アミノアルキル−アミノアルキル−（ジメトキシ）エチルシラン、Ｎ−アミノアルキル−アミノアルキル（ジエトキシ）メチルシラン、及びＮ−アミノアルキル−アミノアルキル（ジエトキシ）エチルシラン等のアミノシラン系化合物の１つとアルコール系溶媒とを溶解して成る前駆体を、層間絶縁膜１２０及び第２配線１４０の上面に形成し、それを加熱処理することで形成される。この加熱処理により、層間膜１５０と第２配線１４０とが反応して錯体を形成するので、層間膜１５０と第２配線１４０とが好適に密着すると考えられる。
【００３１】
本実施の形態では補強膜１５０の材料にＮ−アミノアルキル−アミノアルキル（ジメトキシ）メチルシランを用いている。この材料は他の材料に比べ安価であるため、製造コストを下げることが可能である。
【００３２】
有機絶縁膜１６０は有機絶縁膜前駆体を層間膜１５０の上面に形成した後、例えば３５０℃で加熱することで形成される。この加熱処理を行うことにより、有機絶縁膜前駆体が脱水して有機絶縁膜１６０となると共に層間膜１５０と架橋反応を起こす。これにより層間膜１５０と有機絶縁膜１６０とが好適に密着すると考えられる。
【００３３】
このように、本実施の形態では第２配線１４０を形成した後、配線の表面をＨＣｌ溶液、又は王水に曝して不純物、特にイオンミリング装置から照射されて第２配線１４０の表面に付着する鉄酸化物を除去し、その上に層間膜１５０、有機絶縁膜１６０を形成するので、第２配線１４０と層間膜１５０とを好適に密着させることが可能である。これにより、層間膜１５０と有機絶縁膜１６０とが第２配線１４０から容易に剥離する可能性を低くすることができる。
【００３４】
さらに、コンタクトホール２００における第２配線１４０の段差部２１０及び段差部２１１のように、段差を有する形状の部位にはイオンミリングの際入射する鉄酸化物が付着し易いので、この部位をＨＣｌ溶液に浸すことで、効果的に鉄酸化物を除去することができる。
【００３５】
また、本発明は、上述のような２層の配線から構成されるものに限られず、２層以上積層されたものについても適用することが可能である。
【００３６】
【発明の効果】
本発明ではＡｕ配線を形成した後、配線表面をＨＣｌ溶液に曝して配線に付着した不純物を除去するので、配線と配線上に形成される層間膜とを好適に密着させることができる。このため、層間膜とこの上に形成される有機絶縁膜とが配線から容易に剥離してしまう可能性を低くすることができる。
【図面の簡単な説明】
【図１】配線の形成される下地を示す断面図である。
【図２】コンタクトホールの形成された半導体装置を示す断面図である。
【図３】金属膜の形成された半導体装置を示す断面図である。
【図４】Ａｕをメッキ成長させた半導体装置を示す断面図である。
【図５】イオンミリングの工程を示す断面図である。
【図６】ＨＣｌ溶液で不純物を除去する工程を示す断面図である。
【図７】層間膜が形成された半導体装置を示す断面図である。
【図８】有機絶縁膜が形成された半導体装置を示す断面図である。
【図９】イオンミリングを行った直後の配線表面をＡＥＳ測定した結果を示す。
【図１０】ＨＣｌにより処理した後の配線表面をＡＥＳ測定した結果を示す。
【符号の説明】
１００　半導体基板
１０１　ＳｉＮ膜
１１０　第１配線
１２０　層間絶縁膜
１３０　金属膜
１４０　第２配線
１５０　層間膜
１６０　有機絶縁膜
２００　コンタクトホール
２０１　コンタクトホールの内壁
２０２　コンタクトホールの底面
２０３　コンタクトホールの内表面
２１０　２１１　段差部

Claims (15)

  1. Ａｕを材料とする配線の上面に付着した不純物を除去する工程と、
    アミノシラン系化合物を材料とする層間膜を前記配線の上面に形成する工程と、
    前記層間膜の上面に有機絶縁膜を形成する工程とを有することを特徴とする有機絶縁膜の形成方法。
  2. 前記層間膜により、前記配線と前記有機絶縁膜とが密着されることを特徴とする請求項１記載の有機絶縁膜の形成方法。
  3. 前記配線の表面は、段差部を有していることを特徴とする請求項１記載の有機絶縁膜の形成方法。
  4. 前記層間膜の材料はＮ−アミノアルキル−アミノアルキル（ジメトキシ）メチルシランであることを特徴とする請求項１記載の有機絶縁膜の形成方法。
  5. 前記不純物の成分のうち少なくとも１つは金属酸化物であることを特徴とする請求項１記載の有機絶縁膜の形成方法。
  6. 前記配線の表面を塩酸に曝すことで前記不純物を除去することを特徴とする請求項１記載の有機絶縁膜の形成方法。
  7. 前記塩酸は濃塩酸を水により少なくとも３００倍以下の濃度に希薄したものであることを特徴とする請求項６記載の有機絶縁膜の形成方法。
  8. 前記配線の表面を王水に曝すことで前記不純物を除去することを特徴とする請求項１記載の有機絶縁膜の形成方法。
  9. 前記王水は水により少なくとも１０倍以下の濃度に希薄されたものであることを特徴とする請求項８記載の有機絶縁膜の形成方法。
  10. 半導体基板上に第１配線を形成する工程と、
    前記半導体基板及び前記第１配線の上面に絶縁膜を形成する工程と、
    前記第１配線の表面の一部、又は前記半導体基板の上面の一部を露出させるように前記絶縁膜にコンタクトホールを選択的に設ける工程と、
    前記絶縁膜の上面及び前記コンタクトホールの内表面上に金属膜を形成する工程と、
    前記金属膜の上面にＡｕを材料とする第２配線を選択的に形成する工程と、
    前記第２配線をマスクとして前記金属膜をエッチングする工程と、
    前記第２配線の表面に付着した不純物を除去する工程と、
    アミノシラン系化合物を材料とする層間膜を少なくとも前記第２配線の表面上に形成する工程と、
    前記層間膜及び前記絶縁膜の上面に前記有機絶縁膜を形成する工程とを備え、前記層間膜により、前記第２配線と前記有機絶縁膜とは密着されることを特徴とする半導体装置の製造方法。
  11. 前記エッチングは、イオンを前記半導体基板の上面に対して斜め上方から照射することにより物理的に行われることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記不純物の成分のうち少なくとも１つは鉄酸化物であることを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記第２配線の表面を塩酸に曝すことで前記不純物を除去することを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 前記塩酸は濃塩酸を水により少なくとも３００倍以下の濃度に希薄したものであることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記層間膜の材料はＮ−アミノアルキル−アミノアルキル（ジメトキシ）メチルシランであることを特徴とする請求項１０記載の半導体装置の製造方法。
JP2002218426A 2002-07-26 2002-07-26 有機絶縁膜の形成方法、及び半導体装置の製造方法 Withdrawn JP2004063672A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002218426A JP2004063672A (ja) 2002-07-26 2002-07-26 有機絶縁膜の形成方法、及び半導体装置の製造方法
US10/353,028 US6867120B2 (en) 2002-07-26 2003-01-29 Method of fabricating a semiconductor device with a gold conductive layer and organic insulating layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002218426A JP2004063672A (ja) 2002-07-26 2002-07-26 有機絶縁膜の形成方法、及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004063672A true JP2004063672A (ja) 2004-02-26

Family

ID=30767986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002218426A Withdrawn JP2004063672A (ja) 2002-07-26 2002-07-26 有機絶縁膜の形成方法、及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6867120B2 (ja)
JP (1) JP2004063672A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047794A (ja) * 2018-09-19 2020-03-26 株式会社東芝 半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094392A (ja) * 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3649882A (en) * 1970-05-13 1972-03-14 Albert Louis Hoffman Diffused alloyed emitter and the like and a method of manufacture thereof
US5106771A (en) * 1991-06-05 1992-04-21 At&T Bell Laboratories GaAs MESFETs with enhanced Schottky barrier
JPH08213380A (ja) 1995-02-02 1996-08-20 Oki Electric Ind Co Ltd 半導体装置の製造方法及び該方法に使用する接着補強剤
US5777353A (en) * 1995-11-09 1998-07-07 National Science Council Multiple-function gaas transistors with very strong negative differential resistance phenomena
US6143649A (en) * 1998-02-05 2000-11-07 Micron Technology, Inc. Method for making semiconductor devices having gradual slope contacts
JP3388537B2 (ja) * 1998-05-15 2003-03-24 信越化学工業株式会社 半導体封止用エポキシ樹脂組成物及び半導体装置
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6228563B1 (en) * 1999-09-17 2001-05-08 Gasonics International Corporation Method and apparatus for removing post-etch residues and other adherent matrices
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6300234B1 (en) * 2000-06-26 2001-10-09 Motorola, Inc. Process for forming an electrical device
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6888257B2 (en) * 2002-06-28 2005-05-03 Lord Corporation Interface adhesive

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047794A (ja) * 2018-09-19 2020-03-26 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
US6867120B2 (en) 2005-03-15
US20040018744A1 (en) 2004-01-29

Similar Documents

Publication Publication Date Title
US7615385B2 (en) Double-masking technique for increasing fabrication yield in superconducting electronics
EP0102281B1 (en) Adhesion bond-breaking of lift-off regions on semiconductor structures
KR19990075991A (ko) 반도체 소자의 금속배선 형성방법
US4631806A (en) Method of producing integrated circuit structures
JPH0312767B2 (ja)
JPH03204928A (ja) コンタクトホール形成方形
JPS62271435A (ja) レジストの剥離方法
US6566269B1 (en) Removal of post etch residuals on wafer surface
JPH05109728A (ja) 半導体装置の製造方法
JP2004063672A (ja) 有機絶縁膜の形成方法、及び半導体装置の製造方法
JP3087726B2 (ja) 半導体装置の製造プロセスにおけるパターニング方法
JP4797368B2 (ja) 半導体装置の製造方法
US20020106905A1 (en) Method for removing copper from a wafer edge
TWI343078B (en) Wet cleaning process and method for fabricating semiconductor device using the same
JP2842405B2 (ja) 半導体装置の製造方法
US10615035B2 (en) Method of reducing lift-off related redeposit defects on semiconductor wafers
JP2001237228A (ja) 基板処理方法および基板処理装置ならびにデバイス製造方法
JPH03198342A (ja) 半導体装置の製造方法
US11854829B2 (en) Method for structuring a substrate
JP2002231748A (ja) バンプ電極の形成方法
JPH08264490A (ja) 半導体装置の製造方法
KR101832130B1 (ko) 미세 구리 패턴 형성 방법
JPH11145282A (ja) エッチング方法
JP3532972B2 (ja) 化合物半導体装置の製造方法
US6835635B2 (en) Electrode forming method and field effect transistor

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20051004