JP2003031728A - Icチップおよびその取付構造 - Google Patents
Icチップおよびその取付構造Info
- Publication number
- JP2003031728A JP2003031728A JP2001214188A JP2001214188A JP2003031728A JP 2003031728 A JP2003031728 A JP 2003031728A JP 2001214188 A JP2001214188 A JP 2001214188A JP 2001214188 A JP2001214188 A JP 2001214188A JP 2003031728 A JP2003031728 A JP 2003031728A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- land
- external connection
- lands
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910000679 solder Inorganic materials 0.000 claims abstract description 72
- 238000005476 soldering Methods 0.000 claims abstract description 4
- 239000004020 conductor Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000006071 cream Substances 0.000 claims description 16
- 238000007747 plating Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims 1
- 239000000853 adhesive Substances 0.000 abstract description 17
- 230000007613 environmental effect Effects 0.000 abstract description 8
- 230000003014 reinforcing effect Effects 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 abstract 2
- 230000001070 adhesive effect Effects 0.000 description 15
- 239000000758 substrate Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 230000002787 reinforcement Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000010953 base metal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006332 epoxy adhesive Polymers 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 絶縁性接着剤による補強が不要で効率よく実
装でき、かつマザーボードとの半田接続部が外力や環境
温度の影響で損傷する危険性が少ない、BGA型やBC
C型等のICチップと、その取付構造を提供すること。 【解決手段】 ICチップ1(10)の底面の四隅に拡
大ランド4a(14a)を設け、そこに多くのクリーム
半田を付着させるようにしてあるので、このICチップ
1(10)は四隅が強固にマザーボード20に半田付け
されることになり、両者1(10),20の相対位置関
係は衝撃やねじれ等の外力が加わっても変化しにくい。
それゆえ、このICチップ1(10)とマザーボード2
0との間に絶縁性接着剤を注入して補強しなくても、高
い信頼性を確保することができ、実装時の作業効率が向
上すると共に、環境温度の変化で半田接続部が損傷する
危険性が少なくなる。
装でき、かつマザーボードとの半田接続部が外力や環境
温度の影響で損傷する危険性が少ない、BGA型やBC
C型等のICチップと、その取付構造を提供すること。 【解決手段】 ICチップ1(10)の底面の四隅に拡
大ランド4a(14a)を設け、そこに多くのクリーム
半田を付着させるようにしてあるので、このICチップ
1(10)は四隅が強固にマザーボード20に半田付け
されることになり、両者1(10),20の相対位置関
係は衝撃やねじれ等の外力が加わっても変化しにくい。
それゆえ、このICチップ1(10)とマザーボード2
0との間に絶縁性接着剤を注入して補強しなくても、高
い信頼性を確保することができ、実装時の作業効率が向
上すると共に、環境温度の変化で半田接続部が損傷する
危険性が少なくなる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体素子を搭載
して底面側には外部接続用ランド群が格子状に配設して
あるBGA(ボール・グリッド・アレイ)型やBCC
(バンプ・チップ・キャリア)型等のICチップと、こ
の種のICチップをマザーボードに実装するための取付
構造とに関する。
して底面側には外部接続用ランド群が格子状に配設して
あるBGA(ボール・グリッド・アレイ)型やBCC
(バンプ・チップ・キャリア)型等のICチップと、こ
の種のICチップをマザーボードに実装するための取付
構造とに関する。
【0002】
【従来の技術】近年、電子機器の小型薄型化に伴って、
ICチップ等の電子部品はますます高密度に実装される
ようになっている。そして、かかる高密度実装に好適な
ICチップとして、底面に格子状に配列させた外部接続
用ランド群にそれぞれ半田ボールを接着してなるBGA
型のICチップや、下方へ突出する導体端子を格子状に
配列させて各導体端子の底面に外部接続用ランドをメッ
キ形成してなるBCC型のICチップが開発され、広く
使用されている。
ICチップ等の電子部品はますます高密度に実装される
ようになっている。そして、かかる高密度実装に好適な
ICチップとして、底面に格子状に配列させた外部接続
用ランド群にそれぞれ半田ボールを接着してなるBGA
型のICチップや、下方へ突出する導体端子を格子状に
配列させて各導体端子の底面に外部接続用ランドをメッ
キ形成してなるBCC型のICチップが開発され、広く
使用されている。
【0003】図6は従来のBGA型ICチップの一例を
示す概略底面図、図7は該ICチップをマザーボードに
実装した状態を示す要部断面図である。図6,7に示す
ように、BGA型のICチップ1は、半導体素子2が搭
載されたインタポーザ基板3と、このインタポーザ基板
3の底面に格子状に配設された複数の外部接続用ランド
4と、半導体素子2と各外部接続用ランド4とを電気的
に接続している複数本のボンディングワイヤ5と、イン
タポーザ基板3上で半導体素子2と各ボンディングワイ
ヤ5とを封止しているモールド樹脂6と、各外部接続用
ランド4に接着されてインタポーザ基板3の底面から下
方へ突出している半田ボール7と、インタポーザ基板3
の底面で隣接する外部接続用ランド4どうしの間に充填
されている半田レジスト8とを備えている。このICチ
ップ1をマザーボード20上に実装する際には、外部接
続用ランド4群と同等の配置でマザーボード20側に設
けられている各接続ランド21上にクリーム半田を印刷
した後、これらのクリーム半田上に半田ボール7を重ね
合わせてリフロー炉等で加熱することにより、溶融した
クリーム半田22および半田ボール7を介して各外部接
続用ランド4と各接続ランド21とを電気的かつ機械的
に接続する。そして通常は、この後、機械的な強度を確
保するため図7に示すように、エポキシ系等の絶縁性接
着剤30にてICチップ1とマザーボード20とを接着
する。なお、ICチップ1には隣接する外部接続用ラン
ド4どうしの間に半田レジスト8が設けられているの
で、隣接する半田ボール7どうしが溶融時に短絡されて
しまう危険性は少ない。
示す概略底面図、図7は該ICチップをマザーボードに
実装した状態を示す要部断面図である。図6,7に示す
ように、BGA型のICチップ1は、半導体素子2が搭
載されたインタポーザ基板3と、このインタポーザ基板
3の底面に格子状に配設された複数の外部接続用ランド
4と、半導体素子2と各外部接続用ランド4とを電気的
に接続している複数本のボンディングワイヤ5と、イン
タポーザ基板3上で半導体素子2と各ボンディングワイ
ヤ5とを封止しているモールド樹脂6と、各外部接続用
ランド4に接着されてインタポーザ基板3の底面から下
方へ突出している半田ボール7と、インタポーザ基板3
の底面で隣接する外部接続用ランド4どうしの間に充填
されている半田レジスト8とを備えている。このICチ
ップ1をマザーボード20上に実装する際には、外部接
続用ランド4群と同等の配置でマザーボード20側に設
けられている各接続ランド21上にクリーム半田を印刷
した後、これらのクリーム半田上に半田ボール7を重ね
合わせてリフロー炉等で加熱することにより、溶融した
クリーム半田22および半田ボール7を介して各外部接
続用ランド4と各接続ランド21とを電気的かつ機械的
に接続する。そして通常は、この後、機械的な強度を確
保するため図7に示すように、エポキシ系等の絶縁性接
着剤30にてICチップ1とマザーボード20とを接着
する。なお、ICチップ1には隣接する外部接続用ラン
ド4どうしの間に半田レジスト8が設けられているの
で、隣接する半田ボール7どうしが溶融時に短絡されて
しまう危険性は少ない。
【0004】一方、BCC型のICチップは、ベースメ
タルをエッチングすることによって格子状に配列させた
導体端子群を形成するというものであり、従来、例えば
図8の概略底面図に示すように、ICチップ10の底面
に中央部を除いて導体端子11群を格子状に配設し、各
導体端子11を下向きに突出させている。各導体端子1
1はモールド樹脂12内において、図示せぬボンディン
グワイヤを介して半導体素子13に接続されており、モ
ールド樹脂12から突出している各導体端子11の底面
には外部接続用ランド14がAu等でメッキ形成されて
いる。したがって、この種のICチップ10を実装する
場合も、導体端子11群の各底面(外部接続用ランド1
4)を、マザーボード側の接続ランド群に印刷されたク
リーム半田上に重ね合わせてリフロー炉等で加熱するこ
とにより、各外部接続用ランド14と各接続ランドとを
半田付けする。そして、通常はこの後、ICチップ10
とマザーボードとの間に前記絶縁性接着剤を注入して機
械的な強度を確保する。なお、BCC型のICチップ1
0では隣接する外部接続用ランド14どうしの間に凹所
15が形成されているため、半田レジストを設けなくて
もクリーム半田溶融時の短絡は防止できる。
タルをエッチングすることによって格子状に配列させた
導体端子群を形成するというものであり、従来、例えば
図8の概略底面図に示すように、ICチップ10の底面
に中央部を除いて導体端子11群を格子状に配設し、各
導体端子11を下向きに突出させている。各導体端子1
1はモールド樹脂12内において、図示せぬボンディン
グワイヤを介して半導体素子13に接続されており、モ
ールド樹脂12から突出している各導体端子11の底面
には外部接続用ランド14がAu等でメッキ形成されて
いる。したがって、この種のICチップ10を実装する
場合も、導体端子11群の各底面(外部接続用ランド1
4)を、マザーボード側の接続ランド群に印刷されたク
リーム半田上に重ね合わせてリフロー炉等で加熱するこ
とにより、各外部接続用ランド14と各接続ランドとを
半田付けする。そして、通常はこの後、ICチップ10
とマザーボードとの間に前記絶縁性接着剤を注入して機
械的な強度を確保する。なお、BCC型のICチップ1
0では隣接する外部接続用ランド14どうしの間に凹所
15が形成されているため、半田レジストを設けなくて
もクリーム半田溶融時の短絡は防止できる。
【0005】
【発明が解決しようとする課題】上述したように従来の
BGA型やBCC型のICチップ1,10では、実装時
にマザーボード20との間に絶縁性接着剤30を注入し
て機械的な強度を確保している。これは、各外部接続用
ランド4,14が極めて小面積で半田付着量が少ないこ
とから、ICチップ1,10を組み込んだ製品に衝撃や
ねじれ等の外力が加わった場合、絶縁性接着剤30にて
補強していないとICチップ1,10とマザーボード2
0との半田接続部が破損して導通不良を起こしやすいた
めである。
BGA型やBCC型のICチップ1,10では、実装時
にマザーボード20との間に絶縁性接着剤30を注入し
て機械的な強度を確保している。これは、各外部接続用
ランド4,14が極めて小面積で半田付着量が少ないこ
とから、ICチップ1,10を組み込んだ製品に衝撃や
ねじれ等の外力が加わった場合、絶縁性接着剤30にて
補強していないとICチップ1,10とマザーボード2
0との半田接続部が破損して導通不良を起こしやすいた
めである。
【0006】しかしながら、ICチップ1,10をマザ
ーボード20に実装する際に絶縁性接着剤30の注入作
業を追加することは煩雑なので、実装時の作業効率を悪
化させる要因となっていた。また、ICチップ1,10
やマザーボード20と絶縁性接着剤30との熱膨張率の
相違によって、該接着剤30内に埋設されている半田接
続部が高温時や低温時に剪断力を受けやすくなるため、
環境温度の変化で該半田接続部に亀裂が生じて導通不良
を引き起こす危険性があった。
ーボード20に実装する際に絶縁性接着剤30の注入作
業を追加することは煩雑なので、実装時の作業効率を悪
化させる要因となっていた。また、ICチップ1,10
やマザーボード20と絶縁性接着剤30との熱膨張率の
相違によって、該接着剤30内に埋設されている半田接
続部が高温時や低温時に剪断力を受けやすくなるため、
環境温度の変化で該半田接続部に亀裂が生じて導通不良
を引き起こす危険性があった。
【0007】本発明は、このような従来技術の実情に鑑
みてなされたもので、その第1の目的は、絶縁性接着剤
による補強が不要で効率よく実装でき、かつマザーボー
ドとの半田接続部が外力や環境温度の影響で損傷する危
険性が少ない、BGA型やBCC型等のICチップを提
供することにある。また、本発明の第2の目的は、絶縁
性接着剤による補強が不要で効率よく実装でき、かつマ
ザーボードとの半田接続部が外力や環境温度の影響で損
傷する危険性が少ない、BGA型やBCC型等のICチ
ップの取付構造を提供することにある。
みてなされたもので、その第1の目的は、絶縁性接着剤
による補強が不要で効率よく実装でき、かつマザーボー
ドとの半田接続部が外力や環境温度の影響で損傷する危
険性が少ない、BGA型やBCC型等のICチップを提
供することにある。また、本発明の第2の目的は、絶縁
性接着剤による補強が不要で効率よく実装でき、かつマ
ザーボードとの半田接続部が外力や環境温度の影響で損
傷する危険性が少ない、BGA型やBCC型等のICチ
ップの取付構造を提供することにある。
【0008】
【課題を解決するための手段】上述した第1の目的を達
成するため、本発明は、半導体素子およびボンディング
ワイヤが樹脂モールドされていると共に、前記ボンディ
ングワイヤを介して前記半導体素子に接続された複数の
外部接続用ランドが底面側に配設され、これら外部接続
用ランドをマザーボードの接続ランド群に半田付けして
実装されるICチップにおいて、前記複数の外部接続用
ランドのうち、少なくとも底面の四隅に位置するものを
他所に位置するものよりも面積が大なる拡大ランドとな
した。
成するため、本発明は、半導体素子およびボンディング
ワイヤが樹脂モールドされていると共に、前記ボンディ
ングワイヤを介して前記半導体素子に接続された複数の
外部接続用ランドが底面側に配設され、これら外部接続
用ランドをマザーボードの接続ランド群に半田付けして
実装されるICチップにおいて、前記複数の外部接続用
ランドのうち、少なくとも底面の四隅に位置するものを
他所に位置するものよりも面積が大なる拡大ランドとな
した。
【0009】このようにICチップの底面の四隅に拡大
ランドを設け、そこに多くの半田を付着させるようにす
れば、該ICチップは四隅が強固にマザーボードに半田
付けされることになるので、両者の相対位置関係は衝撃
やねじれ等の外力が加わっても変化しにくくなり、よっ
て、マザーボードとの半田接続部が損傷しにくい高信頼
性のICチップが得られる。しかも、ICチップとマザ
ーボードとの間に絶縁性接着剤を注入して補強する必要
がなくなるので、実装時の作業効率が向上すると共に、
環境温度の変化で半田接続部が損傷する危険性も少なく
なる。なお、ICチップの底面の四隅等には、外部接続
用ランドを拡大しても隣接ランドとの間隔を狭める必要
のない空きスペースが存するので、この空きスペースを
利用することにより、短絡を誘発しない拡大ランドを容
易に形成することができる。
ランドを設け、そこに多くの半田を付着させるようにす
れば、該ICチップは四隅が強固にマザーボードに半田
付けされることになるので、両者の相対位置関係は衝撃
やねじれ等の外力が加わっても変化しにくくなり、よっ
て、マザーボードとの半田接続部が損傷しにくい高信頼
性のICチップが得られる。しかも、ICチップとマザ
ーボードとの間に絶縁性接着剤を注入して補強する必要
がなくなるので、実装時の作業効率が向上すると共に、
環境温度の変化で半田接続部が損傷する危険性も少なく
なる。なお、ICチップの底面の四隅等には、外部接続
用ランドを拡大しても隣接ランドとの間隔を狭める必要
のない空きスペースが存するので、この空きスペースを
利用することにより、短絡を誘発しない拡大ランドを容
易に形成することができる。
【0010】例えば、インタポーザ基板の底面に配設さ
れた複数の外部接続用ランドにそれぞれ半田ボールが固
着されたBGA型のICチップの場合、前記拡大ランド
を対応する半田ボールの外側に露出させておくことによ
り、実装時に該拡大ランドに付着する半田量を他の外部
接続用ランドに付着する半田量よりも多くすることがで
きる。
れた複数の外部接続用ランドにそれぞれ半田ボールが固
着されたBGA型のICチップの場合、前記拡大ランド
を対応する半田ボールの外側に露出させておくことによ
り、実装時に該拡大ランドに付着する半田量を他の外部
接続用ランドに付着する半田量よりも多くすることがで
きる。
【0011】また、かかる構成において、インタポーザ
基板の底面で隣接する外部接続用ランドどうしの間に設
けられた半田レジストの一部を、拡大ランド上の半田ボ
ールを包囲する位置に積層させておけば、半田ボールが
半田レジストに位置規制されて位置ずれを起こさなくな
るので好ましい。
基板の底面で隣接する外部接続用ランドどうしの間に設
けられた半田レジストの一部を、拡大ランド上の半田ボ
ールを包囲する位置に積層させておけば、半田ボールが
半田レジストに位置規制されて位置ずれを起こさなくな
るので好ましい。
【0012】一方、ボンディングワイヤに接続されて一
部が外方へ突出し、かつ該突出部分の底面にそれぞれ外
部接続用ランドがメッキ形成されている複数の導体端子
を備えたBCC型のICチップの場合、各導体端子群の
うち拡大ランドに対応するものを他よりも大径に形成し
ておくことにより、実装時に該拡大ランドに付着する半
田量を他の外部接続用ランドに付着する半田量よりも多
くすることができる。
部が外方へ突出し、かつ該突出部分の底面にそれぞれ外
部接続用ランドがメッキ形成されている複数の導体端子
を備えたBCC型のICチップの場合、各導体端子群の
うち拡大ランドに対応するものを他よりも大径に形成し
ておくことにより、実装時に該拡大ランドに付着する半
田量を他の外部接続用ランドに付着する半田量よりも多
くすることができる。
【0013】また、上述した第2の目的を達成するた
め、本発明は、半導体素子およびボンディングワイヤが
樹脂モールドされていると共に、前記ボンディングワイ
ヤを介して前記半導体素子に接続された複数の外部接続
用ランドが底面側に配設されているICチップを、前記
外部接続用ランド群と同等の配置の接続ランド群を設け
たマザーボードに実装する際に、前記外部接続用ランド
と前記接続ランドとがクリーム半田を介して半田付けさ
れるICチップの取付構造であって、前記ICチップの
前記外部接続用ランド群のうち、少なくとも前記底面の
四隅に位置するものを他所に位置するものよりも面積が
大なる拡大ランドとなし、かつ、前記マザーボードの前
記接続ランド群のうち、前記拡大ランドと半田付けされ
るものを該拡大ランドと同等の面積に設定し、実装時に
前記拡大ランドに付着するクリーム半田の量が他の前記
外部接続用ランドに付着するクリーム半田の量に比して
多くなるようにした。
め、本発明は、半導体素子およびボンディングワイヤが
樹脂モールドされていると共に、前記ボンディングワイ
ヤを介して前記半導体素子に接続された複数の外部接続
用ランドが底面側に配設されているICチップを、前記
外部接続用ランド群と同等の配置の接続ランド群を設け
たマザーボードに実装する際に、前記外部接続用ランド
と前記接続ランドとがクリーム半田を介して半田付けさ
れるICチップの取付構造であって、前記ICチップの
前記外部接続用ランド群のうち、少なくとも前記底面の
四隅に位置するものを他所に位置するものよりも面積が
大なる拡大ランドとなし、かつ、前記マザーボードの前
記接続ランド群のうち、前記拡大ランドと半田付けされ
るものを該拡大ランドと同等の面積に設定し、実装時に
前記拡大ランドに付着するクリーム半田の量が他の前記
外部接続用ランドに付着するクリーム半田の量に比して
多くなるようにした。
【0014】このようにICチップの底面の四隅に位置
する外部接続用ランドと、これら外部接続用ランドに対
向して半田付けされるマザーボード側の接続ランドと
を、他のランドよりも大きく設定し、これらランド間に
塗布されるクリーム半田の付着量を増大させておけば、
該ICチップは四隅が強固にマザーボードに半田付けさ
れることになるので、両者の相対位置関係は外力が加わ
っても変化しにくくなって半田接続部の信頼性が向上
し、かつ、絶縁性接着剤による補強が不要となるため実
装時の作業効率が向上する。
する外部接続用ランドと、これら外部接続用ランドに対
向して半田付けされるマザーボード側の接続ランドと
を、他のランドよりも大きく設定し、これらランド間に
塗布されるクリーム半田の付着量を増大させておけば、
該ICチップは四隅が強固にマザーボードに半田付けさ
れることになるので、両者の相対位置関係は外力が加わ
っても変化しにくくなって半田接続部の信頼性が向上
し、かつ、絶縁性接着剤による補強が不要となるため実
装時の作業効率が向上する。
【0015】
【発明の実施の形態】発明の実施の形態を図面を参照し
て説明すると、図1は本発明の一実施形態例に係るBG
A型のICチップの要部断面図、図2は該ICチップの
概略底面図、図3は該ICチップをマザーボードに実装
した状態を示す概略側面図、図4は図3中のA部拡大図
であり、図6〜図8と対応する部分には同一符号が付し
てある。
て説明すると、図1は本発明の一実施形態例に係るBG
A型のICチップの要部断面図、図2は該ICチップの
概略底面図、図3は該ICチップをマザーボードに実装
した状態を示す概略側面図、図4は図3中のA部拡大図
であり、図6〜図8と対応する部分には同一符号が付し
てある。
【0016】図1〜図4に示すBGA型のICチップ1
は、半導体素子2が搭載されたインタポーザ基板3と、
このインタポーザ基板3の底面に格子状に配設された複
数の外部接続用ランド4と、半導体素子2と各外部接続
用ランド4とを電気的に接続している複数本のボンディ
ングワイヤ5と、インタポーザ基板3上で半導体素子2
や各ボンディングワイヤ5を封止しているモールド樹脂
6と、各外部接続用ランド4に接着されてインタポーザ
基板3の底面から下方へ突出している半田ボール7と、
インタポーザ基板3の底面で隣接する外部接続用ランド
4どうしの間に充填されている半田レジスト8とを備え
ており、外部接続用ランド4群のうちインタポーザ基板
3の底面の四隅に位置するものを、他所に位置するもの
よりも面積が大きい拡大ランド4aとなしている。図2
に示すように、これらの拡大ランド4aは半田ボール7
の外側に露出する大きさに形成してあるので、実装時に
拡大ランド4aに付着する半田量を他の外部接続用ラン
ド4に付着する半田量よりも多くすることができる。ま
た、図1に示すように、半田レジスト8の一部は、拡大
ランド4aを含む各外部接続用ランド4上の半田ボール
7を包囲する位置に積層形成しあるので、各半田ボール
7は半田レジスト8に位置規制されることになり、よっ
て各半田ボール7が位置ずれを起こしにくい構造になっ
ている。なお、半田ボール7は、半田のみからなるもの
でもよいが、球形の樹脂や金属を半田でコーティングし
たものでもよい。
は、半導体素子2が搭載されたインタポーザ基板3と、
このインタポーザ基板3の底面に格子状に配設された複
数の外部接続用ランド4と、半導体素子2と各外部接続
用ランド4とを電気的に接続している複数本のボンディ
ングワイヤ5と、インタポーザ基板3上で半導体素子2
や各ボンディングワイヤ5を封止しているモールド樹脂
6と、各外部接続用ランド4に接着されてインタポーザ
基板3の底面から下方へ突出している半田ボール7と、
インタポーザ基板3の底面で隣接する外部接続用ランド
4どうしの間に充填されている半田レジスト8とを備え
ており、外部接続用ランド4群のうちインタポーザ基板
3の底面の四隅に位置するものを、他所に位置するもの
よりも面積が大きい拡大ランド4aとなしている。図2
に示すように、これらの拡大ランド4aは半田ボール7
の外側に露出する大きさに形成してあるので、実装時に
拡大ランド4aに付着する半田量を他の外部接続用ラン
ド4に付着する半田量よりも多くすることができる。ま
た、図1に示すように、半田レジスト8の一部は、拡大
ランド4aを含む各外部接続用ランド4上の半田ボール
7を包囲する位置に積層形成しあるので、各半田ボール
7は半田レジスト8に位置規制されることになり、よっ
て各半田ボール7が位置ずれを起こしにくい構造になっ
ている。なお、半田ボール7は、半田のみからなるもの
でもよいが、球形の樹脂や金属を半田でコーティングし
たものでもよい。
【0017】上述したICチップ1をマザーボード20
上に実装する際には、外部接続用ランド4群と同等の配
置でマザーボード20側に設けられている各接続ランド
21上にクリーム半田を印刷した後、これらのクリーム
半田上に半田ボール7を重ね合わせてリフロー炉等で加
熱することにより、溶融したクリーム半田22および半
田ボール7を介して各外部接続用ランド4と各接続ラン
ド21とを電気的かつ機械的に接続する。このとき、マ
ザーボード20上の接続ランド21群のうち、外部接続
用ランド4群中の拡大ランド4aと半田付けされるもの
を予め拡大ランド4aと同等の面積に形成しておく(図
4参照)。その結果、実装時に拡大ランド4aとこれに
対向する接続ランド21との間に充填されるクリーム半
田22の量は他所に比べてかなり多くなり、該拡大ラン
ド4aと該接続ランド21とが強固に接続されることと
なる。
上に実装する際には、外部接続用ランド4群と同等の配
置でマザーボード20側に設けられている各接続ランド
21上にクリーム半田を印刷した後、これらのクリーム
半田上に半田ボール7を重ね合わせてリフロー炉等で加
熱することにより、溶融したクリーム半田22および半
田ボール7を介して各外部接続用ランド4と各接続ラン
ド21とを電気的かつ機械的に接続する。このとき、マ
ザーボード20上の接続ランド21群のうち、外部接続
用ランド4群中の拡大ランド4aと半田付けされるもの
を予め拡大ランド4aと同等の面積に形成しておく(図
4参照)。その結果、実装時に拡大ランド4aとこれに
対向する接続ランド21との間に充填されるクリーム半
田22の量は他所に比べてかなり多くなり、該拡大ラン
ド4aと該接続ランド21とが強固に接続されることと
なる。
【0018】このように本実施形態例によれば、BGA
型のICチップ1の底面の四隅に拡大ランド4aを設
け、そこに多くのクリーム半田22が付着できるように
してあるので、このICチップ1は四隅が強固にマザー
ボード20に半田付けされることになり、両者1,20
の相対位置関係は衝撃やねじれ等の外力が加わっても変
化しにくい。そのため、このICチップ1はマザーボー
ド20との半田接続部の信頼性が高くなり、両者1,2
0間に絶縁性接着剤を注入して補強する必要はなくな
る。つまり、従来のBGA型ICチップの実装時に行わ
れていた絶縁性接着剤の注入作業が不要となるので、こ
のICチップ1の場合、短時間に効率よくマザーボード
20上に実装することができ、また、絶縁性接着剤を介
在させないことから環境温度の変化で半田接続部が損傷
する危険性も少なくなる。なお、ICチップ1の底面の
四隅には、外部接続用ランド4を拡大しても隣接ランド
との間隔を狭める必要のない空きスペースが存するの
で、この空きスペースを利用することにより、短絡を誘
発しない拡大ランド4aを容易に形成することができ
る。
型のICチップ1の底面の四隅に拡大ランド4aを設
け、そこに多くのクリーム半田22が付着できるように
してあるので、このICチップ1は四隅が強固にマザー
ボード20に半田付けされることになり、両者1,20
の相対位置関係は衝撃やねじれ等の外力が加わっても変
化しにくい。そのため、このICチップ1はマザーボー
ド20との半田接続部の信頼性が高くなり、両者1,2
0間に絶縁性接着剤を注入して補強する必要はなくな
る。つまり、従来のBGA型ICチップの実装時に行わ
れていた絶縁性接着剤の注入作業が不要となるので、こ
のICチップ1の場合、短時間に効率よくマザーボード
20上に実装することができ、また、絶縁性接着剤を介
在させないことから環境温度の変化で半田接続部が損傷
する危険性も少なくなる。なお、ICチップ1の底面の
四隅には、外部接続用ランド4を拡大しても隣接ランド
との間隔を狭める必要のない空きスペースが存するの
で、この空きスペースを利用することにより、短絡を誘
発しない拡大ランド4aを容易に形成することができ
る。
【0019】図5は本発明の他の実施形態例に係るBC
C型のICチップの要部断面図であり、同図に示すIC
チップ10は、格子状に配設されて各底面に外部接続用
ランド14がAu等でメッキ形成されている複数の導体
端子11と、半導体素子13と、この半導体素子13と
各導体端子11とを電気的に接続している複数本のボン
ディングワイヤ16と、半導体素子13や各ボンディン
グワイヤ16を封止しているモールド樹脂12とを備え
ており、導体端子11群のうちモールド樹脂12の底面
の四隅には、他所に位置するものよりも大径な導体太端
子11aを配設し、この導体太端子11aの底面にメッ
キ形成される外部接続用ランド14を拡大ランド14a
となしている。また、各導体端子11はモールド樹脂1
2から下方へ突出しているので、隣接する外部接続用ラ
ンド14どうしの間には凹所15が形成されている。
C型のICチップの要部断面図であり、同図に示すIC
チップ10は、格子状に配設されて各底面に外部接続用
ランド14がAu等でメッキ形成されている複数の導体
端子11と、半導体素子13と、この半導体素子13と
各導体端子11とを電気的に接続している複数本のボン
ディングワイヤ16と、半導体素子13や各ボンディン
グワイヤ16を封止しているモールド樹脂12とを備え
ており、導体端子11群のうちモールド樹脂12の底面
の四隅には、他所に位置するものよりも大径な導体太端
子11aを配設し、この導体太端子11aの底面にメッ
キ形成される外部接続用ランド14を拡大ランド14a
となしている。また、各導体端子11はモールド樹脂1
2から下方へ突出しているので、隣接する外部接続用ラ
ンド14どうしの間には凹所15が形成されている。
【0020】したがって、このICチップ10も前記実
施形態例と同様に、実装時に拡大ランド14aに付着す
る半田量を他の外部接続用ランド14に付着する半田量
よりも多くすることができる。つまり、このICチップ
10も、底面の四隅をマザーボードに強固に半田付けし
た状態で実装することができるので、マザーボードとの
間に絶縁性接着剤を注入して補強する必要がなくなる。
施形態例と同様に、実装時に拡大ランド14aに付着す
る半田量を他の外部接続用ランド14に付着する半田量
よりも多くすることができる。つまり、このICチップ
10も、底面の四隅をマザーボードに強固に半田付けし
た状態で実装することができるので、マザーボードとの
間に絶縁性接着剤を注入して補強する必要がなくなる。
【0021】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【0022】ICチップの底面の少なくとも四隅に拡大
ランドを設け、そこに多くの半田を付着させるようにし
てあるので、このICチップは四隅が強固にマザーボー
ドに半田付けされることになり、両者の相対位置関係は
衝撃やねじれ等の外力が加わっても変化しにくい。それ
ゆえ、このICチップとマザーボードとの間に絶縁性接
着剤を注入して補強しなくても、高い信頼性を確保する
ことができ、実装時の作業効率が向上すると共に、環境
温度の変化で半田接続部が損傷する危険性が少なくな
る。
ランドを設け、そこに多くの半田を付着させるようにし
てあるので、このICチップは四隅が強固にマザーボー
ドに半田付けされることになり、両者の相対位置関係は
衝撃やねじれ等の外力が加わっても変化しにくい。それ
ゆえ、このICチップとマザーボードとの間に絶縁性接
着剤を注入して補強しなくても、高い信頼性を確保する
ことができ、実装時の作業効率が向上すると共に、環境
温度の変化で半田接続部が損傷する危険性が少なくな
る。
【図1】本発明の一実施形態例に係るBGA型のICチ
ップの要部断面図である。
ップの要部断面図である。
【図2】図1に示すICチップの概略底面図である。
【図3】図1に示すICチップをマザーボードに実装し
た状態の概略側面図である。
た状態の概略側面図である。
【図4】図3中のA部拡大図である。
【図5】本発明の他の実施形態例に係るBCC型のIC
チップの要部断面図である。
チップの要部断面図である。
【図6】従来のBGA型のICチップの一例を示す概略
底面図である。
底面図である。
【図7】図6に示すICチップをマザーボードに実装し
た状態の要部断面図である。
た状態の要部断面図である。
【図8】従来のBCCの型ICチップの一例を示す概略
底面図である。
底面図である。
1 BGA型のICチップ
2,13 半導体素子
3 インタポーザ基板
4,14 外部接続用ランド
4a,14a 拡大ランド
5,16 ボンディングワイヤ
6,12 モールド樹脂
7 半田ボール
8 半田レジスト
10 BCC型のICチップ
11 導体端子
11a 導体太端子
20 マザーボード
21 接続ランド
Claims (5)
- 【請求項1】 半導体素子およびボンディングワイヤが
樹脂モールドされていると共に、前記ボンディングワイ
ヤを介して前記半導体素子に接続された複数の外部接続
用ランドが底面側に配設され、これら外部接続用ランド
をマザーボードの接続ランド群に半田付けして実装され
るICチップであって、前記複数の外部接続用ランドの
うち、少なくとも底面の四隅に位置するものを他所に位
置するものよりも面積が大なる拡大ランドとなしたこと
を特徴とするICチップ。 - 【請求項2】 請求項1の記載において、前記複数の外
部接続用ランドにそれぞれ固着された半田ボールを備
え、前記拡大ランドを対応する前記半田ボールの外側に
露出させたことを特徴とするICチップ。 - 【請求項3】 請求項2の記載において、前記複数の外
部接続用ランドどうしの間に半田レジストが設けられ、
この半田レジストの一部を前記拡大ランド上の前記半田
ボールを包囲する位置に積層させたことを特徴とするI
Cチップ。 - 【請求項4】 請求項1の記載において、前記複数の外
部接続用ランドがそれぞれ突出部分の底面にメッキ形成
された導体端子を備え、これら導体端子のうち前記拡大
ランドに対応するものを他よりも大径にしたことを特徴
とするICチップ。 - 【請求項5】 半導体素子およびボンディングワイヤが
樹脂モールドされていると共に、前記ボンディングワイ
ヤを介して前記半導体素子に接続された複数の外部接続
用ランドが底面側に配設されているICチップを、前記
外部接続用ランド群と同等の配置の接続ランド群を設け
たマザーボードに実装する際に、前記外部接続用ランド
と前記接続ランドとがクリーム半田を介して半田付けさ
れるICチップの取付構造であって、 前記ICチップの前記外部接続用ランド群のうち、少な
くとも前記底面の四隅に位置するものを他所に位置する
ものよりも面積が大なる拡大ランドとなし、かつ、前記
マザーボードの前記接続ランド群のうち、前記拡大ラン
ドと半田付けされるものを該拡大ランドと同等の面積に
設定し、実装時に前記拡大ランドに付着するクリーム半
田の量が他の前記外部接続用ランドに付着するクリーム
半田の量に比して多くなるようにしたことを特徴とする
ICチップの取付構造。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001214188A JP2003031728A (ja) | 2001-07-13 | 2001-07-13 | Icチップおよびその取付構造 |
TW091111345A TW551019B (en) | 2001-07-13 | 2002-05-28 | Integrated circuit chip and structure for mounting the same |
GB0215527A GB2381660A (en) | 2001-07-13 | 2002-07-05 | Integrated circuit chip and mounting structure |
US10/191,989 US20030025201A1 (en) | 2001-07-13 | 2002-07-09 | Integrated circuit chip with little possibility of becoming damaged and structure for mounting the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001214188A JP2003031728A (ja) | 2001-07-13 | 2001-07-13 | Icチップおよびその取付構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003031728A true JP2003031728A (ja) | 2003-01-31 |
Family
ID=19049049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001214188A Withdrawn JP2003031728A (ja) | 2001-07-13 | 2001-07-13 | Icチップおよびその取付構造 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20030025201A1 (ja) |
JP (1) | JP2003031728A (ja) |
GB (1) | GB2381660A (ja) |
TW (1) | TW551019B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100444374C (zh) * | 2005-08-10 | 2008-12-17 | 株式会社东芝 | 印刷电路板和包括印刷电路板的电子设备 |
JP2015026822A (ja) * | 2013-06-20 | 2015-02-05 | キヤノン株式会社 | プリント回路板、半導体装置の接合構造及びプリント回路板の製造方法 |
CN112802766A (zh) * | 2021-01-04 | 2021-05-14 | 上海易卜半导体有限公司 | 半导体组件组装方法、半导体组件和电子设备 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100445072B1 (ko) * | 2001-07-19 | 2004-08-21 | 삼성전자주식회사 | 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법 |
US20070108609A1 (en) * | 2001-07-19 | 2007-05-17 | Samsung Electronics Co., Ltd. | Bumped chip carrier package using lead frame and method for manufacturing the same |
FR2867013B1 (fr) * | 2004-03-01 | 2008-12-05 | Sagem | Procedes de fabrication et de montage d'un module electronique apte a etre monte sur une carte mere, carte mere associee |
US20080054455A1 (en) * | 2006-08-29 | 2008-03-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor ball grid array package |
JP4474431B2 (ja) * | 2007-03-26 | 2010-06-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージおよび該製造方法 |
US8502363B2 (en) | 2011-07-06 | 2013-08-06 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages with solder joint enhancement element and related methods |
CN102263079B (zh) * | 2011-07-18 | 2017-06-09 | 日月光半导体制造股份有限公司 | 半导体封装结构 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5296649A (en) * | 1991-03-26 | 1994-03-22 | The Furukawa Electric Co., Ltd. | Solder-coated printed circuit board and method of manufacturing the same |
JPH05206314A (ja) * | 1991-11-12 | 1993-08-13 | Nec Corp | 半導体装置 |
CA2138032A1 (en) * | 1992-06-19 | 1994-01-06 | Allen D. Hertz | Self-aligning electrical contact array |
JPH11163215A (ja) * | 1997-11-28 | 1999-06-18 | Sumitomo Metal Smi Electron Devices Inc | セラミック多層基板 |
US6242279B1 (en) * | 1999-06-14 | 2001-06-05 | Thin Film Module, Inc. | High density wire bond BGA |
JP2001185640A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | 表面実装型パッケージ及び電子部品並びに電子部品の製造方法 |
-
2001
- 2001-07-13 JP JP2001214188A patent/JP2003031728A/ja not_active Withdrawn
-
2002
- 2002-05-28 TW TW091111345A patent/TW551019B/zh not_active IP Right Cessation
- 2002-07-05 GB GB0215527A patent/GB2381660A/en not_active Withdrawn
- 2002-07-09 US US10/191,989 patent/US20030025201A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100444374C (zh) * | 2005-08-10 | 2008-12-17 | 株式会社东芝 | 印刷电路板和包括印刷电路板的电子设备 |
JP2015026822A (ja) * | 2013-06-20 | 2015-02-05 | キヤノン株式会社 | プリント回路板、半導体装置の接合構造及びプリント回路板の製造方法 |
CN112802766A (zh) * | 2021-01-04 | 2021-05-14 | 上海易卜半导体有限公司 | 半导体组件组装方法、半导体组件和电子设备 |
Also Published As
Publication number | Publication date |
---|---|
GB2381660A (en) | 2003-05-07 |
TW551019B (en) | 2003-09-01 |
US20030025201A1 (en) | 2003-02-06 |
GB0215527D0 (en) | 2002-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6214642B1 (en) | Area array stud bump flip chip device and assembly process | |
KR100394809B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
KR101332861B1 (ko) | 아이씨 패키지 및 그 제조방법 | |
US20020003293A1 (en) | Semiconductor device and method for fabricating same | |
US20020063319A1 (en) | Direct-downset flip-chip package assembly and method of fabricating the same | |
JP2001127186A (ja) | ボールグリッドアレイパッケージ及びその製造方法と半導体装置 | |
US6174751B1 (en) | Method of manufacturing resin encapsulated semiconductor device | |
JP2002252303A (ja) | 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法 | |
JP2008072153A (ja) | 半導体パッケージおよびその製造方法 | |
JPH11312712A (ja) | 半導体装置及びその製造方法 | |
US7807510B2 (en) | Method of manufacturing chip integrated substrate | |
JP3228339B2 (ja) | 半導体装置およびその製造方法 | |
JP2003031728A (ja) | Icチップおよびその取付構造 | |
KR100392720B1 (ko) | 배선의 레이아웃이 향상된 칩 스케일 패키지 | |
US6248951B1 (en) | Dielectric decal for a substrate of an integrated circuit package | |
JP3332555B2 (ja) | 半導体装置およびその製造方法 | |
JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
JP2001345418A (ja) | 両面実装構造体の製造方法及びその両面実装構造体 | |
JPH11204692A (ja) | 半導体装置 | |
JP2721790B2 (ja) | 半導体装置の封止方法 | |
JP3019043B2 (ja) | 半導体装置の製造方法 | |
JP2001044326A (ja) | 半導体装置およびその製造方法 | |
KR100226106B1 (ko) | 리드프레임을 이용한 볼그리드어레이반도체패키지 및 그 제조방법 | |
JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
JP3647665B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050810 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060117 |