KR20060101154A - 부하 제어 기능을 갖는 속도 변환 장치 - Google Patents

부하 제어 기능을 갖는 속도 변환 장치 Download PDF

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KR20060101154A
KR20060101154A KR1020050064659A KR20050064659A KR20060101154A KR 20060101154 A KR20060101154 A KR 20060101154A KR 1020050064659 A KR1020050064659 A KR 1020050064659A KR 20050064659 A KR20050064659 A KR 20050064659A KR 20060101154 A KR20060101154 A KR 20060101154A
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다카유키 시마무라
다테쿠니 오노우에
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후지쯔 가부시끼가이샤
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Abstract

피검증 대상의 동작 검증이나 검증 장치와의 접속 검증에 있어서, 피검증 대상과 검증 장치와의 동작 속도차를 흡수하면서, 피검증 대상에 대하여 발행되는 리퀘스트에 의한 피검증 대상에의 부하 혹은 검증 장치에 대하여 발행되는 리퀘스트에 의한 검증 장치에의 부하를 변동할 수 있도록 한다.
에뮬레이션 장치(2)에 대해서는 에뮬레이션 장치(2)의 시스템 클록에 기초하여 동작하는 제1 인터페이스부(10)와, 연산부(3)에 대해서는 연산부(3)의 시스템 클록에 기초하여 동작하는 제2 인터페이스부(20)와, 제1 인터페이스부(10)와 제2 인터페이스부(20) 사이에 개재되어, 에뮬레이션 장치(2)로 출력되는 리퀘스트에 의한 에뮬레이션 장치(2)에의 부하 및 연산부(3)로 출력되는 리퀘스트에 의한 연산부(3)에의 부하 중의 적어도 한 쪽을 제어하는 부하 제어부(30)를 구비한다.

Description

부하 제어 기능을 갖는 속도 변환 장치{SPEED CONVERTING APPARATUS WITH LOAD CONTROLLING FUNCTION}
도 1은 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치의 구성을 도시하는 블록도.
도 2는 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치의 구성을 도시하는 블록도.
도 3은 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치의 동작의 일례를 설명하기 위한 도면.
도 4는 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치의 동작의 일례를 설명하기 위한 도면.
도 5는 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치의 동작의 일례를 설명하기 위한 도면.
도 6은 본 발명의 변형례로서의 속도 변환 장치의 구성을 도시하는 블록도.
도 7은 종래의 속도 변환 장치의 구성을 도시하는 블록도.
<도면의 주요부분에 대한 부호의 설명>
1, 1": 부하 제어 기능을 갖는 속도 변환 장치
1': FPGA(Field Programmable Gate Array)
2, 110: 에뮬레이션 장치
3, 120: 연산부
4, 10: SC 인터페이스 제어 회로(제1 인터페이스부)
5, 20: CPU 인터페이스 제어 회로(제2 인터페이스부)
6, 12: 기억부(제1 기억부)
7, 22: 기억부(제2 기억부)
11, 21, 101, 102: 입출력 버퍼
13: 출력 제어부(제1 출력 간격 변경부)
23: 출력 제어부(제2 출력 간격 변경부)
30: 부하 제어 회로(부하 제어부)
31: 트랜잭션 생성 제어 회로(생성부)
32: 캐쉬 트랜잭션 생성 제어 회로(제1 생성부)
33: SC 캐쉬 태그(제1 데이터 정보 유지부)
34: CPU 캐쉬 태그(제2 데이터 정보 유지부)
35: 논-캐쉬 트랜잭션 제어 회로(제2 생성부)
36: 리퀘스트 조정부(제1 출력 순서 변경부)
37: 리퀘스트 조정부(제2 출력 순서 변경부)
40: 시퀀서(리퀘스트 내용 설정부)
50: 설정부
51: 제1 설정부(제1 출력 간격 설정부)
52: 제2 설정부(제2 출력 간격 설정부)
53: 제3 설정부(모드 설정부)
54: 제4 설정부(제1 출력 순서 설정부)
55: 제5 설정부(제2 출력 순서 설정부)
100: 속도 변환 장치
103, 104: 속도차 흡수 버퍼
본 발명은, 피검증 대상의 동작 검증 및 피검증 대상과 이 피검증 대상에 접속되는 검증 장치(예컨대, CPU; Central Processing Unit)와의 접속 검증을 실행하기 위한 기술에 관한 것이다.
종래부터, 반도체 집적 회로(예컨대, LSI; Large Scale Integration) 등을 탑재하는 전자 장치(예컨대, 시스템 컨트롤러)를 개발할 때는, 이 전자 장치(집적 회로)의 결함(버그 등)이나 개선점 등을 찾아내기 위해서, 이 전자 장치를 피검증 대상으로 하는 동작 검증이나, 혹은 이 전자 장치와, 이 전자 장치에 접속되는 검증 장치(예컨대, CPU; Central Processing Unit)와의 접속 검증 등을 행한다.
이들 동작 검증이나 접속 검증은 피검증 대상인 전자 장치를 에뮬레이션 장치에 전개(에뮬레이트)하여, 피검증 대상이 전개된 에뮬레이션 장치를 속도 변환 장치(속도 변환 기구)를 통해 검증 장치와 접속하여 실행된다.
이와 같이 에뮬레이션 장치와 검증 장치 사이에 속도 변환 장치를 개재하는 것은, 검증 장치는 실기(實機)이기 때문에 비교적 빠른 처리 속도로 동작하지만, 에뮬레이션 장치는 검증 장치보다도 느린 처리 속도로밖에 동작할 수 없기 때문이며, 속도 변환 장치를 통함으로써 에뮬레이션 장치와 검증 장치의 동작 속도차를 흡수하고 있는 것이다.
여기서, 도 7을 참조하면서, 종래의 속도 변환 장치의 구성에 관해서 설명한다. 한편, 도 7에서, SC(System Controller; 시스템 컨트롤러)(110)는 피검증 대상으로서의 시스템 컨트롤러가 에뮬레이트된 에뮬레이션 장치를 나타내며, CPU(120)는 검증 장치를 나타내고 있다. 한편, CPU(120)는 시스템 컨트롤러(110)와 실제로 접속되는 장치라도 좋다.
이 도 7에 도시한 바와 같이, 종래의 속도 변환 장치(100)는 SC(110)에 대한 입출력 버퍼(101)와, CPU(120)에 대한 입출력 버퍼(102)와, 이들 입출력 버퍼(101, 102) 사이에 개재되어, SC(110)로부터 CPU(120)에 대하여 발행되는 트랜잭션(예컨대, 리퀘스트)을 유지하는 속도차 흡수 버퍼(103)와, 마찬가지로, 입출력 버퍼(101, 102) 사이에 개재되어, CPU(120)로부터 SC(110)에 대하여 발행되는 트랜잭션을 유지하는 속도차 흡수 버퍼(104)를 구비한다.
속도차 흡수 버퍼(103, 104)는 큐 구조의 버퍼이며, 이들 속도차 흡수 버퍼(103, 104)에 의해서 SC(110)와 CPU(120)의 동작 속도차가 흡수된다.
한편, 이 속도 변환 장치(100)에서는, 저속 측의 SC(110)에 발행되는 트랜잭션의 발행 간격은 CPU(120)로부터의 발행 간격보다도 단순히 줄어드는 방향으로 변 화된다.
또한, 그 밖의 동작 검증으로서, 시스템 온-칩화되는 데이터 처리 시스템의 소프트웨어와 하드웨어 쌍방에 주목한 시스템 개발을 지원하기 위한 기술도 제안되어 있다(예컨대, 하기 특허 문헌 1 참조).
특허 문헌 1: 국제 공개 제02/063473호 공보
그런데, 피검증 대상의 동작 검증이나 피검증 대상과 검증 장치와의 접속 검증에서는, 피검증 대상의 결함이나 개선점 등을 효율적으로 찾아내는 것이 피검증 대상의 개발 기간의 단축이나 양질의 장치 개발로 이어진다.
따라서, 이러한 동작 검증이나 접속 검증에서는, 피검증 대상(즉, 에뮬레이션 장치)이나, 이 피검증 대상에 접속되는 검증 장치에 대한 트랜잭션(예컨대, 리퀘스트)의 발행 간격, 발행 타이밍 및 발행 내용 등을 변경하여 트랜잭션에 의한, 피검증 대상 및 검증 장치에의 부하를 변동할 수 있게 하는 것이 바람직하다.
그러나, 도 7을 참조하면서 상술한 종래의 속도 변환 장치(100)에서는, 피검증 대상의 SC(110)와 CPU(120)와의 동작 속도차를 흡수할 수 있을 뿐이며, 또한, 상기 특허 문헌 1에 개시된 기술에서도 피검증 대상이나 검증 장치에의 트랜잭션에 의한 부하를 변동시킬 수는 없다.
본 발명은, 이러한 과제를 감안하여 창안된 것으로, 피검증 대상의 동작 검증이나, 피검증 대상과 검증 장치와의 접속 검증에 있어서, 피검증 대상과 검증 장치와의 동작 속도차를 흡수하면서, 피검증 대상에 대하여 발행되는 리퀘스트에 의 한 피검증 대상에의 부하 혹은 검증 장치에 대하여 발행되는 리퀘스트에 의한 검증 장치에의 부하를 변동할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 부하 제어 기능을 갖는 속도 변환 장치는, 피검증 대상이 에뮬레이트되는 에뮬레이션 장치와, 이 에뮬레이션 장치에 접속되며, 상기 에뮬레이션 장치에 대한 리퀘스트에 따른 상기 에뮬레이션 장치의 동작에 기초하여 상기 피검증 대상을 검증하는 연산부와의 사이에 개재되어, 상기 에뮬레이션 장치와 상기 연산부와의 동작 속도차를 흡수하는 것으로서, 상기 에뮬레이션 장치의 시스템 클록에 기초하여 동작하고, 상기 에뮬레이션 장치에 대한 인터페이스로서 기능하는 제1 인터페이스부와, 상기 연산부의 시스템 클록에 기초하여 동작하고, 상기 연산부에 대한 인터페이스로서 기능하는 제2 인터페이스부와, 상기 제1 인터페이스부와 상기 제2 인터페이스부 사이에 개재되어, 상기 제1 인터페이스부를 통하여 상기 에뮬레이션 장치로 출력되는 리퀘스트에 의한 상기 에뮬레이션 장치에의 부하 및 상기 제2 인터페이스부를 통하여 상기 연산부로 출력되는 리퀘스트에 의한 상기 연산부에의 부하 중의 적어도 한 쪽을 제어하는 부하 제어부를 구비하는 것을 특징으로 한다(청구항 1).
또한, 상기 제1 인터페이스부는, 상기 에뮬레이션 장치로부터 발생되는 리퀘스트의 기록 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 연산부에 대한 독출 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 제1 기억부를 구비하고, 상기 제2 인터페이스부는, 상기 연산부로부터 발생되는 리퀘스트의 기록 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 에뮬레이션 장치에 대한 독출 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 제2 기억부를 구비하는 것이 바람직하다(청구항 2).
또한, 상기 에뮬레이션 장치에의 리퀘스트의 출력 간격을 변경하는 제1 출력 간격 변경부를 더 구비하는 것이 바람직하다(청구항 3).
또한, 상기 연산부에의 리퀘스트의 출력 간격을 변경하는 제2 출력 간격 변경부를 더 구비하는 것이 바람직하다(청구항 4).
한편, 상기 부하 제어부는, 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 생성부를 구비하는 것이 바람직하며(청구항 5), 이 때, 상기 생성부는, 상기 에뮬레이션 장치의 캐쉬 메모리에 유지된 데이터를 이용하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 제1 생성부와, 상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것이 바람직하다(청구항 6).
또한, 상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제1 데이터 정보 유지부를 더 구비하고, 상기 제1 생성부는 상기 제1 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 것이 바람직하다(청구항 7).
또한, 상기 부하 제어부가, 상기 연산부에 대한 리퀘스트를 생성하는 생성부를 구비하는 것이 바람직하며(청구항 8), 이 때, 상기 생성부는, 상기 연산부의 캐 쉬 메모리에 유지된 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제1 생성부와, 상기 연산부의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것이 바람직하다(청구항 9).
또한, 상기 연산부의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제2 데이터 정보 유지부를 더 구비하고, 상기 제1 생성부는 상기 제2 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 연산부에 대한 리퀘스트를 생성하는 것이 바람직하다(청구항 10).
이하, 도면을 참조하면서 본 발명의 실시예에 관해서 설명한다.
〔1〕본 발명의 일 실시예에 대해
우선, 도 1 및 도 2에 도시하는 블록도를 참조하면서, 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치(이하, 단순히 속도 변환 장치라 함)(1)의 구성에 관해서 설명한다.
도 1에 도시한 바와 같이, 본 속도 변환 장치(1)는 피검증 대상으로서의 시스템 컨트롤러(System Controller)가 전개(에뮬레이트)된 에뮬레이션 장치(도면에서 SC라 표기)(2)와, 이 에뮬레이션 장치(2)에 대한 트랜잭션(여기서는 리퀘스트)에 따르고, 에뮬레이션 장치(2)의 동작에 기초하여 이러한 시스템 컨트롤러(피검증 대상)를 검증하는 연산부(CPU; Central Processing Unit)(3)와의 사이에 개재되고, SC 인터페이스 제어 회로(제1 인터페이스부)(10), CPU 인터페이스 제어 회로(제2 인터페이스부)(20), 부하 제어 회로(부하 제어부)(30), 시퀀서(리퀘스트 내용 설정 부)(40) 및 설정부(50)를 구비한다.
한편, 본 속도 변환 장치(1)에 있어서의 SC 인터페이스 제어 회로(10), CPU 인터페이스 제어 회로(20), 부하 제어 회로(30) 및 시퀀서(40)는 FPGA(Field Programmable Gate Array)(1') 상에 구성되어 있다(후술하는 도 2 참조).
SC 인터페이스 제어 회로(10)는 에뮬레이션 장치(이하, 단순히 SC라 함)(2)에 대해서는 SC(2)의 시스템 클록에 기초하여 동작하는 SC(2)에 대한 인터페이스이며, 입출력 버퍼(11), 기억부(RAM: Random Access Memory; 제1 기억부)(12) 및 출력 제어부(제1 출력 간격 변경부)(13)를 구비한다.
입출력 버퍼(11)는 SC(2)에 대하여 데이터(리퀘스트 등)를 수신 또는 교환하는 것이다.
기억부(12)는 SC(2)에 갖추어진 기억부(예컨대, 캐쉬 메모리)에 유지된 데이터와 동일한 데이터를 유지하는 동시에, SC(2)로부터 발생된 리퀘스트나 리퀘스트에 대한 응답 등을 일시적으로 유지한다.
이 기억부(12)는 SC(2)로부터 발생되는 리퀘스트 등의 기록 동작을 SC(2)의 시스템 클록에 기초하여 수행하는 동시에, 이러한 리퀘스트 등의 연산부(이하, CPU라 함)(3)에 대한 독출 동작을 CPU(3)의 시스템 클록에 기초하여 수행한다. 한편, 여기서는 기억부(12)는 듀얼 포트(Dual Port) RAM으로 이루어지는 것이 바람직하다.
출력 제어부(13)는 SC(2)에 대한 리퀘스트의 SC(2)에의 출력 간격(시간 간격)을 변경하는 것으로, 예컨대, CPU(3)로부터 발행된 SC(2)에 대한 복수의 리퀘스 트를 CPU(3)에 의한 발행 간격보다도 좁은 간격으로 SC(2)에 출력시키거나, 반대로, CPU(3)에 의한 발행 간격보다도 넓은 간격으로 SC(2)에 출력시킨다. 이에 따라, SC(2)에 대한 리퀘스트에 의한 SC(2)에의 부하를 변화시킬 수 있다.
CPU 인터페이스 제어 회로(20)는 CPU(3)에 대해서는 CPU(3)의 시스템 클록에 기초하여 동작하는 CPU(3)에 대한 인터페이스이며, 입출력 버퍼(21), 기억부(RAM: Random Access Memory; 제2 기억부)(22) 및 출력 제어부(제2 출력 간격 변경부)(23)를 구비한다.
입출력 버퍼(21)는 CPU(3)에 대하여 데이터(리퀘스트 등)를 수신 또는 교환하는 것이다.
기억부(22)는 CPU(3)에 갖추어진 기억부(예컨대, 캐쉬 메모리)에 유지된 데이터와 동일한 데이터를 유지하는 동시에, CPU(3)로부터 발생된 리퀘스트나 리퀘스트에 대한 응답 등을 일시적으로 유지한다.
이 기억부(22)는 CPU(3)로부터 발생되는 리퀘스트 등의 기록 동작을 CPU(3)의 시스템 클록에 기초하여 수행하는 동시에, 이러한 리퀘스트 등의 SC(2)에 대한 독출 동작을 SC(2)의 시스템 클록에 기초하여 수행한다. 한편, 여기서는, 기억부(22)는 듀얼 포트(Dual Port) RAM으로 이루어지는 것이 바람직하다.
출력 제어부(23)는 CPU(3)에 대한 리퀘스트의 CPU(3)에의 출력 간격(시간 간격)을 변경하는 것으로서, 예컨대, SC(2)로부터 발행된 CPU(3)에 대한 복수의 리퀘스트를 SC(2)에 의한 발행 간격보다도 좁은 간격으로 CPU(3)에 출력시키거나, 반대로, SC(2)에 의한 발행 간격보다도 넓은 간격으로 CPU(3)에 출력시킨다. 이에 따 라, CPU(3)에 대한 리퀘스트에 의한 CPU(3)에의 부하를 변화시킬 수 있다.
부하 제어 회로(30)는 SC 인터페이스 제어 회로(10)와 CPU 인터페이스 제어 회로(20) 사이에 개재되어, SC 인터페이스 제어 회로(10)를 통하여 SC(2)로 출력되는 리퀘스트에 의한 SC(2)에의 부하를 제어하는 동시에, CPU 인터페이스 제어 회로(20)를 통하여 CPU(3)에 출력되는 리퀘스트에 의한 CPU(3)에의 부하를 제어하는 것이다.
즉, 부하 제어 회로(30)는 SC(2)에 대하여 발행하는 리퀘스트를 CPU(3)로부터 발행되는 대로 SC(2)에 대하여 출력하는 것이 아니라, CPU(3)로부터 발행되는 리퀘스트를 통상의 형태(발행 상태)와는 다른 형태로 변경하여 SC(2)에 대하여 출력함으로써 리퀘스트에 의한 SC(2)의 부하를 제어한다.
또한, 부하 제어 회로(30)는 CPU(3)에 대하여도, SC(2)로부터 발행되는 리퀘스트를 그대로의 형태로 CPU(3)에 출력하지 않고, 통상의 형태와는 다른 형태로 변경하여 CPU(3)에 대하여 리퀘스트를 출력함으로써 리퀘스트에 의한 CPU(3)에의 부하를 제어한다.
그리고, 부하 제어 회로(30)는 도 2에 도시하는 바와 같이, 트랜잭션(Transaction) 생성 제어 회로(생성부)(31), 리퀘스트 조정부(제1 출력 순서 변경부)(36) 및 리퀘스트 조정부(제2 출력 순서 변경부)(37)를 구비한다.
트랜잭션 생성 제어 회로(31)는 SC(2) 및 CPU(3)에 대한 리퀘스트를 생성하는 것이다. 즉, 트랜잭션 생성 제어 회로(31)는 CPU(3)로부터 발생하는 SC(2)에 대한 리퀘스트나, SC(2)로부터 발생하는 CPU(3)에 대한 리퀘스트와는 별도로, 독자적 으로 SC(2) 및 CPU(3)에 트랜잭션(여기서는 리퀘스트)을 생성한다.
그리고, 트랜잭션 생성 제어 회로(31)는 캐쉬 트랜잭션(Cache Transaction) 생성 제어 회로(제1 생성부)(32), 논-캐쉬 트랜잭션(Non-cache Transaction) 생성 제어 회로(제2 생성부)(35)를 구비한다.
캐쉬 트랜잭션 생성 제어 회로(32)는 SC(2), CPU(3)에 대하여, 각각에 구비된 기억부(예컨대, 캐쉬 메모리; 도시 생략)에 유지된 데이터를 이용하는 리퀘스트를 생성하는 것으로서, SC(2)의 캐쉬 메모리에 유지된 데이터의 내용을 나타내는 데이터 정보(TAG 정보)를 유지하는 SC 캐쉬 태그(도면에서, SC Cache TAG라 표기; 제1 데이터 정보 유지부)(33)와, CPU(3)의 캐쉬 메모리에 유지된 데이터의 내용을 나타내는 데이터 정보(TAG 정보)를 유지하는 CPU 캐쉬 태그(도면에서, CPU Cache TAG라 표기; 제2 데이터 정보 유지부)(34)를 구비한다.
따라서, 캐쉬 트랜잭션 생성 제어 회로(32)는 SC 캐쉬 태그(33)에 유지된 데이터 정보에 기초하여, SC(2)의 캐쉬 메모리에 유지되어 있는 데이터를 이용하여 SC(2)에 대한 리퀘스트를 생성한다.
또한, 캐쉬 트랜잭션 생성 제어 회로(32)는 CPU 캐쉬 태그(34)에 유지된 데이터 정보에 기초하여, CPU(3)의 캐쉬 메모리에 유지되어 있는 데이터를 이용하여 CPU(3)에 대한 리퀘스트를 생성한다.
논-캐쉬 트랜잭션 생성 제어 회로(35)는 SC(2)의 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 SC(2)에 대한 리퀘스트를 생성하는 동시에, CPU(3)의 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 CPU(3)에 대한 리퀘스트를 생성하는 것이다.
한편, 논-캐쉬 트랜잭션 생성 제어 회로(35)에 의한 리퀘스트의 생성은 캐쉬 트랜잭션 생성 제어 회로(32)의 SC 캐쉬 태그(33) 혹은 CPU 캐쉬 태그(34)에 유지된 데이터 정보에 기초하여 생성되더라도 좋고, 이들 SC 캐쉬 태그(33) 혹은 CPU 캐쉬 태그(34)에 유지된 데이터 정보에 기초하지 않고서 생성되더라도 좋으며, 어느 경우이든 간에, 논-캐쉬 트랜잭션 생성 제어 회로(35)는 SC(2) 및 CPU(3)의 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하는 리퀘스트를 생성한다.
리퀘스트 조정부(36)는 SC(2)에 대하여 발행하는 리퀘스트를 선택함으로써 SC(2)에 대한 리퀘스트의 SC(2)에의 출력 순서를 변경하는 것이다.
즉, 리퀘스트 조정부(36)는 CPU(3) 혹은 캐쉬 트랜잭션 생성 제어 회로(32) 혹은, 논-캐쉬 트랜잭션 생성 제어 회로(35)에 의해서 생성된 SC(2)에 대한 복수의 리퀘스트를 이들 복수의 리퀘스트의 생성 순서대로 출력하는 것은 아니며, 이들 복수의 리퀘스트의 출력 순서를 변경하여, SC 인터페이스 제어 회로(10)(여기서는, 출력 제어부(13))에 발행한다. 이로써, SC(2)에의 부하를 증대시킬 수 있다.
리퀘스트 조정부(37)는 CPU(3)에 대하여 발행하는 리퀘스트를 선택함으로써 CPU(3)에 대한 리퀘스트의 CPU(3)에의 출력 순서를 변경하는 것이다.
즉, 리퀘스트 조정부(37)는 SC(2) 혹은 캐쉬 트랜잭션 생성 제어 회로(32) 혹은, 논-캐쉬 트랜잭션 생성 제어 회로(35)에 의해서 생성된 CPU(3)에 대한 복수의 리퀘스트를 이들 복수의 리퀘스트의 생성 순서대로 발행하는 것은 아니며, 이들 복수의 리퀘스트의 출력 순서를 변경하여, CPU 인터페이스 제어 회로(20){여기서 는, 출력 제어부(23)}에 발행한다. 이로써, CPU(3)에의 부하를 증대시킬 수 있다.
여기서, 도 3∼도 5를 참조하면서, SC(2), CPU(3) 및 본 속도 변환 장치(1)의 동작의 예에 관해서 설명한다. 한편, 도 3∼도 5에 있어서, 동일한 부호는 동일한 부분 혹은 대략 동일한 부분을 나타내고 있기 때문에, 중복되는 부분에 대해서는 그 상세한 설명을 생략한다. 또한, 도 3∼도 5에 있어서, t1∼tn은 CPU(3)의 처리 사이클 단위{CPU(3)의 시스템 클록 단위}를 나타내고, T1∼Tn은 SC(2)의 처리 사이클 단위{SC(2)의 시스템 클록 단위}를 나타내고 있다.
우선, 도 3을 참조하면서, 리퀘스트에 의한 SC(2)에의 부하를 변경하지 않는 통상의 동작에 관해서 설명한다. 도 3에 도시한 바와 같이, CPU(3)로부터 SC(2)에 대하여 2개의 리퀘스트가 생성되어 발행되면(화살표 c1, c2 및 t1, t5 참조), 이들 2개의 리퀘스트는 본 속도 변환 장치(1)를 통해 SC(2)에 출력된다(화살표 f1, f2 및 T1, T4 참조). 그리고, SC(2)는 이들 2개의 리퀘스트에 대한 처리를 수취한 순으로 실행하여, 리퀘스트에 대한 응답을 CPU(3)에 통지하고(화살표 s1, s2 및 T6, T9 참조), CPU(3)가 본 속도 변환 장치(1)로부터 이러한 응답을 수취하여(화살표 f3, f4 및 t28, t40 참조) 처리가 종료된다.
이와 같이, 본 속도 변환 장치(1)에서는, CPU(3)로부터 발생한 리퀘스트를 발생한 순서대로 SC(2)의 버스에 전하면, 도 3에 도시한 바와 같이, CPU(3)로 2개의 리퀘스트가 3 사이클의 간격을 두고 발행되더라도(t1 및 t5 참조), SC(2)에서는 2 사이클의 간격을 두고 수취하게 되어(T1 및 T4 참조), 결과적으로, CPU(3)보다도 저속인 SC(2)로부터 보면, 리퀘스트의 간격이 줄어 보이게 된다.
한편, 출력 제어부(13)에 의해서 리퀘스트의 출력 시간 간격을 좁히는 경우에는, SC(2)가 이들 2개의 리퀘스트를 수취하는 간격이 더욱 줄어들어, CPU(3)로부터 발행된 리퀘스트에 의한 SC(2)의 부하가 증대하게 된다.
다음에, 도 4를 참조하면서, 트랜잭션 생성 제어 회로(31)에 의해서 SC(2)에 대한 리퀘스트가 생성된 경우의 동작에 관해서 설명한다. 도 4에 도시한 바와 같이, CPU(3)로부터 SC(2)에 대하여 2개의 리퀘스트가 발행되어(화살표 c1, c2 및 t1, t8 참조), 이들 리퀘스트가 본 속도 변환 장치(1)를 통해 SC(2)에 출력되는(화살표 f1, f3 및 T1, T5 참조) 동안에, 트랜잭션 생성 제어 회로(31)에 의해서 SC(2)에 대한 리퀘스트가 생성되어 출력되면(화살표 f2 및 T3 참조), SC(2)는 이들 3개의 리퀘스트를 수취한 순으로 처리를 실행하여 응답한다(화살표 s1, s2, s3 및 T6, T8, T10 참조).
한편, 이 경우에는, CPU(3)로부터 발행된 리퀘스트에 대한 응답은 본 속도 변환 장치(1)를 통해 CPU(3)에 출력되는데(화살표 f4, f5 및 t28, t44 참조), 트랜잭션 생성 제어 회로(31)로부터 발행된 리퀘스트에 대한 응답은 본 속도 변환 장치(1)가 수취하여, SC 캐쉬 태그에 등록되며(화살표 s2 참조), CPU(3)에는 건네어지지 않는다.
이와 같이, 트랜잭션 생성 제어 회로(31)가 SC(2)에 대한 리퀘스트를 생성함으로써, 리퀘스트에 의한 SC(2)의 부하가 증대하게 된다.
한편, 도 4에 도시하는 예에 있어서, CPU(3)가 2번째의 리퀘스트를 발행한 (화살표 c2 참조) 후에, 트랜잭션 생성 제어 회로(31)가 SC(2)에 대한 리퀘스트를 생성한 경우라도, 리퀘스트 조정부(36)가 SC(2)에 대하여 출력하는 리퀘스트의 발행 순서를 변경함으로써, 도 4에 도시한 바와 같이, CPU(3)의 2번째의 리퀘스트를 SC(2)에 출력하는 것보다도 전에, 트랜잭션 생성 제어 회로(31)가 생성한 리퀘스트를 SC(2)에 출력할 수 있다.
이어서, 도 5를 참조하면서, CPU(3)에 대한 리퀘스트에 의한 CPU(3)에의 부하를 변경하는 경우에 관해서 설명한다. 도 5에 도시한 바와 같이, CPU(3)로부터 SC(2)에 대한 리퀘스트가 본 속도 변환 장치(1)를 통해 SC(2)에 출력되어(화살표 c1, f1 및 t1, T1 참조), 이 리퀘스트에 대한 SC(2)로부터의 응답을 CPU(3)가 수취할 때(화살표 s1, f3 및 T4, t20 참조)까지의 동안에, 트랜잭션 생성 제어 회로(31)에 의해서 CPU(3)에 대한 리퀘스트가 생성되어 출력되면(화살표 f2 및 t7 참조), CPU(3)는 이 리퀘스트에 대한 처리를 실행하여 본 속도 변환 장치(1)에 대하여 응답한다(화살표 s2 및 t12 참조).
한편, 이 응답은 SC(2)에는 건네어지지 않고, 본 속도 변환 장치에 있어서 부하 생성 제어 회로(30)에 접속된 데이터 버퍼(도시하지 않음)에 등록된다. 한편, 라이트백(write-back) 데이터가 있는 경우에는, 이 라이트백 데이터는 이러한 데이터 버퍼에 유지된다.
즉, 이 데이터 버퍼는 트랜잭션 생성 제어 회로(31)가 생성한 리퀘스트에 대한 SC(2) 혹은 CPU(3)로부터의 응답을 유지하기 위한 것으로, 이 데이터 버퍼에 트랜잭션 생성 제어 회로(31)로부터 발행되는 리퀘스트에 대한 응답을 유지해 두고, 또한, SC 캐쉬 태그(33) 및 CPU 캐쉬 태그(34)가, 이 데이터 버퍼에 유지된 데이터 의 데이터 정보를 유지함으로써, 그 후 발행되는, 이러한 리퀘스트에 기초한 리퀘스트{즉, 트랜잭션 생성 제어 회로(31)가 생성한 리퀘스트에 대한 응답이 SC(2) 혹은 CPU(3)에 유지되어 있는 것을 전제로 하여 발행된 리퀘스트}에 대하여도, SC(2) 및 CPU(3)가 대응할 수 있게 되어, 트랜잭션 생성 제어 회로(31)가 독자적으로 리퀘스트를 발행하더라도, SC(2)에 유지되어 있는 데이터와 CPU(3)에 유지되어 있는 데이터와의 코히런시(coherency)를 유지할 수 있다.
이와 같이, 트랜잭션 생성 제어 회로(31)가 CPU(3)에 대한 리퀘스트를 생성함으로써, 리퀘스트에 의한 CPU(3)의 부하가 증대하게 된다.
또한, SC(2)로부터 CPU(3)에 대하여, 본 속도 변환 장치(1)를 통해 리퀘스트가 발행되면(화살표 s2, f4 및 T6, t28), CPU(3)는 이 리퀘스트에 대한 응답을, 본 속도 변환 장치(1)를 통해 SC(2)에 출력한다(화살표 c3, f5 및 t33, T9 참조). 그러나, SC(2)로부터의 리퀘스트에 대하여 CPU(3)의 데이터 응답이 없는 경우로서, 또한, CPU 캐쉬 태그(34) 참조의 결과, CPU 캐쉬 태그(34)에 응답하여야 할 데이터의 데이터 정보가 유지되어 있으면, 상술한 데이터 버퍼(도시 생략)로부터 SC(2)에 대하여 응답한다(화살표 f6 참조).
이어서, 도 1, 도 2를 참조하면서, 시퀀서(40) 및 설정부(50)에 관해서 설명한다.
시퀀서(40)는 트랜잭션 생성 제어 회로(31){캐쉬 트랜잭션 생성 제어 회로(32) 및 논-캐쉬 트랜잭션 제어 회로(35)}에 의해서 생성되는 SC(2) 및 CPU(3)에 대한 리퀘스트의 내용을 설정하는 것이다.
상술한 바와 같이, 본 속도 변환 장치(1)에서는, 부하 제어 회로(30)가 FPGA(1') 상에 구성되어 있기 때문에, 시퀀서(40)에 의해서 트랜잭션 생성 제어 회로(31)의 시퀀스 설정 파일을 재기록함으로써, 트랜잭션 생성 제어 회로(31)에 의해서 생성되는 SC(2) 혹은 CPU(3)에 대한 리퀘스트의 내용을 지정(설정)할 수 있다.
한편, 시퀀서(40)에 의해서 트랜잭션 생성 제어 회로(31)에 의해서 생성되는 리퀘스트 내용을 설정하는 경우에는 FPGA(1')의 컴파일이 필요하게 된다.
설정부(50)는 출력 제어부(13, 23), 트랜잭션 생성 제어 회로(31), 리퀘스트 조정부(36 및 37)의 각각의 동작을 설정하는 것으로, 여기서는, 예컨대 오퍼레이터에 의해서 수동 조작되는 딥 스위치(Dip Switch)로 구성되어 있다.
이 설정부(50)는 도 2에 도시하는 바와 같이, 제1 설정부(제1 출력 간격 설정부)(51), 제2 설정부(제2 출력 간격 설정부)(52), 제3 설정부(모드 설정부)(53), 제4 설정부(제1 출력 순서 설정부)(54) 및 제5 설정부(제2 출력 순서 설정부)(55)를 구비한다.
제1 설정부(51)는 SC 인터페이스 제어 회로(10)의 출력 제어부(13)에 의한, SC(2)에 대한 복수의 리퀘스트의 출력 간격(출력 시간 간격)을 설정하는 것이다.
따라서, 제1 설정부(51)에 의해서, 출력 제어부(13)에 의한 SC(2)에 대한 복수의 리퀘스트의 출력 시간 간격{SC(2)의 시스템 클록에 기초한 시간 간격}을 이들의 생성 간격과는 다른 시간 간격으로 자유롭게 변경할 수 있어, CPU(3) 및 트랜잭션 생성 제어 회로(31) 중의 적어도 한 쪽에서 생성된 복수의 리퀘스트를, 리퀘스 트가 생성된 시간 간격보다도 좁은 시간 간격으로 SC(2)에 대하여 출력시킴으로써, SC(2)의 부하를 증대시킬 수 있다. 한편, 이들 복수의 리퀘스트를, 리퀘스트가 생성된 시간 간격보다도 넓은 시간 간격으로 SC(2)에 대하여 출력시킴으로써, SC(2)의 부하를 저감시킬 수 있다.
이와 같이, 제1 설정부(51)가, 출력 제어부(23)에 의한 SC(2)에 대한 복수의 리퀘스트의 출력 간격 모드를 통상의 모드와는 다른 모드(디버그 모드)로 설정하여 SC(2)에의 부하를 변동시킴으로써 피검증 대상인 SC(2)의 버그나 개선점 등을 용이하게 발견할 수 있게 된다.
또한, 시퀀서(40)에 의해서, 트랜잭션 생성 제어 회로(31)가 SC(2)에 대하여 특정한 리퀘스트를 생성하는 경우에는, 이 리퀘스트에 기초한 SC(2)의 동작을 검증하기 위해서, SC(2)가 그 리퀘스트를 수취하고 나서 그 리퀘스트에 기초한 처리를 완료할 때까지의 동안은, 다른 리퀘스트가 SC(2)에 출력되지 않는 것이 바람직하다. 이 때문에, 시퀀서(40)에 의해서 특정한 리퀘스트가 SC(2)에 대하여 발행되었을 때는, 제1 설정부(51)는, 출력 제어부(13)에 의한 리퀘스트의 출력 모드를, SC(2)가 리퀘스트를 수취하고 나서 그 리퀘스트에 기초한 처리를 완료할 때까지의 동안에는, 다른 리퀘스트를 SC(2)에 출력하지 않는 시퀀셜 모드로 설정하는 것이 바람직하다.
제2 설정부(52)는 제1 설정부(51)가 출력 제어부(13)에 의한 리퀘스트의 출력 간격을 설정하는 것과 마찬가지로, CPU 인터페이스 제어 회로(20)의 출력 제어부(23)에 의한 CPU(3)에의 리퀘스트의 출력 간격을 설정한다.
즉, 제2 설정부(52)는, 출력 제어부(23)에 의한 CPU(3)에 대한 복수의 리퀘스트의 출력 시간 간격{CPU(3)의 시스템 클록에 기초한 시간 간격}을 이들이 생성된 시간 간격보다도 좁은 시간 간격으로 CPU(3)에 대하여 출력시킴으로써, CPU(3)의 부하를 증대시킬 수 있는 한편, 리퀘스트가 생성된 시간 간격보다도 넓은 시간 간격으로 CPU(3)에 대하여 출력시킴으로써, CPU(3)의 부하를 저감시킬 수 있다.
이와 같이, 제2 설정부(52)가, 출력 제어부(23)에 의한 SC(2)에 대한 복수의 리퀘스트의 출력 간격 모드를 디버그 모드로 설정하여, SC(2)에의 부하를 변동시킴으로써, CPU(3)에 대하여 효율적으로 동작 검증을 실행할 수 있게 된다.
또한, 시퀀서(40)에 의해서, 트랜잭션 생성 제어 회로(31)가 CPU(3)에 대하여 특정한 리퀘스트를 생성하는 경우에는, 제2 설정부(52)는 출력 제어부(23)에 의한 리퀘스트의 출력 모드를, CPU(3)가 리퀘스트를 수취하고 나서 그 리퀘스트에 기초한 처리를 완료할 때까지의 동안은 다른 리퀘스트를 CPU(3)에 출력시키지 않는 시퀀셜 모드로 설정할 수 있다.
제3 설정부(53)는 트랜잭션 생성 제어 회로(31)에 의한 리퀘스트의 생성 모드를 설정하는 것으로서, 트랜잭션 생성 제어 회로(31)에 의한 SC(2) 및/또는 CPU(3)에 대한 리퀘스트의 생성 유무를 설정한다.
즉, 제3 설정부(53)는 캐쉬 트랜잭션 생성 제어 회로(32)에 의한 리퀘스트의 생성 유무를 설정하는 동시에, 논-캐쉬 트랜잭션 생성 제어 회로(35)에 의한 리퀘스트의 생성 유무를 설정한다.
따라서, 제3 설정부(53)는 (1) 캐쉬 트랜잭션 생성 제어 회로(32)만이 리퀘 스트를 생성하는 캐쉬 액세스 생성 모드로 트랜잭션 생성 제어 회로(31)를 설정하거나, 혹은 (2) 논-캐쉬 트랜잭션 생성 제어 회로(35)만이 리퀘스트를 생성하는 논-캐쉬 트랜잭션 생성 모드로 트랜잭션 생성 제어 회로(31)를 설정하거나, 혹은 (3) 캐쉬 트랜잭션 생성 제어 회로(32) 및 논-캐쉬 트랜잭션 제어 회로(35)의 양방이 리퀘스트를 생성하는 랜덤 액세스 생성 모드로 트랜잭션 생성 제어 회로(31)를 설정한다.
또한, 제3 설정부(53)는 상기 (1)∼(3)의 생성 모드의 각각에 있어서, (a) 리드 리퀘스트(read request)만을 생성시키는 리드 모드를 설정하거나, 혹은 (b) 라이트 리퀘스트(write request)만을 생성시키는 라이트 모드를 설정하거나, 혹은 (c) 리드 리퀘스트 및 라이트 리퀘스트의 양방을 생성시키는 리드/라이트 리퀘스트 모드를 설정할 수 있다.
제4 설정부(54)는 리퀘스트 조정부(36)에 의한 발행 리퀘스트 변경 순서를 설정하는 것이다. 즉, 예컨대, 도 4를 참조하면서 상술하는 바와 같이, 트랜잭션 생성 제어 회로(31)에 의해서 생성된 리퀘스트를 CPU(3)로부터 발행된 리퀘스트 사이에 삽입하여 SC(2)에 대하여 발행시킬 수 있다.
제5 설정부(55)는 리퀘스트 조정부(37)에 의한 발행 리퀘스트 변경 순서를 설정하는 것으로서, 예컨대, 제4 설정부(54)와 마찬가지로, 트랜잭션 생성 제어 회로(31)에 의해서 생성된 리퀘스트를 SC(2)로부터 발행된 리퀘스트 사이에 삽입하여 CPU(3)에 대하여 발행시킬 수 있다.
또한, 이 설정부(50)에서는, 제1 설정부(51)∼제5 설정부(55)의 설정을 조합 시켜 실시할 수 있는 동시에, 본 속도 변환 장치(1)가 동작 중이라도 제1 설정부(51)∼제5 설정부(55)에 의한 각종 설정을 실시할 수 있다.
이와 같이, 본 발명의 일 실시예로서의 부하 제어 기능을 갖는 속도 변환 장치(1)에 따르면, SC(2) 및 CPU(3)의 각각에 대하여, 서로 독립된 SC 인터페이스 제어 회로(10) 및 CPU 인터페이스 제어 회로(20)를 구비하고, SC(2) 및 CPU(3)에 대한 리퀘스트에 의한 SC(2) 및 CPU(3)에의 부하를 제어하는 부하 제어 회로(30)를 구비하고 있기 때문에, 피검증 대상인 SC(2) 및 CPU(3)에 대한 리퀘스트에 의한 부하를 능동적으로 변동시킬 수 있어, 이 결과, 피검증 대상{SC(2)}의 동작 검증 및 피검증 대상과 CPU(3)와의 접속 검증의 효율을 대폭 높일 수 있어, 피검증 대상의 품질을 짧은 기간에 크게 향상시킬 수 있게 된다.
구체적으로는, SC 인터페이스 제어 회로(10)의 출력 제어부(13)에 의해서, SC(2)에 대한 복수의 리퀘스트의 출력 간격을 이들 복수의 리퀘스트의 생성 간격으로부터 더욱 좁히거나, 반대로 넓히거나 할 수 있어, SC(2)에 대한 부하를 변동시킬 수 있어, 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
더구나, 설정부(50)의 제1 설정부(51)에 의해서, 출력 제어부(13)에 의한 복수의 리퀘스트의 출력 간격을 설정할 수 있으므로, 본 속도 변환 장치(1)의 오퍼레이터(이하, 단순히 오퍼레이터라 함)는 자유롭게 출력 제어부(13)에 의한 복수의 리퀘스트의 출력 간격을 설정할 수 있어, 보다 효율적으로 피검증 대상을 검증할 수 있다.
또한, CPU 인터페이스 제어 회로(20)의 출력 제어부(23)에 의해서, CPU(3)에 대한 복수의 리퀘스트의 출력 간격을 변경할 수 있으므로, CPU(3)에 대한 부하를 변동시킬 수 있어, 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
더구나, 설정부(50)의 제2 설정부(52)에 의해서, 출력 제어부(23)에 의한 복수의 리퀘스트의 출력 간격을 설정할 수 있으므로, 오퍼레이터가 자유롭게 출력 제어부(23)에 의한 복수의 리퀘스트의 출력 간격을 설정할 수 있어, 보다 효율적으로 접속 검증을 실행할 수 있다.
또한, 부하 제어 회로(30)의 트랜잭션 생성 제어 회로(31)에 의해서, SC(2) 및 CPU(3)에 대하여, 독자적으로 리퀘스트를 생성하여, SC(2)와 CPU(3)의 동작 중에는 통상 발생하지 않는 리퀘스트를 발생시킬 수 있기 때문에, 이들 SC(2) 및 CPU(3)의 부하를 용이하게 증대할 수 있어, 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
또한, 트랜잭션 생성 제어 회로(31)의 캐쉬 트랜잭션 생성 제어 회로(32)가, SC 캐쉬 태그(33) 혹은 CPU 캐쉬 태그(34)에 기초하여, SC(2) 및 CPU(3)가 유지하고 있는 데이터를 이용하는 리퀘스트를 생성할 수 있기 때문에, 오퍼레이터가 검증하고 싶은 리퀘스트를 생성시킬 수 있다.
또한, 트랜잭션 생성 제어 회로(31)의 논-캐쉬 트랜잭션 제어 회로(35)에 의해서, SC(2) 및 CPU(3)가 유지하지 않는 데이터를 이용하는 리퀘스트를 생성할 수 있으므로, SC(2) 및 CPU(3)에 대한 리퀘스트에 의한 부하를 더한층 증대시킬 수 있어, 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
더구나, 설정부(50)의 제3 설정부(53)에 의해서, 트랜잭션 생성 제어 회로 (31)에 의한 리퀘스트의 생성 모드(즉, 상술한 캐쉬 액세스 생성 모드, 논-캐쉬 액세스 생성 모드 및 랜덤 액세스 생성 모드)를 설정할 수 있으므로, 오퍼레이터가 자유롭게 트랜잭션 생성 제어 회로(31)로부터 생성되는 리퀘스트를 지정할{즉, 캐쉬 트랜잭션 생성 제어 회로(32)에 의해서 리퀘스트를 생성시키는지의 여부 및 논-캐쉬 트랜잭션 생성 제어 회로(35)에 의해서 리퀘스트를 생성시키는지의 여부를 지정함} 수 있어, 보다 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
또한, 시퀀서(40)에 의해서, 트랜잭션 생성 제어 회로(31)에 의해서 생성되는 리퀘스트의 내용을 지정할 수 있으므로, 오퍼레이터는 확인하고 싶은 리퀘스트를 자유롭게 생성시킬 수 있어, 확인하여야 할 리퀘스트에 의한 동작을 확실하게 검증할 수 있어, 보다 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
한편, 상술한 바와 같이 SC(2)와 CPU(3)에 대한 버스 인터페이스 제어부(인터페이스 제어 회로)가 독립적으로 설치되어 있는 동시에, 트랜잭션 생성 제어 회로(31)에 의해서 생성된 리퀘스트에 대한 SC(2) 혹은 CPU(3)로부터의 응답을 부하 제어 회로(30)에 접속된 데이터 버퍼에 저장하고, 또한, 이러한 응답의 데이터 정보를 SC 캐쉬 태그(33) 혹은 CPU 캐쉬 태그(34)에 유지시키기 때문에, 트랜잭션 생성 제어 회로(31)에 의해서 독자적으로 리퀘스트를 생성하더라도, SC(2)와 CPU(3) 사이의 데이터의 코히런시를 유지할 수 있다.
또한, 부하 제어 회로(30)의 리퀘스트 조정부(36)에 의해서, SC(2)에 대한 복수의 리퀘스트의 출력 순서를 이들 복수의 리퀘스트의 생성 순서와는 다른 순서로 변경할 수 있어, 그 결과, SC(2)에 대한 부하를 올려 효율적인 동작 검증 혹은 접속 검증을 실행할 수 있다.
더구나, 설정부(50)의 제4 설정부(54)에 의해서, 리퀘스트 조정부(36)에 의한 복수의 리퀘스트의 출력 순서 변경을 설정할 수 있으므로, 오퍼레이터는 자유롭게 SC(2)에 대하여 출력되는 리퀘스트의 순서를 설정할 수 있어, 보다 효율적으로 피검증 대상의 검증을 실행할 수 있다.
또한, 부하 제어 회로(30)의 리퀘스트 조정부(37)에 의해서, CPU(3)에 대한 복수의 리퀘스트의 출력 순서를 이들 복수의 리퀘스트의 생성 순서와는 다른 순서로 변경할 수 있어, 그 결과, CPU(3)에 대한 부하를 올려 효율적인 접속 검증을 실행할 수 있다.
더구나, 설정부(50)의 제5 설정부(55)에 의해서, 리퀘스트 조정부(37)에 의한 복수의 리퀘스트의 출력 순서 변경을 설정할 수 있으므로, 오퍼레이터는 자유롭게 CPU(3)에 대하여 출력되는 리퀘스트의 순서를 설정할 수 있어, 보다 효율적으로 접속 검증을 실행할 수 있다.
또한, 설정부(50)의 제1 설정부(51)∼제5 설정부(55)에 의한 설정은 적절하게 조합하여 실시할 수 있으므로, 오퍼레이터는 검증하고 싶은 동작(즉, 검증하고 싶은 리퀘스트의 종류, 출력 간격 및 출력 순서 등)을 자유롭게 조합하여 설정할 수 있는 동시에, 예컨대, 본 속도 변환 장치(1)가 통상의 동작 중이라도, 제1 설정부(51)∼제5 설정부(55)에 의한 설정을 실시할 수 있으므로, 오퍼레이터는 SC(2) 및 CPU(3)에 대한 리퀘스트에 의한 부하를 동작 중에 자유롭게 조정할 수 있어, 피검증 대상(SC(2))의 조기 개발 및 품질 향상을 위한 효율적인 검증을 실시할 수 있 다.
한편, SC 인터페이스 제어 회로(10)의 기억부(12)가 SC(2)에 대해서는 SC(2)의 시스템 클록으로 동작하고, CPU(3)(여기서는 부하 제어 회로(30))에 대해서는 CPU(3)의 시스템 클록으로 동작하는 동시에, CPU 인터페이스 제어 회로(20)의 기억부(22)가 CPU(3)에 대해서는 CPU(3)의 시스템 클록으로 동작하고, SC(2)(여기서는 부하 제어 회로(30))에 대해서는 SC(2)의 시스템 클록으로 동작하기 때문에, SC(에뮬레이션 장치)(2)와 CPU(3)와의 동작 속도차를 확실하게 흡수할 수 있다.
〔2〕기타
한편, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.
예컨대, 상술한 실시예에서는, 설정부(50)가 딥 스위치에 의해서 구성된 예를 들어 설명했지만, 본 발명은 이것에 한정되는 것이 아니다.
또한, 상술한 실시예에서는, 부하 제어 회로(30)를 갖춘 속도 변환 장치(1)에 대해서 설명했지만, 리퀘스트에 의한 SC(2) 혹은 CPU(3)에의 부하를 제어할 필요가 없으면, 도 6에 도시하는 바와 같이, SC(2)에 대한 버스 인터페이스부(4), CPU(3)에 대한 버스 인터페이스부(5) 및 기억부(도면에서 RAM으로 표기)(6, 7)로 이루어지는 속도 변환 장치(1")로 하여도 좋다.
여기서, 버스 인터페이스부(4)는 상술한 SC 인터페이스 제어 회로(10)와 마찬가지로, SC(2)에 대해서는 SC(2)의 시스템 클록에 기초하여 동작하는 것이다.
또한, 버스 인터페이스부(5)는 상술한 CPU 인터페이스 제어 회로(20)와 마찬 가지로, CPU(3)에 대해서는 CPU(3)의 시스템 클록에 기초하여 동작하는 것이다.
또한, 기억부(6)는 상술한 기억부(12)와 동일한 것이고, 기억부(7)는 상술한 기억부(22)와 동일한 것이다.
따라서, 도 6에 도시하는 본 발명의 변형례로서의 속도 변환 장치(1")에 따르면, 매우 간이한 구성으로, SC(2)와 CPU(3)의 동작 속도차를 확실하게 흡수할 수 있다. 더구나, 버스 인터페이스부(4, 5)는 도 7을 참조하면서 상술한 종래의 속도 변환 장치(100)에 있어서의 버스 인터페이스부를, 본 속도 변환 장치(1")를 구성하는 FPGA로 실현하면 되기 때문에, 본 속도 변환 장치(1")를 짧은 기간에 용이하게 실현할 수 있다.
〔3〕부기
(부기 1)
피검증 대상이 에뮬레이트되는 에뮬레이션 장치와, 상기 에뮬레이션 장치에 접속되며, 상기 에뮬레이션 장치에 대한 리퀘스트에 따른 상기 에뮬레이션 장치의 동작에 기초하여 상기 피검증 대상을 검증하는 연산부와의 사이에 개재되어, 상기 에뮬레이션 장치와 상기 연산부와의 동작 속도차를 흡수하는 속도 변환 장치로서,
상기 에뮬레이션 장치의 시스템 클록에 기초하여 동작하고, 상기 에뮬레이션 장치에 대한 인터페이스로서 기능하는 제1 인터페이스부와,
상기 연산부의 시스템 클록에 기초하여 동작하고, 상기 연산부에 대한 인터페이스로서 기능하는 제2 인터페이스부와,
상기 제1 인터페이스부와 상기 제2 인터페이스부 사이에 개재되어, 상기 제1 인터페이스부를 통하여 상기 에뮬레이션 장치로 출력되는 리퀘스트에 의한 상기 에뮬레이션 장치에의 부하 및 상기 제2 인터페이스부를 통하여 상기 연산부로 출력되는 리퀘스트에 의한 상기 연산부에의 부하 중의 적어도 한 쪽을 제어하는 부하 제어부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
(부기 2)
상기 제1 인터페이스부는, 상기 에뮬레이션 장치로부터 발생되는 리퀘스트의 기록 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 연산부에 대한 독출 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 제1 기억부를 구비하는 것을 특징으로 하는 부기 1에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 3)
상기 제2 인터페이스부는, 상기 연산부로부터 발생되는 리퀘스트의 기록 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 에뮬레이션 장치에 대한 독출 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 제2 기억부를 구비하는 것을 특징으로 하는 부기 1 또는 부기 2에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 4)
상기 에뮬레이션 장치에의 리퀘스트의 출력 간격을 변경하는 제1 출력 간격 변경부를 더 구비하는 것을 특징으로 하는 부기 1∼부기 3 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 5)
상기 제1 출력 간격 변경부에 의한 상기 리퀘스트의 출력 간격을 설정하는 제1 출력 간격 설정부를 더 구비하는 것을 특징으로 하는 부기 4에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 6)
상기 연산부에의 리퀘스트의 출력 간격을 변경하는 제2 출력 간격 변경부를 더 구비하는 것을 특징으로 하는 부기 1∼부기 5 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 7)
상기 제2 출력 간격 변경부에 의한 상기 리퀘스트의 출력 간격을 설정하는 제2 출력 간격 설정부를 더 구비하는 것을 특징으로 하는 부기 6에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 8)
상기 부하 제어부는 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 생성부를 구비하는 것을 특징으로 하는 부기 1∼부기 7 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 9)
상기 생성부는,
상기 에뮬레이션 장치의 캐쉬 메모리에 유지된 데이터를 이용하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 제1 생성부와,
상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것을 특징으로 하는 부기 8에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 10)
상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제1 데이터 정보 유지부를 더 구비하고,
상기 제1 생성부는 상기 제1 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 것을 특징으로 하는 부기 9에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 11)
상기 부하 제어부는 상기 연산부에 대한 리퀘스트를 생성하는 생성부를 구비하는 것을 특징으로 하는 부기 1∼부기 7 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 12)
상기 생성부는,
상기 연산부의 캐쉬 메모리에 유지된 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제1 생성부와,
상기 연산부의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것을 특징으로 하는 부기 11에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 13)
상기 연산부의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제2 데이터 정보 유지부를 더 구비하고,
상기 제1 생성부는 상기 제2 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 연산부에 대한 리퀘스트를 생성하는 것을 특징으로 하는 부기 12에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 14)
상기 생성부에 의해서 생성되는 리퀘스트의 내용을 설정하는 리퀘스트 내용 설정부를 더 구비하는 것을 특징으로 하는 부기 8∼부기 13 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 15)
상기 생성부에 의한 리퀘스트의 생성 모드를 설정하는 모드 설정부를 더 구비하는 것을 특징으로 하는 부기 8∼부기 14 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 16)
상기 부하 제어부는 상기 에뮬레이션 장치에의 리퀘스트의 출력 순서를 변경하는 제1 출력 순서 변경부를 구비하는 것을 특징으로 하는 부기 1∼부기 15 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 17)
상기 제1 출력 순서 변경부에 의한 변경 순서를 설정하는 제1 출력 순서 설 정부를 더 구비하는 것을 특징으로 하는 부기 16에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 18)
상기 부하 제어부는 상기 연산부에의 리퀘스트의 출력 순서를 변경하는 제2 출력 순서 변경부를 구비하는 것을 특징으로 하는 부기 1∼부기 17 중 어느 하나에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
(부기 19)
상기 제2 출력 순서 변경부에 의한 변경 순서를 설정하는 제2 출력 순서 설정부를 더 구비하는 것을 특징으로 하는 부기 18에 기재한 부하 제어 기능을 갖는 속도 변환 장치.
이와 같이, 본 발명에 따르면, 피검증 대상 및 검증 장치의 각각에 대하여, 서로 독립된 제1 인터페이스부 및 제2 인터페이스부를 구비하고, 피검증 대상 혹은 검증 장치에 대한 리퀘스트에 의한 피검증 대상에의 부하 및 검증 장치에의 부하 중의 적어도 한 쪽을 제어하는 부하 제어부를 구비하고 있기 때문에, 피검증 대상 혹은 검증 장치에 대한 리퀘스트에 의한 부하를 능동적으로 변동시킬 수 있다. 이에 따라, 피검증 대상의 동작 검증 및 피검증 대상과 검증 장치와의 접속 검증의 효율을 대폭 높일 수 있어, 피검증 대상의 품질을 짧은 기간에 크게 향상시킬 수 있게 된다.

Claims (10)

  1. 피검증 대상이 에뮬레이트되는 에뮬레이션 장치와, 이 에뮬레이션 장치에 접속되며, 상기 에뮬레이션 장치에 대한 리퀘스트에 따른 상기 에뮬레이션 장치의 동작에 기초하여 상기 피검증 대상을 검증하는 연산부와의 사이에 개재되어, 상기 에뮬레이션 장치와 상기 연산부의 동작 속도차를 흡수하는 속도 변환 장치로서,
    상기 에뮬레이션 장치의 시스템 클록에 기초하여 동작하고, 상기 에뮬레이션 장치에 대한 인터페이스로서 기능하는 제1 인터페이스부와,
    상기 연산부의 시스템 클록에 기초하여 동작하고, 상기 연산부에 대한 인터페이스로서 기능하는 제2 인터페이스부와,
    상기 제1 인터페이스부와 상기 제2 인터페이스부 사이에 개재되어, 상기 제1 인터페이스부를 통하여 상기 에뮬레이션 장치로 출력되는 리퀘스트에 의한 상기 에뮬레이션 장치에의 부하 및 상기 제2 인터페이스부를 통하여 상기 연산부로 출력되는 리퀘스트에 의한 상기 연산부에의 부하 중의 적어도 한 쪽을 제어하는 부하 제어부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  2. 제1항에 있어서, 상기 제1 인터페이스부는, 상기 에뮬레이션 장치로부터 발생되는 리퀘스트의 기록 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 연산부에 대한 독출 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 제1 기억부를 구비하고,
    상기 제2 인터페이스부는, 상기 연산부로부터 발생되는 리퀘스트의 기록 동작을 상기 연산부의 시스템 클록에 기초하여 수행하는 동시에, 상기 리퀘스트의 상기 에뮬레이션 장치에 대한 독출 동작을 상기 에뮬레이션 장치의 시스템 클록에 기초하여 수행하는 제2 기억부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  3. 제1항 또는 제2항에 있어서, 상기 에뮬레이션 장치에의 리퀘스트의 출력 간격을 변경하는 제1 출력 간격 변경부를 더 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  4. 제1항 또는 제2항에 있어서, 상기 연산부에의 리퀘스트의 출력 간격을 변경하는 제2 출력 간격 변경부를 더 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  5. 제1항 또는 제2항에 있어서, 상기 부하 제어부는 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 생성부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  6. 제5항에 있어서, 상기 생성부는,
    상기 에뮬레이션 장치의 캐쉬 메모리에 유지된 데이터를 이용하여 상기 에뮬 레이션 장치에 대한 리퀘스트를 생성하는 제1 생성부와,
    상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  7. 제6항에 있어서, 상기 에뮬레이션 장치의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제1 데이터 정보 유지부를 더 구비하고,
    상기 제1 생성부는 상기 제1 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 에뮬레이션 장치에 대한 리퀘스트를 생성하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  8. 제1항 또는 제2항에 있어서, 상기 부하 제어부는 상기 연산부에 대한 리퀘스트를 생성하는 생성부를 구비하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
  9. 제8항에 있어서, 상기 생성부는,
    상기 연산부의 캐쉬 메모리에 유지된 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제1 생성부와,
    상기 연산부의 상기 캐쉬 메모리에 유지되어 있지 않은 데이터를 이용하여 상기 연산부에 대한 리퀘스트를 생성하는 제2 생성부를 구비하는 것을 특징으로 하 는 부하 제어 기능을 갖는 속도 변환 장치.
  10. 제9항에 있어서, 상기 연산부의 상기 캐쉬 메모리에 유지되어 있는 데이터의 데이터 정보를 유지하는 제2 데이터 정보 유지부를 더 구비하고,
    상기 제1 생성부는 상기 제2 데이터 정보 유지부에 유지된 데이터 정보에 기초하여 상기 연산부에 대한 리퀘스트를 생성하는 것을 특징으로 하는 부하 제어 기능을 갖는 속도 변환 장치.
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