JP2002259157A - 回路内エミュレーション装置及びそのチップ設計方法、及び回路内エミュレーションシステム - Google Patents
回路内エミュレーション装置及びそのチップ設計方法、及び回路内エミュレーションシステムInfo
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- G06F30/30—Circuit design
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Abstract
(57)【要約】
【課題】 望む目標システムと関連したチップ設計にお
いて、チップ設計の初期段階にてロジック関数を高速に
検証するための装置及びその方法を提供する。 【解決手段】 内部ロジック設計と、少なくとも一つ
のインターフェースプロトコルによって目標システム１
２と通信するための外部インターフェース設計とに分か
れるチップ設計を検証する回路内エミュレータ１０は、
内部ロジックの設計によってロジック関数のアルゴリズ
ムを処理するプロセシングエンジン１０１と、外部イン
ターフェースの設計によって複数のピン信号を生成する
ピン信号生成部１０２とを含む。
いて、チップ設計の初期段階にてロジック関数を高速に
検証するための装置及びその方法を提供する。 【解決手段】 内部ロジック設計と、少なくとも一つ
のインターフェースプロトコルによって目標システム１
２と通信するための外部インターフェース設計とに分か
れるチップ設計を検証する回路内エミュレータ１０は、
内部ロジックの設計によってロジック関数のアルゴリズ
ムを処理するプロセシングエンジン１０１と、外部イン
ターフェースの設計によって複数のピン信号を生成する
ピン信号生成部１０２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にエミュレ
ーションによるロジック関数の検証に関し、特にチップ
設計の際、ロジック関数を高水準のプログラミング言語
で記述してエミュレーションを行う装置及びその方法に
関する。
ーションによるロジック関数の検証に関し、特にチップ
設計の際、ロジック関数を高水準のプログラミング言語
で記述してエミュレーションを行う装置及びその方法に
関する。
【０００２】
【従来の技術】集積回路付き半導体チップ（以下「チッ
プ」と称す）を成功的に設計するためには、そのような
チップや該チップを集積するシステム等の複雑さが顕著
に増大するほど、より莫大な努力や時間を必要とする。
そのようなチップの製造の際、チップ設計過程における
エラーを予め取り除くことが望ましいので、チップ設計
際のロジック設計の検証が幅広く採択されている。多様
な検証技法の中の一例として、目標システムで用いるた
めに設計したチップのロジック関数の論理的正確さを検
証するエミュレーション技法がある。
プ」と称す）を成功的に設計するためには、そのような
チップや該チップを集積するシステム等の複雑さが顕著
に増大するほど、より莫大な努力や時間を必要とする。
そのようなチップの製造の際、チップ設計過程における
エラーを予め取り除くことが望ましいので、チップ設計
際のロジック設計の検証が幅広く採択されている。多様
な検証技法の中の一例として、目標システムで用いるた
めに設計したチップのロジック関数の論理的正確さを検
証するエミュレーション技法がある。
【０００３】通常、ロジック関数の検証はソフトウェア
モデリング、ハードウェアモデリング、またはこれらの
組合せによって行われている。ソフトウェアモデリング
とは、Ｃ／Ｃ＋＋等の高水準プログラミング言語、また
はＶＨＤＬ，バーリログ（Ｖｅｒｉｌｏｇ）等のハード
ウェア記述言語（ＨＤＬ）のいずれかを用いて、ソフト
ウェアによるロジック挙動を記述するものを言う。米国
特許第６，００９，２５６号においては、ＨＤＬ言語で
回路の構造と機能を特定して該回路のソフトウェアモデ
ルまたはハードウェアモデルを生成する、「ＳＥｍｕｌ
ａｔｉｏｎ ｓｙｓｔｅｍ」との発明が開示されてい
る。また、米国特許第６，０５８，５９２号には、ＨＤ
Ｌ言語に基づいたもので、前掲の特許と類似したロジッ
クエミュレータが開示されている。
モデリング、ハードウェアモデリング、またはこれらの
組合せによって行われている。ソフトウェアモデリング
とは、Ｃ／Ｃ＋＋等の高水準プログラミング言語、また
はＶＨＤＬ，バーリログ（Ｖｅｒｉｌｏｇ）等のハード
ウェア記述言語（ＨＤＬ）のいずれかを用いて、ソフト
ウェアによるロジック挙動を記述するものを言う。米国
特許第６，００９，２５６号においては、ＨＤＬ言語で
回路の構造と機能を特定して該回路のソフトウェアモデ
ルまたはハードウェアモデルを生成する、「ＳＥｍｕｌ
ａｔｉｏｎ ｓｙｓｔｅｍ」との発明が開示されてい
る。また、米国特許第６，０５８，５９２号には、ＨＤ
Ｌ言語に基づいたもので、前掲の特許と類似したロジッ
クエミュレータが開示されている。
【０００４】しかしながら、特に、システムオンチップ
の発展に伴いロジック設計がさらに複雑となり、ロジッ
ク設計やシステム内のロジック検証に要求される時間を
短縮させることが極めて重大となる。ロジック設計の初
期段階にて、コーディングやデバッギングが容易で且つ
ＨＤＬ言語に比べて実行速度が速い、ＣやＣ＋＋のよう
なソフトウェアプログラミング言語を用いてロジックに
対してエミュレーションを行うことが望ましい。
の発展に伴いロジック設計がさらに複雑となり、ロジッ
ク設計やシステム内のロジック検証に要求される時間を
短縮させることが極めて重大となる。ロジック設計の初
期段階にて、コーディングやデバッギングが容易で且つ
ＨＤＬ言語に比べて実行速度が速い、ＣやＣ＋＋のよう
なソフトウェアプログラミング言語を用いてロジックに
対してエミュレーションを行うことが望ましい。
【０００５】周りのハードウェアシステムまたは目標シ
ステムに接続してロジックの機能的挙動を検証した後、
ロジックは受動または自動化装置によってハードウェア
及びソフトウェアとして具現できる複数の部分に細分化
され得る。このような方法によって、従来のＨＤＬに基
づいたエミュレーション方法に比べて設計や検証に要す
る時間を大幅に減少させる。
ステムに接続してロジックの機能的挙動を検証した後、
ロジックは受動または自動化装置によってハードウェア
及びソフトウェアとして具現できる複数の部分に細分化
され得る。このような方法によって、従来のＨＤＬに基
づいたエミュレーション方法に比べて設計や検証に要す
る時間を大幅に減少させる。
【０００６】米国特許第４，９０１，２５９号には、Ｈ
ＤＬのモデルだけではなく、ソフトウェアプログラミン
グ言語のモデルもインターフェースを通じて目標システ
ムに接続された汎用コンピュータ上で動作できるように
する、「ＡＳＩＣ ｅｍｕｌａｔｏｒ」が開示されてい
る。これは、基本的に、ソフトウェアモデリングによっ
て行われる全ての外部回路とのインターフェースの際に
生成される、全てのピン信号を受け取る汎用ピンＩ／Ｏ
同期装置である。ＡＳＩＣエミュレータシステムはモデ
リングに含まれたピン信号値を計算し、その計算値を電
気信号に変換して目標システムのソケットに送り出す。
ホストコンピュータとＡＳＩＣエミュレータとの間の通
信は、全てのピンに対して必要とする多数のピン信号値
で構成される。
ＤＬのモデルだけではなく、ソフトウェアプログラミン
グ言語のモデルもインターフェースを通じて目標システ
ムに接続された汎用コンピュータ上で動作できるように
する、「ＡＳＩＣ ｅｍｕｌａｔｏｒ」が開示されてい
る。これは、基本的に、ソフトウェアモデリングによっ
て行われる全ての外部回路とのインターフェースの際に
生成される、全てのピン信号を受け取る汎用ピンＩ／Ｏ
同期装置である。ＡＳＩＣエミュレータシステムはモデ
リングに含まれたピン信号値を計算し、その計算値を電
気信号に変換して目標システムのソケットに送り出す。
ホストコンピュータとＡＳＩＣエミュレータとの間の通
信は、全てのピンに対して必要とする多数のピン信号値
で構成される。
【０００７】しかし、高速エミュレーションを必要とす
る場合、米国特許第４，９０１，２５９号の「ＡＳＩＣ
エミュレータ」はいくつかの問題点を有する。第一、ホ
ストコンピュータの用いるソフトウェアは外部インター
フェース部のために用いるピン信号の生成に係わる全プ
ロセスを実行させるのに遅い。第二、一つの完全なホス
トコンピュータのＩ／Ｏポートを通じた通信速度は一般
的にプロセッサの速度に比べて極めて遅い。第三、ホス
トコンピュータが汎用オペレーティングシステムを用い
て、演算能力をアルゴリズムの実行だけに焦点を当てら
れないので、ロジックのアルゴリズムの実行速度が遅い
という点である。
る場合、米国特許第４，９０１，２５９号の「ＡＳＩＣ
エミュレータ」はいくつかの問題点を有する。第一、ホ
ストコンピュータの用いるソフトウェアは外部インター
フェース部のために用いるピン信号の生成に係わる全プ
ロセスを実行させるのに遅い。第二、一つの完全なホス
トコンピュータのＩ／Ｏポートを通じた通信速度は一般
的にプロセッサの速度に比べて極めて遅い。第三、ホス
トコンピュータが汎用オペレーティングシステムを用い
て、演算能力をアルゴリズムの実行だけに焦点を当てら
れないので、ロジックのアルゴリズムの実行速度が遅い
という点である。
【０００８】一方、Ｃ言語記述のチップ設計をレジスタ
転送レベル（ＲＴＬ）記述に自動変換するツールが開発
されている。しかし、そのようなツールはエーシック
（ＡＳＩＣ：特定用途向け集積回路）等の複雑なチップ
を検査するのに個別的に使用されてきた。換言すれば、
目標システムと共にチップを検証するためには該目標シ
ステムによって多様な外部装置とのインターフェースを
要するので、目標システムに取り付けられているＣ記述
チップの検証が不可能であった。
転送レベル（ＲＴＬ）記述に自動変換するツールが開発
されている。しかし、そのようなツールはエーシック
（ＡＳＩＣ：特定用途向け集積回路）等の複雑なチップ
を検査するのに個別的に使用されてきた。換言すれば、
目標システムと共にチップを検証するためには該目標シ
ステムによって多様な外部装置とのインターフェースを
要するので、目標システムに取り付けられているＣ記述
チップの検証が不可能であった。
【０００９】従って、目標ハードウェアシステムの環
境、即ち回路内（ｉｎ−ｃｉｒｃｕｉｔ）環境におい
て、ＣやＣ＋＋のような高水準プログラミング言語で記
述したチップ設計に対するエミュレーションを高速で且
つ效果的に行うことができるエミュレータが依然に必要
となる。
境、即ち回路内（ｉｎ−ｃｉｒｃｕｉｔ）環境におい
て、ＣやＣ＋＋のような高水準プログラミング言語で記
述したチップ設計に対するエミュレーションを高速で且
つ效果的に行うことができるエミュレータが依然に必要
となる。
【００１０】
【発明が解決しようとする課題】本発明の主な目的は、
望む目標システムに係わるチップ設計において、チップ
設計の初期段階にてロジック関数を高速に検証するため
の装置及びその方法を提供することにある。
望む目標システムに係わるチップ設計において、チップ
設計の初期段階にてロジック関数を高速に検証するため
の装置及びその方法を提供することにある。
【００１１】
【課題を解決するための手段】このため、ロジック関数
のアルゴリズム挙動はＣやＣ＋＋等の高水準プログラミ
ング言語で記述される。その後、ロジック関数のアルゴ
リズムはホストコンピュータにてコンパイルされ、本発
明のエミュレータへダウンロードされる。本発明の一実
施例によるエミュレータは、少なくとも一つのプロセッ
サを有するプロセシングエンジン部と、現場でプログラ
ム可能なゲートアレイまたは現場でプログラム可能な論
理デバイスのような少なくとも一つのプログラム可能な
論理デバイスを有するピン信号生成部とから構成され
る。プロセシングエンジン部は、高水準プログラミング
言語で記述したアルゴリズムのコンパイルコードを実行
させ、ピン信号生成部は目標ロジックの外部インターフ
ェースと互換され得るピン信号を生成する。また、本発
明のエミュレーションはピン信号の波形を容易に観察す
るためのデバッギングまたはモニターリング部をも含
む。
のアルゴリズム挙動はＣやＣ＋＋等の高水準プログラミ
ング言語で記述される。その後、ロジック関数のアルゴ
リズムはホストコンピュータにてコンパイルされ、本発
明のエミュレータへダウンロードされる。本発明の一実
施例によるエミュレータは、少なくとも一つのプロセッ
サを有するプロセシングエンジン部と、現場でプログラ
ム可能なゲートアレイまたは現場でプログラム可能な論
理デバイスのような少なくとも一つのプログラム可能な
論理デバイスを有するピン信号生成部とから構成され
る。プロセシングエンジン部は、高水準プログラミング
言語で記述したアルゴリズムのコンパイルコードを実行
させ、ピン信号生成部は目標ロジックの外部インターフ
ェースと互換され得るピン信号を生成する。また、本発
明のエミュレーションはピン信号の波形を容易に観察す
るためのデバッギングまたはモニターリング部をも含
む。
【００１２】本発明の他の実施例による方法において
は、Ｉ／Ｏ変数をＩ／Ｏ関数に変換するチップ設計フロ
ーが提供される。Ｉ／Ｏ変数は、チップの機能をモデル
したアルゴリズムにおいて外部の目標システムとの相互
作用に必要となるソフトウェア変数を表す。Ｉ／Ｏ変数
は対応するＩ／Ｏ関数に変換され、それによって、アル
ゴリズムはピン信号生成部で外部インターフェースを用
いることができる。
は、Ｉ／Ｏ変数をＩ／Ｏ関数に変換するチップ設計フロ
ーが提供される。Ｉ／Ｏ変数は、チップの機能をモデル
したアルゴリズムにおいて外部の目標システムとの相互
作用に必要となるソフトウェア変数を表す。Ｉ／Ｏ変数
は対応するＩ／Ｏ関数に変換され、それによって、アル
ゴリズムはピン信号生成部で外部インターフェースを用
いることができる。
【００１３】
【発明の実施の形態】以下、本発明の好適実施例につい
て、添付図面を参照しながらより詳しく説明する。
て、添付図面を参照しながらより詳しく説明する。
【００１４】図１は、本発明によるエミュレーション環
境の略示模式図である。このエミュレーション環境は、
プロセシングエンジン１０１及びピン信号生成部（ＰＳ
Ｇ）１０２を有するエミュレータ１０を含む。このエミ
ュレータ１０はホストコンピュータ１１と通信し、ホス
トコンピュータ１１はＣやＣ＋＋のようなプログラミン
グ言語で作成したアルゴリズムをコンパイルしてコンパ
イルコードを生成する。その後、生成されたコンパイル
コードは通信ポート１４を通じてエミュレータ１０のメ
モリ（図示せず）に伝送される。この場合、コンパイル
コードのエミュレータ１０への伝送は他の通信プロトコ
ルまたは通信方式を用いてもよい。
境の略示模式図である。このエミュレーション環境は、
プロセシングエンジン１０１及びピン信号生成部（ＰＳ
Ｇ）１０２を有するエミュレータ１０を含む。このエミ
ュレータ１０はホストコンピュータ１１と通信し、ホス
トコンピュータ１１はＣやＣ＋＋のようなプログラミン
グ言語で作成したアルゴリズムをコンパイルしてコンパ
イルコードを生成する。その後、生成されたコンパイル
コードは通信ポート１４を通じてエミュレータ１０のメ
モリ（図示せず）に伝送される。この場合、コンパイル
コードのエミュレータ１０への伝送は他の通信プロトコ
ルまたは通信方式を用いてもよい。
【００１５】また、本発明のエミュレーション環境は設
計したチップが取り付けられるべき目標システム１２を
含む。この目標システム１２は通常、エミュレータ１０
との通信のためのソケット１２１、他のエミュレータ１
３、ＩＣ１２４及び別々のロジック１２３との通信する
ためのソケット１２２を含む。エミュレータ１３は本発
明のものであるか、またはそれと類似なものであっても
よい。
計したチップが取り付けられるべき目標システム１２を
含む。この目標システム１２は通常、エミュレータ１０
との通信のためのソケット１２１、他のエミュレータ１
３、ＩＣ１２４及び別々のロジック１２３との通信する
ためのソケット１２２を含む。エミュレータ１３は本発
明のものであるか、またはそれと類似なものであっても
よい。
【００１６】プロセシングエンジン１０１は目標チップ
の用途によって、信号処理、変復調、または暗／復号化
等、目標ロジックの内部ロジック関数を行う。ＰＳＧ１
０２は現場でプログラム可能なゲートアレイ（ＦＰＧ
Ａ）、現場でプログラム可能な論理デバイス（ＰＬＤ）
等の少なくとも一つのプログラム可能な論理素子を有
し、目標システム１２における他のＩＣ１２４及び他の
ロジック１２３とインターフェースできるように構成さ
れ得る。そのような構成によって、ＰＳＧ１０２は読取
り信号、書込み信号及び制御信号を目標システムへ発生
する。プロセシングエンジン１０１とＰＳＧ１０２との
間の通信はＰＣＩバス、グラフィック専用高速バス（Ａ
ＧＰ）等、専用または通常の通信メカニズムに基づいた
チャンネル１５を介して行われる。
の用途によって、信号処理、変復調、または暗／復号化
等、目標ロジックの内部ロジック関数を行う。ＰＳＧ１
０２は現場でプログラム可能なゲートアレイ（ＦＰＧ
Ａ）、現場でプログラム可能な論理デバイス（ＰＬＤ）
等の少なくとも一つのプログラム可能な論理素子を有
し、目標システム１２における他のＩＣ１２４及び他の
ロジック１２３とインターフェースできるように構成さ
れ得る。そのような構成によって、ＰＳＧ１０２は読取
り信号、書込み信号及び制御信号を目標システムへ発生
する。プロセシングエンジン１０１とＰＳＧ１０２との
間の通信はＰＣＩバス、グラフィック専用高速バス（Ａ
ＧＰ）等、専用または通常の通信メカニズムに基づいた
チャンネル１５を介して行われる。
【００１７】ＰＳＧ１０２によって生成したピン信号は
目標システム１２のソケット１２１に送られる。ソケッ
ト１２１のピン構成は目標システム１２によって異なる
ので、ソケットアダプター１６がＰＳＧ１０２のピンと
ソケット１２１の対応ピンとの間の接続に用いられ得
る。
目標システム１２のソケット１２１に送られる。ソケッ
ト１２１のピン構成は目標システム１２によって異なる
ので、ソケットアダプター１６がＰＳＧ１０２のピンと
ソケット１２１の対応ピンとの間の接続に用いられ得
る。
【００１８】図２は、本発明の好適実施例によるプロセ
シングエンジン１０１の詳細なブロック図である。プロ
セシングエンジン１０１はコンパイルコードを実行させ
る一つまたはそれ以上のプロセッサ２０１、２０２と、
該コンパイルコードの実行の際、ダウンロードしたコン
パイルコード及び一時的なデータを格納する一つまたは
それ以上のメモリ２０３、２０４とから構成される。ま
た、プロセシングエンジン１０１はプロセッサ２０１、
２０２とメモリ２０１、２０２とを接続するホストバス
２０５をも有する。コンパイルコードは通信ポート１４
を通じてホストコンピュータ１１からメモリ２０３、２
０４へダウンロードされる。
シングエンジン１０１の詳細なブロック図である。プロ
セシングエンジン１０１はコンパイルコードを実行させ
る一つまたはそれ以上のプロセッサ２０１、２０２と、
該コンパイルコードの実行の際、ダウンロードしたコン
パイルコード及び一時的なデータを格納する一つまたは
それ以上のメモリ２０３、２０４とから構成される。ま
た、プロセシングエンジン１０１はプロセッサ２０１、
２０２とメモリ２０１、２０２とを接続するホストバス
２０５をも有する。コンパイルコードは通信ポート１４
を通じてホストコンピュータ１１からメモリ２０３、２
０４へダウンロードされる。
【００１９】また、プロセシングエンジン１０１はＰＳ
Ｇ初期化器２１４をも備える。このＰＳＧ初期化器２１
４によって、ＰＳＧ１０２のＦＰＧＡまたはＰＬＤは目
標システム１２に対して少なくとも一つの外部インター
フェースとして機能を果たすこととなる。また、プロセ
シングエンジン１０１は割込み制御器２１３を含み、こ
れはＰＳＧ１０２を始めてプロセシングエンジン１０１
における各構成要素からの割込み要求を受取って、該割
込み要求の内容を解明する。ＰＣＩバス２０６はＰＳＧ
初期化器２１４と割込み制御器２１３とを接続する。ま
た、プロセシングエンジン１０１はクロック発生部（図
示せず）、電源制御器（図示せず）等を有する補助ロジ
ック２１２をも組み込む。
Ｇ初期化器２１４をも備える。このＰＳＧ初期化器２１
４によって、ＰＳＧ１０２のＦＰＧＡまたはＰＬＤは目
標システム１２に対して少なくとも一つの外部インター
フェースとして機能を果たすこととなる。また、プロセ
シングエンジン１０１は割込み制御器２１３を含み、こ
れはＰＳＧ１０２を始めてプロセシングエンジン１０１
における各構成要素からの割込み要求を受取って、該割
込み要求の内容を解明する。ＰＣＩバス２０６はＰＳＧ
初期化器２１４と割込み制御器２１３とを接続する。ま
た、プロセシングエンジン１０１はクロック発生部（図
示せず）、電源制御器（図示せず）等を有する補助ロジ
ック２１２をも組み込む。
【００２０】プロセシングエンジン１０１において、ホ
ストブリッジ２０８はプロセッサ２０１、２０２及びメ
モリ２０１、２０２に接続されたホストバス２０５とＰ
ＣＩバス２０６との間の通信を支援し、Ｘ−バスブリッ
ジ２０９はＰＣＩバス２０６とＸ−バス２０７との間の
通信を支援する。このＸ−バス２０７はＩＳＡ（業界標
準アーキテクチャ）バス等の産業標準バスでもよい。シ
ステムＲＯＭ２１１はプロセシングエンジン１０１にお
ける全てのハードウェア構成要素に対する初期化コード
またはブーティングコードを格納する。通信ポート１４
を提供する通信装置２１０により、プロセシングエンジ
ン１０１はホストコンピュータ１１と通信できる。この
通信装置２１０は例えば万能非同期送受信機（ＵＡＲ
Ｔ）、ユニバーサルシリアルバス（ＵＳＢ）、並列通信
装置等の従来通信装置であってもよい。
ストブリッジ２０８はプロセッサ２０１、２０２及びメ
モリ２０１、２０２に接続されたホストバス２０５とＰ
ＣＩバス２０６との間の通信を支援し、Ｘ−バスブリッ
ジ２０９はＰＣＩバス２０６とＸ−バス２０７との間の
通信を支援する。このＸ−バス２０７はＩＳＡ（業界標
準アーキテクチャ）バス等の産業標準バスでもよい。シ
ステムＲＯＭ２１１はプロセシングエンジン１０１にお
ける全てのハードウェア構成要素に対する初期化コード
またはブーティングコードを格納する。通信ポート１４
を提供する通信装置２１０により、プロセシングエンジ
ン１０１はホストコンピュータ１１と通信できる。この
通信装置２１０は例えば万能非同期送受信機（ＵＡＲ
Ｔ）、ユニバーサルシリアルバス（ＵＳＢ）、並列通信
装置等の従来通信装置であってもよい。
【００２１】図３は、図１中のＰＳＧ１０２の詳細なブ
ロック図である。同図において、プロセシングエンジン
１０１とＰＳＧ１０２との間にはチャンネルとしてのＰ
ＣＩバス１５が介在する。ＰＳＧ初期化器２１４の初期
化によって、ＰＳＧ１０２はＰＣＩ制御部３００、復号
化部３０１、割込み処理部３０２、デバッギング部３０
３、及び一つまたはそれ以上のインターフェースライブ
ラリ部３０４，３０５から構成される。ＰＣＩ制御部３
００はＰＣＩバス２０６を制御して、外部のプロセシン
グエンジン１０１と、アドレス／データバス３０６及び
制御バス３０７を通じて接続されている内部の各構成要
素３０１，３０２，３０３，３０４，３０５との間のデ
ータ通信を制御する。
ロック図である。同図において、プロセシングエンジン
１０１とＰＳＧ１０２との間にはチャンネルとしてのＰ
ＣＩバス１５が介在する。ＰＳＧ初期化器２１４の初期
化によって、ＰＳＧ１０２はＰＣＩ制御部３００、復号
化部３０１、割込み処理部３０２、デバッギング部３０
３、及び一つまたはそれ以上のインターフェースライブ
ラリ部３０４，３０５から構成される。ＰＣＩ制御部３
００はＰＣＩバス２０６を制御して、外部のプロセシン
グエンジン１０１と、アドレス／データバス３０６及び
制御バス３０７を通じて接続されている内部の各構成要
素３０１，３０２，３０３，３０４，３０５との間のデ
ータ通信を制御する。
【００２２】ＰＳＧ１０２に対してデータの読取りまた
は書込みが要求される時、プロセシングエンジン１０１
は標準ＰＣＩプロトコルを用いてＰＳＧ１０２内の各構
成要素３０１，３０２，３０３，３０４，３０５をアド
レスする。その後、ＰＣＩ制御部３００はＰＣＩバス２
０６上のアドレスがＰＳＧ１０２内の各構成要素の中の
いずれに対するものかをモニターリングする。そうであ
れば、復号化部３０１は予め決められたアドレスマップ
テーブルに基づいて、どの構成要素がアドレス指定され
たのかを判定する。アドレス指定された構成要素が選択
されると、プロセシングエンジン１０１からのデータは
ＰＣＩバス２０６を通じて該構成要素へ送られる。
は書込みが要求される時、プロセシングエンジン１０１
は標準ＰＣＩプロトコルを用いてＰＳＧ１０２内の各構
成要素３０１，３０２，３０３，３０４，３０５をアド
レスする。その後、ＰＣＩ制御部３００はＰＣＩバス２
０６上のアドレスがＰＳＧ１０２内の各構成要素の中の
いずれに対するものかをモニターリングする。そうであ
れば、復号化部３０１は予め決められたアドレスマップ
テーブルに基づいて、どの構成要素がアドレス指定され
たのかを判定する。アドレス指定された構成要素が選択
されると、プロセシングエンジン１０１からのデータは
ＰＣＩバス２０６を通じて該構成要素へ送られる。
【００２３】デバッギング部３０３は、Ｃ／Ｃ＋＋で作
成したチップのソフトウェアモデル及び／または目標シ
ステム１２のハードウェアをデバッギングモデルするた
めに、インターフェースライブラリ部３０４，３０５の
Ｉ／Ｏ信号を格納する。割込み処理部３０２によって、
ＰＳＧ１０２における各構成要素３０３，３０４，３０
５はプロセシングエンジン１０１との実質的な通信が可
能となる。インターフェースライブラリ部３０４，３０
５は少なくとも一つの外部インターフェースモデルによ
って構成され、目標システム１２とインターフェースす
るのに要求される実際のピン信号を発生する。
成したチップのソフトウェアモデル及び／または目標シ
ステム１２のハードウェアをデバッギングモデルするた
めに、インターフェースライブラリ部３０４，３０５の
Ｉ／Ｏ信号を格納する。割込み処理部３０２によって、
ＰＳＧ１０２における各構成要素３０３，３０４，３０
５はプロセシングエンジン１０１との実質的な通信が可
能となる。インターフェースライブラリ部３０４，３０
５は少なくとも一つの外部インターフェースモデルによ
って構成され、目標システム１２とインターフェースす
るのに要求される実際のピン信号を発生する。
【００２４】図４は図３中の復号化部３０１の詳細なブ
ロック図であって、アドレスデコーダ４０及び制御ロジ
ック４１を有する。アドレスデコーダ４０はアドレス／
データバス３０６を通じてアドレス入力信号を受信し、
制御信号４２をＰＳＧ１０２内の該当構成要素へ送る。
制御ロジック４１はアドレスストローブ４３及びデータ
要求４４で示されたような制御信号を制御バス３０７を
通じて受信し、アドレスデコーダ４０を制御してデータ
受信通知信号４５を発生する。
ロック図であって、アドレスデコーダ４０及び制御ロジ
ック４１を有する。アドレスデコーダ４０はアドレス／
データバス３０６を通じてアドレス入力信号を受信し、
制御信号４２をＰＳＧ１０２内の該当構成要素へ送る。
制御ロジック４１はアドレスストローブ４３及びデータ
要求４４で示されたような制御信号を制御バス３０７を
通じて受信し、アドレスデコーダ４０を制御してデータ
受信通知信号４５を発生する。
【００２５】図５は図３中の割込み処理部３０２の詳細
なブロック図であって、デバッギング部３０３及びイン
ターフェースライブラリ部３０４からの状態情報５７を
受取る。この割込み処理部３０２は、割込み要求５３及
び割込みベクトル５２を図３中のＰＣＩ制御部３００を
通じて図２中のプロセシングエンジン１０１内の割込み
制御器２１３に伝送する。ここで、割込みベクトル５２
は複数の割込みベクトル中から選択される。
なブロック図であって、デバッギング部３０３及びイン
ターフェースライブラリ部３０４からの状態情報５７を
受取る。この割込み処理部３０２は、割込み要求５３及
び割込みベクトル５２を図３中のＰＣＩ制御部３００を
通じて図２中のプロセシングエンジン１０１内の割込み
制御器２１３に伝送する。ここで、割込みベクトル５２
は複数の割込みベクトル中から選択される。
【００２６】上記においては、優先順位エンコーダ５０
を用いて多重要求の状態情報５７から最高優先度の割込
みベクトル５２を選択する実施例に対して説明されてい
る。また、上記では決まった優先順位メカニズムを示し
たが、当業者ならば、ラウンドロビン方式（ｒｏｕｎｄ
−ｒｏｂｉｎ）または公正な優先順位方式（ｆａｉｒｎ
ｅｓｓ−ｂａｓｅｄ ｐｒｉｏｒｉｔｙ）のような優先
順位選択メカニズムを適用できることは勿論である。制
御ロジック５１は優先順位エンコーダ５０を制御し、割
込み要求５３を発生し、割込み受信通知５４を受取る。
を用いて多重要求の状態情報５７から最高優先度の割込
みベクトル５２を選択する実施例に対して説明されてい
る。また、上記では決まった優先順位メカニズムを示し
たが、当業者ならば、ラウンドロビン方式（ｒｏｕｎｄ
−ｒｏｂｉｎ）または公正な優先順位方式（ｆａｉｒｎ
ｅｓｓ−ｂａｓｅｄ ｐｒｉｏｒｉｔｙ）のような優先
順位選択メカニズムを適用できることは勿論である。制
御ロジック５１は優先順位エンコーダ５０を制御し、割
込み要求５３を発生し、割込み受信通知５４を受取る。
【００２７】図６は図３中のデバッギング部３０３の詳
細なブロック図である。同図のように、デバッギング部
３０３はインターフェースライブラリ部３０４，３０５
からのＩ／Ｏ信号をサンプリングし、それらをサンプル
データ格納器６２に格納する。このサンプルデータ格納
器６２はメモリ、循環キュータイプ格納器またはその他
のタイプの格納器でも具現されることができる。ピン信
号取得制御器６０はトリガーイベント制御器６１及びサ
ンプルデータ格納器６２を各々信号線６６，６７を通じ
て制御する。ピン信号取得制御器６１はプロセッサ２０
１、２０２の制御下で、予め定められた信号パターンの
うちの一つまたはそれらの信号の組合せが発生する時、
トリガーイベント信号を生成するようにトリガーイベン
ト制御器６１を制御する。トリガーイベント信号の発生
の際、ピン信号取得制御器６０はサンプルデータのサン
プルデータ格納器６２への格納を中止させ、その状態を
表す状態信号６３を割込み処理部３０２に伝送する。結
局、サンプルデータ格納器６２に格納されたサンプルデ
ータはＩ／Ｏ信号及びソフトウェア変数をモニターリン
グするＰＣＩ制御部３００において用いられる。
細なブロック図である。同図のように、デバッギング部
３０３はインターフェースライブラリ部３０４，３０５
からのＩ／Ｏ信号をサンプリングし、それらをサンプル
データ格納器６２に格納する。このサンプルデータ格納
器６２はメモリ、循環キュータイプ格納器またはその他
のタイプの格納器でも具現されることができる。ピン信
号取得制御器６０はトリガーイベント制御器６１及びサ
ンプルデータ格納器６２を各々信号線６６，６７を通じ
て制御する。ピン信号取得制御器６１はプロセッサ２０
１、２０２の制御下で、予め定められた信号パターンの
うちの一つまたはそれらの信号の組合せが発生する時、
トリガーイベント信号を生成するようにトリガーイベン
ト制御器６１を制御する。トリガーイベント信号の発生
の際、ピン信号取得制御器６０はサンプルデータのサン
プルデータ格納器６２への格納を中止させ、その状態を
表す状態信号６３を割込み処理部３０２に伝送する。結
局、サンプルデータ格納器６２に格納されたサンプルデ
ータはＩ／Ｏ信号及びソフトウェア変数をモニターリン
グするＰＣＩ制御部３００において用いられる。
【００２８】図７は図３中のインターフェースライブラ
リ部３０４，３０５の詳細なブロック図である。これら
のインターフェースライブラリ部３０４，３０５は目標
システム１２に設けられたピンとのインターフェースと
して機能を果たす。プロセシングエンジン１０１から各
々ＰＣＩバス１５及びＰＣＩ制御部３００を通じて入力
されたインターフェース制御コマンド及び出力データ
は、コマンドキュー７１及び出力キュー７２に各々格納
される。ピン信号７８は制御ロジック７０からの一連の
制御信号によって生成される。目標システム１２から伝
送される入力信号は入力キュー７３に格納され、プロセ
シングエンジン１０１に送られる。入力キュー７３の状
態情報７４及び出力キュー７２の状態情報７５は該当バ
ッファの状態を表し、制御バス３０７を通じて割込み処
理部３０２に送られる。
リ部３０４，３０５の詳細なブロック図である。これら
のインターフェースライブラリ部３０４，３０５は目標
システム１２に設けられたピンとのインターフェースと
して機能を果たす。プロセシングエンジン１０１から各
々ＰＣＩバス１５及びＰＣＩ制御部３００を通じて入力
されたインターフェース制御コマンド及び出力データ
は、コマンドキュー７１及び出力キュー７２に各々格納
される。ピン信号７８は制御ロジック７０からの一連の
制御信号によって生成される。目標システム１２から伝
送される入力信号は入力キュー７３に格納され、プロセ
シングエンジン１０１に送られる。入力キュー７３の状
態情報７４及び出力キュー７２の状態情報７５は該当バ
ッファの状態を表し、制御バス３０７を通じて割込み処
理部３０２に送られる。
【００２９】図８は、本発明の好適実施例によってコン
パイルエミュレーションモデルを具現する過程を説明す
るための流れ図である。
パイルエミュレーションモデルを具現する過程を説明す
るための流れ図である。
【００３０】設計中のチップのロジック関数を記述する
プログラムが目標システム内の実際ハードウェアと相互
作用をするためには、適切な組のインターフェース関数
が必要となる。これらのインターフェース関数はプログ
ラムと通信し、目標システム内のハードウェアに対して
ピン信号の発生及び受信をどうするかを予め設定した規
格に基づいてハードウェアと相互作用をする。プログラ
ムにおいて、ハードウェアへのゲートウェーを示す各変
数はＩ／Ｏ変数という。インターフェース関数と通信す
るハードウェアの具現はインターフェースライブラリと
いう。
プログラムが目標システム内の実際ハードウェアと相互
作用をするためには、適切な組のインターフェース関数
が必要となる。これらのインターフェース関数はプログ
ラムと通信し、目標システム内のハードウェアに対して
ピン信号の発生及び受信をどうするかを予め設定した規
格に基づいてハードウェアと相互作用をする。プログラ
ムにおいて、ハードウェアへのゲートウェーを示す各変
数はＩ／Ｏ変数という。インターフェース関数と通信す
るハードウェアの具現はインターフェースライブラリと
いう。
【００３１】チップの行うアルゴリズムのモデリングは
高水準プログラミング言語で記述されるが、アルゴリズ
ムその自体が処理データのソースまたはあて先と関連が
ないので、処理するべきデータが外部装置に対して入力
または出力されるかが区別できない。また、インターフ
ェースの規格、即ち外部装置／回路との相互作用方式は
実際にチップの内部関数を示すアルゴリズムと関係がな
い。従って、本発明によれば、ユーザーは外部装置と通
信する部分を高水準プログラミング言語プログラム上で
Ｉ／Ｏ変数を通じて指定することができる。このような
過程は、アプリケーションプログラミングインターフェ
ース（ＡＰＩ）の挿入と称す。
高水準プログラミング言語で記述されるが、アルゴリズ
ムその自体が処理データのソースまたはあて先と関連が
ないので、処理するべきデータが外部装置に対して入力
または出力されるかが区別できない。また、インターフ
ェースの規格、即ち外部装置／回路との相互作用方式は
実際にチップの内部関数を示すアルゴリズムと関係がな
い。従って、本発明によれば、ユーザーは外部装置と通
信する部分を高水準プログラミング言語プログラム上で
Ｉ／Ｏ変数を通じて指定することができる。このような
過程は、アプリケーションプログラミングインターフェ
ース（ＡＰＩ）の挿入と称す。
【００３２】Ｉ／Ｏ変数に関して、インターフェース情
報は、一つまたはそれ以上のＩ／Ｏプロトコル、読取り
バス周期、書込みバス周期、及びプロトコルがアドレス
バスを要求する時、メモリの位置を指示するベースアド
レスを有する。このような情報によって、Ｉ／Ｏ変数は
各々Ｉ／Ｏ関数に変換されてインターフェースライブラ
リに送られる。チップの各インターフェースに対して、
Ｉ／Ｏ関数が生成される。
報は、一つまたはそれ以上のＩ／Ｏプロトコル、読取り
バス周期、書込みバス周期、及びプロトコルがアドレス
バスを要求する時、メモリの位置を指示するベースアド
レスを有する。このような情報によって、Ｉ／Ｏ変数は
各々Ｉ／Ｏ関数に変換されてインターフェースライブラ
リに送られる。チップの各インターフェースに対して、
Ｉ／Ｏ関数が生成される。
【００３３】例えば、Ｉ／Ｏ変数「ａ」を読取る必要が
ある場合、Ｉ／Ｏ変数「ａ」に割当てられたプロトコル
によって目標システムからのデータの読取りは、「ｄａ
ｔａ＝ａ＋ｂ」は「ｄａｔａ＝ｉｏ＿ｒｅａｄ（ＰＯＲ
Ｔ＿Ａ）＋ｂ」に変換れ、「ａ＝ｄａｔａ」は「ｉｏ＿
ｗｒｉｔｅ（ＰＯＲＴ＿Ａ，ｄａｔａ）」に変換される
という方式によって行われる。ここで、「ａ」はＩ／Ｏ
変数であり、「ｉｏ＿ｒｅａｄ（ ）」及び「ｉｏ＿ｗ
ｒｉｔｅ（ ）」の両方はＩ／Ｏ関数である。このよう
な変換方式によって、変数へのアクセスは該当関数を実
行することによって行われる。
ある場合、Ｉ／Ｏ変数「ａ」に割当てられたプロトコル
によって目標システムからのデータの読取りは、「ｄａ
ｔａ＝ａ＋ｂ」は「ｄａｔａ＝ｉｏ＿ｒｅａｄ（ＰＯＲ
Ｔ＿Ａ）＋ｂ」に変換れ、「ａ＝ｄａｔａ」は「ｉｏ＿
ｗｒｉｔｅ（ＰＯＲＴ＿Ａ，ｄａｔａ）」に変換される
という方式によって行われる。ここで、「ａ」はＩ／Ｏ
変数であり、「ｉｏ＿ｒｅａｄ（ ）」及び「ｉｏ＿ｗ
ｒｉｔｅ（ ）」の両方はＩ／Ｏ関数である。このよう
な変換方式によって、変数へのアクセスは該当関数を実
行することによって行われる。
【００３４】ＡＰＩプログラムがＩ／Ｏ変数をＩ／Ｏ関
数に変換する間、ドライバビルダはＩ／Ｏ関数のコード
を生成し、Ｉ／Ｏ関数の同時実行特性を支援する多重ス
レッディング（ｍｕｌｔｉ−ｔｈｒｅａｄｉｎｇ）のよ
うな別度の関数を準備する。
数に変換する間、ドライバビルダはＩ／Ｏ関数のコード
を生成し、Ｉ／Ｏ関数の同時実行特性を支援する多重ス
レッディング（ｍｕｌｔｉ−ｔｈｒｅａｄｉｎｇ）のよ
うな別度の関数を準備する。
【００３５】各Ｉ／Ｏ変数はＰＳＧ１０２に後続プロト
コルを知らせるために、ＰＳＧ１０２に対して（上記
「ＰＯＲＴ＿Ａ」のような）固有のポート（これをイン
ターフェースライブラリともいう）が割り当てられる。
即ち、Ｉ／Ｏ変数をアクセスすると、エミュレーション
チップにおける一つまたはそれ以上のピンが活性化され
る。Ｉ／Ｏ変数のアクセスパターンによって、Ｉ／Ｏの
方向が決定される。即ち、読取りアクセスは入力インタ
ーフェースプロトコルによって伝送されるべきデータを
表し、書込みアクセスは目標システム内の構成要素に出
力されるべきデータを表す。
コルを知らせるために、ＰＳＧ１０２に対して（上記
「ＰＯＲＴ＿Ａ」のような）固有のポート（これをイン
ターフェースライブラリともいう）が割り当てられる。
即ち、Ｉ／Ｏ変数をアクセスすると、エミュレーション
チップにおける一つまたはそれ以上のピンが活性化され
る。Ｉ／Ｏ変数のアクセスパターンによって、Ｉ／Ｏの
方向が決定される。即ち、読取りアクセスは入力インタ
ーフェースプロトコルによって伝送されるべきデータを
表し、書込みアクセスは目標システム内の構成要素に出
力されるべきデータを表す。
【００３６】インターフェースモデルはＨＤＬ基盤ハー
ドウェアモデルに変換された後、ＰＳＧ１０２構造と関
連して前述したように、ＰＳＧ１０２のＰＬＤに合成ま
たはマッピングされる。以上の過程を図８を通じて詳細
に説明する。
ドウェアモデルに変換された後、ＰＳＧ１０２構造と関
連して前述したように、ＰＳＧ１０２のＰＬＤに合成ま
たはマッピングされる。以上の過程を図８を通じて詳細
に説明する。
【００３７】第一、従来のテキストエディタ８００を用
いて、目標チップで具体化されるロジック関数のアルゴ
リズム８０１をＣ／Ｃ＋＋またはそれと類似な高水準プ
ログラミング言語で記述して作成する。ここで、高水準
プログラミング言語はシステムシー（ＳｙｓｔｅｍＣ）
またはスペックシー（ＳｐｅｃＣ）のような種々のＣ言
語であり得る。外部インターフェースが標準外部装置に
対するものであれば、インターフェースライブラリはハ
ードウェア記述言語（ＨＤＬ）コード８１３によって用
意される。ユーザ定義標準の場合は、従来のテキストエ
ディタ８１２または有限状態マシン（ＦＳＭ）エディタ
８１４を用いるＦＳＭモデル８１５によって、インター
フェースの挙動が記述される。目標チップは様々な方式
にて目標システム１２における他の部分とデータまたは
信号を交換するので、目標チップが目標システム１２０
にインストールされると、相互同意プロトコル（ｍｕｔ
ｕａｌｌｙ−ａｇｒｅｅｄ ｐｒｏｔｏｃｏｌ）を通じ
てデータの交換ができるように多くのインターフェース
ライブラリが必要である。このようなインターフェース
ライブラリが完成されれば、これらのライブラリはイン
ターフェースライブラリマネジャー８１６によってイン
ターフェースライブラリデータベース（ＤＢ）８１７に
登録される。
いて、目標チップで具体化されるロジック関数のアルゴ
リズム８０１をＣ／Ｃ＋＋またはそれと類似な高水準プ
ログラミング言語で記述して作成する。ここで、高水準
プログラミング言語はシステムシー（ＳｙｓｔｅｍＣ）
またはスペックシー（ＳｐｅｃＣ）のような種々のＣ言
語であり得る。外部インターフェースが標準外部装置に
対するものであれば、インターフェースライブラリはハ
ードウェア記述言語（ＨＤＬ）コード８１３によって用
意される。ユーザ定義標準の場合は、従来のテキストエ
ディタ８１２または有限状態マシン（ＦＳＭ）エディタ
８１４を用いるＦＳＭモデル８１５によって、インター
フェースの挙動が記述される。目標チップは様々な方式
にて目標システム１２における他の部分とデータまたは
信号を交換するので、目標チップが目標システム１２０
にインストールされると、相互同意プロトコル（ｍｕｔ
ｕａｌｌｙ−ａｇｒｅｅｄ ｐｒｏｔｏｃｏｌ）を通じ
てデータの交換ができるように多くのインターフェース
ライブラリが必要である。このようなインターフェース
ライブラリが完成されれば、これらのライブラリはイン
ターフェースライブラリマネジャー８１６によってイン
ターフェースライブラリデータベース（ＤＢ）８１７に
登録される。
【００３８】続けて、ステップ８０２にて、Ｉ／Ｏ変数
とそれらに対応するインターフェースライブラリとが指
定、決定される。
とそれらに対応するインターフェースライブラリとが指
定、決定される。
【００３９】次に、トランスレター８０３はＣコードに
基づいたアルゴリズム８０１を修正して、該アルゴリズ
ムがステップ８０２にて指定されたインターフェース関
数を有するようにする。
基づいたアルゴリズム８０１を修正して、該アルゴリズ
ムがステップ８０２にて指定されたインターフェース関
数を有するようにする。
【００４０】その後、ホストコンピュータ１１における
Ｃコンパイラ８０５にて、修正済みのＣコード８０４は
エミュレータ１０のプロセシングエンジン１０２によっ
て実行され得るコード、即ち、コンパイルコード８０６
にコンパイルされる。
Ｃコンパイラ８０５にて、修正済みのＣコード８０４は
エミュレータ１０のプロセシングエンジン１０２によっ
て実行され得るコード、即ち、コンパイルコード８０６
にコンパイルされる。
【００４１】上記の手続きと併せて、ＰＳＧビルダー８
０７はステップ８０２にて指定されたインターフェース
ライブラリをＨＤＬコード８０８として生成する。ロジ
ック合成器８０９にて、ＨＤＬコード８０８はネットリ
スト８１０に順に合成されて、ＰＳＧ１０２のＰＬＤま
たはＦＰＧＡにマッピングされる。
０７はステップ８０２にて指定されたインターフェース
ライブラリをＨＤＬコード８０８として生成する。ロジ
ック合成器８０９にて、ＨＤＬコード８０８はネットリ
スト８１０に順に合成されて、ＰＳＧ１０２のＰＬＤま
たはＦＰＧＡにマッピングされる。
【００４２】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００４３】
【発明の効果】従って、本発明によれば、外部インター
フェースによって要求されるピン信号を適切に生成する
ことによって、チップ設計に対するエミュレーションを
高速で且つ効果的に行うことができる。さらに、本発明
によれば、チップ設計の初期段階にて、チップ設計に対
するエミュレーションを行うことによって、チップ設計
やシステム開発に掛かる時間を大幅に減らすことができ
る。また、本発明によるエミュレーションを、ＭＰＥＧ
２ビデオデコーダ、ＭＰ３デコーダ及び無線モデムのよ
うな多様なアプリケーションにおける多様なチップ設計
検証の際に適用した結果、成功的な検証結果が得られ
た。
フェースによって要求されるピン信号を適切に生成する
ことによって、チップ設計に対するエミュレーションを
高速で且つ効果的に行うことができる。さらに、本発明
によれば、チップ設計の初期段階にて、チップ設計に対
するエミュレーションを行うことによって、チップ設計
やシステム開発に掛かる時間を大幅に減らすことができ
る。また、本発明によるエミュレーションを、ＭＰＥＧ
２ビデオデコーダ、ＭＰ３デコーダ及び無線モデムのよ
うな多様なアプリケーションにおける多様なチップ設計
検証の際に適用した結果、成功的な検証結果が得られ
た。
【図１】本発明によるエミュレーション環境の略示模式
図である。
図である。
【図２】本発明の好適実施例によるプロセシングエンジ
ンの詳細なブロック図である。
ンの詳細なブロック図である。
【図３】図１中のピン信号生成部（ＰＳＧ）の詳細なブ
ロック図である。
ロック図である。
【図４】図３中の復号化部の詳細なブロック図である。
【図５】図３中の割込み処理部の詳細なブロック図であ
る。
る。
【図６】図３中のデバッギング部の詳細なブロック図で
ある。
ある。
【図７】図３中のインターフェースライブラリ部の詳細
なブロック図である。
なブロック図である。
【図８】本発明の好適実施例によってコンパイルエミュ
レーションモデルを具現する過程を説明するための流れ
図である。
レーションモデルを具現する過程を説明するための流れ
図である。
１０、１３ エミュレータ １１ ホストコンピュータ １２ 目標システム １０１ プロセシングエンジン １０２ ピン信号生成部（ＰＳＧ） １２１、１２２ ソケット １２３ ロジック １２４ ＩＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 慶 宗 旻 大韓民国大田広域市儒城区漁隠洞99番地ハ ンビットアパート135棟901号 (72)発明者 朴 仁 哲 大韓民国大田広域市儒城区田民洞エクスポ アパート403棟1403号 (72)発明者 李 承 鍾 大韓民国京畿道高陽市一山区朱葉２洞文村 タウン大圓アパート1807棟1001号 (72)発明者 奇 安 度 大韓民国大田広域市儒城区漁隠洞99番地ハ ンビットアパート121棟501号 Ｆターム(参考） 2G132 AA01 AC12 AE14 AE18 AE23 AE24 AL09 5B046 AA08 BA02 CA04 GA01 JA03 JA05 5B048 AA20 BB02 DD15
Claims (26)
- 【請求項１】内部ロジック設計と、少なくとも一つのイ
ンターフェースプロトコルによって目標システムと通信
するための外部インターフェース設計とに分かれるチッ
プ設計を検証する回路内エミュレーション装置であっ
て、 前記内部ロジックの設計によってコアアルゴリズムを処
理する処理手段と、 前記外部インターフェースの設計によって複数のピン信
号を生成するピン信号生成手段と、を含む回路内エミュ
レーション装置。 - 【請求項２】前記処理手段が、少なくとも一つのマイク
ロプロセッサを含むことを特徴とする請求項１に記載の
回路内エミュレーション装置。 - 【請求項３】前記処理手段が、ホストコンピュータと通
信するための通信手段をさらに含むことを特徴とする請
求項１に記載の回路内エミュレーション装置。 - 【請求項４】前記処理手段が、前記ピン信号生成手段を
構成するための初期化器を含むことを特徴とする請求項
１に記載の回路内エミュレーション装置。 - 【請求項５】前記ピン信号生成手段が、現場でプログラ
ム可能なゲートアレイ（ＦＰＧＡ）によって具現される
ことを特徴とする請求項１に記載の回路内エミュレーシ
ョン装置。 - 【請求項６】前記ピン信号生成手段が、現場でプログラ
ム可能な論理デバイス（ＰＬＤ）によって具現されるこ
とを特徴とする請求項１に記載の回路内エミュレーショ
ン装置。 - 【請求項７】前記少なくとも一つのインターフェースプ
ロトコルが、標準インターフェースプロトコルを含むこ
とを特徴とする請求項１に記載の回路内エミュレーショ
ン装置。 - 【請求項８】前記少なくとも一つのインターフェースプ
ロトコルが、ユーザ定義プロトコルを含むことを特徴と
する請求項１に記載の回路内エミュレーション装置。 - 【請求項９】前記ピン信号生成手段が、前記ユーザ定義
プロトコルを登録するための有限状態マシン（ＦＳＭ）
を含むことを特徴とする請求項８に記載の回路内エミュ
レーション装置。 - 【請求項１０】前記処理手段と前記ピン信号生成手段と
の間の通信が、制御パケットによって行われることを特
徴とする請求項１に記載の回路内エミュレーション装
置。 - 【請求項１１】前記処理手段と前記ピン信号生成手段と
の間に、インターフェース制御パケットを交換するため
のバスをさらに含むことを特徴とする請求項１に記載の
回路内エミュレーション装置。 - 【請求項１２】前記ピン信号生成手段が、 前記処理手段と通信する制御部と、 前記ピン信号生成手段における各構成要素の中のいずれ
か一つを選択するためのアドレス復号化部と、 前記ピン信号生成手段の前記各構成要素からの多数の割
込み要求の中から一つを選択するための割込み処理部
と、 前記外部インターフェース設計の各々に対して構成さ
れ、前記目標システムにおける外部回路に対するピン信
号の送受信を行うインターフェースライブラリ部と、 前記ピン信号生成手段の内外部信号の両方を格納するた
めのデバッギング部と、を含むことを特徴とする請求項
１に記載の回路内エミュレーション装置。 - 【請求項１３】回路内エミュレーションを通じてチップ
設計を検証するチップ設計検証方法であって、 前記チップ設計をコアアルゴリズムに対する内部ロジッ
ク設計とインターフェースプロトコルに対する外部イン
ターフェース設計とに分ける第1段階と、 ハードウェア記述言語（ＨＤＬ）を用いて前記インター
フェースプロトコルを指定する第２段階と、 高水準プログラミング言語を用いて前記コアアルゴリズ
ムを指定する第３段階と、 前記指定されたインターフェースプロトコルによってプ
ログラム可能な論理デバイスをプログラミングして、適
切なピン信号を生成する第４段階と、 マイクロプロセッサをプログラミングして前記コアアル
ゴリズムを実行させる第５段階と、を含むチップ設計検
証方法。 - 【請求項１４】前記ＨＤＬが、ＶＨＤＬ言語であること
を特徴とする請求項１３に記載のチップ設計検証方法。 - 【請求項１５】前記ＨＤＬが、バーリログ（Ｖｅｒｉｌ
ｏｇ）言語であることを特徴とする請求項１３に記載の
チップ設計検証方法。 - 【請求項１６】前記高水準プログラミング言語が、Ｃ言
語であることを特徴とする請求項１３に記載のチップ設
計検証方法。 - 【請求項１７】前記高水準プログラミング言語が、Ｃ＋
＋言語であることを特徴とする請求項１３に記載のチッ
プ設計検証方法。 - 【請求項１８】前記高水準プログラミング言語が、シス
テムシー（ＳｙｓｔｅｍＣ）言語であることを特徴とす
る請求項１３に記載のチップ設計検証方法。 - 【請求項１９】前記高水準プログラミング言語が、スペ
ックシー（ＳｐｅｃＣ）言語であることを特徴とする請
求項１３に記載のチップ設計検証方法。 - 【請求項２０】内部ロジック設計と目標システムに係わ
る外部インターフェース設計とに分けられるチップ設計
を検証するチップ設計検証方法であって、 高水準プログラミング言語を用いて前記内部ロジック設
計をモデリングする第1段階と、 ハードウェア記述言語を用いて前記外部インターフェー
ス設計をモデリングする第２段階と、 有限状態マシン（ＦＳＭ）のエディタを用いて外部イン
ターフェースプロトコルをモデリングする第３段階と、 インターフェースライブラリ管理プログラムの制御下
で、前記外部インターフェースプロトコルにおける各イ
ンターフェースライブラリを管理する第４段階と、 前記目標システムに対して読取られるか書込まれるべき
ソフトウェア変数としての入出力変数を定義する第５段
階と、 前記入出力変数を各々、前記目標システムに対するデー
タの読取り及び書込みを行う入出力関数に変換する第６
段階と、を含むチップ設計検証方法。 - 【請求項２１】コアアルゴリズムを実行させる内部ロジ
ック設計と、目標システムとの通信のための外部インタ
ーフェース設計とに分けられる、チップ設計を検証する
エミュレータプログラムを記録したコンピュータ読取り
可能な記録媒体であって、 前記コアアルゴリズムにインターフェースコードを挿入
するアプリケーションプログラミングインターフェース
（ＡＰＩ）構成手段、 前記コアアルゴリズムと独立して実行できるスレッディ
ングを用いて前記インターフェースコードを生成するド
ライバ構成手段、 再構成可能なハードウェアを構成するコードを生成し
て、前記外部インターフェース設計に要求されるピン信
号を生成するピン信号生成構成手段、としてコンピュー
タを機能させるためのエミュレータプログラムを記録し
たコンピュータ読取り可能な記録媒体。 - 【請求項２２】前記ＡＰＩ構成手段が、入出力関数に変
換されるべき入出力変数を用いることを特徴とする請求
項２１に記載のコンピュータ読取り可能な記録媒体。 - 【請求項２３】目標システムで用いられるチップの設計
を検証する回路内エミュレーションシステムであって、 前記チップのソフトウェアモデルをコンパイルしてコン
パイルコードを生成するホストコンピュータと、 前記ホストコンピュータから前記コンパイルコードをダ
ウンロードして前記目標システムと相互作用するエミュ
レータとを含み、 前記ソフトウェアモデルが高水準プログラミング言語で
記述される回路内エミュレーションシステム。 - 【請求項２４】前記エミュレータが、 前記コンパイルコードを実行させる処理手段と、 前記目標システムとインターフェースするのに要求され
るピン信号を生成するピン信号生成手段と、をさらに含
むことを特徴とする請求項２５に記載の回路内エミュレ
ーションシステム。 - 【請求項２５】前記ピン信号生成手段が、多数の機能部
で構成されることを特徴とする請求項２６に記載の回路
内エミュレーションシステム。 - 【請求項２６】前記エミュレータが、ピン信号及びソフ
トウェア変数をモニターリングし、デバッギングするピ
ン信号分析器を、さらに含むことを特徴とする請求項２
５に記載の回路内エミュレーションシステム。
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|---|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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