CN115017845A - 用于ip单元级别验证的总线驱动式芯片仿真激励模型 - Google Patents

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Abstract

本发明公开一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：S1：替换系统软件驱动程序的IO寄存器访问序列；S2：替换驱动程序的寄存器定时时序保证功能；S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。

Description

用于IP单元级别验证的总线驱动式芯片仿真激励模型
技术领域
本发明涉及芯片仿真技术领域，具体而言，涉及一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，更具体地是一种通过软件架构/驱动抽象层将任意设备驱动软件用于IP单元级别验证的总线驱动式芯片仿真激励模型。
背景技术
IP(Intellectual Property Core)又称为IP核，是芯片中具有独立功能的电路模块的成熟设计，常见的IP单元级别验证通常为使用UVM(Universal VerificationMethodology，通用验证方法学)总线激励控制IP的寄存器接口，一个测试机台(TestBench)包括被测试的设计IP(如图1中的Design IP)、验证IP(如图1中Verification IP)和总线功能模型(Bus Function Model)的总线激励序列，总线功能在测试机台产生的时钟频率(Frequency Generator)下工作以驱动被测试的设计IP和验证IP交互，通过验证IP检查设计IP的功能是否正常。
然而，常用的开源操作系统如Linux通常只能支持一种CPU体系结构抽象，因此无法将任意设备的驱动软件直接用作芯片仿真用的总线功能模型激励。
发明内容
为解决上述问题，本发明提供一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，通过DPI(Direct Programming Interface)接口实现一种CPU体系结构抽象的软件层来转换开源操作系统中的硬件驱动，用作芯片仿真用的总线功能模型激励，由于所采用的native C(C语言实现的本地方法)相比于UVM方法速度更快，因此还可以比传统的UVM方法提供加快50％的仿真速度。
为达到上述目的，本发明提供了一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：
步骤S1：替换系统软件驱动程序的IO寄存器访问序列；
步骤S2：替换驱动程序的寄存器定时时序保证功能；
步骤S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。
在本发明一实施例中，其中，步骤S1包括：
步骤S1.1：使用Verilog语言实现和IP仿真频率关联的总线master读写任务；
步骤S1.2：通过SystemVerilog的DPI接口将总线master读写任务转换成C语言能够调用的IO读写函数；
步骤S1.3：采用如下方法实现对IP对外的多个地址空间的同一寄存器偏移的访问：
为不同的地址空间指定不同的基址，然后在任一读/写的RTL序列中根据传入的地址不同，调用不同的总线master读写任务，即在RTL中增加地址译码；或者
提供不同的总线master读写任务，并将其表现为不同的C语言函数，再到C语言端根据不同基址调用不同地址空间；
步骤S1.4：监控在IO读写函数被C语言调用时，Verilog语言中是否有时序操作能够推动芯片仿真的循环向前推进执行。
在本发明一实施例中，其中，步骤S2包括：
步骤S2.1：用Verilog语言实现和IP仿真频率关联的计数器；
步骤S2.2：通过SystemVerilog的DPI接口将计数器转换成C语言能够调用的定时函数；
步骤S2.3：监控在定时器函数被C语言调用时，Verilog语音中是否有时序操作能够做到推动芯片仿真的循环向前推进执行。
在本发明一实施例中，其中，所述系统软件需要具备以下特点：
所述系统软件包含体系结构抽象层；
所述系统软件包含硬件驱动抽象层；及/或
所述系统软件包含可配置的能力。
本发明提供的用于IP单元级别验证的总线驱动式芯片仿真激励模型，相较于现有技术，至少具备以下优点：
1)通过增加时钟滴答(Tick)硬件，以实现系统软件的定时(delay)功能；
2)通过转换总线功能模型的总线序列(Bus sequencer)，实现系统软件的IO访问(read、write)功能；
3)通过增加测试机台的初始化流程，能够直接通过DPI接口调用系统软件的测试入口；
4)本发明的测试机台的频率发生器能够为时钟滴答(Tick)硬件和总线序列(Bussequencer)硬件提供参考时钟。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例的模型架构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
通常情况下，一个驱动程序主要包含寄存器IO(输入输出)访问序列(read、write)、寄存器访问之间的时序保证(delay)。因此，本实施例通过增加以下几个系统软件和IP单元级别验证测试机台结合时各自需要修改的配置的部分，实现直接操作IP硬件：
1)增加时钟滴答(Tick)硬件，允许系统软件通过DPI接口访问时钟滴答(Tick)硬件，来获取仿真环境的参考时间以实现系统软件的定时(delay)功能；
2)转换总线功能模型的总线序列(Bus sequencer)，允许系统软件通过DPI接口访问这个总线序列来实现系统软件的IO访问(read、write)功能；
3)增加测试机台的初始化流程，直接通过DPI接口调用系统软件的测试入口；
4)测试机台的频率发生器需要为时钟滴答(Tick)硬件和总线序列(Bussequencer)硬件提供参考时钟。
图1为本发明一实施例的模型架构示意图，如图1所示，本实施例提供用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：
步骤S1：替换系统软件驱动程序的IO寄存器访问序列；
在本实施例中，其中，步骤S1包括：
步骤S1.1：使用Verilog语言实现和IP仿真频率关联的总线master(可视为主控部分)读写任务；参见图1中对Test Bench：Bus Sequencer的修改，其中Verilog语言一般指Verilog HDL，是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
步骤S1.2：通过SystemVerilog的DPI接口将总线master读写任务转换成C语言能够调用的IO读写函数；例如可以转换为readb、readw、readl、writeb、writew、writel等，参见图1中对arch/svdpi的修改，其中SystemVerilog简称为SV语言，是一种建立在Verilog语言的基础上的语言。
步骤S1.3：采用如下方法实现对IP对外的多个地址空间的同一寄存器偏移的访问：
为不同的地址空间指定不同的基址，然后在任一读/写(readX、writeX)的RTL(Register Transfer Level，称为寄存器转换级电路，也叫暂存器转移层次)序列中根据传入的地址不同，调用不同的总线master读写任务，即在RTL中增加地址译码；或者
提供不同的总线master读写任务，并将其表现为不同的C语言函数，例如ahb_writeX、ahb_readX、axi_writel、axi_readX，再到C语言端根据不同基址调用不同地址空间；
由于一个IP对外可以有多个地址空间，例如DDR的配置空间是AHB，DDR的数据空间是AXI。而IP单元级别验证时候，是没有基址，只有寄存器偏移的概念，因此，这时候需要区分对不同地址空间的同一个寄存器偏移的访问。
步骤S1.4：监控在IO读写函数被C语言调用时，Verilog语言中是否有时序操作能够推动芯片仿真的循环(Cycle)向前推进执行。
由于C语言在被调用时是SystemVerilog规范规定的监控周期，仿真频率的Cycle并不会往前推进，因此需要注意当实现IO读写函数被C语言调用时，verilog中有时序操作能够做到推动芯片仿真的Cycle往前走。
通过上述步骤S1的替换，完成了的过程转换总线功能模型的总线序列(Bussequencer)。
步骤S2：替换驱动程序的寄存器定时时序保证功能；
在本实施例中，其中，步骤S2包括：
步骤S2.1：用Verilog语言实现和IP仿真频率关联的计数器；参见图1中对TestBench：Tick的修改。
步骤S2.2：通过SystemVerilog的DPI接口将计数器转换成C语言能够调用的定时函数；例如可以为tick函数，参见图1中对delay的修改。
步骤S2.3：监控在定时器函数被C语言调用时，Verilog语音中是否有时序操作能够做到推动芯片仿真的循环(Cycle)向前推进执行。
由于C语言被调用时是SystemVerilog规范规定的监控周期，仿真频率的Cycle并不往前推进，因此需要注意当实现定时器函数被C语言调用时，Verilog中有时序操作能够做到推动芯片仿真的Cycle往前走，否则单纯的C语言连续调用定时函数(如tick函数)来实现寄存器访问之间的时序保证(delay)将永远不会达成时序要求跑死(死循环)。
通过步骤S2的替换，完成了增加了模型中时钟滴答(Tick)硬件的过程。
步骤S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口；程序入口例如可为system_main，参见图1中对Test Bench：Initial的修改。
由于本实施例的方法可以与任何不带中断处理的系统软件(例如bootloader都不开中断的状态)结合，因此更进一步地，如果系统软件(System Software)具备以下特性，则移植会非常容易。
通过上述步骤S3，完成了增加测试机台的初始化流程的过程。
本实施例中，其中，所述系统软件需要具备以下特点：
系统软件包含体系结构抽象层；通常体系结构抽象度高的系统软件都有体系结构特定目录，例如linux内核的arch/arm64、arch/riscv目录，在这类系统软件中实现一个仿真用的体系结构，例如arch/svdpi来包含步骤S1描述中的寄存器IO访问替换的实现，arch/svdpi需要的其他功能用调用本地主机(例如x86服务器)C库的功能模拟实现，类似于(Linux内核的UM模拟器)；
系统软件包含硬件驱动抽象层；通常驱动抽象高的系统软件允许增加特定定时硬件实现，例如linux内核的drivers/clocksource目录，在这类系统软件中实现一个仿真用的定时硬件来包含步骤S2描述中的寄存器定时时序替换的实现；及/或
系统软件包含可配置的能力。系统软件最好包含强大的可配置能力，这样针对目标IP做最小配置，仅包含DPI接口架构、被测试硬件IP、验证IP的驱动和对应协议栈、系统入口system_main可以被配置为适用于仿真激励的测试程序入口，这样当系统软件和仿真硬件结合时能够实现最高的执行效率。
本发明提供的用于IP单元级别验证的总线驱动式芯片仿真激励模型，相较于现有技术，至少具备以下优点：通过增加时钟滴答(Tick)硬件，以实现系统软件的定时(delay)功能；通过转换总线功能模型的总线序列(Bus sequencer)，实现系统软件的IO访问(read、write)功能；通过增加测试机台的初始化流程，能够直接通过DPI接口调用系统软件的测试入口；4)本发明的测试机台的频率发生器还能够为时钟滴答(Tick)硬件和总线序列(Bussequencer)硬件提供参考时钟。
本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims (4)

1.一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，通过以下过程实现：
步骤S1：替换系统软件驱动程序的IO寄存器访问序列；
步骤S2：替换驱动程序的寄存器定时时序保证功能；
步骤S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。
2.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，步骤S1包括：
步骤S1.1：使用Verilog语言实现和IP仿真频率关联的总线master读写任务；
步骤S1.2：通过SystemVerilog的DPI接口将总线master读写任务转换成C语言能够调用的IO读写函数；
步骤S1.3：采用如下方法实现对IP对外的多个地址空间的同一寄存器偏移的访问：
为不同的地址空间指定不同的基址，然后在任一读/写的RTL序列中根据传入的地址不同，调用不同的总线master读写任务，即在RTL中增加地址译码；或者
提供不同的总线master读写任务，并将其表现为不同的C语言函数，再到C语言端根据不同基址调用不同地址空间；
步骤S1.4：监控在IO读写函数被C语言调用时，Verilog语言中是否有时序操作能够推动芯片仿真的循环向前推进执行。
3.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，步骤S2包括：
步骤S2.1：用Verilog语言实现和IP仿真频率关联的计数器；
步骤S2.2：通过SystemVerilog的DPI接口将计数器转换成C语言能够调用的定时函数；
步骤S2.3：监控在定时器函数被C语言调用时，Verilog语音中是否有时序操作能够做到推动芯片仿真的循环向前推进执行。
4.根据权利要求1所述的用于IP单元级别验证的总线驱动式芯片仿真激励模型，其特征在于，所述系统软件需要具备以下特点：
所述系统软件包含体系结构抽象层；
所述系统软件包含硬件驱动抽象层；及/或
所述系统软件包含可配置的能力。
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CN117709255A (zh) * 2024-02-04 2024-03-15 北京燧原智能科技有限公司 间接访问寄存器的测试方法、装置、设备及介质

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