JPH0410159A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
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- JPH0410159A JPH0410159A JP11402890A JP11402890A JPH0410159A JP H0410159 A JPH0410159 A JP H0410159A JP 11402890 A JP11402890 A JP 11402890A JP 11402890 A JP11402890 A JP 11402890A JP H0410159 A JPH0410159 A JP H0410159A
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- Japan
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- cpu
- bus
- address
- space
- signal
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- 239000013256 coordination polymer Substances 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アドレス空間に各ＣＰＵの専用空間をそれぞ
れ設け、各ＣＰＵが共通バスを介して専用空間にアクセ
スを行うマルチＣＰＵシステムに関する。
れ設け、各ＣＰＵが共通バスを介して専用空間にアクセ
スを行うマルチＣＰＵシステムに関する。
（従来の技術）
従来、マルチＣＰＵシステムにおける各ＣＰＵが共通ア
ドレスバスを介してアドレス空間上に設けた各ＣＰＵ専
用のアドレス空間（以下、専用空間という）にアクセス
を行う方法として、第２図に示す方法があった。
ドレスバスを介してアドレス空間上に設けた各ＣＰＵ専
用のアドレス空間（以下、専用空間という）にアクセス
を行う方法として、第２図に示す方法があった。
この従来の方法はソフトウェアである管理プログラムに
よって、同図に示すようにアドレス空間１１上の一部の
領域にＣＰＵ、（ｍ＝１〜ｎ）毎に専用空間を割付け、
各ＣＰＵ、、、がそれぞれ対応する専用空間にアクセス
を行うことができるようにしていた。
よって、同図に示すようにアドレス空間１１上の一部の
領域にＣＰＵ、（ｍ＝１〜ｎ）毎に専用空間を割付け、
各ＣＰＵ、、、がそれぞれ対応する専用空間にアクセス
を行うことができるようにしていた。
即ち、各ＣＰＵｆｆ１はアドレス空間上の専用空間にア
クセスを行うためにアドレス信号を出力し、そのアドレ
ス信号がアドレスバス１２を介してアドレスデコーダ１
４で解読されて専用空間に送られ、そして上記管理プロ
グラムの制御により割付けられたそのＣＰＵ□の専用空
間に送られて、その専用空間上の上記アドレスに対応す
る場所に格納されているデータをデータバス１３を介し
て読込んでいた。
クセスを行うためにアドレス信号を出力し、そのアドレ
ス信号がアドレスバス１２を介してアドレスデコーダ１
４で解読されて専用空間に送られ、そして上記管理プロ
グラムの制御により割付けられたそのＣＰＵ□の専用空
間に送られて、その専用空間上の上記アドレスに対応す
る場所に格納されているデータをデータバス１３を介し
て読込んでいた。
（発明が解決しようとする課題）
しかし従来のマルチＣＰＵシステムにあっては、ソフト
ウェアである管理プログラムにより、例えばまずＣＰＵ
、、が自己（ＣＰ Ｕ、、、のｍ）を認識し、次に自己
に対応する専用空間のアドレスをそのアドレス空間の管
理テーブルを参照し、その後アクセスを行うというよう
な一連の処理が必要であったため、ソフトウェアの処理
が繁雑であると共に増大するという問題があった。
ウェアである管理プログラムにより、例えばまずＣＰＵ
、、が自己（ＣＰ Ｕ、、、のｍ）を認識し、次に自己
に対応する専用空間のアドレスをそのアドレス空間の管
理テーブルを参照し、その後アクセスを行うというよう
な一連の処理が必要であったため、ソフトウェアの処理
が繁雑であると共に増大するという問題があった。
また、上記管理プログラムの動作ミスによりあるＣＰＵ
が他のＣＰＵの専用のアドレス空間にアクセスを行い、
システムが誤動作する虞れがあるという問題もあった。
が他のＣＰＵの専用のアドレス空間にアクセスを行い、
システムが誤動作する虞れがあるという問題もあった。
そこで本発明は、各ＣＰＵがそれぞれに対応する専用空
間にアクセスを行うためのソフトウェアの処理を低減さ
せると共に、ソフトウェアの動作ミスによるシステムの
誤動作を防止することができるマルチＣＰＵシステムを
提供することを目的とする。
間にアクセスを行うためのソフトウェアの処理を低減さ
せると共に、ソフトウェアの動作ミスによるシステムの
誤動作を防止することができるマルチＣＰＵシステムを
提供することを目的とする。
（課題を解決するだめの手段）
上記課題を解決するため本発明は、アドレス空間に各Ｃ
ＰＵの専用空間をそれぞれ設け、各ＣＰＵが共通バスを
介して専用空間にアクセスを行うマルチＣＰＵシステム
において、各ＣＰＵが出力するバス使用要求信号を受け
、上記共通バスを使用するＣＰＵを指定するバス使用許
可信号を出力するバス使用調停手段と、上記バス使用調
停手段から出力されたバス使用許可信号に基づいて上記
共通バスを使用するＣＰＵを認識し、当該ＣＰＵに対応
する専用空間を選択するアドレス空間選択手段とを設け
たことを特徴とするものである。
ＰＵの専用空間をそれぞれ設け、各ＣＰＵが共通バスを
介して専用空間にアクセスを行うマルチＣＰＵシステム
において、各ＣＰＵが出力するバス使用要求信号を受け
、上記共通バスを使用するＣＰＵを指定するバス使用許
可信号を出力するバス使用調停手段と、上記バス使用調
停手段から出力されたバス使用許可信号に基づいて上記
共通バスを使用するＣＰＵを認識し、当該ＣＰＵに対応
する専用空間を選択するアドレス空間選択手段とを設け
たことを特徴とするものである。
（作用）
上記構成によれば、あるＣＰＵがバス使用要求信号を出
力すると共に読込もうとするデータのアドレス信号を出
力した際、バス使用調停手段がこのバス使用許可信号を
受けて上記ＣＰＵに共通バスを使用させるようにバス使
用許可信号を出力する。このバス使用許可信号はバス使
用要求信号を出力した上記ＣＰＵおよびアドレス空間選
択手段に入力する。そしてアドレス空間選択手段は上記
バス使用要求信号から共通バスの使用を要求したＣＰＵ
を認識し、当該ＣＰＵの専用空間を指定する。
力すると共に読込もうとするデータのアドレス信号を出
力した際、バス使用調停手段がこのバス使用許可信号を
受けて上記ＣＰＵに共通バスを使用させるようにバス使
用許可信号を出力する。このバス使用許可信号はバス使
用要求信号を出力した上記ＣＰＵおよびアドレス空間選
択手段に入力する。そしてアドレス空間選択手段は上記
バス使用要求信号から共通バスの使用を要求したＣＰＵ
を認識し、当該ＣＰＵの専用空間を指定する。
このため、上記ＣＰＵはアドレス空間上の自己の専用空
間に共通バスを介して読込もうとするデータのアドレス
信号を送り、その結果、上記専用空間におけるそのアド
レスに対応する場所に格納しであるデータを読込み、ア
クセスが可能となる。
間に共通バスを介して読込もうとするデータのアドレス
信号を送り、その結果、上記専用空間におけるそのアド
レスに対応する場所に格納しであるデータを読込み、ア
クセスが可能となる。
（実施例）
以下、本発明のマルチＣＰＵシステムの実施例を第１図
に基づいて説明する。
に基づいて説明する。
第１図は本実施例のマルチＣＰＵシステムを示す機能ブ
ロック図である。
ロック図である。
同図において本実施例のマルチＣＰＵシステムは、複数
設けられたＣＰＵ、、、（ｍ＝１〜ｎ）が並列に作動し
、アドレス空間１１に共通アドレスバス１２及び共通デ
ータバス１３を介してアクセスを行うことができるよう
に接続されている。アドレス空間１１には各ＣＰＵ、、
、共通の共有空間と、各ＣＰＵ、、毎にそれぞれの専用
のアドレス空間である専用空間を設けている。尚、この
マルチＣＰＵシステムは各ＣＰＵ共通の資源（メモリ、
各種コントローラ等）を共用するために、システム共通
のバスを介して接続されるようにした資源共用型の密結
合マルチプロセッサシステムと呼ばれるものである。
設けられたＣＰＵ、、、（ｍ＝１〜ｎ）が並列に作動し
、アドレス空間１１に共通アドレスバス１２及び共通デ
ータバス１３を介してアクセスを行うことができるよう
に接続されている。アドレス空間１１には各ＣＰＵ、、
、共通の共有空間と、各ＣＰＵ、、毎にそれぞれの専用
のアドレス空間である専用空間を設けている。尚、この
マルチＣＰＵシステムは各ＣＰＵ共通の資源（メモリ、
各種コントローラ等）を共用するために、システム共通
のバスを介して接続されるようにした資源共用型の密結
合マルチプロセッサシステムと呼ばれるものである。
そして本実施例のマルチＣＰＵシステムは、同図に示す
ようにバス使用調停手段としてのパスアービタ２１と、
アドレス空間選択手段としての専用空間選択回路を備え
たアドレス選択指示部３１とを有する。
ようにバス使用調停手段としてのパスアービタ２１と、
アドレス空間選択手段としての専用空間選択回路を備え
たアドレス選択指示部３１とを有する。
本実施例のバスアービタ２１は、あるＣＰＵ（Ｑ＜ｉ＜
ｎ）か出力するバス使用要求信号（ＬＲ＋）を受け、そ
のバス使用要求信号（ＢＲ＋）に基づいてｃｐｕ、を選
択し、そのＣＰＵ、にバスを使用させるようにバス使用
許可信号（ＢＧ、）及びバス使用中信号（■１）を出力
するものである。その際、パスアービタ２１は各ＣＰＵ
□からバス使用要求信号（丁π、）を受けた順にバス使
用許可信号（シ）を出力するようにすると共に、バス使
用要求信号（ＢＲ，、）が同時に入力した場合のために
予め各ＣＰＵ□に優先順位をつけておき、優先順位の高
いものからバスを使用させるようにしておく。例えば本
実施例の場合、その優先順位を、 ＣＰＵ１＞ＣＰＵ２＞φφ・＞ＣＰＵ。
ｎ）か出力するバス使用要求信号（ＬＲ＋）を受け、そ
のバス使用要求信号（ＢＲ＋）に基づいてｃｐｕ、を選
択し、そのＣＰＵ、にバスを使用させるようにバス使用
許可信号（ＢＧ、）及びバス使用中信号（■１）を出力
するものである。その際、パスアービタ２１は各ＣＰＵ
□からバス使用要求信号（丁π、）を受けた順にバス使
用許可信号（シ）を出力するようにすると共に、バス使
用要求信号（ＢＲ，、）が同時に入力した場合のために
予め各ＣＰＵ□に優先順位をつけておき、優先順位の高
いものからバスを使用させるようにしておく。例えば本
実施例の場合、その優先順位を、 ＣＰＵ１＞ＣＰＵ２＞φφ・＞ＣＰＵ。
のように付けておく。
また、本実施例のアドレス選択指示部３１は、現在バス
の使用を要求しているあるＣ Ｐ Ｕ ＋から出力され
たアドレス信号を解読してそのＣＰＵがアドレス空間１
１上の各ＣＰＵ□共用空間を指定しているか、あるいは
各ＣＰＵ□の専用空間を指定しているかを判別し指示す
るセレクト信号（ｎ＾またはＵＳ）を上記アドレス信号
と共に出力するアドレスデコーダ３２と、上記バスアー
ビタ２１から出力されるバス使用許可信号（Ｂ乙）およ
び上記アドレスデコーダ３２から出力されるセレクト信
号（Ｃ３Ｂ）を入力して、このセレクト信号（σＳＢ）
に基づいて上記ＣＰＵがその専用空間にアクセスを行う
と判断した場合には、上記バス使用要求許可信号（ＢＧ
□）により現在バスの使用を要求しているＣＰＵ、を認
識し、当該ＣＰＵ、の専用空間を指定するセレクト信号
（Ｃ８−ＣＰＵ、）を上記アドレス信号と共に出力する
アドレス空間選択手段としての専用空間選択回路３３と
を有する。
の使用を要求しているあるＣ Ｐ Ｕ ＋から出力され
たアドレス信号を解読してそのＣＰＵがアドレス空間１
１上の各ＣＰＵ□共用空間を指定しているか、あるいは
各ＣＰＵ□の専用空間を指定しているかを判別し指示す
るセレクト信号（ｎ＾またはＵＳ）を上記アドレス信号
と共に出力するアドレスデコーダ３２と、上記バスアー
ビタ２１から出力されるバス使用許可信号（Ｂ乙）およ
び上記アドレスデコーダ３２から出力されるセレクト信
号（Ｃ３Ｂ）を入力して、このセレクト信号（σＳＢ）
に基づいて上記ＣＰＵがその専用空間にアクセスを行う
と判断した場合には、上記バス使用要求許可信号（ＢＧ
□）により現在バスの使用を要求しているＣＰＵ、を認
識し、当該ＣＰＵ、の専用空間を指定するセレクト信号
（Ｃ８−ＣＰＵ、）を上記アドレス信号と共に出力する
アドレス空間選択手段としての専用空間選択回路３３と
を有する。
次に、本実施例の作用を第１図に基づいて説明する。た
だし、例えばＣＰＵｏが現在共通アドレスバス１２を使
用していて自己の専用空間にアクセスを行っており、一
方ＣＰＵ１からバス使用要求信号（ＢＦｌ）が出力され
、ＣＰＵ１がアドレス空間１１上の自己の専用空間へア
クセスを要求したものとする。
だし、例えばＣＰＵｏが現在共通アドレスバス１２を使
用していて自己の専用空間にアクセスを行っており、一
方ＣＰＵ１からバス使用要求信号（ＢＦｌ）が出力され
、ＣＰＵ１がアドレス空間１１上の自己の専用空間へア
クセスを要求したものとする。
まず、ＣＰＵ１がバス使用要求信号（ＢＢ＋）を真にし
て出力しバスの使用を要求する。
て出力しバスの使用を要求する。
その際、バスアービタ２１はＣＰＵ１からのバス使用要
求信号（■「）が真であることを確認し、現在バスを使
用中のＣＰＵｏに対するバス使用許可信号（匝）を偽に
すると共に、ＣＰＵ１に対するバス使用許可信号（ＢＧ
ｌ）を真にして出力する。
求信号（■「）が真であることを確認し、現在バスを使
用中のＣＰＵｏに対するバス使用許可信号（匝）を偽に
すると共に、ＣＰＵ１に対するバス使用許可信号（ＢＧ
ｌ）を真にして出力する。
するとＣＰＵｏはバス使用許可信号（ＢＧｏ）が偽にな
ったことを確認して現在のバスの使用を停止し、バス使
用中信号（ＢＢｏ）を偽にしてバスの使用を放棄する。
ったことを確認して現在のバスの使用を停止し、バス使
用中信号（ＢＢｏ）を偽にしてバスの使用を放棄する。
一方、ＣＰＵ１はＣＰＵｏのバス使用中信号（百１已）
が偽になったことを確認し、バス使用中信号（ＢＢｌ）
を真にしてバスサイクルを開始する。
が偽になったことを確認し、バス使用中信号（ＢＢｌ）
を真にしてバスサイクルを開始する。
つまり、ＣＰＵ工が自己のアドレス信号を出力して、こ
のアドレス信号が共通アドレスバス１２を介してアドレ
ス選択指示部３１のアドレスバスダ３２に入力する。ア
ドレスデコーダ３２はＣＰＵ１から出力されたアドレス
信号を解読し、この場合ＣＰＵ、がアドレス空間１１上
の自己の専用空間を指定しているので、その専用空間を
選択するセレクト信号（Ｃ８，）を上記アドレス信号と
共に出力する。そして、専用空間選択回路３３はアドレ
スデコーダ３２から出ノｊされるセレクト信号（で１−
）の入力によりＣＰＵが専用空間にアクセスを行うとし
ていると判断すると共に、上記バスアービタ２１から出
力されるバス使用許可信号（ＢＧｌ）の入力により現在
バスの使用を要求しているＣＰＵがＣＰＵ、であること
を認識し、ＣＰＵ１が出力したアドレス信号と共にＣＰ
Ｕ。
のアドレス信号が共通アドレスバス１２を介してアドレ
ス選択指示部３１のアドレスバスダ３２に入力する。ア
ドレスデコーダ３２はＣＰＵ１から出力されたアドレス
信号を解読し、この場合ＣＰＵ、がアドレス空間１１上
の自己の専用空間を指定しているので、その専用空間を
選択するセレクト信号（Ｃ８，）を上記アドレス信号と
共に出力する。そして、専用空間選択回路３３はアドレ
スデコーダ３２から出ノｊされるセレクト信号（で１−
）の入力によりＣＰＵが専用空間にアクセスを行うとし
ていると判断すると共に、上記バスアービタ２１から出
力されるバス使用許可信号（ＢＧｌ）の入力により現在
バスの使用を要求しているＣＰＵがＣＰＵ、であること
を認識し、ＣＰＵ１が出力したアドレス信号と共にＣＰ
Ｕ。
の専用空間を指定するセレクト信号（ｃｓ−ｃｐ丁、）
を出力する。
を出力する。
このため、ＣＰＵ１はパスアービタ２１の調停によりア
ドレスバス１２の使用権を得てそのバスを使用し、アド
レス信号をアドレスバス１２を介してアドレスデコーダ
３２に送り、さらに専用空間選択回路３３により選択さ
れた自己の専用空間に送ることができる。そして、その
専用空間でそのアドレスに対応する場所に格納されてい
るブタが出力され、ＣＰＵ１はデータバス１３を介して
そのデータを読込むことができる。
ドレスバス１２の使用権を得てそのバスを使用し、アド
レス信号をアドレスバス１２を介してアドレスデコーダ
３２に送り、さらに専用空間選択回路３３により選択さ
れた自己の専用空間に送ることができる。そして、その
専用空間でそのアドレスに対応する場所に格納されてい
るブタが出力され、ＣＰＵ１はデータバス１３を介して
そのデータを読込むことができる。
従って、本実施例によれば、マルチＣＰＵシステムにお
いて、専用空間選択回路３３がパスア−ビタ２１から出
力されるバス使用許可信号を読込んで、アドレス空間上
におけるＣＰＵの専用空間を選択するようにしたので、
各ＣＰＵは自己の専用空間に共通アドレスバスを介して
読込もうとするデータのアドレス信号を送り、その専用
空間におけるそのアドレスに対応する場所からにデータ
を読込むことができる。その結果、本実施例のマルチＣ
ＰＵシステムにおいては、アドレス空間上に各ＣＰＵ専
用のアドレス空間を割付ける管理プログラムのようなソ
フトウェアは不必要となり、各ＣＰＵが専用空間にアク
セスを行うためのソフトウェアの処理を低減させてシス
テム全体の処理を高速化することができると共に、ソフ
トウェアの動作ミスによるシステムの誤動作をなくする
ことができる。
いて、専用空間選択回路３３がパスア−ビタ２１から出
力されるバス使用許可信号を読込んで、アドレス空間上
におけるＣＰＵの専用空間を選択するようにしたので、
各ＣＰＵは自己の専用空間に共通アドレスバスを介して
読込もうとするデータのアドレス信号を送り、その専用
空間におけるそのアドレスに対応する場所からにデータ
を読込むことができる。その結果、本実施例のマルチＣ
ＰＵシステムにおいては、アドレス空間上に各ＣＰＵ専
用のアドレス空間を割付ける管理プログラムのようなソ
フトウェアは不必要となり、各ＣＰＵが専用空間にアク
セスを行うためのソフトウェアの処理を低減させてシス
テム全体の処理を高速化することができると共に、ソフ
トウェアの動作ミスによるシステムの誤動作をなくする
ことができる。
尚、上記実施例ではある一つのＣＰＵからバス使用要求
信号が出力された場合について説明したが、各ＣＰＵか
ら同時にバス使用要求信号が出力された場合には、各Ｃ
ＰＵには優先順位が付けられているので、その優先順位
の高いものからそのバス使用要求信号を受取るようにし
て、共通アドレスバスを使用させるようにすれば、他の
動作は上記実施例の場合と同様となる。
信号が出力された場合について説明したが、各ＣＰＵか
ら同時にバス使用要求信号が出力された場合には、各Ｃ
ＰＵには優先順位が付けられているので、その優先順位
の高いものからそのバス使用要求信号を受取るようにし
て、共通アドレスバスを使用させるようにすれば、他の
動作は上記実施例の場合と同様となる。
（発明の効果）
以上説明したように本発明によれば、マルチＣＰＵシス
テムにおいて、アドレス空間選択手段がバス使用調停手
段から出力されるバス使用許可信号を読込んで、アドレ
ス空間上におけるＣＰＵの専用空間を選択するようにし
たので、各ＣＰＵは自己の専用空間に共通バスを介して
読込もうとするデータのアドレス信号を送り、その専用
空間のそのアドレスに対応する場所からデータを読み出
すことができる。
テムにおいて、アドレス空間選択手段がバス使用調停手
段から出力されるバス使用許可信号を読込んで、アドレ
ス空間上におけるＣＰＵの専用空間を選択するようにし
たので、各ＣＰＵは自己の専用空間に共通バスを介して
読込もうとするデータのアドレス信号を送り、その専用
空間のそのアドレスに対応する場所からデータを読み出
すことができる。
その結果、本発明のマルチＣＰＵシステムにおいては、
アドレス空間上に各ＣＰＵ専用のアドレス空間を割付け
る管理プログラムのようなソフトウェアは不必要となり
、各ＣＰＵが専用のアドレス空間にアクセスを行うため
のソフトウェアの処理を低減させてシステム全体の処理
を高速化することができると共に、ソフトウェアの動作
ミスによるシステムの誤動作をなくすことができる。
アドレス空間上に各ＣＰＵ専用のアドレス空間を割付け
る管理プログラムのようなソフトウェアは不必要となり
、各ＣＰＵが専用のアドレス空間にアクセスを行うため
のソフトウェアの処理を低減させてシステム全体の処理
を高速化することができると共に、ソフトウェアの動作
ミスによるシステムの誤動作をなくすことができる。
第１図は本発明に係るマルチＣＰＵシステムの一実施例
を示す機能ブロック図、第２図は従来のマルチＣＰＵシ
ステムの機能ブロック図である。 １１・・・アドレス空間 １２・・・共通アドレスバス １３・・・共通データバス ２１・・・バスアービタ（バス使用調停手段）３３・・
・専用空間選択回路 （アドレス空間選択手段） 第２図 特許出願人 オムロン株式会社
を示す機能ブロック図、第２図は従来のマルチＣＰＵシ
ステムの機能ブロック図である。 １１・・・アドレス空間 １２・・・共通アドレスバス １３・・・共通データバス ２１・・・バスアービタ（バス使用調停手段）３３・・
・専用空間選択回路 （アドレス空間選択手段） 第２図 特許出願人 オムロン株式会社
Claims (1)
- 【特許請求の範囲】 １、アドレス空間に各ＣＰＵの専用空間をそれぞれ設け
、各ＣＰＵが共通バスを介して専用空間にアクセスを行
うマルチＣＰＵシステムにおいて、各ＣＰＵが出力する
バス使用要求信号を受け、上記共通バスを使用するＣＰ
Ｕを指定するバス使用許可信号を出力するバス使用調停
手段と、上記バス使用調停手段から出力されたバス使用
許可信号に基づいて上記共通バスを使用するＣＰＵを認
識し、当該ＣＰＵに対応する専用空間を選択するアドレ
ス空間選択手段と、 を設けたことを特徴とするマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11402890A JPH0410159A (ja) | 1990-04-27 | 1990-04-27 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11402890A JPH0410159A (ja) | 1990-04-27 | 1990-04-27 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410159A true JPH0410159A (ja) | 1992-01-14 |
Family
ID=14627233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11402890A Pending JPH0410159A (ja) | 1990-04-27 | 1990-04-27 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009053918A (ja) * | 2007-08-27 | 2009-03-12 | Toyota Motor Corp | マルチコアシステム、電子制御ユニット、モータｅｃｕ、制御システム、命令実行方法 |
-
1990
- 1990-04-27 JP JP11402890A patent/JPH0410159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009053918A (ja) * | 2007-08-27 | 2009-03-12 | Toyota Motor Corp | マルチコアシステム、電子制御ユニット、モータｅｃｕ、制御システム、命令実行方法 |
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