CZ9701508A3 - Počítačový systém se sběrnicovým rozhraním - Google Patents
Počítačový systém se sběrnicovým rozhraním Download PDFInfo
- Publication number
- CZ9701508A3 CZ9701508A3 CZ19971508A CZ150897A CZ9701508A3 CZ 9701508 A3 CZ9701508 A3 CZ 9701508A3 CZ 19971508 A CZ19971508 A CZ 19971508A CZ 150897 A CZ150897 A CZ 150897A CZ 9701508 A3 CZ9701508 A3 CZ 9701508A3
- Authority
- CZ
- Czechia
- Prior art keywords
- bus
- control signals
- signal
- computer system
- bridge
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Description
V počítačových systémech se spojují elektronické čipy a ostatní složky ťnfezi sebou pomocí sběmic. Různé složky se spojují se sběrnicí za účelem získání propojení *í‘5 se všemi přístroji připojenými k této sběrnici. Jediný typ sběrnice, který získal široké přijetí v průmyslu je sběrnice průmyslové standardní architektury (PSA). Sběrnice (PSA) vlastní dvacetětyři adresových vodičů, pomocí nichž poskytuje podporu až šestnáctimegabytové paměti. Veliké přijetí sběrnice (PSA) způsobilo obrovský percentuální vzrůst vyráběných zařízení konstruovaných pro využití této sběrnice (PSA). Nicméně, vstupní-výstupní zařízení vyšší rychlosti, používaná v obvyklých počítačových systémech, tak jako video řadiče, zpravidla vyžadují rychlejších sběmic.
Řešením obecného problému vysílání a příjmu dat z procesoru do jakéhokoliv vstupního zařízení s vysokou rychlostí je místní sběrnice. Na rozdíl od sběrnice (PSA), která pracuje poměrně pomalu s omezenou šířkou pásma, komunikuje místní sběrnice systémovou rychlostí a přenáší data do 32-bitových bloků. Schéma místní sběrnice odstraní ze sběrnice hlavního systému ta rozhraní, jež potřebují rychlé odezvy, jako paměť, zobrazovací jednotka a diskové pohony. Jednou takovou místní sběrnicí, jež v průmyslu získala obliby je sběrnice propojení periferní složky (PPS).
Sběrnice (PPS) může být 32- nebo 64-bitová cesta pro přenos dat vysokou rychlostí.
Sběrnice (PPS) tvoří neodmyslitelně paralelní datový tok přidaný k sběrnici (PSA).
Například systémový procesor a paměť lze připojit k sběrnici (PPS) přímo nebo nepřímo, což znamená pomocí základního můstku. Ostatní zařízení tak jako grafické adaptéry zobrazovací jednotky, diskové řadiče, zvukové karty a další lze také k sběrnici (PPS) připojit přímo nebo nepřímo, například pomocí vloženého můstku.
Můstkový čip se vkládá mezi sběrnici (PPS) a sběrnici (PSA) za účelem komunikace mezi přístroji na obou sběrnicích. Můstkový čip hlavně převádí cykly sběrnice (PSA) přerušení na cykly sběrnice (PPS) a naopak.
Mnohá zařízení připojená k sběrnici (PPS) a sběrnici (PSA) jsou hlavní zařízení, která mohou realizovat zpracování nezávisle na sběrnici nebo jiných přístrojích. Vedlejší nebo cílová zařízení přijímají povely a reagují na požadavky hlavního programu.
Sběrnice (PPS) má schopnost adresování třicetidvou bitů, které tvoří přístup do čtyř gigabytové paměti. Ačkoliv hlavní program paměťové oblasti přerušení má přístup k paměťovému místu v paměti sběrnice (PPS), je normálně hlavní program paměťové oblasti přerušení omezen na přístup jen do oblastí paměti od nuly do 16 megabytů na sběrnici (PPS), v důsledku 24-bitové adresovací schopnosti hlavního programu sběrnice (PPS). Tím se stává velká část 32-bitové paměťové mapy nepřístupná hlavním programům sběrnice (PSA). Kromě toho některé operační systémy přidělí nižší 16-megabytovou paměť pro jiné účely než hlavním programům sběrnice (PSA).
Některé uspořádání ve snaze řešit tento problém nastaví důležitý bit adresy 32-bitové propojovací sběrnice (PPS) vysoko, za použití vnější soustavy obvodů, když se detekuje hlavní signál na sběrnici (PSA). Tím se znovu přidělí paměťový přístup specifickému 16-ti megabytovému segmentu v předběžně definované oblasti nad nejnižší 16-ti megabytovou paměťovou mapou. Nevýhodou tohoto přístupu je požadavek vnější soustavy obvodů a nestlaěitelnost v důsledku omezení na opětovném přidělení 16-ti bytové paměti k stejnému místu v 4 gigabytové paměťové mapě.
Vzhledem k shora uvedeným nevýhodám vzniká potřeba vytvoření programovatelného opětovného přidělení paměťových bloků uvnitř paměťové mapy v systému s první a druhou sběrnicí o různých mezích paměťového přístupu.
Podstata vynálezu
Předmětem vynálezu je počítačový systém, jehož podstatou j e, ž e obsahuje první sběrnici, druhou sběrnici přenášející hlavní i vedlejší řídící signály, a opatřené specifickým sběrnicovým protokolem, nejméně jedním hlavním počítačem spojeným s druhou sběrnicí a můstkem zapojeným mezi první a druhou sběrnici, který obsahuje vnitřní blokovanou třetí sběrnici pro přenos hlavních i vedlejších řídících signálů, nejméně jednu z vedlejších stanic, zámek přeřaďovače zapojený mezi druhou a třetí sběrnici pro blokování hlavních i vedlejších řídících signálů přijatých s druhé sběrnice a blokováných hlavních i vedlejších řídících signálů přijatých z třetí sběrnice a logického zařízení zapojeného mezi druhou a třetí sběrnici, které monituruje stavy řídících signálů na druhé sběrnice a vybudí nejméně jeden z řídících signálů na této sběrnici, podle sběrnicového protokolu v závislosti na určitých předběžně určených stavech monitorovaných řídících signálech.
V preferovaném provedení podle vynálezu je druhá sběrnice propojovací sběrnicí periferního řadiče a sběrnicový protokol je protokolem propojovací sběrnice periferního řadiče.
Předložený vynález poskytuje cenné výhody můstku, jenž se může realizovat, například v technologii CMOS 0.8 mikronů, jelikož řídicí signály k a od sběrnice periferního řadiče se na můstku zdrží pro vedlejší počítače periferního řadiče. Současně se však udržuje sběrnicový protokol sběrnice periferního řadiče logickým zařízením, který monitoruje odblokované řídící signály a reaguje na předem určené stavy řídících signálů podle sběrnicového protokolu sběrnice periferního řadiče. Tím se uvolní vedlejší stanice sběrnice periferního řadiče od reagování na řídící signály za určitých okolností v časových periodách specifikovaných sběrnicovým protokolem sběrnice periferního řadiče.
Přehled obrázků na výkresech
Provedení podle předloženého vynálezu bude dále popsáno podle znázorněných příkladů se zřetelem k připojeným výkresům, kde :
Obr. 1 je perspektivní pohled na počítačový systém, který může vyjadřovat konkrétní formu předloženého vynálezu.
Obr. 2 je blokové schéma provedení podle předloženého vynálezu docílené počítačovým systémem v Obr. 1.
Obr. 3 je blokové schéma můstkového čipu v provedení podle předloženého vynálezu.
Obr. 4a-f jsou časové diagramy přesuvů příkladových signálů mezi sběrnicí periferního řadiče a můstkovým čipem podle předloženého vynálezu.v různých situacích.
Provedení vynálezu
Se zřetelem k vyobrazením uvedeným shora a zejména k Obr. 1 je normální počítač či osobní počítač označený vztahovou značkou 10 typem, který je obzvláště používán. Počítač 10, který s výhodou, ale ne nutně, je druhem používaným firmou IBM jako osobní počítač nebo podobný systém, s vestavěným panelovým krytem 12, jenž obsahuje panelovou desku s potřebnými obvody včetně mikoprocesoru a základního systému vstupu-výstupu, řadičů, pamětí s přímým výběrem a ostatními technickými prostředky. Počítač také obsahuje zobrazovací jednotku 14 a klávesnici 16 připojenou kabelem 18 k panelovému krytu 12. Hromadné paměťové medium obsahuje technicky vybavený diskový pohon uvnitř krytu, nepřístupný uživateli, zatímco diskety jsou uživateli přístupné jakož i doplňkové přehrávače 20 a 22 kompaktních disků.
Obr. 2 je blokové schéma počítačového systému konstruovaného v souladu s provedením podle vynálezu. Systém obsahuje druhou sběrnici 30, první sběrnici 32, s s pluralitou hlavních sběmic 36 a vedlejších sběmic 28 standardní architektury. Pluralita vedlejších počítačů 40 standardní architektury (známých jako „cílové“ v protokolu standardní architektury, avšak napříště nazvaných jako vedlejší) a hlavních počítačů 42 standardní architektuiy se připojí k druhé sběrnici 30.
Můstkový čip 34 tvoří rozhraní 44 standardní architektury zapojené mezi první sběrnici 32 a sběrnicí 46 vnitřního systému. Rozhraní 48 propojovací periferní složky se vyskytuje mezi druhou sběrnicí 3.Q a sběrnicí 46 vnitřního systému. Můstkový čip 34 obsahuje také řadič 50 s přímým přístupem do paměti a programovatelné vstupní/výstupní registry 52. Můstkový čip 34 společně s jinými funkce vytváří rozhraní mezi druhou sběrnicí 30 a první sběrnici 22. Rozhraní 44 standardní architektury překládá cykly sběrnice standardní architektury do cyklu systémové sběrnice pro použití můstkovým čipem 24. Řadič 50 uvnitř systému paměťové přístupy.
Obr. 3 je blokové schéma prvků rozhraní 48 propojovací periferní složky, která umožňuje realizovat můstkový čip 34 pomalou technologií a přesto reagoval podle protokolu propojovací periferní složky. Osoby seznámené se stavem techniky pochopí, že rozhraní 48 propojovací periferní složky obsahuje další prvky k provádění přesuvu cyklů propojovací periferní složky na cykly sběrnice vnitřního systému, avšak tyto další prvky nejsou zobrazeny, aby se současné provedení nestalo nejasným.
Rozhraní 48 propojovací periferní složky je spojeno s pluralitou vedlejších stanic 64, 66. 68 propojovací periferní složky umístěných v můstkovém čipu 34. Zmíněné vedlejší stanice 64, 66, 68 propojovací periferní složky vykonávají různé požadované funkce, které jsou obsaženy v můstkovém čipu 34 jako rozptylování/slučování, identifikační propojování, posuzování propojovací periferní složky a podobně. Jelikož se můstkový čip 34 se realizuje pomalou technologií, aby se dosáhlo přiměřeně nákladného čipu, realizují se vedlejší stanice 64, 66, 68 propojovací periferní složky rovněž pomalou technologií a nemohou normálně detekovat a reagovat na odblokované řídící signály sběrnice 30 propojovací periferní složky. Proto vedlejší stanice 64, - 68 propojovací periferní složky na můstkovém čipu 34 vyžadují, aby řídící signály k a od druhé sběrnice 30 propojovací periferní složky byly blokovány.
Zablokování signálů rozhraním 48 propojovací periferní složky k a od druhé sběrnice 30 se provádí zdrží 60 propojovací periferní složky vytvořené normálními zánky přeřaďovače. Zdrž 60 je připojena k druhé sběrnice 3Π pro přijmutí obrazového signálu (FRAME#), signálu připravenosti inicializačního programu (IRDY#); a vyslání signálu připravenosti cíle (TRDY#), stop signálu (Stop#) a zařízení volby signálu (DEVSEL#). Zdrž 60 je také připojena k vnitřní třetí sběrnici 62, na kteréžto zajišťuje blokované verze shora uvedených signálů. Blokované signály jsou označeny jako L_ FRAME#, L . IRDY#; L .TRDY#, L .DEVSEL# a L .Stop#.
Zablokování signálů v obou směrech přidá dvouhodinovou čekací dobu ke komunikačním cyklům mezi hlavním počítačem 62 a vedlejšími stanicemi 64, - 68 propojovací periferní složky. Druhá sběrnice 30 není označena, že vykazuje dvouhodinovou čekací dobu a dodržování protokolu.
Za účelem překonání problému čekací doby vyvolaném nutným zdržením signálů v obou směrech, opatříse rozhraní 48 propojovací periferní složky předloženého provedení rozhraním propojovací periferní složky logického zařízení 70, ketré se připojí k druhé sběrnici 20 propojovací periferní složky. Jak bude dále podrobněji vysvětleno, rozhraní propojovací periferní složky logického zařízení 70 monitoruje vnější řídící signály propojovací periferní složky jakož i vedlejší řídící signály a šíří řídící signály po druhé sběrnici 30 propojovací periferní složky podle sběrnicového protokolu propojovací periferní složky.
Konfigurace logického zařízení 70 je specifická pro zvláštní sběrnici, kterou používá logické zařízení 20 tak jako například druhou sběrnici 20 propojovací periferní složky v zobrazeném provedení. Stav čekajícího počítače je k disposici pro každý signál STOP#, DEVSEL#, TRDY# pro uchování sběrnicového protokolu propojovací periferní složky. Konfigurace stavu čekajících počítačů k provádění monitorování a šíření řídících signálů podle sběrnicového protokolu propojovací periferní složky se snadno provádí zkušené osobě v daném oboru.
Určité z problémů, jež mohou vzniknout následkem propojování vedlejší stanic 64, - 68 k zablokované třetí sběrnici 62 propojovací periferní složky obsahují; (1) zastavení vedlejších stanic při pokusech o uzavřené řetězce dat, když se vedlejší stanici TRDY# prosazuje vnější neuplatněný FRAME#; (2) přesuvy neuzavřených řetězců dat; a (3) zastavení vedlejších stanic při pokusech o uzavřené řetězce dat, když se vedlejší stanice TRD před vnějším FRAME# neuplatňuje, a podobně.
Ačkoliv signály propojovací periferní složky a sběrnicového protokolu jsou dobře známy zkušeným osobám v daném oboru, bude krátce dále popsán smysl signálů, které jsou znázorněny v časových diagramech na Obr. 4a-f.
Signál FRAME# je prosazován hlavním neboli „inicializačním“ signálem, aby indikoval pobočným signálům, že hlavní sigál začíná transakci.
Signál IRDY# (inicializační program připraven) je prosazován hlavním signálem, aby indikoval hlavnímu připraven k vysílání nebo příjmu dat.
Signál DEVSEL# (volby zařízení) je prosazován vedlejším, aby oznámil hlavnímu, že vedlejší vzal na vědomí, že zařízení je zvoleno k provedení transakce s hlavním.
Signál TRDY# (cíl připraven) je prosazován vedlejším, aby indikoval, že vedlejší (nebo cílový) je připraven k vysílání nebo příjmu dat.
Signál STOP# je prosazován vedlejším, aby indikoval hlavnímu, že nemůže zpracovat transakci.
V příkladovém provedení předloženého vynálezu, logické zařízení 70 přebírá řízení signálů DEVSEL# ,STOP# a TRDY# za šesti rozličných okolností, přičemž tyto signály vysílá pobočný počítač. První příklad je, když prosazuje hlavní počítač 42 neuzavřenému řetězci dat pobočného počítače, například počítače 64 propojovací periferní složky, opožděné signály IRDY# . Časový diagram pro tuto situaci znázorňuje Obr. 4a. (Ve všech časových diagramech označení „L_“ zpožděné signály uvnitř můstkového čipu 34, zatímco neoznačení indikuje nezpožděný signál vně můstkového čipu 24. Taky podtržení indikuje signál, který byl vybuzen logickým zařízením 70. ) Jelikož pobočný počítač 64 propojovací periferní složky neví zda přesuv je uzavřeným řetězcem dat nebo přesuvera neuzavřeného řetězce dat, uplatní signál L_STOP# ve čtvrtém taktovacím cyklu. Signál STOP# se vyšle z čipu k druhé sběrnici 2Π v pátém taktovacím cyklu. Z důvodu vyslání dat, vybudí hlavní počítač 42 aktivní signál IRDY# . Hlavní počítač 42 také zaznamená uplatněný Signál STOP# v šestém cyklu a proto vybudí neaktivní Signál FRAME# k ukončení cyklu. Signál TRDY# musí být uplatněn jen pro jeden takt, jelikož pobočný počítač 64 propojovací periferní složky nesnáší transakci uzavřeného řetězce. Proto logické zařízení 70 rozhraní propojovací periferní složky nepotvrdí signál TRDY# v šestém taktu. Následně po nepotvrzení signálu FRAME# , vyžádá protokol sběrnice propojovací periferní složky, aby nebyl potvrzen žádný ze signálů DEVSEL# ,STOP# a TRDY# pobočného počítače. Protokol sběrnice propojovací periferní složky proto vyžádá, aby signály STOP# a DEVSEL# se neuplatnily v taktu po nepotvrzení signálu FRAME# , coř je v sedmém taktu. Bez logického zařízení 70 rozhraní propojovací periferní složky předloženého provedení, tyto signály by se nevybudily do šestého taktu, ježto zpožděný signál L_FRAME# se nezaznamená pobočným počítačem 64 propojovací periferní složky až do sedmého taktu, v závislosti na osmém taktu, aje vyslán z čipu v v devátém taktu. Pobočný počítač 64 propojovací periferní složky nedostane tak zprávu, že cyklus se skončil v postačující době podle protokolu sběrnice propojovací periferní složky
Logického zařízení 70 rozhraní propojovací periferní složky, které monitoruje neblokované vnější řídící signály, rozpozná neaktivní signál FRAME# jako situaci vyžadující ukončení cyklu. Následkem toho vybudí logické zařízení 70 rozhraní propojovací periferní složky neaktivní signály STOP#, DEVSEL# a TRDY# v sedmém taktu, čímž potvrdí protokol sběrnice propojovací periferní složky.
Operace logického zařízení _7Q rozhraní propojovací periferní složky k buzení řídících signálů v ostatních pěti situacích bude nyní patrná ze shora uvedeného popisu a zbývajících časových diagramů. Situace v Obr. 4b, například, se vyskytuje, když hlavní počítač 42 se snaží oddělit neuzavřený řetězec dat pobočného počítače 64 zpožděným signálem YRDY# a cyklus se musí ukončit cílovým zrušením. Cílové zrušení je definováno podřízeným neuplatněným L.DEVSEL# a prosazením L_STOP#. Po příjmu signálu STOP#, v pátém taktu, se vybudí neaktivní signál FRAME# hlavním počítačem. Signál STOP# musí být vybuzen neaktivní logickým zařízením 70 rozhraní propojovací periferní složky v následujícím taktu (DEVSEL# a TRDY# jsou již neaktivní) k potvrzení protokolu sběrnice.
Třetí situace v Obr. 4c se vyskytuje, když hlavní počítač 42 je uzavřen okamžitým signálem YRDY# a pobočný počítač 64 provede cílové zrušení vybuzením neaktivního signálu L_DEVSEL# a aktivního L.STOP#. V tomto případě, protokol sběrnice propojovací periferní složky vyžaduje, aby signál FRAME# byl vybuzen aktivní (vykonán hlavním počítačem 42) a signál STOP# byl vybuzen neaktivní (logickým zařízením 70 rozhraní propojovací periferní složky) jeden takt po signálu FRAME# byl vybuzen aktivní po cílovém zrušení. Logické zařízení 70 rozhraní propojovací periferní složky, které monitorovalo neblokované signály, potřebuje vybudit jen signál STOP#, neboť DEVSEL# a TRDY# jsou již neaktivní.
Čtvrtá situace v Obr. 4d se vyskytuje, když hlavní počítač 42 provede zpožděným signálem YRDY# převod neuzavřeného řetězce dat a nastane cílové zrušení. V tomto případě, signál FRAME# je vybuzen neaktivní hlavním počítačem 42 potom co hlavní počítač 42 zaznamená aktivní signál STOP#. Ještě jednou, signál
STOP# je vybuzen neaktivní logickým zařízením 7Q rozhraní druhé sběrnice 2Q po dobu dalších dvou cyklů, což by způsobilo porušení protokolu sběrnice propojovací periferní složky.
Pátá situace v Obr. 4e se vyskytuje, když hlavní počítač 42 provede převod neuzavřeného řetězce dat a nastane cílové zrušení. V tomto případě, pobočný počítač 64 prosadí L_STOP# ve čtvrtém taktu, což hlavní počítač 42 provede jako STOP# v pátém taktu. Hlavní počítač 42 reaguje neuplatněným signálem FRAME# v šestém taktu. Signály STOP#, TRDY# a DEVSEL# musí být všechny nepotvrzeny v sedmém taktu, ježto signál FRAME# byl nepotvrzen v šestém taktu. Jelikož pobočný počítač 64 nemůže dost brzo šířit tyto signály, následkem jejich zpoždění, logické zařízení 2Q rozhraní propojovací periferní složky šíří signály neaktivní k potvrzení protokolu sběrnice propojovací periferní složky.
Šestá situace v Obr. 4f se vyskytuje, když hlavní počítač 42 provede převod uzavřeného řetězce dat k neuzavřenému řetězci dat pobočného počítače 64, okamžitým signálem YRDY#. Signál ESTOP# je potvrzen pobočným počítačem 64 pobočným počítačem 64 propojovací periferní složky ve čtvrtém taktu, což hlavní počítač 42 přijme v pátém taktu, který způsobí neuplatnění hlavního k signálu FRAME# uzavřeného řetězce dat Potom co FRAME# nebyl uplatněn, DEVSEL# a STOP# v se musí šířit neaktivní v šestém taktu k potvrzení protokolu sběrnice propojovací periferní složky, přičemž signál TRDY# již v tomto případě je neaktivní.
Jak lze posoudit podle shora uvedených příkladů, předložené provedení obsahuje logické zařízení 70 rozhraní propojovací periferní složky, které monitoruje neblokované, vnější řídící signály a za určitých podmínek, přebírá úlohu šíření vnějších vedlejších signálů na druhé sběrnici 30 podle sběrnicového protokolu propojovací periferní složky. To umožňuje sběrnicovénu čipu 34, který obsahuje pobočné počítače 64 - 68 propojovací periferní složky, jejich realizaci pomalou, relativně lacinou technologií, přičemž se používá blokovaných signálů, zatímco se prosazuje doržení sběrnicového protokolu propojovací periferní složky.
Claims (10)
1. Počítačový systém vyznačující setím , ž e obsahuje první sběrnici (32), druhou sběrnici (30) přenášející hlavní i vedlejší řídící signály, a opatřené specifickým sběrnicovým protokolem, nejméně jedním hlavním počítačem (42) spojeným s druhou sběrnici (30) a můstkem (34) zapojeným mezi první a druhou sběrnici, který obsahuje vnitřní blokovanou třetí sběrnici (62) pro přenos hlavních i vedlejších řídících signálů, nejméně jednu z vedlejších stanic (64-68), zámek přeřaďovače (60) zapojený mezi druhou a třetí sběrnici pro blokování hlavních I vedlejších řídících signálů přijatých s druhé sběrnice (30) a blokováných hlavních i vedlejších řídících signálů přijatých z třetí sběrnice (62) a logického zařízení (70) zapojeného mezi druhou a třetí sběrnici, které monituruje stavy řídících signálů na druhé sběrnice (30) a vybudí nejméně jeden z řídících signálů na této s+běrnici podle sběrnicového protokolu v závislosti na určitých předběžně určených stavech monitorovaných řídících signálech.
2. Počítačový systém podie nároku 1,vyznačující setím , ž e druhá sběrnice (30) je propojovací sběrnicí obvodového řadiče a sběrnicový protokol je sběrnicovým protokolem propojovací sběrnice obvodového řadiče.
3. Počítačový systém podle nároku 2, vyznačující setím ,že vedlejší stanice je propojovací sběrnicí vedlejší stanice.
4. Počítačový systém podie nároku 3, vyznačující setím třetí sběrnice je propojovací sběrnicí vnitřní blokované-wdlejší. stanice.
ro cz> 2 —í -< Z co o o —u. o o
Λ
O
5. Počítačový systém podle nároku 4, vyznačující setím , ž e řídící signály obsahují cílový připravený signál, signál volby zařízení a stop signál,
6. Počítačový systém podle nároku 5, v yznačující setím ,že monitorované řídící signály obsahují obrazový signál a inicializační signál připravenosti.
7. Počítačový systém podle nároku 6, vyznačující setím , že předem určený stav obsahuje obrazový signál jednotkové nelogické funkce, logického zařízení budící jakoukoli aktivní cílovou připravenost, zařízení volby a zastavení signálů pasivních v závislosti na obrazovém signálu jednotkové nelogické funkce.
8. Počítačový systém podle nároku 56 či 7, vyznačující se tím, ž e logické zařízení obsahuje počítač s odděleným stavem pro každou příslušnou cílovou připravenost jakož i zařízení volby a zastavení signálů.
9. Počítačový systém podle kteréhokoliv z předchozích nároků , v y z n a čující se tím, že můstek se vytvoří pomalou technologií CMOS.
10. Můstek pro spojení první a druhé sběrnice v počítačovém systému podle kteréhokoliv z předchozích nároků.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/351,186 US5664124A (en) | 1994-11-30 | 1994-11-30 | Bridge between two buses of a computer system that latches signals from the bus for use on the bridge and responds according to the bus protocols |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CZ9701508A3 true CZ9701508A3 (cs) | 2002-05-15 |
Family
ID=23379928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ19971508A CZ9701508A3 (cs) | 1994-11-30 | 1995-11-23 | Počítačový systém se sběrnicovým rozhraním |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5664124A (cs) |
| EP (1) | EP0795158B1 (cs) |
| JP (1) | JP3838278B2 (cs) |
| KR (1) | KR100192724B1 (cs) |
| CN (1) | CN1089463C (cs) |
| AT (1) | ATE176341T1 (cs) |
| BR (1) | BR9505207A (cs) |
| CA (1) | CA2162187C (cs) |
| CZ (1) | CZ9701508A3 (cs) |
| DE (1) | DE69507636T2 (cs) |
| HU (1) | HU217405B (cs) |
| PL (1) | PL180351B1 (cs) |
| RU (1) | RU2140667C1 (cs) |
| WO (1) | WO1996017303A1 (cs) |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822512A (en) * | 1995-05-19 | 1998-10-13 | Compaq Computer Corporartion | Switching control in a fault tolerant system |
| US5911049A (en) * | 1995-07-21 | 1999-06-08 | Ricoh Company, Ltd. | PCI connection system for a printer controller board |
| JPH0962621A (ja) * | 1995-08-30 | 1997-03-07 | Toshiba Corp | コンピュータシステムおよびコマンドサイクル切換え方法 |
| US5918072A (en) * | 1995-09-18 | 1999-06-29 | Opti Inc. | System for controlling variable length PCI burst data using a dummy final data phase and adjusting the burst length during transaction |
| US5724529A (en) * | 1995-11-22 | 1998-03-03 | Cirrus Logic, Inc. | Computer system with multiple PC card controllers and a method of controlling I/O transfers in the system |
| US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
| US7577782B2 (en) | 1996-02-02 | 2009-08-18 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US5991520A (en) * | 1996-02-02 | 1999-11-23 | Sony Corporation | Application programming interface for managing and automating data transfer operations between applications over a bus structure |
| US6631435B1 (en) | 1996-02-02 | 2003-10-07 | Sony Corporation | Application programming interface for data transfer and bus management over a bus structure |
| US6519268B1 (en) * | 1996-03-07 | 2003-02-11 | Sony Corporation | Asynchronous data pipe for automatically managing asynchronous data transfers between an application and a bus structure |
| US6233637B1 (en) | 1996-03-07 | 2001-05-15 | Sony Corporation | Isochronous data pipe for managing and manipulating a high-speed stream of isochronous data flowing between an application and a bus structure |
| US5875310A (en) * | 1996-05-24 | 1999-02-23 | International Business Machines Corporation | Secondary I/O bus with expanded slot capacity and hot plugging capability |
| US5987539A (en) * | 1996-06-05 | 1999-11-16 | Compaq Computer Corporation | Method and apparatus for flushing a bridge device read buffer |
| US6055590A (en) * | 1996-06-05 | 2000-04-25 | Compaq Computer Corporation | Bridge circuit comprising independent transaction buffers with control logic adapted to store overflow data in second buffer when transaction size exceeds the first buffer size |
| US6032271A (en) * | 1996-06-05 | 2000-02-29 | Compaq Computer Corporation | Method and apparatus for identifying faulty devices in a computer system |
| US5872939A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corporation | Bus arbitration |
| US6108741A (en) * | 1996-06-05 | 2000-08-22 | Maclaren; John M. | Ordering transactions |
| US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
| US5872941A (en) * | 1996-06-05 | 1999-02-16 | Compaq Computer Corp. | Providing data from a bridge to a requesting device while the bridge is receiving the data |
| US6075929A (en) * | 1996-06-05 | 2000-06-13 | Compaq Computer Corporation | Prefetching data in response to a read transaction for which the requesting device relinquishes control of the data bus while awaiting data requested in the transaction |
| US6035362A (en) * | 1996-06-05 | 2000-03-07 | Goodrum; Alan L. | Storing data associated with one request while continuing to store data associated with a previous request from the same device |
| US5819053A (en) * | 1996-06-05 | 1998-10-06 | Compaq Computer Corporation | Computer system bus performance monitoring |
| US6052513A (en) * | 1996-06-05 | 2000-04-18 | Compaq Computer Corporation | Multi-threaded bus master |
| US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
| US6519555B1 (en) * | 1996-09-30 | 2003-02-11 | International Business Machines Corporation | Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system |
| US5771360A (en) * | 1996-10-21 | 1998-06-23 | Advanced Micro Devices, Inc. | PCI bus to target integrated circuit interconnect mechanism allowing multiple bus masters and two different protocols on the same bus |
| US5774683A (en) * | 1996-10-21 | 1998-06-30 | Advanced Micro Devices, Inc. | Interconnect bus configured to implement multiple transfer protocols |
| US5848252A (en) * | 1996-11-05 | 1998-12-08 | Motorola, Inc. | Peripheral component interconnect gateway controller |
| US5832246A (en) * | 1996-12-03 | 1998-11-03 | Toshiba America Information Systems, Inc. | Virtualization of the ISA bus on PCI with the existence of a PCI to ISA bridge |
| US5761462A (en) * | 1996-12-13 | 1998-06-02 | International Business Machines Corporation | Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a data-processing system |
| US5761461A (en) * | 1996-12-13 | 1998-06-02 | International Business Machines Corporation | Method and system for preventing peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a data processing system |
| US5838932A (en) * | 1996-12-23 | 1998-11-17 | Compaq Computer Corporation | Transparent PCI to PCI bridge with dynamic memory and I/O map programming |
| US5802324A (en) * | 1996-12-23 | 1998-09-01 | Compaq Computer Corporation | Computer system with PCI repeater between primary bus and second bus |
| US6138192A (en) * | 1996-12-31 | 2000-10-24 | Compaq Computer Corporation | Delivering a request to write or read data before delivering an earlier write request |
| US5835741A (en) * | 1996-12-31 | 1998-11-10 | Compaq Computer Corporation | Bus-to-bus bridge in computer system, with fast burst memory range |
| KR19990011955A (ko) * | 1997-07-25 | 1999-02-18 | 윤종용 | Pci 브리지 |
| EP0966696B1 (en) * | 1998-01-15 | 2004-05-26 | Ciena Corporation | Optical interference filter |
| US6292844B1 (en) | 1998-02-12 | 2001-09-18 | Sony Corporation | Media storage device with embedded data filter for dynamically processing data during read and write operations |
| US6065087A (en) * | 1998-05-21 | 2000-05-16 | Hewlett-Packard Company | Architecture for a high-performance network/bus multiplexer interconnecting a network and a bus that transport data using multiple protocols |
| US5991900A (en) * | 1998-06-15 | 1999-11-23 | Sun Microsystems, Inc. | Bus controller |
| US6119191A (en) * | 1998-09-01 | 2000-09-12 | International Business Machines Corporation | Performing PCI access cycles through PCI bridge hub routing |
| US6567881B1 (en) | 1998-09-11 | 2003-05-20 | Tundra Semiconductor Corporation | Method and apparatus for bridging a digital signal processor to a PCI bus |
| US6167471A (en) | 1998-10-14 | 2000-12-26 | Sony Corporation | Method of and apparatus for dispatching a processing element to a program location based on channel number of received data |
| US6502157B1 (en) | 1999-03-24 | 2002-12-31 | International Business Machines Corporation | Method and system for perfetching data in a bridge system |
| US6425023B1 (en) | 1999-03-24 | 2002-07-23 | International Business Machines Corporation | Method and system for gathering and buffering sequential data for a transaction comprising multiple data access requests |
| US6286074B1 (en) | 1999-03-24 | 2001-09-04 | International Business Machines Corporation | Method and system for reading prefetched data across a bridge system |
| US6449678B1 (en) | 1999-03-24 | 2002-09-10 | International Business Machines Corporation | Method and system for multiple read/write transactions across a bridge system |
| AU4482000A (en) | 1999-04-23 | 2000-11-10 | Sony Electronics Inc. | Method of and apparatus for implementing and sending an asynchronous control mechanism packet |
| US6859846B2 (en) * | 1999-05-12 | 2005-02-22 | Sony Corporation | Method of distributed recording whereby the need to transition to a second recording device from a first recording device is broadcast by the first recording device |
| US6247069B1 (en) | 1999-05-12 | 2001-06-12 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| US6721859B1 (en) | 1999-10-21 | 2004-04-13 | Sony Corporation | Multi-protocol media storage device implementing protocols optimized for storing and retrieving both asynchronous and isochronous data |
| US6523108B1 (en) | 1999-11-23 | 2003-02-18 | Sony Corporation | Method of and apparatus for extracting a string of bits from a binary bit string and depositing a string of bits onto a binary bit string |
| US7002928B1 (en) | 2000-06-21 | 2006-02-21 | Sony Corporation | IEEE 1394-based protocol repeater |
| US7720821B1 (en) | 2000-06-30 | 2010-05-18 | Sony Corporation | Method of and apparatus for writing and reading time sensitive data within a storage device |
| US6993022B1 (en) | 2000-07-06 | 2006-01-31 | Sony Corporation | Method of and apparatus for directly mapping communications through a router between nodes on different buses within a network of buses |
| US6904475B1 (en) | 2000-11-06 | 2005-06-07 | Sony Corporation | Programmable first-in first-out (FIFO) memory buffer for concurrent data stream handling |
| US7542474B2 (en) * | 2001-02-26 | 2009-06-02 | Sony Corporation | Method of and apparatus for providing isochronous services over switched ethernet including a home network wall plate having a combined IEEE 1394 and ethernet modified hub |
| US7124292B2 (en) * | 2001-05-21 | 2006-10-17 | Sony Corporation | Automatically configuring storage array including a plurality of media storage devices for storing and providing data within a network of devices |
| US6900450B2 (en) | 2002-03-09 | 2005-05-31 | Kimberly-Clark Worldwide, Inc. | Method and apparatus for inferring item position based on multiple data |
| US6885451B2 (en) | 2002-03-09 | 2005-04-26 | Kimberly-Clark Worldwide, Inc. | Infrared detection of composite article components |
| US6927857B2 (en) | 2002-03-09 | 2005-08-09 | Kimberly-Clark Worldwide, Inc. | Process for the detection of marked components of a composite article using infrared blockers |
| US6888143B2 (en) | 2002-03-09 | 2005-05-03 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for inspecting pre-fastened articles |
| US6919965B2 (en) | 2002-03-09 | 2005-07-19 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for making and inspecting pre-fastened articles |
| US7123765B2 (en) | 2002-07-31 | 2006-10-17 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for inspecting articles |
| EP1445705A1 (en) * | 2003-02-04 | 2004-08-11 | Thomson Licensing S.A. | Signal processing system |
| US7444546B2 (en) * | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
| US20060136650A1 (en) * | 2004-12-16 | 2006-06-22 | Jyh-Hwang Wang | Data-read and write method of bridge interface |
| CN100367222C (zh) * | 2004-12-24 | 2008-02-06 | 联想(北京)有限公司 | 一种打印机控制卡的评测系统和评测方法 |
| KR100694095B1 (ko) * | 2005-03-05 | 2007-03-12 | 삼성전자주식회사 | 버스 연결 방법 및 장치 |
| US9026744B2 (en) | 2005-03-23 | 2015-05-05 | Qualcomm Incorporated | Enforcing strongly-ordered requests in a weakly-ordered processing |
| US7917676B2 (en) * | 2006-03-10 | 2011-03-29 | Qualcomm, Incorporated | Efficient execution of memory barrier bus commands with order constrained memory accesses |
| RU2611018C2 (ru) * | 2013-03-14 | 2017-02-17 | Интел Корпорейшн | Общий способ построения виртуального pci-устройства и виртуального mmio-устройства |
| CN111813726B (zh) * | 2020-07-10 | 2023-03-07 | 中科芯集成电路有限公司 | 控制信号从高速总线向低速总线的转换方法 |
| TWI775436B (zh) * | 2021-05-17 | 2022-08-21 | 新唐科技股份有限公司 | 匯流排系統 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864496A (en) * | 1987-09-04 | 1989-09-05 | Digital Equipment Corporation | Bus adapter module for interconnecting busses in a multibus computer system |
| US5341495A (en) * | 1991-10-04 | 1994-08-23 | Bull Hn Information Systems, Inc. | Bus controller having state machine for translating commands and controlling accesses from system bus to synchronous bus having different bus protocols |
| US5522050A (en) * | 1993-05-28 | 1996-05-28 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5455915A (en) * | 1993-12-16 | 1995-10-03 | Intel Corporation | Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates |
| US5519872A (en) * | 1993-12-30 | 1996-05-21 | Intel Corporation | Fast address latch with automatic address incrementing |
| US5535341A (en) * | 1994-02-24 | 1996-07-09 | Intel Corporation | Apparatus and method for determining the status of data buffers in a bridge between two buses during a flush operation |
| US5533204A (en) * | 1994-04-18 | 1996-07-02 | Compaq Computer Corporation | Split transaction protocol for the peripheral component interconnect bus |
| US5548730A (en) * | 1994-09-20 | 1996-08-20 | Intel Corporation | Intelligent bus bridge for input/output subsystems in a computer system |
-
1994
- 1994-11-30 US US08/351,186 patent/US5664124A/en not_active Expired - Fee Related
-
1995
- 1995-11-06 CA CA002162187A patent/CA2162187C/en not_active Expired - Fee Related
- 1995-11-16 JP JP29852695A patent/JP3838278B2/ja not_active Expired - Fee Related
- 1995-11-17 CN CN95119632A patent/CN1089463C/zh not_active Expired - Lifetime
- 1995-11-17 BR BR9505207A patent/BR9505207A/pt not_active Application Discontinuation
- 1995-11-23 CZ CZ19971508A patent/CZ9701508A3/cs unknown
- 1995-11-23 HU HU9701248A patent/HU217405B/hu not_active IP Right Cessation
- 1995-11-23 WO PCT/GB1995/002728 patent/WO1996017303A1/en not_active Application Discontinuation
- 1995-11-23 EP EP95937968A patent/EP0795158B1/en not_active Expired - Lifetime
- 1995-11-23 DE DE69507636T patent/DE69507636T2/de not_active Expired - Fee Related
- 1995-11-23 AT AT95937968T patent/ATE176341T1/de not_active IP Right Cessation
- 1995-11-23 RU RU97112632A patent/RU2140667C1/ru active
- 1995-11-23 PL PL95320020A patent/PL180351B1/pl not_active IP Right Cessation
- 1995-11-29 KR KR1019950044779A patent/KR100192724B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1153352A (zh) | 1997-07-02 |
| PL320020A1 (en) | 1997-09-01 |
| CA2162187A1 (en) | 1996-05-31 |
| CA2162187C (en) | 1999-08-24 |
| HUT76791A (en) | 1997-11-28 |
| HU217405B (hu) | 2000-01-28 |
| EP0795158B1 (en) | 1999-01-27 |
| BR9505207A (pt) | 1997-09-16 |
| WO1996017303A1 (en) | 1996-06-06 |
| KR100192724B1 (ko) | 1999-06-15 |
| ATE176341T1 (de) | 1999-02-15 |
| JP3838278B2 (ja) | 2006-10-25 |
| CN1089463C (zh) | 2002-08-21 |
| US5664124A (en) | 1997-09-02 |
| EP0795158A1 (en) | 1997-09-17 |
| DE69507636D1 (de) | 1999-03-11 |
| DE69507636T2 (de) | 1999-08-05 |
| RU2140667C1 (ru) | 1999-10-27 |
| JPH08235103A (ja) | 1996-09-13 |
| PL180351B1 (pl) | 2001-01-31 |
| KR960018934A (ko) | 1996-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CZ9701508A3 (cs) | Počítačový systém se sběrnicovým rozhraním | |
| US5548730A (en) | Intelligent bus bridge for input/output subsystems in a computer system | |
| US7254652B2 (en) | Autonomic configuration of port speeds of components connected to an interconnection cable | |
| US5430847A (en) | Method and system for extending system buses to external devices | |
| US6260162B1 (en) | Test mode programmable reset for a watchdog timer | |
| EP0795157B1 (en) | Bridge between two buses | |
| CA2118995A1 (en) | Arbitration Logic for Multiple Bus Computer System | |
| US20060149886A1 (en) | Bus controller and bus control method for use in computer system | |
| US5574869A (en) | Bus bridge circuit having configuration space enable register for controlling transition between various modes by writing the bridge identifier into CSE register | |
| US7000102B2 (en) | Platform and method for supporting hibernate operations | |
| JP2002539524A (ja) | 周辺デバイス割込みを処理するための装置および方法 | |
| US20040141518A1 (en) | Flexible multimode chip design for storage and networking | |
| US6052754A (en) | Centrally controlled interface scheme for promoting design reusable circuit blocks | |
| US6438624B1 (en) | Configurable I/O expander addressing for I/O drawers in a multi-drawer rack server system | |
| US6954809B2 (en) | Apparatus and method for accessing computer system resources via serial bus | |
| US5761451A (en) | Configuration with several active and passive bus users | |
| JPH11163970A (ja) | 装置内基盤制御システム | |
| Gustavson | Introduction to the Fastbus | |
| US7958514B2 (en) | Apparatus, system, and method for managing tray devices | |
| CN214278929U (zh) | 一种计算机模块及计算机设备 | |
| KR950009576B1 (ko) | 버스 인터페이스 장치 | |
| Finkelstein et al. | Microprocessor system buses: A case study | |
| Clemow | Introduction to the MULTIBUS II architecture | |
| KR20020005681A (ko) | 버스 브릿지 | |
| JP3615264B2 (ja) | 情報処理装置 |