JPH08235103A - コンピュータ・システムの２つのバス間のブリッジ回路 - Google Patents
コンピュータ・システムの２つのバス間のブリッジ回路Info
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- JPH08235103A JPH08235103A JP7298526A JP29852695A JPH08235103A JP H08235103 A JPH08235103 A JP H08235103A JP 7298526 A JP7298526 A JP 7298526A JP 29852695 A JP29852695 A JP 29852695A JP H08235103 A JPH08235103 A JP H08235103A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 ＩＳＡバスとＰＣＩバスを有するコンピュー
タ・システムに、ブリッジ上のＰＣＩスレーブによって
実行される特定の埋め込み機能を有するＰＣＩ−ＩＳＡ
ブリッジを設ける。 【解決の手段】 このブリッジを低速ＣＭＯＳ技術で実
現するために、ＰＣＩ制御信号をブリッジ上でラッチす
る。ブリッジ上のＰＣＩスレーブは、このラッチ動作が
原因でＰＣＩバス・プロトコルを満たすのに十分な早さ
でＰＣＩバス上の制御信号に応答できないので、ブリッ
ジに論理デバイスを設ける。この論理デバイスは、ＰＣ
Ｉバス上で転送されるラッチされないマスタ・スレーブ
制御信号を監視し、適切な状況で、通常はＰＣＩスレー
ブが駆動するはずであるが、ＰＣＩバス・プロトコルを
満たすのに必要な時間内に駆動できないＰＣＩバス上の
制御信号を（ＰＣＩバス・プロトコルによって指定され
た時間内で）駆動する。
タ・システムに、ブリッジ上のＰＣＩスレーブによって
実行される特定の埋め込み機能を有するＰＣＩ−ＩＳＡ
ブリッジを設ける。 【解決の手段】 このブリッジを低速ＣＭＯＳ技術で実
現するために、ＰＣＩ制御信号をブリッジ上でラッチす
る。ブリッジ上のＰＣＩスレーブは、このラッチ動作が
原因でＰＣＩバス・プロトコルを満たすのに十分な早さ
でＰＣＩバス上の制御信号に応答できないので、ブリッ
ジに論理デバイスを設ける。この論理デバイスは、ＰＣ
Ｉバス上で転送されるラッチされないマスタ・スレーブ
制御信号を監視し、適切な状況で、通常はＰＣＩスレー
ブが駆動するはずであるが、ＰＣＩバス・プロトコルを
満たすのに必要な時間内に駆動できないＰＣＩバス上の
制御信号を（ＰＣＩバス・プロトコルによって指定され
た時間内で）駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・コン
ピュータ・システムの分野に関し、具体的には、２つの
バスの間のバス・インターフェース（ブリッジ）に関す
る。
ピュータ・システムの分野に関し、具体的には、２つの
バスの間のバス・インターフェース（ブリッジ）に関す
る。
【０００２】
【従来の技術】コンピュータ・システムでは、電子チッ
プおよび他の構成要素が、バスによって互いに接続され
る。さまざまな構成要素をバスに接続して、バスに接続
されたすべてのデバイスの間で相互通信を提供すること
ができる。当業界で広く受け入れられたバスの１種が、
ＩＳＡ（industry standard architecture）バスであ
る。ＩＳＡバスは、２４本のメモリ・アドレス線を有
し、したがって、１６メガバイトまでのメモリをサポー
トする。ＩＳＡバスが広く受け入れられているので、諸
デバイスのうちの非常に大きな割合が、ＩＳＡバス用に
設計されている。しかし、コンピュータ・システムに一
般的に使用される高速入出力デバイスには、より高速の
バスが必要である。
プおよび他の構成要素が、バスによって互いに接続され
る。さまざまな構成要素をバスに接続して、バスに接続
されたすべてのデバイスの間で相互通信を提供すること
ができる。当業界で広く受け入れられたバスの１種が、
ＩＳＡ（industry standard architecture）バスであ
る。ＩＳＡバスは、２４本のメモリ・アドレス線を有
し、したがって、１６メガバイトまでのメモリをサポー
トする。ＩＳＡバスが広く受け入れられているので、諸
デバイスのうちの非常に大きな割合が、ＩＳＡバス用に
設計されている。しかし、コンピュータ・システムに一
般的に使用される高速入出力デバイスには、より高速の
バスが必要である。
【０００３】プロセッサから高速入力デバイスへのデー
タの送受の一般的な問題に対する解決の１つが、ローカ
ル・バスである。限られた帯域幅で比較的低速に動作す
るＩＳＡバスとは異なり、ローカル・バスは、システム
速度で通信し、３２ビット・ブロック単位でデータを転
送する。ローカル・バス計算機では、主システム・バス
から、メモリ、表示装置、ディスク駆動装置などの高速
応答を必要とするインターフェースが除去される。当業
界で受け入れられつつあるローカル・バスの１つが、Ｐ
ＣＩ（peripheral component interconnect）バスであ
る。ＰＣＩバスは、高速データ転送用の３２ビットまた
は６４ビットの経路とすることができる。本質的に、Ｐ
ＣＩバスは、ＩＳＡバスに追加して設けられる並列デー
タ経路である。たとえば、システム・プロセッサとメモ
リを、ＰＣＩバスに直接に接続することができる。グラ
フィック表示アダプタ、ディスク・コントローラ、サウ
ンド・カードなどのデバイスも、ＰＣＩバスに直接また
は間接的に（ホスト・ブリッジを介するなど）接続する
ことができる。
タの送受の一般的な問題に対する解決の１つが、ローカ
ル・バスである。限られた帯域幅で比較的低速に動作す
るＩＳＡバスとは異なり、ローカル・バスは、システム
速度で通信し、３２ビット・ブロック単位でデータを転
送する。ローカル・バス計算機では、主システム・バス
から、メモリ、表示装置、ディスク駆動装置などの高速
応答を必要とするインターフェースが除去される。当業
界で受け入れられつつあるローカル・バスの１つが、Ｐ
ＣＩ（peripheral component interconnect）バスであ
る。ＰＣＩバスは、高速データ転送用の３２ビットまた
は６４ビットの経路とすることができる。本質的に、Ｐ
ＣＩバスは、ＩＳＡバスに追加して設けられる並列デー
タ経路である。たとえば、システム・プロセッサとメモ
リを、ＰＣＩバスに直接に接続することができる。グラ
フィック表示アダプタ、ディスク・コントローラ、サウ
ンド・カードなどのデバイスも、ＰＣＩバスに直接また
は間接的に（ホスト・ブリッジを介するなど）接続する
ことができる。
【０００４】ブリッジ・チップは、ＰＣＩバスのデバイ
スとＩＳＡバスのデバイスの間の通信をもたらすため
に、この２つのバスの間に設けられる。本質的に、ブリ
ッジ・チップは、ＩＳＡバス・サイクルをＰＣＩバス・
サイクルに変換し、また、その逆の変換を行う。
スとＩＳＡバスのデバイスの間の通信をもたらすため
に、この２つのバスの間に設けられる。本質的に、ブリ
ッジ・チップは、ＩＳＡバス・サイクルをＰＣＩバス・
サイクルに変換し、また、その逆の変換を行う。
【０００５】ＰＣＩバスおよびＩＳＡバスに接続される
デバイスの多くは、バスまたは他のデバイスと無関係に
処理を行うことができる「マスタ」・デバイスである。
バスに結合される一部のデバイスは、コマンドを受け取
り、マスタの要求に応答する「スレーブ」または「ター
ゲット」とみなされる。多くのデバイスは、特定の状況
でマスタとスレーブの両方として働くことができる。
デバイスの多くは、バスまたは他のデバイスと無関係に
処理を行うことができる「マスタ」・デバイスである。
バスに結合される一部のデバイスは、コマンドを受け取
り、マスタの要求に応答する「スレーブ」または「ター
ゲット」とみなされる。多くのデバイスは、特定の状況
でマスタとスレーブの両方として働くことができる。
【０００６】分配／収集、ＩＤＥ（integrated drive e
lectronics）インターフェース動作、ＰＣＩ調停など、
特定の機能性に関して、ＰＣＩバスとＩＳＡバスの間に
ブリッジ・チップを設けることが望ましい。これらの目
的の少なくとも一部のために、ブリッジ・チップにスレ
ーブが含まれる。これらのスレーブは、ＰＣＩ仕様書
（PCI Specification）に記載のＰＣＩバス・プロトコ
ルに従ってＰＣＩバスに応答する必要がある。しかし、
ＰＣＩバスに必要な指定された応答時間以内にブリッジ
・チップ内で所望の機能性を提供することは、０．８μ
ＣＭＯＳ技術などの比較的安価で低速な技術でブリッ
ジ・チップを実現する場合に問題がある。この問題は、
ブリッジ・チップへの入力としてＰＣＩバスから受け取
られる信号ならびにブリッジ・チップからＰＣＩバスへ
送られる信号をラッチして、低速な技術で実現されたス
レーブがその信号を利用できるようにする必要があるこ
とに起因する。ラッチによって生じる２クロックの待ち
時間は、ＰＣＩバス・プロトコルと非互換である。
lectronics）インターフェース動作、ＰＣＩ調停など、
特定の機能性に関して、ＰＣＩバスとＩＳＡバスの間に
ブリッジ・チップを設けることが望ましい。これらの目
的の少なくとも一部のために、ブリッジ・チップにスレ
ーブが含まれる。これらのスレーブは、ＰＣＩ仕様書
（PCI Specification）に記載のＰＣＩバス・プロトコ
ルに従ってＰＣＩバスに応答する必要がある。しかし、
ＰＣＩバスに必要な指定された応答時間以内にブリッジ
・チップ内で所望の機能性を提供することは、０．８μ
ＣＭＯＳ技術などの比較的安価で低速な技術でブリッ
ジ・チップを実現する場合に問題がある。この問題は、
ブリッジ・チップへの入力としてＰＣＩバスから受け取
られる信号ならびにブリッジ・チップからＰＣＩバスへ
送られる信号をラッチして、低速な技術で実現されたス
レーブがその信号を利用できるようにする必要があるこ
とに起因する。ラッチによって生じる２クロックの待ち
時間は、ＰＣＩバス・プロトコルと非互換である。
【０００７】
【発明が解決しようとする課題】所望の機能性を提供
し、比較的低速な技術で実現されながらＰＣＩバス・プ
ロトコルを維持できるブリッジ・チップを使用するシス
テムが必要である。
し、比較的低速な技術で実現されながらＰＣＩバス・プ
ロトコルを維持できるブリッジ・チップを使用するシス
テムが必要である。
【０００８】上記その他の必要は、第１のバスと第２の
バスをインターフェースするために第１および第２のバ
スの間に結合されたブリッジであって、第２のバスが、
マスタ・スレーブ制御信号を転送し、バスに結合された
マスタと、指定されたバス・プロトコルとを有する前記
ブリッジを提供する本発明によって満たされる。このブ
リッジには、ラッチされたマスタ・スレーブ制御信号を
転送する内部的にラッチされる第３バス、少なくとも１
つのスレーブ、および、第２バスと第３バスの間に結合
されたラッチが含まれる。このラッチは、第２バスから
受け取るマスタ・スレーブ制御信号と、第３バスから受
け取るラッチされたマスタ・スレーブ制御信号とをラッ
チする。このブリッジは、第２バスと第３バスの間に結
合された論理デバイスを有し、この論理デバイスは、第
２バス上の制御信号の状態を監視し、監視される制御信
号の特定の所定の状態に応答して、バス・プロトコルに
従って第２バス上の少なくとも１つの制御信号を駆動す
る。
バスをインターフェースするために第１および第２のバ
スの間に結合されたブリッジであって、第２のバスが、
マスタ・スレーブ制御信号を転送し、バスに結合された
マスタと、指定されたバス・プロトコルとを有する前記
ブリッジを提供する本発明によって満たされる。このブ
リッジには、ラッチされたマスタ・スレーブ制御信号を
転送する内部的にラッチされる第３バス、少なくとも１
つのスレーブ、および、第２バスと第３バスの間に結合
されたラッチが含まれる。このラッチは、第２バスから
受け取るマスタ・スレーブ制御信号と、第３バスから受
け取るラッチされたマスタ・スレーブ制御信号とをラッ
チする。このブリッジは、第２バスと第３バスの間に結
合された論理デバイスを有し、この論理デバイスは、第
２バス上の制御信号の状態を監視し、監視される制御信
号の特定の所定の状態に応答して、バス・プロトコルに
従って第２バス上の少なくとも１つの制御信号を駆動す
る。
【０００９】
【課題を解決するための手段】本発明の好ましい実施例
の一部では、第２バスがＰＣＩ（peripheral controlle
r interconnect）バスであり、バス・プロトコルがＰＣ
Ｉバス・プロトコルである。
の一部では、第２バスがＰＣＩ（peripheral controlle
r interconnect）バスであり、バス・プロトコルがＰＣ
Ｉバス・プロトコルである。
【００１０】本発明は、ＰＣＩバスへおよびこれからの
制御信号が、ブリッジ上でＰＣＩスレーブのためにラッ
チされるので、０．８μ ＣＭＯＳ技術で実施できるブ
リッジというコスト面の長所をもたらす。しかし、それ
と同時に、ＰＣＩバス・プロトコルが、ラッチされない
制御信号を監視し、ＰＣＩバス・プロトコルに従って制
御信号の所定の状態に応答する論理デバイスによって維
持される。このため、ＰＣＩスレーブは、ＰＣＩバス・
プロトコルによって指定された時間期間内にＰＣＩバス
上の制御信号を用いて特定の状況の下で応答する必要か
ら解放される。
制御信号が、ブリッジ上でＰＣＩスレーブのためにラッ
チされるので、０．８μ ＣＭＯＳ技術で実施できるブ
リッジというコスト面の長所をもたらす。しかし、それ
と同時に、ＰＣＩバス・プロトコルが、ラッチされない
制御信号を監視し、ＰＣＩバス・プロトコルに従って制
御信号の所定の状態に応答する論理デバイスによって維
持される。このため、ＰＣＩスレーブは、ＰＣＩバス・
プロトコルによって指定された時間期間内にＰＣＩバス
上の制御信号を用いて特定の状況の下で応答する必要か
ら解放される。
【００１１】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、通常のコンピュータ１０（またはＰＣ）が、
本発明が具体的に有用性を有する環境である。コンピュ
ータ１０は、ＩＢＭパーソナル・コンピュータまたは類
似のシステムを使用する形式であることが好ましい（必
要ではない）が、これには、コンソール筐体１２が含ま
れ、コンソール筐体１２内には、マイクロプロセッサ・
チップ、ＢＩＯＳチップ、コントローラ、ランダム・ア
クセス・メモリおよび他のハードウェアを含む必要回路
を含む回路ボードが配置される。このコンピュータに
は、ビデオ表示装置１４および、ケーブル１８を介して
コンソール筐体１２に接続されたキーボード１６も含ま
れる。大容量記憶媒体には、筐体内にありユーザからア
クセス不能なハードディスク駆動装置、ユーザーがアク
セス可能なフロッピー・ディスク駆動装置２０ならび
に、任意指定としてＣＤ−ＲＯＭ駆動装置２２が含まれ
る。
照すると、通常のコンピュータ１０（またはＰＣ）が、
本発明が具体的に有用性を有する環境である。コンピュ
ータ１０は、ＩＢＭパーソナル・コンピュータまたは類
似のシステムを使用する形式であることが好ましい（必
要ではない）が、これには、コンソール筐体１２が含ま
れ、コンソール筐体１２内には、マイクロプロセッサ・
チップ、ＢＩＯＳチップ、コントローラ、ランダム・ア
クセス・メモリおよび他のハードウェアを含む必要回路
を含む回路ボードが配置される。このコンピュータに
は、ビデオ表示装置１４および、ケーブル１８を介して
コンソール筐体１２に接続されたキーボード１６も含ま
れる。大容量記憶媒体には、筐体内にありユーザからア
クセス不能なハードディスク駆動装置、ユーザーがアク
セス可能なフロッピー・ディスク駆動装置２０ならび
に、任意指定としてＣＤ−ＲＯＭ駆動装置２２が含まれ
る。
【００１２】図２は、本発明の実施例に従って構成され
たコンピュータ・システムのブロック図である。このシ
ステムには、ＰＣＩバス３０、ＩＳＡバス３２と、複数
のＩＳＡマスタ３６およびＩＳＡスレーブ３８が含まれ
る。複数のＰＣＩメモリ・スレーブ４０（ＰＣＩプロト
コルでは「ターゲット」と称するが、以下ではスレーブ
と呼称する）およびＰＣＩマスタ４２が、ＰＣＩバス３
０に結合される。
たコンピュータ・システムのブロック図である。このシ
ステムには、ＰＣＩバス３０、ＩＳＡバス３２と、複数
のＩＳＡマスタ３６およびＩＳＡスレーブ３８が含まれ
る。複数のＰＣＩメモリ・スレーブ４０（ＰＣＩプロト
コルでは「ターゲット」と称するが、以下ではスレーブ
と呼称する）およびＰＣＩマスタ４２が、ＰＣＩバス３
０に結合される。
【００１３】ブリッジ・チップ３４には、ＩＳＡバス３
２と内部システム・バス４６の間に結合されるＩＳＡイ
ンターフェース４４が含まれる。ＰＣＩインターフェー
ス４８は、ＰＣＩバス３０と内部システム・バス４６の
間に設けられる。ブリッジ・チップ３４は、ＤＭＡコン
トローラ５０とプログラム式入出力（ＰＩＯ）レジスタ
５２も有する。他にも機能はあるが、ブリッジ・チップ
３４は、ＰＣＩバス３０とＩＳＡバス３２の間のインタ
ーフェースを提供する。ＩＳＡインターフェース４４
は、ブリッジ・チップ３４による使用のためにＩＳＡバ
ス・サイクルをシステム・バス・サイクルに変換する。
他にも機能はあるが、ＰＣＩインターフェース４８は、
ＰＣＩバス３０からのＰＣＩバス・サイクルをブリッジ
・チップ３４用のシステム・バス・サイクルに変換す
る。ＤＭＡコントローラ５０は、このシステム内のメモ
リ・アクセスのＤＭＡ制御を提供する。
２と内部システム・バス４６の間に結合されるＩＳＡイ
ンターフェース４４が含まれる。ＰＣＩインターフェー
ス４８は、ＰＣＩバス３０と内部システム・バス４６の
間に設けられる。ブリッジ・チップ３４は、ＤＭＡコン
トローラ５０とプログラム式入出力（ＰＩＯ）レジスタ
５２も有する。他にも機能はあるが、ブリッジ・チップ
３４は、ＰＣＩバス３０とＩＳＡバス３２の間のインタ
ーフェースを提供する。ＩＳＡインターフェース４４
は、ブリッジ・チップ３４による使用のためにＩＳＡバ
ス・サイクルをシステム・バス・サイクルに変換する。
他にも機能はあるが、ＰＣＩインターフェース４８は、
ＰＣＩバス３０からのＰＣＩバス・サイクルをブリッジ
・チップ３４用のシステム・バス・サイクルに変換す
る。ＤＭＡコントローラ５０は、このシステム内のメモ
リ・アクセスのＤＭＡ制御を提供する。
【００１４】図３は、ブリッジ・チップ３４を低速技術
で実施できるようにし、なおかつＰＣＩプロトコルに従
って応答できるようにするＰＣＩインターフェース４８
の要素のブロック図である。当業者であれば、ＰＣＩイ
ンターフェース４８に、ＰＣＩサイクル／内部システム
・バス・サイクル変換を実行するための他の要素が含ま
れるが、本発明を明瞭に示すためにこれらの要素が図示
されていないことを理解するであろう。
で実施できるようにし、なおかつＰＣＩプロトコルに従
って応答できるようにするＰＣＩインターフェース４８
の要素のブロック図である。当業者であれば、ＰＣＩイ
ンターフェース４８に、ＰＣＩサイクル／内部システム
・バス・サイクル変換を実行するための他の要素が含ま
れるが、本発明を明瞭に示すためにこれらの要素が図示
されていないことを理解するであろう。
【００１５】ＰＣＩインターフェース４８は、ブリッジ
・チップ３４上に配置される複数のＰＣＩスレーブ６
４、６６および６８に結合される。これらのＰＣＩスレ
ーブ６４、６６および６８は、分配／収集、ＩＤＥイン
ターフェース動作、ＰＣＩ調停など、ブリッジ・チップ
３４に組み込むことのできるさまざまな所望の機能を実
行する。ブリッジ・チップ３４は、適度なコストのチッ
プを提供するために低速技術で実現されるので、ＰＣＩ
スレーブ６４、６６および６８も、低速技術で実現さ
れ、ＰＣＩバス３０上のラッチされない制御信号を正常
に検出し応答することができない。したがって、ブリッ
ジ・チップ３４上のＰＣＩスレーブ６４、６６および６
８は、ＰＣＩバス３０とやりとりされる制御信号のラッ
チを必要とする。
・チップ３４上に配置される複数のＰＣＩスレーブ６
４、６６および６８に結合される。これらのＰＣＩスレ
ーブ６４、６６および６８は、分配／収集、ＩＤＥイン
ターフェース動作、ＰＣＩ調停など、ブリッジ・チップ
３４に組み込むことのできるさまざまな所望の機能を実
行する。ブリッジ・チップ３４は、適度なコストのチッ
プを提供するために低速技術で実現されるので、ＰＣＩ
スレーブ６４、６６および６８も、低速技術で実現さ
れ、ＰＣＩバス３０上のラッチされない制御信号を正常
に検出し応答することができない。したがって、ブリッ
ジ・チップ３４上のＰＣＩスレーブ６４、６６および６
８は、ＰＣＩバス３０とやりとりされる制御信号のラッ
チを必要とする。
【００１６】ＰＣＩインターフェース４８によるＰＣＩ
バス３０とやりとりされる制御信号のラッチは、通常の
ラッチによって形成されるＰＣＩラッチ６０によって実
現される。ＰＣＩラッチ６０は、フレーム信号（ＦＲＡ
ＭＥ＃）とイニシエータ作動可能信号（ＩＲＤＹ＃）を
受け取り、ターゲット作動可能信号（ＴＲＤＹ＃）、停
止信号（ＳＴＯＰ＃）およびデバイス選択信号（ＤＥＶ
ＳＥＬ＃）を送るために、ＰＣＩバス３０に結合され
る。ＰＣＩラッチ６０は、内部バスであるラッチされる
ＰＣＩバス６２にも結合され、ラッチされるＰＣＩバス
６２上にラッチされた版の上記信号を提供する。ラッチ
された信号を、Ｌ＿ＦＲＡＭＥ＃、Ｌ＿ＩＲＤＹ＃、Ｌ
＿ＴＲＤＹ＃、Ｌ＿ＤＥＶＳＥＬ＃およびＬ＿ＳＴＯＰ
＃と呼称する。
バス３０とやりとりされる制御信号のラッチは、通常の
ラッチによって形成されるＰＣＩラッチ６０によって実
現される。ＰＣＩラッチ６０は、フレーム信号（ＦＲＡ
ＭＥ＃）とイニシエータ作動可能信号（ＩＲＤＹ＃）を
受け取り、ターゲット作動可能信号（ＴＲＤＹ＃）、停
止信号（ＳＴＯＰ＃）およびデバイス選択信号（ＤＥＶ
ＳＥＬ＃）を送るために、ＰＣＩバス３０に結合され
る。ＰＣＩラッチ６０は、内部バスであるラッチされる
ＰＣＩバス６２にも結合され、ラッチされるＰＣＩバス
６２上にラッチされた版の上記信号を提供する。ラッチ
された信号を、Ｌ＿ＦＲＡＭＥ＃、Ｌ＿ＩＲＤＹ＃、Ｌ
＿ＴＲＤＹ＃、Ｌ＿ＤＥＶＳＥＬ＃およびＬ＿ＳＴＯＰ
＃と呼称する。
【００１７】両方向での信号のラッチによって、ＰＣＩ
マスタ４２とＰＣＩスレーブ６４、６６および６８の間
の通信サイクルに２クロックの待ち時間が追加される。
ＰＣＩバス３０は、２クロックの待ち時間を有するよう
に設計されておらず、プロトコルを維持する。
マスタ４２とＰＣＩスレーブ６４、６６および６８の間
の通信サイクルに２クロックの待ち時間が追加される。
ＰＣＩバス３０は、２クロックの待ち時間を有するよう
に設計されておらず、プロトコルを維持する。
【００１８】両方向で信号をラッチする必要から生じる
待ち時間の問題を克服するために、本発明のＰＣＩイン
ターフェース４８には、ＰＣＩバス３０に結合されるＰ
ＣＩインターフェース論理デバイス７０が設けられる。
下で詳細に説明するように、ＰＣＩインターフェース論
理デバイス７０は、外部ＰＣＩ制御信号とスレーブ制御
信号を監視し、ＰＣＩバス・プロトコルに従ってＰＣＩ
バス３０上の制御信号を駆動する。
待ち時間の問題を克服するために、本発明のＰＣＩイン
ターフェース４８には、ＰＣＩバス３０に結合されるＰ
ＣＩインターフェース論理デバイス７０が設けられる。
下で詳細に説明するように、ＰＣＩインターフェース論
理デバイス７０は、外部ＰＣＩ制御信号とスレーブ制御
信号を監視し、ＰＣＩバス・プロトコルに従ってＰＣＩ
バス３０上の制御信号を駆動する。
【００１９】ＰＣＩインターフェース論理デバイス７０
の構成は、この実施例のＰＣＩバス３０の例など、ＰＣ
Ｉインターフェース論理デバイス７０が使用されている
特定のバスに固有である。ＰＣＩバス・プロトコルを維
持するために、ＳＴＯＰ＃信号、ＤＥＶＳＥＬ＃信号お
よびＴＲＤＹ＃信号のそれぞれについて、状態機械を設
ける。ＰＣＩバス・プロトコルに従う制御信号の監視と
駆動という機能を実行するための状態機械の構成は、当
業者であれば容易に達成できる。
の構成は、この実施例のＰＣＩバス３０の例など、ＰＣ
Ｉインターフェース論理デバイス７０が使用されている
特定のバスに固有である。ＰＣＩバス・プロトコルを維
持するために、ＳＴＯＰ＃信号、ＤＥＶＳＥＬ＃信号お
よびＴＲＤＹ＃信号のそれぞれについて、状態機械を設
ける。ＰＣＩバス・プロトコルに従う制御信号の監視と
駆動という機能を実行するための状態機械の構成は、当
業者であれば容易に達成できる。
【００２０】ＰＣＩスレーブ６４、６６および６８のラ
ッチされるＰＣＩバス６２へのインターフェースに起因
する問題には、（１）外部ＦＲＡＭＥ＃がデアサートさ
れた状態でスレーブのＴＲＤＹ＃がアサートされる時に
スレーブがバーストの試みを停止すること、（２）非バ
ースト転送、（３）外部ＦＲＡＭＥ＃がデアサートされ
る前にスレーブのＴＲＤＹ＃がアサートされる時にスレ
ーブがバーストの試みを停止すること、などが含まれ
る。
ッチされるＰＣＩバス６２へのインターフェースに起因
する問題には、（１）外部ＦＲＡＭＥ＃がデアサートさ
れた状態でスレーブのＴＲＤＹ＃がアサートされる時に
スレーブがバーストの試みを停止すること、（２）非バ
ースト転送、（３）外部ＦＲＡＭＥ＃がデアサートされ
る前にスレーブのＴＲＤＹ＃がアサートされる時にスレ
ーブがバーストの試みを停止すること、などが含まれ
る。
【００２１】ＰＣＩの信号とバス・プロトコルは、当業
者に周知であるが、図４ないし図９のタイミング図に示
された信号の意味を、簡単に説明する。
者に周知であるが、図４ないし図９のタイミング図に示
された信号の意味を、簡単に説明する。
【００２２】ＦＲＡＭＥ＃信号は、マスタがトランザク
ションを開始しようとしていることをスレーブに示すた
めに、マスタ（または「イニシエータ」）によってアサ
ートされる。
ションを開始しようとしていることをスレーブに示すた
めに、マスタ（または「イニシエータ」）によってアサ
ートされる。
【００２３】ＩＲＤＹ＃（Initiator Ready、イニシエ
ータ作動可能）信号は、マスタがデータの送受の準備が
できていることを示すために、マスタによってアサート
される。
ータ作動可能）信号は、マスタがデータの送受の準備が
できていることを示すために、マスタによってアサート
される。
【００２４】ＤＥＶＳＥＬ＃（Device Select、デバイ
ス選択）信号は、あるスレーブがマスタとのトランザク
ションを実行するために選択されたデバイスであること
をそのスレーブが知ったことの通知をマスタに送るため
に、スレーブによってアサートされる。
ス選択）信号は、あるスレーブがマスタとのトランザク
ションを実行するために選択されたデバイスであること
をそのスレーブが知ったことの通知をマスタに送るため
に、スレーブによってアサートされる。
【００２５】ＴＲＤＹ＃（Target Ready、ターゲット作
動可能）信号は、スレーブ（または「ターゲット」）が
データの送受の準備ができていることを示すために、ス
レーブによってアサートされる。
動可能）信号は、スレーブ（または「ターゲット」）が
データの送受の準備ができていることを示すために、ス
レーブによってアサートされる。
【００２６】ＳＴＯＰ＃信号は、スレーブがトランザク
ションを処理できないことをマスタに示すために、スレ
ーブによってアサートされる。
ションを処理できないことをマスタに示すために、スレ
ーブによってアサートされる。
【００２７】本発明の実施例では、ＰＣＩインターフェ
ース論理デバイス７０が、６つの異なる状況の下でＤＥ
ＶＳＥＬ＃、ＳＴＯＰ＃およびＴＲＤＹ＃信号（これら
の信号はスレーブから送られる）の制御を行う。第１の
状況は、ＰＣＩマスタ４２が遅延ＩＲＤＹ＃を用いて非
バーストのスレーブ（ＰＣＩスレーブ６４など）へのバ
ーストを試みる時である。この状況のタイミング図を、
図４に示す（どのタイミング図でも、接頭辞"L_"は、ブ
リッジ・チップ３４の内部にラッチされた信号を意味
し、接頭辞がない場合は、ブリッジ・チップ３４の外部
のラッチされない信号を示す。また、破線は、ＰＣＩイ
ンターフェース論理デバイス７０によって駆動された信
号を示す）。ＰＣＩスレーブ６４は、その転送がバース
ト転送と非バースト転送のどちらであるかを知らないの
で、ＰＣＩスレーブ６４は、そのサイクルの第４クロッ
クでＬ＿ＳＴＯＰ＃をアサートする。ＳＴＯＰ＃信号
が、そのサイクルの第５クロックにチップからＰＣＩバ
ス３０へ送られる。データを送るために、ＰＣＩマスタ
４２が、ＩＲＤＹ＃信号をアクティブに駆動する。ま
た、ＰＣＩマスタ４２は、第６クロックにアサートされ
たＳＴＯＰ＃を見、したがって、そのサイクルを終了す
るためにＦＲＡＭＥ＃をインアクティブに駆動する。信
号ＴＲＤＹ＃は、１クロックだけアサートされなければ
ならない。というのは、ＰＣＩスレーブ６４がバースト
転送をサポートしないからである。したがって、ＰＣＩ
インターフェース論理デバイス７０は、第６クロックに
ＴＲＤＹ＃をデアサートする。ＦＲＡＭＥ＃がデアサー
トされた後に、ＰＣＩプロトコルでは、ＤＥＶＳＥＬ
＃、ＴＲＤＹ＃およびＳＴＯＰ＃（スレーブ信号）のす
べてがデアサートされることが必要である。したがっ
て、ＰＣＩプロトコルでは、ＳＴＯＰ＃とＤＥＶＳＥＬ
＃信号を、ＦＲＡＭＥ＃のデアサートの後のクロックす
なわち、第７クロックにデアサートする必要がある。本
発明のＰＣＩインターフェース論理デバイス７０がない
場合、これらの信号は、第９クロックまでインアクティ
ブに駆動されないはずである。というのは、ラッチされ
たＬ＿ＦＲＡＭＥ＃信号が、第７クロックまでＰＣＩス
レーブ６４に見えず、これに対する応答が第８クロック
になり、第９クロックにチップから送られるからであ
る。したがって、ＰＣＩスレーブ６４は、ＰＣＩバス・
プロトコルに従って応答するのに十分な時間でサイクル
を終了しなければならないことを知らされない。
ース論理デバイス７０が、６つの異なる状況の下でＤＥ
ＶＳＥＬ＃、ＳＴＯＰ＃およびＴＲＤＹ＃信号（これら
の信号はスレーブから送られる）の制御を行う。第１の
状況は、ＰＣＩマスタ４２が遅延ＩＲＤＹ＃を用いて非
バーストのスレーブ（ＰＣＩスレーブ６４など）へのバ
ーストを試みる時である。この状況のタイミング図を、
図４に示す（どのタイミング図でも、接頭辞"L_"は、ブ
リッジ・チップ３４の内部にラッチされた信号を意味
し、接頭辞がない場合は、ブリッジ・チップ３４の外部
のラッチされない信号を示す。また、破線は、ＰＣＩイ
ンターフェース論理デバイス７０によって駆動された信
号を示す）。ＰＣＩスレーブ６４は、その転送がバース
ト転送と非バースト転送のどちらであるかを知らないの
で、ＰＣＩスレーブ６４は、そのサイクルの第４クロッ
クでＬ＿ＳＴＯＰ＃をアサートする。ＳＴＯＰ＃信号
が、そのサイクルの第５クロックにチップからＰＣＩバ
ス３０へ送られる。データを送るために、ＰＣＩマスタ
４２が、ＩＲＤＹ＃信号をアクティブに駆動する。ま
た、ＰＣＩマスタ４２は、第６クロックにアサートされ
たＳＴＯＰ＃を見、したがって、そのサイクルを終了す
るためにＦＲＡＭＥ＃をインアクティブに駆動する。信
号ＴＲＤＹ＃は、１クロックだけアサートされなければ
ならない。というのは、ＰＣＩスレーブ６４がバースト
転送をサポートしないからである。したがって、ＰＣＩ
インターフェース論理デバイス７０は、第６クロックに
ＴＲＤＹ＃をデアサートする。ＦＲＡＭＥ＃がデアサー
トされた後に、ＰＣＩプロトコルでは、ＤＥＶＳＥＬ
＃、ＴＲＤＹ＃およびＳＴＯＰ＃（スレーブ信号）のす
べてがデアサートされることが必要である。したがっ
て、ＰＣＩプロトコルでは、ＳＴＯＰ＃とＤＥＶＳＥＬ
＃信号を、ＦＲＡＭＥ＃のデアサートの後のクロックす
なわち、第７クロックにデアサートする必要がある。本
発明のＰＣＩインターフェース論理デバイス７０がない
場合、これらの信号は、第９クロックまでインアクティ
ブに駆動されないはずである。というのは、ラッチされ
たＬ＿ＦＲＡＭＥ＃信号が、第７クロックまでＰＣＩス
レーブ６４に見えず、これに対する応答が第８クロック
になり、第９クロックにチップから送られるからであ
る。したがって、ＰＣＩスレーブ６４は、ＰＣＩバス・
プロトコルに従って応答するのに十分な時間でサイクル
を終了しなければならないことを知らされない。
【００２８】ラッチされない（外部の）制御信号を監視
しているＰＣＩインターフェース論理デバイス７０は、
サイクルの終了を必要とする状況の際にインアクティブ
のＦＲＡＭＥ＃信号を認識する。したがって、ＰＣＩイ
ンターフェース論理デバイス７０は、第７クロックにＳ
ＴＯＰ＃、ＤＥＶＳＥＬ＃およびＴＲＤＹ＃をインアク
ティブに駆動し、これによってＰＣＩバス・プロトコル
を維持する。
しているＰＣＩインターフェース論理デバイス７０は、
サイクルの終了を必要とする状況の際にインアクティブ
のＦＲＡＭＥ＃信号を認識する。したがって、ＰＣＩイ
ンターフェース論理デバイス７０は、第７クロックにＳ
ＴＯＰ＃、ＤＥＶＳＥＬ＃およびＴＲＤＹ＃をインアク
ティブに駆動し、これによってＰＣＩバス・プロトコル
を維持する。
【００２９】他の５つの状況で制御信号を駆動するため
のＰＣＩインターフェース論理デバイス７０の動作は、
上の説明と残りのタイミング図から明白になるはずであ
る。たとえば、図５の状況は、ＰＣＩマスタ４２が、遅
延ＩＲＤＹ＃を用いて非バーストのスレーブ６４へのバ
ーストを試み、そのサイクルをターゲットの打切り（ab
ort）で終了させなければならない時に発生する。ター
ゲットの打切りは、スレーブがＬ＿ＤＥＶＳＥＬ＃をデ
アサートし、Ｌ＿ＳＴＯＰ＃をアサートすることによっ
て定義される。第５クロックでＳＴＯＰ＃信号を受け取
った後に、マスタがＦＲＡＭＥ＃信号をインアクティブ
に駆動する。このＳＴＯＰ＃信号は、バス・プロトコル
を維持するために、次のクロックにＰＣＩインターフェ
ース論理デバイス７０によってインアクティブに駆動さ
れなければならない（ＤＥＶＳＥＬ＃とＴＲＤＹ＃は、
既にインアクティブになっている）。
のＰＣＩインターフェース論理デバイス７０の動作は、
上の説明と残りのタイミング図から明白になるはずであ
る。たとえば、図５の状況は、ＰＣＩマスタ４２が、遅
延ＩＲＤＹ＃を用いて非バーストのスレーブ６４へのバ
ーストを試み、そのサイクルをターゲットの打切り（ab
ort）で終了させなければならない時に発生する。ター
ゲットの打切りは、スレーブがＬ＿ＤＥＶＳＥＬ＃をデ
アサートし、Ｌ＿ＳＴＯＰ＃をアサートすることによっ
て定義される。第５クロックでＳＴＯＰ＃信号を受け取
った後に、マスタがＦＲＡＭＥ＃信号をインアクティブ
に駆動する。このＳＴＯＰ＃信号は、バス・プロトコル
を維持するために、次のクロックにＰＣＩインターフェ
ース論理デバイス７０によってインアクティブに駆動さ
れなければならない（ＤＥＶＳＥＬ＃とＴＲＤＹ＃は、
既にインアクティブになっている）。
【００３０】第３の状況（図６）は、ＰＣＩマスタ４２
が即時ＩＲＤＹ＃を用いてバーストを行っており、ＰＣ
Ｉスレーブ６４がＬ＿ＤＥＶＳＥＬ＃をインアクティブ
に駆動し、Ｌ＿ＳＴＯＰ＃をアクティブに駆動すること
によってターゲット打切りを実行する時に発生する。こ
の場合、ＰＣＩバス・プロトコルによれば、ＦＲＡＭＥ
＃信号をアクティブに駆動し（ＰＣＩマスタ４２によっ
て行われる）、ターゲット打切りの後にＦＲＡＭＥ＃信
号がインアクティブに駆動された１クロック後に、ＳＴ
ＯＰ＃信号をインアクティブに駆動する（ＰＣＩインタ
ーフェース論理デバイス７０によって）ことが必要であ
る。ラッチされない信号を監視しているＰＣＩインター
フェース論理デバイス７０は、ＤＥＶＳＥＬ＃とＴＲＤ
Ｙ＃が既にインアクティブであるから、ＳＴＯＰ＃信号
をインアクティブに駆動するだけで良い。
が即時ＩＲＤＹ＃を用いてバーストを行っており、ＰＣ
Ｉスレーブ６４がＬ＿ＤＥＶＳＥＬ＃をインアクティブ
に駆動し、Ｌ＿ＳＴＯＰ＃をアクティブに駆動すること
によってターゲット打切りを実行する時に発生する。こ
の場合、ＰＣＩバス・プロトコルによれば、ＦＲＡＭＥ
＃信号をアクティブに駆動し（ＰＣＩマスタ４２によっ
て行われる）、ターゲット打切りの後にＦＲＡＭＥ＃信
号がインアクティブに駆動された１クロック後に、ＳＴ
ＯＰ＃信号をインアクティブに駆動する（ＰＣＩインタ
ーフェース論理デバイス７０によって）ことが必要であ
る。ラッチされない信号を監視しているＰＣＩインター
フェース論理デバイス７０は、ＤＥＶＳＥＬ＃とＴＲＤ
Ｙ＃が既にインアクティブであるから、ＳＴＯＰ＃信号
をインアクティブに駆動するだけで良い。
【００３１】第４の状況（図７）は、ＰＣＩマスタ４２
が遅延ＩＲＤＹ＃信号を用いて非バースト転送を実行
し、ターゲット打切りがある時に発生する。この場合、
ＰＣＩマスタ４２は、ＳＴＯＰ＃信号がアクティブにな
るのを知った後に、ＦＲＡＭＥ＃信号をインアクティブ
に駆動する。ＦＲＡＭＥ＃がデアサートされた１クロッ
ク後に、バス・プロトコルを維持するために、もう一度
ＰＣＩインターフェース論理デバイス７０によってＳＴ
ＯＰ＃信号がインアクティブに駆動される。そうでない
と、さらに２クロック・サイクルの間ＰＣＩバス３０上
でＬ＿ＳＴＯＰ＃信号がインアクティブに駆動されなく
なり、ＰＣＩバス・プロトコルに違反することになる。
が遅延ＩＲＤＹ＃信号を用いて非バースト転送を実行
し、ターゲット打切りがある時に発生する。この場合、
ＰＣＩマスタ４２は、ＳＴＯＰ＃信号がアクティブにな
るのを知った後に、ＦＲＡＭＥ＃信号をインアクティブ
に駆動する。ＦＲＡＭＥ＃がデアサートされた１クロッ
ク後に、バス・プロトコルを維持するために、もう一度
ＰＣＩインターフェース論理デバイス７０によってＳＴ
ＯＰ＃信号がインアクティブに駆動される。そうでない
と、さらに２クロック・サイクルの間ＰＣＩバス３０上
でＬ＿ＳＴＯＰ＃信号がインアクティブに駆動されなく
なり、ＰＣＩバス・プロトコルに違反することになる。
【００３２】第５の状況（図８）は、ＰＣＩマスタ４２
が非バースト転送を実行し、ターゲット打切りがない時
に発生する。この場合、ＰＣＩスレーブ６４は、第４ク
ロックにＬ＿ＳＴＯＰ＃をアサートし、ＰＣＩマスタ４
２は第５クロックにこれをＳＴＯＰ＃として検出する。
ＰＣＩマスタ４２は、第６クロックにＦＲＡＭＥ＃をデ
アサートすることによって応答する。第６クロックにＦ
ＲＡＭＥ＃信号がデアサートされるので、ＳＴＯＰ＃信
号、ＴＲＤＹ＃信号およびＤＥＶＳＥＬ＃信号は、すべ
てが第７クロックにデアサートされなければならない。
ＰＣＩスレーブ６４は、信号のラッチが原因でこれらの
信号を十分すばやくインアクティブに駆動することがで
きないので、ＰＣＩインターフェース論理デバイス７０
が、これらの信号をインアクティブに駆動して、ＰＣＩ
バス・プロトコルを維持する。
が非バースト転送を実行し、ターゲット打切りがない時
に発生する。この場合、ＰＣＩスレーブ６４は、第４ク
ロックにＬ＿ＳＴＯＰ＃をアサートし、ＰＣＩマスタ４
２は第５クロックにこれをＳＴＯＰ＃として検出する。
ＰＣＩマスタ４２は、第６クロックにＦＲＡＭＥ＃をデ
アサートすることによって応答する。第６クロックにＦ
ＲＡＭＥ＃信号がデアサートされるので、ＳＴＯＰ＃信
号、ＴＲＤＹ＃信号およびＤＥＶＳＥＬ＃信号は、すべ
てが第７クロックにデアサートされなければならない。
ＰＣＩスレーブ６４は、信号のラッチが原因でこれらの
信号を十分すばやくインアクティブに駆動することがで
きないので、ＰＣＩインターフェース論理デバイス７０
が、これらの信号をインアクティブに駆動して、ＰＣＩ
バス・プロトコルを維持する。
【００３３】第６の状況（図９）は、マスタが、即時Ｉ
ＲＤＹ＃信号を用いて、非バーストのＰＣＩスレーブ６
４にバースト転送を行う時に発生する。第４クロックに
ＰＣＩスレーブ６４がＬ＿ＳＴＯＰ＃信号をアサート
し、ＰＣＩマスタ４２はこれを第５クロックに検出し
て、ＦＲＡＭＥ＃をデアサートする。ＦＲＡＭＥ＃がデ
アサートされた後に、ＰＣＩバス・プロトコルを維持す
るために、第６クロックにＤＥＶＳＥＬ＃とＳＴＯＰ＃
をインアクティブに駆動しなければならない。この場
合、ＴＲＤＹ＃は既にインアクティブになっている。
ＲＤＹ＃信号を用いて、非バーストのＰＣＩスレーブ６
４にバースト転送を行う時に発生する。第４クロックに
ＰＣＩスレーブ６４がＬ＿ＳＴＯＰ＃信号をアサート
し、ＰＣＩマスタ４２はこれを第５クロックに検出し
て、ＦＲＡＭＥ＃をデアサートする。ＦＲＡＭＥ＃がデ
アサートされた後に、ＰＣＩバス・プロトコルを維持す
るために、第６クロックにＤＥＶＳＥＬ＃とＳＴＯＰ＃
をインアクティブに駆動しなければならない。この場
合、ＴＲＤＹ＃は既にインアクティブになっている。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）第１バスと、マスタ・スレーブ制御
信号を転送し、指定されたバス・プロトコルを有する第
２バスと、第２バスに結合された少なくとも１つのマス
タと、第１バスおよび第２バスをインターフェースする
ために第１バスと第２バスとの間に結合されたブリッジ
とを含み、前記ブリッジが、ラッチされたマスタ・スレ
ーブ制御信号を転送する、内部でラッチされる第３バス
と、少なくとも１つのスレーブと、第２バスと第３バス
との間に結合され、第２バスから受け取るマスタ・スレ
ーブ制御信号と第３バスから受け取るラッチされたマス
タ・スレーブ制御信号とをラッチするラッチと、第２バ
スと第３バスとの間に結合され、第２バス上の制御信号
の状態を監視し、監視される制御信号の特定の所定の状
態に応答して、バス・プロトコルに従って第２バス上の
制御信号のうちの少なくとも１つを駆動する、論理デバ
イスとを含む、コンピュータ・システム。 （２）第２バスが、ＰＣＩ（peripheral controller in
terconnect）バスであり、バス・プロトコルが、ＰＣＩ
バス・プロトコルであることを特徴とする、上記（１）
に記載のシステム。 （３）スレーブが、ＰＣＩスレーブであることを特徴と
する、上記（２）に記載のシステム。 （４）第３バスが、内部的にラッチされたＰＣＩバスで
あることを特徴とする、上記（３）に記載のシステム。 （５）制御信号が、ターゲット作動可能信号、デバイス
選択信号および停止信号を含み、論理デバイスが、監視
される制御信号の特定の所定の状態に応答してこれらの
制御信号のうちの少なくとも１つを駆動することを特徴
とする、上記（４）に記載のシステム。 （６）監視される制御信号が、フレーム信号とイニシエ
ータ作動可能信号とを含むことを特徴とする、上記
（５）に記載のシステム。 （７）ブリッジが、低速ＣＭＯＳ技術によって形成され
ることを特徴とする、上記（６）に記載のシステム。 （８）論理デバイスが、ターゲット作動可能信号、デバ
イス選択信号および停止信号のそれぞれについて別々の
状態機械を含むことを特徴とする、上記（５）に記載の
システム。 （９）所定の状態が、フレーム信号のデアサートを含
み、論理デバイスが、フレーム信号のデアサートに応答
して、アクティブなターゲット作動可能信号、デバイス
選択信号および停止信号をインアクティブに駆動するこ
とを特徴とする、上記（６）に記載のシステム。 （１０）第１バスと第２バスとをインターフェースする
ため第１バスと第２バスとの間に結合されたブリッジで
あって、第２バスが、マスタ・スレーブ制御信号を転送
し、バスに結合されたマスタと指定されたバス・プロト
コルとを有し、ラッチされたマスタ・スレーブ制御信号
を転送する内部的にラッチされる第３バスと、少なくと
も１つのスレーブと、第２バスと第３バスとの間に結合
され、第２バスから受け取るマスタ・スレーブ制御信号
と第３バスから受け取るラッチされたマスタ・スレーブ
制御信号とをラッチするラッチと、第２バスと第３バス
との間に結合され、第２バス上の制御信号の状態を監視
し、監視される制御信号の特定の所定の状態に応答し
て、バス・プロトコルに従って第２バス上の制御信号の
うちの少なくとも１つを駆動する論理デバイスとを含
む、ブリッジ。 （１１）第２バスが、ＰＣＩ（peripheral controller
interconnect）バスであり、バス・プロトコルが、ＰＣ
Ｉバス・プロトコルであることを特徴とする、上記（１
０）に記載のブリッジ。 （１２）スレーブが、ＰＣＩスレーブであることを特徴
とする、上記（１１）に記載のブリッジ。 （１３）第３バスが、内部的にラッチされたＰＣＩバス
であることを特徴とする、上記（１２）に記載のブリッ
ジ。 （１４）制御信号が、ターゲット作動可能信号、デバイ
ス選択信号および停止信号を含み、論理デバイスが、監
視される制御信号の特定の所定の状態に応答してこれら
の制御信号のうちの少なくとも１つを駆動することを特
徴とする、上記（１３）に記載のブリッジ。 （１５）監視される制御信号が、フレーム信号とイニシ
エータ作動可能信号とを含むことを特徴とする、上記
（１４）に記載のブリッジ。 （１６）ブリッジが、低速ＣＭＯＳ技術によって形成さ
れることを特徴とする、上記（１５）に記載のブリッ
ジ。 （１７）論理デバイスが、ターゲット作動可能信号、デ
バイス選択信号および停止信号のそれぞれについて別々
の状態機械を含むことを特徴とする、上記（１４）に記
載のブリッジ。 （１８）所定の状態が、フレーム信号のデアサートを含
み、論理デバイスが、フレーム信号のデアサートに応答
して、アクティブなターゲット作動可能信号、デバイス
選択信号および停止信号をインアクティブに駆動するこ
とを特徴とする、上記（１５）に記載のブリッジ。
信号を転送し、指定されたバス・プロトコルを有する第
２バスと、第２バスに結合された少なくとも１つのマス
タと、第１バスおよび第２バスをインターフェースする
ために第１バスと第２バスとの間に結合されたブリッジ
とを含み、前記ブリッジが、ラッチされたマスタ・スレ
ーブ制御信号を転送する、内部でラッチされる第３バス
と、少なくとも１つのスレーブと、第２バスと第３バス
との間に結合され、第２バスから受け取るマスタ・スレ
ーブ制御信号と第３バスから受け取るラッチされたマス
タ・スレーブ制御信号とをラッチするラッチと、第２バ
スと第３バスとの間に結合され、第２バス上の制御信号
の状態を監視し、監視される制御信号の特定の所定の状
態に応答して、バス・プロトコルに従って第２バス上の
制御信号のうちの少なくとも１つを駆動する、論理デバ
イスとを含む、コンピュータ・システム。 （２）第２バスが、ＰＣＩ（peripheral controller in
terconnect）バスであり、バス・プロトコルが、ＰＣＩ
バス・プロトコルであることを特徴とする、上記（１）
に記載のシステム。 （３）スレーブが、ＰＣＩスレーブであることを特徴と
する、上記（２）に記載のシステム。 （４）第３バスが、内部的にラッチされたＰＣＩバスで
あることを特徴とする、上記（３）に記載のシステム。 （５）制御信号が、ターゲット作動可能信号、デバイス
選択信号および停止信号を含み、論理デバイスが、監視
される制御信号の特定の所定の状態に応答してこれらの
制御信号のうちの少なくとも１つを駆動することを特徴
とする、上記（４）に記載のシステム。 （６）監視される制御信号が、フレーム信号とイニシエ
ータ作動可能信号とを含むことを特徴とする、上記
（５）に記載のシステム。 （７）ブリッジが、低速ＣＭＯＳ技術によって形成され
ることを特徴とする、上記（６）に記載のシステム。 （８）論理デバイスが、ターゲット作動可能信号、デバ
イス選択信号および停止信号のそれぞれについて別々の
状態機械を含むことを特徴とする、上記（５）に記載の
システム。 （９）所定の状態が、フレーム信号のデアサートを含
み、論理デバイスが、フレーム信号のデアサートに応答
して、アクティブなターゲット作動可能信号、デバイス
選択信号および停止信号をインアクティブに駆動するこ
とを特徴とする、上記（６）に記載のシステム。 （１０）第１バスと第２バスとをインターフェースする
ため第１バスと第２バスとの間に結合されたブリッジで
あって、第２バスが、マスタ・スレーブ制御信号を転送
し、バスに結合されたマスタと指定されたバス・プロト
コルとを有し、ラッチされたマスタ・スレーブ制御信号
を転送する内部的にラッチされる第３バスと、少なくと
も１つのスレーブと、第２バスと第３バスとの間に結合
され、第２バスから受け取るマスタ・スレーブ制御信号
と第３バスから受け取るラッチされたマスタ・スレーブ
制御信号とをラッチするラッチと、第２バスと第３バス
との間に結合され、第２バス上の制御信号の状態を監視
し、監視される制御信号の特定の所定の状態に応答し
て、バス・プロトコルに従って第２バス上の制御信号の
うちの少なくとも１つを駆動する論理デバイスとを含
む、ブリッジ。 （１１）第２バスが、ＰＣＩ（peripheral controller
interconnect）バスであり、バス・プロトコルが、ＰＣ
Ｉバス・プロトコルであることを特徴とする、上記（１
０）に記載のブリッジ。 （１２）スレーブが、ＰＣＩスレーブであることを特徴
とする、上記（１１）に記載のブリッジ。 （１３）第３バスが、内部的にラッチされたＰＣＩバス
であることを特徴とする、上記（１２）に記載のブリッ
ジ。 （１４）制御信号が、ターゲット作動可能信号、デバイ
ス選択信号および停止信号を含み、論理デバイスが、監
視される制御信号の特定の所定の状態に応答してこれら
の制御信号のうちの少なくとも１つを駆動することを特
徴とする、上記（１３）に記載のブリッジ。 （１５）監視される制御信号が、フレーム信号とイニシ
エータ作動可能信号とを含むことを特徴とする、上記
（１４）に記載のブリッジ。 （１６）ブリッジが、低速ＣＭＯＳ技術によって形成さ
れることを特徴とする、上記（１５）に記載のブリッ
ジ。 （１７）論理デバイスが、ターゲット作動可能信号、デ
バイス選択信号および停止信号のそれぞれについて別々
の状態機械を含むことを特徴とする、上記（１４）に記
載のブリッジ。 （１８）所定の状態が、フレーム信号のデアサートを含
み、論理デバイスが、フレーム信号のデアサートに応答
して、アクティブなターゲット作動可能信号、デバイス
選択信号および停止信号をインアクティブに駆動するこ
とを特徴とする、上記（１５）に記載のブリッジ。
【００３６】
【発明の効果】上の例から認められるように、本発明
は、ラッチされない外部の制御信号を監視し、特定の状
況の下で、ＰＣＩバス・プロトコルに従ってＰＣＩバス
３０上の外部スレーブ信号の駆動という作業を行う、Ｐ
ＣＩインターフェース論理デバイス７０を提供する。こ
れによって、ＰＣＩバス・プロトコルを維持しながら、
ＰＣＩスレーブ６４、６６および６８を含むブリッジ・
チップ３４を、ラッチされた信号を用いて低速の比較的
安価な技術で実施できる。
は、ラッチされない外部の制御信号を監視し、特定の状
況の下で、ＰＣＩバス・プロトコルに従ってＰＣＩバス
３０上の外部スレーブ信号の駆動という作業を行う、Ｐ
ＣＩインターフェース論理デバイス７０を提供する。こ
れによって、ＰＣＩバス・プロトコルを維持しながら、
ＰＣＩスレーブ６４、６６および６８を含むブリッジ・
チップ３４を、ラッチされた信号を用いて低速の比較的
安価な技術で実施できる。
【図１】本発明のコンピュータ・システムの透視図であ
る。
る。
【図２】本発明の実施例に従って構成された、図１のコ
ンピュータ・システムのブロック図である。
ンピュータ・システムのブロック図である。
【図３】本発明の実施例に従って構成されたブリッジ・
チップのブロック図である。
チップのブロック図である。
【図４】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
【図５】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
【図６】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
【図７】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
【図８】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
【図９】ある状況に関するＰＣＩバスと本発明のブリッ
ジ・チップの間の信号転送の例のタイミング図である。
ジ・チップの間の信号転送の例のタイミング図である。
１０ コンピュータ １２ コンソール筐体 １４ ビデオ表示装置 １６ キーボード １８ ケーブル ２０ フロッピー・ディスク駆動装置 ２２ ＣＤ−ＲＯＭ駆動装置 ３０ ＰＣＩバス ３２ ＩＳＡバス ３４ ブリッジ・チップ ３６ ＩＳＡマスタ ３８ ＩＳＡスレーブ ４０ ＰＣＩメモリ・スレーブ ４２ ＰＣＩマスタ ４４ ＩＳＡインターフェース ４６ 内部システム・バス ４８ ＰＣＩインターフェース ５０ ＤＭＡコントローラ ５２ プログラム式入出力（ＰＩＯ）レジスタ ６０ ＰＣＩラッチ ６２ ラッチされるＰＣＩバス ６４ ＰＣＩスレーブ ６６ ＰＣＩスレーブ ６８ ＰＣＩスレーブ ７０ ＰＣＩインターフェース論理デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アラン・ウォール アメリカ合衆国78750 テキサス州オース チン ジャンシー・ドライブ 8304 (72)発明者 エイミー・クリク アメリカ合衆国78750 テキサス州オース チン ジャンシー・ドライブ 8304 (72)発明者 ダニエル・アール・クローニン・ザ＝サー ド アメリカ合衆国33467 フロリダ州レー ク・ワースハットレス・ドライブ 6868
Claims (18)
- 【請求項１】第１バスと、 マスタ・スレーブ制御信号を転送し、指定されたバス・
プロトコルを有する第２バスと、 第２バスに結合された少なくとも１つのマスタと、 第１バスおよび第２バスをインターフェースするために
第１バスと第２バスとの間に結合されたブリッジとを含
み、前記ブリッジが、 ラッチされたマスタ・スレーブ制御信号を転送する、内
部でラッチされる第３バスと、 少なくとも１つのスレーブと、 第２バスと第３バスとの間に結合され、第２バスから受
け取るマスタ・スレーブ制御信号と第３バスから受け取
るラッチされたマスタ・スレーブ制御信号とをラッチす
るラッチと、 第２バスと第３バスとの間に結合され、第２バス上の制
御信号の状態を監視し、監視される制御信号の特定の所
定の状態に応答して、バス・プロトコルに従って第２バ
ス上の制御信号のうちの少なくとも１つを駆動する、論
理デバイスとを含む、コンピュータ・システム。 - 【請求項２】第２バスが、ＰＣＩ（peripheral control
ler interconnect）バスであり、バス・プロトコルが、
ＰＣＩバス・プロトコルであることを特徴とする、請求
項１に記載のシステム。 - 【請求項３】スレーブが、ＰＣＩスレーブであることを
特徴とする、請求項２に記載のシステム。 - 【請求項４】第３バスが、内部的にラッチされたＰＣＩ
バスであることを特徴とする、請求項３に記載のシステ
ム。 - 【請求項５】制御信号が、ターゲット作動可能信号、デ
バイス選択信号および停止信号を含み、論理デバイス
が、監視される制御信号の特定の所定の状態に応答して
これらの制御信号のうちの少なくとも１つを駆動するこ
とを特徴とする、請求項４に記載のシステム。 - 【請求項６】監視される制御信号が、フレーム信号とイ
ニシエータ作動可能信号とを含むことを特徴とする、請
求項５に記載のシステム。 - 【請求項７】ブリッジが、低速ＣＭＯＳ技術によって形
成されることを特徴とする、請求項６に記載のシステ
ム。 - 【請求項８】論理デバイスが、ターゲット作動可能信
号、デバイス選択信号および停止信号のそれぞれについ
て別々の状態機械を含むことを特徴とする、請求項５に
記載のシステム。 - 【請求項９】所定の状態が、フレーム信号のデアサート
を含み、論理デバイスが、フレーム信号のデアサートに
応答して、アクティブなターゲット作動可能信号、デバ
イス選択信号および停止信号をインアクティブに駆動す
ることを特徴とする、請求項６に記載のシステム。 - 【請求項１０】第１バスと第２バスとをインターフェー
スするため第１バスと第２バスとの間に結合されたブリ
ッジであって、第２バスが、マスタ・スレーブ制御信号
を転送し、バスに結合されたマスタと指定されたバス・
プロトコルとを有し、 ラッチされたマスタ・スレーブ制御信号を転送する内部
的にラッチされる第３バスと、 少なくとも１つのスレーブと、 第２バスと第３バスとの間に結合され、第２バスから受
け取るマスタ・スレーブ制御信号と第３バスから受け取
るラッチされたマスタ・スレーブ制御信号とをラッチす
るラッチと、 第２バスと第３バスとの間に結合され、第２バス上の制
御信号の状態を監視し、監視される制御信号の特定の所
定の状態に応答して、バス・プロトコルに従って第２バ
ス上の制御信号のうちの少なくとも１つを駆動する論理
デバイスとを含む、ブリッジ。 - 【請求項１１】第２バスが、ＰＣＩ（peripheral contr
oller interconnect）バスであり、バス・プロトコル
が、ＰＣＩバス・プロトコルであることを特徴とする、
請求項１０に記載のブリッジ。 - 【請求項１２】スレーブが、ＰＣＩスレーブであること
を特徴とする、請求項１１に記載のブリッジ。 - 【請求項１３】第３バスが、内部的にラッチされたＰＣ
Ｉバスであることを特徴とする、請求項１２に記載のブ
リッジ。 - 【請求項１４】制御信号が、ターゲット作動可能信号、
デバイス選択信号および停止信号を含み、論理デバイス
が、監視される制御信号の特定の所定の状態に応答して
これらの制御信号のうちの少なくとも１つを駆動するこ
とを特徴とする、請求項１３に記載のブリッジ。 - 【請求項１５】監視される制御信号が、フレーム信号と
イニシエータ作動可能信号とを含むことを特徴とする、
請求項１４に記載のブリッジ。 - 【請求項１６】ブリッジが、低速ＣＭＯＳ技術によって
形成されることを特徴とする、請求項１５に記載のブリ
ッジ。 - 【請求項１７】論理デバイスが、ターゲット作動可能信
号、デバイス選択信号および停止信号のそれぞれについ
て別々の状態機械を含むことを特徴とする、請求項１４
に記載のブリッジ。 - 【請求項１８】所定の状態が、フレーム信号のデアサー
トを含み、論理デバイスが、フレーム信号のデアサート
に応答して、アクティブなターゲット作動可能信号、デ
バイス選択信号および停止信号をインアクティブに駆動
することを特徴とする、請求項１５に記載のブリッジ。
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