JPH1069457A - 多数のアービタを有するコンピュータ・システムにおいて分散仲裁を処理するための回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数アビータにより複数バスへのアクセスを
仲裁する。 【解決手段】 コンピュータ・システムは、ＰＣＩバス
１１２ａを介して結合される着脱自在のラップトップ部
分と拡張ベースとを含む。これら各々は、ＰＣＩバス・
マスタ及びＩＳＡバス・マスタからのＰＣＩバスに対す
る要求を仲裁するため、別のＰＣＩアービタ回路２０４
を含む。ラップトップ部分は、トップ・レベル・アービ
タを含み、ラップトップまたは拡張ベース内のＰＣＩア
ービタがＰＣＩバスへのアクセスを有するか否かについ
て判定を行う。サイクルを実行する前に、いずれかのＰ
ＣＩアービタがトップ・レベル・アービタからの許可を
受けるが、ラップトップ部分がドッキングされている
間、トップ・レベル・アービタは、時分割多重でＰＣＩ
アービタ間で選択を行う。拡張ベース及びラップトップ
部分がドッキングされてないと、トップ・レベル・アー
ビタはラップトップのＰＣＩアービタにバス・アクセス
を許可する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムにおけるバス・アービトレーション（仲裁）に関
し、更に特定すれば、多数の周辺アービタを有するコン
ピュータ・システムにおける分散アーブトレーション方
式(distributed arbitration scheme)に関するものであ
る。

【０００２】

【従来の技術】マイクロプロセッサおよびメモリ・シス
テムにおける性能改善の結果、コンピュータは非常に強
力となり、従来では大型のメインフレーム・コンピュー
タでなければ不可能であったようなタスクであっても、
今日ではパーソナル・コンピュータによって実行可能と
なっている。技術的な変化は、携帯用コンピュータの分
野においてに特に素早く、この分野では、電力消費効率
の、構造、コスト、サイズ、重量および性能との均衡化
が図られる。多くのコンピュータ・ユーザは、携帯用コ
ンピュータに、デスクトップ機が提供するもの以上を提
供することを望むので、このような均衡化は特に意欲的
である。尚、本明細書では、「携帯用コンピュータ」と
いう用語は広い意味で用い、電池または太陽による電力
による給電を受ける種類のコンピュータを指すものとす
る。携帯用コンピュータに精通するものは、携帯用、引
き出し可能(luggable)、ラップトップ、ノートブックお
よびハンドへルドというような他の名称も認識するであ
ろう。これらの分類は、増々大きくなる携帯用コンピュ
ータ・マーケットの中のあるマーケティング区分を表わ
すために用いられている。

【０００３】コンピュータ・システムの設計者には、多
くの選択肢が利用可能である。単に入手可能な最高の性
能のプロセッサを中心に設計しているだけでも、高性能
の製品提供にかなりの効果があるが、競争が激しい今日
の市場では十分ではない。プロセッサは、高性能入出力
（Ｉ／Ｏ）バスを含む、高性能の構成要素による支援が
なければならない。システム設計者に利用可能な標準化
されたＩ／Ｏバスにはいくつかあり、それらは、ＩＳＡ
(Industry Standard Architecture：業界標準アーキテ
クチャ)バス、ＥＩＳＡ(Extended Industry Standard A
rchitecture：拡張業界標準アーキテクチャ)バス、及び
ＰＣＩ(Peripheral Component Interface：周辺要素イ
ンターフェース)バスが含まれる。今日のコンピュータ
は、典型的に、これら３種類のバスのいずれかの組み合
わせを用いて設計し、ＰＣＩの性能およびＩＳＡに対す
る下位互換性(backward compatibility)をユーザに提供
する。これら３種類のバスについて、当業者は熟知して
いるであろう。

【０００４】また設計の選択には、一製造業者のコンピ
ュータを競合のコンピュータから差別化するために、あ
る種の特殊なコンピュータの構造も必要である。携帯用
コンピュータ市場では、付加的な構造は大型化および重
量化の原因となるので、これは特別な課題である。例え
ば、ソフトウエアは大量の記憶領域を必要とするので、
多くの場合大容量ハード・ディスク・ドライブが望まし
い。しかしながら、大容量ディスク・ドライブは通常、
携帯用コンピュータに望ましいものよりも、はるかに大
きく重い。また携帯用コンピュータに機能性を追加する
能力を有することも望ましい。しかしながら、典型的な
拡張ベイは、システムのサイズの利点を損なう可能性が
ある。サイズおよび重量に負の影響を与えることなく特
別な特徴を備える既知の方法の１つに、拡張ベース・ユ
ニット(expansion base unit)（ドッキング・ステーシ
ョンとも呼ばれている）の使用によるものがある。拡張
ユニットは、携帯用ユニットではなく、典型的に交流電
力で動作し、ユーザのデスクトップ上に常駐する。ユー
ザが机に向かって作業をしているとき、携帯用コンピュ
ータは拡張ユニットに挿入され、付加機能が提供され
る。例えば、拡張ユニットは、ローカル・エリア・ネッ
トワーク、大容量ディスク・ドライブ、フロッピ・ドラ
イブおよびその他の周辺機器に接続するためのネットワ
ーク・インターフェース・ユニットを有することができ
る。

【０００５】携帯用コンピュータおよび拡張ベース・ユ
ニット間の接続に関しては、規格がまだ発展していない
ので、通常、所有権を主張できる(proprietry)。携帯用
コンピュータを拡張ベース・ユニットに結合する既知の
方法の１つに、既存のＩ／Ｏバスによるものがある。Ｐ
ＣＩバスおよびＩＳＡバスを有する携帯用コンピュータ
では、いずれかのバスを用いて、拡張ベース・ユニット
に接続すればよい。最高の性能のためには、ＰＣＩバス
が好ましい。ＰＣＩバスは、高いスループットを有し、
数が増加しつつあるＩ／Ｏ機能を支援するローカル・プ
ロセッサを利用するように設計されたものである。例え
ば、殆どのディスク・コントローラ、特に、小型コンピ
ュータ・システム・インターフェース（ＳＣＳＩ）コン
トローラ、およびネットワーク・インターフェース・カ
ード（ＮＩＣ）は、ホスト・プロセッサに対する要求を
軽減するためにローカル・プロセッサを含む。同様に、
ビデオ・グラフィック・ボードはインテリジェント・ア
クセレレータを含むことが多く、より高いレベルの機能
移転を可能にしている。典型的に、これらの装置は、バ
ス・マスタとして機能する能力を内蔵しており、可能な
限り高い速度でのデータ転送を可能にしている。他の潜
在的なバス・マスタには、ＣＰＵ／主メモリ・サブシス
テムおよびＰＣＩ−ＩＳＡブリッジが含まれる。ＰＣＩ
−ＩＳＡブリッジは、拡張直接メモリアクセス（ＥＤＭ
Ａ）コントローラおよびＩＳＡバス・マスタがＰＣＩバ
スへのアクセスを獲得できるようにする手段である。

【０００６】潜在的にバス・マスタになるために競合す
る多数の装置のために、仲裁方式が必要となる。ＰＣＩ
の仕様は、仲裁に対するモデル・アルゴリズムを制定し
ておらず、単に、ＰＣＩバス・マスタはREQ*信号をアク
ティブにしてＰＣＩバスに対する要求を示し、仲裁ロジ
ックはGNT*信号をアクティブにすることにより、要求元
のマスタがバスの制御を得ることができるようにするこ
とを要求するのみである。多くの仲裁方式が典型的なス
タンドアロン型デスクトップ・コンピュータ・システム
において用いられており、提案されている。

【０００７】かかる仲裁方式の１つが、本願と共に譲渡
された、"Bus Master ArbitrationCircuitry Having Im
proved Prioritization"と題する米国特許第５，４７
１，５９０号に記載されている。この内容は、ここで言
及することにより、本願にも含まれるものとする。この
特許は、ターゲット装置が発生するリトライ（再試行）
による、バス上のスラッシング(thrashing)を最少に抑
えるＰＣＩバス用アービタについて開示する。ＰＣＩ規
格によると、応答したターゲット装置は、バス・マスタ
にリトライを発生することによって、サイクルを中断す
ることができる。処理を中断することによって、他のバ
ス・マスタがバスへのアクセスを得ることを許され、一
方リトライを発生したターゲット装置には、当該装置に
リトライを発行させた条件をクリアする機会が与えられ
る。この特許に記載されているアービタは、リトライさ
れたマスタからのそれ以上の要求を遮蔽することによ
り、バスのスラッシングを防止する。しかしながら、遮
蔽された要求の内優先度の高いものは、後続のサイクル
において保持される。他のリソースのために仲裁を行う
他のアービタも開示されている。多数のアービタを一緒
に作用して、ＰＣＩバス、ならびにＥＩＳＡバスおよび
ＤＭＡコントローラへのアクセスを仲裁する。

【０００８】多数のバスを内蔵するシステムのための改
良された他の仲裁方式が、１９９５年３月３日に出願さ
れた、"Bus Master Arbitration Circuitry Having Mul
tiple Arbiters"と題する、本願と共に譲渡された米国
特許出願第０８／３９８，３６６号に記載されている。
この引例は、ＣＰＵ／マスタ・メモリ・サブシステムお
よびＰＣＩ−ＩＳＡブリッジを含む、複数のバス・マス
タを有するＰＣＩバスについて記載している。開示され
たＰＣＩ−ＩＳＡブリッジは、拡張ＤＭＡ（ＥＤＭＡ）
コントローラおよびＩＳＡバス・マスタに、ＰＣＩバス
へのアクセスを獲得させる。ＥＤＭＡコントローラは、
ＩＤＥまたは同様の装置による、主メモリのアクセスを
制御する。好ましくは、コマンド・サイクルをＰＣＩバ
ス上に発生し、ディスク・ライト（読出）またはディス
ク・リード（書込）のどちらが望まれているかをＥＤＭ
Ａに通知する。ＥＤＭＡコントローラは、これに応答し
て、選択されたＩＤＥ装置に対する適正なコマンド・ス
トローブをアサートする。選択されたＩＤＥ装置とＰＣ
Ｉバスとの間のデータ転送は、ＩＳＡバスのデータ部分
によって行われる。ＩＳＡバス・マスタは、リフレッシ
ュ・コントローラ、ＤＭＡコントローラ、およびＩＳＡ
バス・マスタ・カードを含む。

【０００９】このように、米国特許出願第０８／３９
８，３６６号は、潜在的バス・マスタからのＰＣＩバス
に対する要求を仲裁するためのＰＣＩアービタを開示す
る。ＰＣＩアービタは、改良したリースト・リーセント
使用頻度（ＬＲＵ）仲裁方式を利用する。更に、ＩＳＡ
バスのデータ部分は、ＥＤＭＡコントローラ、リフレッ
シュ・コントローラ、ＤＭＡコントローラ、ＰＣＩ−Ｉ
ＳＡサイクルにおけるＰＣＩマスタの１つ、およびＩＳ
Ａバス・マスタの１つからの要求を処理するためのアー
ビタを有する。ＩＳＡバス・マスタの優先度は、ＤＭＡ
コントローラ内の複数のチャネルによって仲裁される。
ＤＭＡコントローラ内のアービタは、ＩＳＡバスに対す
る要求元のタイプに基づいて、別の優先度方式を実施す
るロジックも含む。前記文献は、２つの要求元タイプ、
即ち、ＤＭＡコントローラおよびＩＳＡバス・マスタを
含む第１のタイプ、ならびにその他の装置、即ちＥＤＭ
Ａコントローラ、リフレッシュ・コントローラ、及びＰ
ＣＩバス・マスタを含む第２のタイプを開示している。
一旦第１の要求元タイプ（ＤＭＡコントローラまたはＩ
ＳＡバス・マスタ）がＩＳＡバスの制御を獲得したな
ら、次の仲裁サイクルではＩＳＡバスへのアクセスを失
う。これは、ＤＭＡコントローラまたはＩＳＡバス・マ
スタに、次の仲裁サイクルにおいてＩＳＡバスを強制的
に放棄させる。

【００１０】

【発明が解決しようとする課題】上述の仲裁方式は、ス
タンドアロン・コンピュータ・システムにおいては、効
果的な仲裁を提供する。しかしながら、アビータ回路を
内蔵する携帯用コンピュータを、Ｉ／Ｏバスを通じて、
同様に多数のバス・アーキテクチャを採用し別個の仲裁
能力を要求する拡張ベース（またはその他の携帯用コン
ピュータ）に接続する場合、困難が生じる。

【００１１】

【課題を解決するための手段】本発明によるコンピュー
タ・システムは、複数のバスへのアクセスを仲裁するた
めの多数のアービタを含む。好適実施例では、コンピュ
ータ・システムは、着脱自在のラップトップ部分と、拡
張ベース・ユニットとに分割される。ドッキング（取り
付け）されたとき、ラップトップ・コンピュータおよび
拡張ベースは、共有ＰＣＩバスを通じて結合される。Ｐ
ＣＩバスに加えて、コンピュータ・システムの２つの部
分の各々は、ＩＳＡまたはＥＩＳＡに準拠したＩ／Ｏバ
ス、ならびに潜在的なＰＣＩおよびＩＳＡバス・マスタ
からのＰＣＩバスに対する要求を仲裁するための、別個
で異なるＰＣＩアビータ回路も含む。

【００１２】トップ・レベル（最高位）・アービタは、
コンピュータ・システムのラップトップ部分に含まれ、
ラップトップにおけるＰＣＩアービタまたは拡張ベース
におけるＰＣＩアービタがＰＣＩバスへのアクセスを有
するか否かを制御する。いずれのＰＣＩアービタも、サ
イクルを実行する前に、最高位アービタからの許可を受
けなければならない。ラップトップ・コンピュータがド
ッキングされている間、最高位アービタは、時間多重化
に基づいて、ラップトップのＰＣＩアービタおよび拡張
ベースのＰＣＩアービタ間で選択を行う。

【００１３】ラップトップのＰＣＩアービタは、最高位
アービタへのラップトップ要求信号を用いて、バス・ア
クセスを要求し、最高位アービタがラップトップ許可信
号を用いることによって、バス・アクセスが許可され
る。拡張ベースのＰＣＩアービタも同様に、拡張要求信
号を送出し許可信号を受け取る。これらの信号は、ラッ
プトップ・コンピュータと拡張ベースとの間で伝達され
る。最高位アービタが拡張ベースのアービタと通信する
ために用いるのは、これら２つの信号のみである。この
ように、最高位アービタを用いて、ラップトップのＰＣ
Ｉアービタまたは拡張ベースのＰＣＩアービタが共有Ｐ
ＣＩバスへのアクセスを有するか否かについて判定する
ことにより、ラップトップ・ユニットおよび拡張ユニッ
ト間の接続に使用するピンを少なくすることができる。

【００１４】

【発明の実施の形態】以下の出願は、ここで言及するこ
とにより本願にも含まれているものとする。本願と同時
に出願された、Dwight D. RileyおよびDavid J. Maguir
eによる、"BUS SYSTEM FOR SHADOWING REGISTERS"と題
する米国特許出願第０８／６８４，４８６号◎ 本願と同時に出願された、David J. MaguireおよびJame
sR. Edwardsによる、"LONG LATENCY INTERRUPT HANDLIN
G AND INPUT/OUTPUT WRITE POSTING"と題する米国特許
出願第０８／６８４，４８５号◎ 本願と同時に出願された、David J. MaguireおよびHung
Q. Leによる、"SERIAL BUS SYSTEM FOR SHADOWING REG
ISTERS"と題する米国特許出願第０８／６８４，７１０
号◎ 本願と同時に出願された、Gregory N. Santos、David
J. Maguire、Dwight D.Riley、およびJames R. Edwards
による、"APPARATUS AND METHOD FOR POSITIVELY AND S
UBTRACTIVELY DECODING ADDRESSES ON A BUS"と題する
米国特許出願第０８／６８４，５８４号◎ 本願と同時に出願された、Gregory N. Santos、David
J. Maguire、Dwight D.Riley、およびJames R. Edwards
による、"TWO ISA BUS CONCEPT"と題する米国特許出願
第０８／６７１，３１６号◎ 本願と同時に出願された、Gregory N. Santos、David
J. Maguire、William C. Hallowell、およびJames R. E
dwardsによる、"RECONFIGURABLE DUAL MASTER IDE INTE
RFACE"と題する米国特許出願第０８／６８４，４９０号
◎ 本願と同時に出願された、Richard S. Lin、David J. M
aguire、James R. EdwardsおよびDavid J. Delisleによ
る、"COMPUTER SYSTEM INCORPORATING HOT DOCKING AND
UNDOCING CAPABILITIES WITHOUT REQUIRING A STANDBY
OR SUSPEND MODE"と題する米国特許出願第０８／６８
４，２５５号◎ これらは全て本発明の譲受人に譲渡されたものである。

【００１５】図１を参照する。本発明を利用したコンピ
ュータ・システムのブロック図が示されている。図示の
コンピュータ・システムは、ラップトップ部分Ｌ（以
後、ラップトップ・コンピュータＬと呼ぶ）と、拡張ベ
ース・ユニット部分Ｅ（以後、拡張ベースＥと呼ぶ）と
に分割されている。ラップトップ・コンピュータＬは、
動作的に自律装置であり、遠隔計算処理のために、拡張
ベースＥから着脱自在となっている。ラップトップ・コ
ンピュータＬを拡張ベースＥにドッキングしている間、
ラップトップ・コンピュータＬは交流（ＡＣ）電力で動
作し、ラップトップ・コンピュータＬが拡張ベースＥか
らアンドッキングされ（取り外され）ている間、ラップ
トップ・コンピュータＬは電池電力によって動作する。
また、拡張ベースＥから取り外されている間ＡＣ電力で
ラップトップ・コンピュータを動作させるための機構も
設けられている。拡張ベースＥは、空間および電力の問
題により、ラップトップ部分Ｌには含まれていない機能
の拡張性を得るためのものである。

【００１６】中央処理装置（ＣＰＵ）１００がラップト
ップ・コンピュータＬに設けられている。ＣＰＵ１００
は、Intel CorporationからのPentiumTMのような従来の
マイクロプロセッサ、または同様のプロセッサである。
ＣＰＵ１００は、キャッシュ・メモリ１０２、移動周辺
要素相互接続バス・キャッシュ・コントローラ（ＭＰ
Ｃ）１０８および１対のモービル（移動）・データ・バ
ッファ（ＭＤＢ）１０４のようなシステム・ロジックと
通信するために、ホスト・バス１１０に結合されてい
る。キャッシュ・メモリ１０２は、ＣＰＵ１００のため
の従来のキャッシュ・メモリであり、好ましくは、高速
同期バースト・ランダム・アクセス・メモリ（ＲＡＭ）
から成る。ＭＰＣ１０８は、キャッシュ・メモリ１０２
へのインターフェースを備え、タグＲＡＭおよびその他
のロジックを含み、キャッシュ・メモリ１０２の様々な
キャッシュ方法、サイズ、及び速度の環境設定（コンフ
ィギュレーション）をする。

【００１７】ＭＰＣ１０８およびＭＤＢ１０４は、シス
テム・メモリ１０６および周辺要素相互接続（ＰＣＩ）
バス１１２にも結合されている。当業者は、ＰＣＩバス
またはＰＣＩの仕様について精通しているものとする。
ＭＰＣ１０８は、システム・メモリ１０６にアドレスお
よびコントロールを与える。システム・メモリ１０６
は、２５６Ｍバイトまでの従来のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）から成る。ＭＤＢ１
０４は、ホスト・バス１１０およびシステム・メモリ１
０６間に６４ビット・データ経路を与えると共に、ＰＣ
Ｉバス１１２への３２ビット・データ経路を与える。Ｍ
ＰＣ１０８およびＭＤＢ１０４は、プロセッサ／キャッ
シュ・インターフェース、システム・メモリ・インター
フェース、およびＰＣＩバス・インターフェースという
３種類の主要機能インターフェースを有する。ＭＤＢ１
０４はこれら３種類のインターフェース間のデータをバ
ッファする役目を担い、一方ＭＰＣ１０８はアドレッシ
ング、コマンドおよびコントロールを処理する。これら
のインターフェースの各々は互いに独立して動作し、３
種類のインターフェースのいずれか２つの間のリードお
よびライト・ポスティング(posting)のためのキューを
含む。プロセッサ／キャッシュ・インターフェースは、
ＣＰＵ１００に、リード・サイクルにサイクルをパイプ
ライン化させ、更に、パイプライン・サイクルを実行し
ている間に、タグＲＡＭへのスヌープ・アクセス(snoop
access)を発生させることができる。メモリ・インター
フェースは、システム・メモリ１０６を制御し、制御信
号をＭＤＢ１０４に発生する。また、このインターフェ
ースは、これらのＰＣＩマスタがリード多重コマンド(r
ead multiple command)を発行するために、リード先行
処理(read ahead operation)を可能にする。ＰＣＩイン
ターフェースは、ＣＰＵ１００がＰＣＩバス１１２にア
クセスしているときＭＰＣ１０８にＰＣＩマスタとして
機能させ、ＰＣＩ装置がシステム・メモリ１０６にアク
セスするときＰＣＩスレーブとして機能させる。

【００１８】ＰＣＩバス１１２は、ラップトップ・コン
ピュータＬおよび拡張ベースＥ間に通信手段を提供す
る。ＰＣＩバス１１２の部分１１２ａは、ラップトップ
・コンピュータＬ内にあり、ＰＣＩバス１１２の各信号
に対するクイックスイッチ１１３を含む。クイックスイ
ッチ１１３は、低損失シリアル（直列）・インラインＭ
ＯＳＦＥＴ素子であり、そのゲートはドッキング検出手
段に接続され、ホット・プラグ能力(hot plug capabili
ties)を与える。ラップトップ・コンピュータＬが拡張
ベースＥにドッキングされクイックスイッチ１１３がオ
ンになると、拡張ベースＥ内のＰＣＩバス１１２の部分
１１２ｂは部分１１２ａに結合され、拡張ＰＣＩバス１
１２が形成される。

【００１９】ラップトップ・コンピュータＬにおいて、
ＰＣＩバス１１２ａは更に、ビデオ・グラフィック・コ
ントローラ１１４、カードバス・インターフェース１１
６（即ち、１１６ａ）およびモービル・インテグレーテ
ィド・システム・コントローラ・ラップトップ１１８
（即ち、ＭＩＳＣ−Ｌ１１８ｂ）に結合されている。拡
張ベースＥにおいては、ＰＣＩバス１１２ｂは更に、第
２のＭＩＳＣ１１８（即ち、１１８ｂ）、２つのＰＣＩ
スロット１４８、及び第２のカードバス・インターフェ
ース１１６（即ち、１１６ｂ）に結合されている。ビデ
オ・グラフィック・コントローラ１１４は更に、低電力
液晶表示装置（ＬＣＤ）１２０、または陰極線管（ＣＲ
Ｔ）モニタ、あるいは他のいずれかの様式のモニタに結
合されている。カードバス・インターフェース１１６
は、ネットワーク用カード、モデム・カード、固体記憶
カード、及び好ましくはパーソナル・コンピュータ・メ
モリ・カード国際協会（ＰＣＭＣＩＡ：personal memor
y card international association）型の回転記憶カー
ド(rotating storage card)のような、追加型カード(ad
d-on card)１２０と通信するために設けられている。Ｍ
ＩＳＣ１１８は、業界標準アーキテクチャ（ＩＳＡ）バ
ス１３８または１４０、およびハード・ドライブ１２２
と通信するための、一体化ドライブ電子回路（ＩＤＥ）
ハード・ドライブ・インターフェースを与える。ＭＩＳ
Ｃ１１８は、ラップトップ・コンピュータＬにおいては
ＭＩＳＣ−Ｌ１１８ａとして、および拡張ベースＥにお
いてはＭＩＳＣ−Ｅ１１８ｂとして、双方で使用するた
めに、入力ピン（LAP_EXT_ )に基づいてコンフィギュレ
ーションの変更が可能である。このように、２つのＭＩ
ＳＣ装置１１８ａ，１１８ｂがＰＣＩバス１１２に結合
され、ＭＩＳＣ−Ｌ１１８ａがＰＣＩバス部分１１２ａ
に結合され、ＭＩＳＣ−Ｅ１１８ｂがＰＣＩバス部分１
１２Ｂに結合される。更に、ＭＩＳＣ−Ｌは内部ＩＳＡ
バス１３８に結合され、ＭＩＳＣ−Ｅは外部ＩＳＡバス
１４０に結合されている。読者はＩＳＡバスに精通して
いるものとする。

【００２０】ＭＩＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ
１１８ｂの一般的な機能は非常に似ているので、ここで
は簡略化のためにこれらを一緒に論ずることにする。Ｍ
ＩＳＣ１１８はＰＣＩバス１１２をＩＳＡバス１３８／
１４０にブリッジし、ＰＣＩバス１１２上のマスタおよ
びスレーブ双方として、並びにＩＳＡバス１３８または
１４０上のバス・コントローラとして機能する。更にＭ
ＩＳＣ１１８は、８２３７と互換性のある直接メモリ・
アクセス（ＤＭＡ）コントローラ、高速ＩＤＥハード・
ドライブ用拡張ＤＭＡコントローラ、８２５４と互換性
のあるタイマ、８２５９と互換性のある割込コントロー
ラ、ホット・ドッキング支援ロジック、システム・パワ
ー（電力）管理ロジック、およびプラグ・アンド・プレ
イ支援部だけでなく、ＰＣＩバス・アービタ及びＩＳＡ
バス・アービタも含む（全てが図１に示されている訳で
はない）。いくつかの構成要素は初期化時にソフトウエ
アによってディゼーブルされ、衝突即ち重複を防止す
る。また、ＭＩＳＣ１１８には、ＭＩＳＣ−Ｅ１１８ｂ
からＭＩＳＣ−Ｌ１１８ａに割り込みを直列的に渡す、
シリアル割込インターフェース１１４も含む。シリアル
割込インターフェース１４４は、ＰＣＩを基本とするシ
ステムにおいて、標準的ＩＳＡ割り込みに対応するため
の割込アーキテクチャを備えている。注意すべき事は、
拡張ベースＰＣＩ要求信号EXP_REQおよび拡張ベースＰ
ＣＩ許可信号EXP_GNTも、ＭＩＳＣ−Ｅ１１８ｂ及びＭ
ＩＳＣ−Ｌ１１８ａ間で渡されることである。ＭＩＳＣ
−Ｅ１１８ｂは、EXP_REQおよびEXP_GNT信号を用いて、
ＰＣＩバス１１２の制御を要求し受け取る。これらの信
号については、図４に関連付けて更に詳細に論ずること
にする。これら２つの信号は、簡略化のために、シリア
ル割込インターフェース１４４の一部として示されてい
るが、物理的には別個のラインを通じて通信する。

【００２１】ＭＩＳＣ１１８及びＩＳＡバス１３８、１
４０は、モービル・スーパー入出力（ＭＳＩＯ）１２４
周辺装置において組み合わせられているもののような、
標準的ＩＳＡ周辺装置に対応することができる。ＭＳＩ
Ｏ１２４周辺装置は、１４６８１８と互換性のあるリア
ル・タイム・クロック（ＲＴＣ）、標準的フロッピ・ド
ライブ１３０にインターフェースするためのフロッピ・
コントローラ、８０５１と互換性があり、標準的キーボ
ード１３２およびポインティング・デバイス１５０と通
信し、キーボード１３２上でスキャニングおよびキー・
コードの変換を行い、更に電力管理機能を実行するため
の８０５１と互換性のあるマイクロコントローラ、標準
的シリアル・ポート１３６を与える非同期受信／送信機
（ＵＡＲＴ）、ならびにパラレル（並列）・ポート１３
４のための並列ポート・ロジックのような、標準的ＩＳ
Ａ周辺装置の組み合わせを有する。リード・オンリ・メ
モリ（ＲＯＭ）１２６はＭＳＩＯ１２４と結合され、８
０５１マイクロコントローラにコードを供給する。加え
て、ＲＯＭ１２６は基本入出力サービス（ＢＩＯＳ）コ
ードをＣＰＵ１００に供給する。このコードは、ＲＯＭ
１２６からコピーされ、システムの初期化時にシステム
・メモリ１０６内にシャドウ(shadow)されるので、その
後、８０５１マイクロコントローラはＲＯＭ１２６にア
クセスすることができる。シリアル・バス１５２は、電
力管理およびホット・ドッキングに関する情報を含むレ
ジスタをシャドウするために設けられている。

【００２２】ラップトップ・コンピュータＬでは、モデ
ムおよびオーディオ周辺装置１２８も設けられており、
ＩＳＡバス１３８に結合されている。モデムおよびオー
ディオ周辺装置１２８は、電話機Ｔに結合するための標
準的電話通信ポート、および１対のステレオ・スピーカ
Ｓに結合するためのインターフェースを含む。拡張ベー
スＥでは、３つのＩＳＡ拡張スロット１４２が、標準的
ＩＳＡカードのために設けられている。以上のコンピュ
ータ・システムＬ、Ｅは一例であり、他の変形も当業者
には容易に作り出すことができよう。また、追加の下位
アービタを共有バスに結合し、トップ・レベル（最高
位）・アービタが２つ以上の下位アービタ間の仲裁を行
うようにすることも考えられる。例えば、追加のラップ
トップ・コンピュータＬの拡張ベースへの付加、または
ＰＣＩバス・ブリッジの付加は、この仲裁レベルの追加
を必要とする。

【００２３】ＰＣＩの仕様は、仲裁のための２つの制御
信号REQ*およびGNT*を含む。各潜在的バスマスタは、そ
れ自体の固有の要求および許可信号を有し、これらは中
央仲裁ロジック(central arbitration logic)によって
傍受され使用される。ＰＣＩの仕様が要求するのは、Ｐ
ＣＩバスマスタはREQ*信号をアクティブにしてＰＣＩバ
スに対する要求を示さなければならないこと、及び仲裁
ロジックは、要求元マスタがバスの制御を獲得すること
ができるように、GNT*信号をアクティブにしなければな
らないことのみである。単一のGNT*信号のみをいずれか
のクロック上でアサートすればよい。次いでバスマスタ
は、アイドル状態のＰＣＩバスの１６ＣＬＫサイクルの
間に、バス転送を開始しなければならない。

【００２４】ＰＣＩバス仲裁は、バスへの各アクセス毎
に別個に行われる。バスマスタは、２回のアクセスの間
ＰＣＩバスを保持することは許されていない（これは、
ＥＩＳＡの場合に起こり得る）。このため、ＰＣＩバー
ストは、バス仲裁の意味では単一のアクセスを表わす
が、あらゆる数の転送サイクルにも延長可能である。し
かしながら、この単一の仲裁は、ＰＣＩバスの転送帯域
を分与しない。なぜなら、仲裁は実際のバスの後ろに
「隠される」からである。これが意味するのは、実際の
バス・アクセスが既に実行されている場合、仲裁は既に
行われているということである。このように、バスがア
イドル状態の場合を除いて、仲裁のためにはＰＣＩバス
・サイクルは必要でない。ＰＣＩバスおよび基本的な仲
裁通信プロトコルの構造および動作に関する更に詳細な
説明は、"Peripheral Component Interconnect (PCI)
Local Bus Specification, Revision 2.1 Production V
ersion,"（１９９５年６月１日発行）、および"Prelimi
nary PCI System Designs Guide" Revision 1.0 （１９
９３年９月８日発行）に開示されている。これらは双方
とも、PCI Special Interest Groupによるものであり、
その内容は、この言及により本願にも含まれているもの
とする。

【００２５】次に図２を参照すると、本発明による仲裁
ロジックのブロック図が示されている。上述のように、
仲裁ロジックは、図１のコンピュータ・システムのＭＩ
ＳＣ１１８（ＰＣＩ−ＩＳＡブリッジ）に内蔵されてい
る。ＭＩＳＣ１１８ａおよびＭＩＳＣ１１８ｂ双方にお
けるアビータ回路は、２つの論理ブロック、ＰＣＩ分散
アービタ（ＰＤＡＲＢ）２００および下位アビータ回路
２０２間で分割されている。更に、下位アビータ回路
は、３つの論理ブロック、ローカルＰＣＩアービタ（Ｐ
ＣＩＡＲＢ）２０４、ＳＤバス・アービタ（ＳＤＡＲ
Ｂ）２０６、およびＩＳＡバス・アービタ２０８に分割
されている。

【００２６】ＰＣＩのためのトップレベル・アービタは
ＰＤＡＲＢ２００である。ＰＤＡＲＢ２００は、ＭＩＳ
Ｃ−Ｌ（１１８ａ）またはＭＩＳＣ−Ｅ（１１８ｂ）の
ＰＤＡＲＢ２０４がＰＣＩバス１１２へのアクセスを有
するか否かを制御する。ＭＩＳＣ−Ｌ１１８ａ及びＭＩ
ＳＣ−Ｅ１１８ｂは双方共ＰＤＡＲＢ２００回路を含む
が、ＰＤＡＲＢ２００はＭＩＳＣ−Ｌ１１８ａにおいて
のみアクティブである。ＭＩＳＣ−Ｅ１１８ｂ内のＰＤ
ＡＲＢ２００は、決してアクティブにならない。しかし
ながら、これはワイヤード入力によって行われるので、
好適実施例では、ラップトップ・コンピュータＬおよび
拡張ベースＥに異なるバージョンのチップは必要でな
い。

【００２７】好ましくは、ＰＣＩＡＲＢ２０４は、合計
７つのマスタ間で、ＰＣＩバス１１２の仲裁を担う。Ｍ
ＩＳＣ−Ｌ１１８ａ内のＰＣＩＡＲＢ２０４は、３つの
汎用マスタ、ＣＰＵ１００、分散ＤＭＡマスタおよびＥ
ＤＭＡマスタ、ならびに１つのＩＳＡマスタ間の仲裁を
行う。ＭＩＳＣ−Ｅ１８８ｂ内のＰＣＩＡＲＢ２０４
は、５つの汎用マスタ、１つのＥＤＭＡマスタおよび１
つのＩＳＡマスタ間の仲裁を行う。汎用マスタは、ビデ
オ・コントローラ１１４、カードバス・インターフェー
ス１１６、およびＭＰＣ１０８を含む。ＭＰＣ１０８
は、ＣＰＵ１００がＰＣＩバス１１２にアクセスしてい
るときはＰＣＩマスタとして機能し、ＰＣＩ装置がシス
テム・メモリ１０６にアクセスするときはＰＣＩスレー
ブとして機能する。上述のように、ＰＣＩＡＲＢ２０４
は、リースト・リーセント使用頻度（ＬＲＵ）優先度方
式を実施する。全ての許可（ＩＳＡを除く）は、それら
に対応する最小許可タイマを有する。最小許可タイマ
は、ＰＣＩコンフィギュレーション・プログラミングを
通じて環境設定される。

【００２８】ＳＤＡＲＢ２０６は、どの装置がＳＤ／Ｉ
ＳＡデータ・バス１３８または１４０を制御するのかを
判定する。ＳＤＡＲＢ２０６は、ＩＳＡバス・アービタ
２０８と共に動作し、どのマスタがＩＳＡデータ・バス
１３８または１４０の制御を得るのかを判定する。ＳＤ
バスを任意に制御可能な装置には、ＰＣＩマスタ（ＰＣ
Ｉ−ＩＳＡサイクル用）、リフレッシュ・コントローラ
（図示せず）、ＥＤＭＡコントローラ、８２３７ＤＭＡ
コントローラおよび１６ビットＩＳＡバス・マスタが含
まれる。ＩＳＡバス・マスタは、カスケード状ＤＭＡチ
ャネルの使用によって、ＩＳＡバス１３８または１４０
へのアクセスを獲得する。

【００２９】ＩＳＡデータ・バスが要求されていない場
合、ＳＤアービタは、バス上でＰＣＩを「停留(park)」
させる。これによって、ＰＣＩ−ＩＳＡサイクルのレイ
テンシを最少に抑える。「停留」という用語は、現在バ
スを使用しているエージェントまたは要求しているエー
ジェントがない場合、アービタは選択したエージェント
に対するGNT*信号をアサートする許可を有することを意
味する。このように、デフォルトのバスマスタがバスの
使用を要求する場合（他に優先度が高い未処理の要求は
ないものとする）、直ちにバスがこのデフォルトのバス
マスタに使用可能となる。バスが停留されているマスタ
が後にＰＣＩバスへのアクセスを要求する場合、そのRE
Q*信号をアサートする必要はない。典型的に、アービタ
は、それが欲するいずれかの方法で、デフォルトの所有
者を選択でき、あるは全く停留させないように選択する
ことができる（事実上、それ自体をデフォルト所有者に
指定する）。下位アビータ回路２０２についての更なる
詳細は、"Bus Master Arbitration Circuitry Having M
ultiple Arbiters"と題する、前述の米国特許出願番号
第０８／３９８，３６６号に開示されている。

【００３０】好適実施例による仲裁階層を図示した簡略
フローチャートを図３に示す。ラップトップ・コンピュ
ータＬをドッキングさせている間、トップレベル・アー
ビタＰＤＡＲＢ２００は、基本的に時間多重化に基づい
て、ＭＩＳＣ−Ｌ ＰＣＩＡＲＢ２０４ａ及びＭＩＳＣ
−Ｅ ＰＣＩＡＲＢ２０ｂ間で選択を行う。許可のタイ
ミングについては、以下でより詳しく論ずる。下位仲裁
は通常リースト・リースト使用頻度（ＬＲＵ）に基づい
て処理されるが、成功した下位仲裁は最初にＰＤＡＲＢ
２００によって許可されなければならない。

【００３１】拡張ベースＥ及びラップトップ・コンピュ
ータＬがドッキングされていない間、ＰＤＡＲＢ２００
は常にＭＩＳＣ−Ｌ１１８ａにアクセスを許可する。Ｍ
ＩＳＣ−Ｌ ＰＣＩＡＲＢ２０４ａまたはＭＩＳＣ−Ｅ
ＰＣＩＡＲＢ２０４ｂのいずれかが、サイクルを実行
する前に、ＰＤＡＲＢ２００からの許可を受けなければ
ならない。ＭＩＳＣ−Ｌ１１８ａは、ラップトップ要求
信号およびラップトップ許可信号LAP_REQ，LAP_GNTを使
用する。これらは、ＭＩＳＣ−Ｌ１１８ａ内部の信号で
ある。ＭＩＳＣ−Ｅ１１８ｂは、２つのＭＩＳＣ間を走
るEXP_REQ信号およびEXP_GNT信号を用いる。これらの信
号については、図４に関連付けてより詳細に論ずること
にする。好適実施例では、アービタが通信に使用するの
は、これら２つのピンのみである。

【００３２】ＭＩＳＣ１１８は、以下のように機能する
３つのアービタ・モードに対応する。マスタ・モード
− ＭＩＳＣ１１８はPCI REQ*信号に応答し、マスタ・
アービタとなる。マスタ・モードは、ＭＩＳＣ−Ｌ１１
８ａの通常のコンフィギュレーションである。内部LAP_
REQ信号およびLAP_GNT信号は、このモードのとき、ＰＤ
ＡＲＢ２００にこれによって供給される。ＭＩＳＣ−Ｅ
１１８ｂをマスタ・モードでプログラムし、将来の製品
においてスタンドアロン拡張ベースに対応可能とするこ
とも考えられる。

【００３３】スレーブ・モード − ＭＩＳＣ１１８は
PIC REQ*信号に応答し、マスタ・アービタに要求を渡
す。スレーブ・モードは、ＭＩＳＣ−Ｅ１１８ｂの通常
のコンフィギュレーションである。内部LAP_REQ信号お
よびLAP_GNT信号は、ＭＩＳＣ１１８がスレーブ・モー
ドにあるとき、EXP_REQピンおよびEXP_GNTピンに接続さ
れる。ＰＤＡＲＢ２００モジュールはアクティブでな
い。

【００３４】アイドル・モード − ＭＩＳＣ１１８は
PCI REQ*信号に応答しない。ＰＣＩ技術では、アイドル
状態は、FRAME*およびIRDY*の双方がディアサート(deas
sert)されている間のクロック・サイクルとして定義さ
れる。ＰＣＩバス１１２がアイドル状態にあるとき、Ｐ
ＤＡＲＢ２００はＭＩＳＣ−Ｌ ＰＣＩＡＲＢ２０４ａ
をアクティブとすることにより、通常動作の間これがＰ
ＣＵ１００を停留させることができるようにする。ＭＩ
ＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ１１８ｂ双方は、
ホット・ドッキング・シーケンスの間、アイドル・モー
ドにすることができる（ホット・ドッキングとは、ラッ
プドック・コンピュータＬを拡張ベースＥに挿入し、双
方をオンにした状態のことである）。ホット・ドッキン
グおよびリセットの間、アイドル・モードは、全てのバ
スのアクティビティを強制的に中止させ、ＭＩＳＣ−Ｌ
１１８ａにおいてバスを停留させる。アイドル・モード
は、スレーブ・モードまたはマスタ・モードのいずれか
らも入ることができる。また、アイドル・モードはスレ
ーブ・モードまたはマスタ・モードのいずれにも移行す
ることができる。

【００３５】アービタ・アイドル要求ビット（図示せ
ず）がＭＳＩＯ１２４によってセットされた場合、以下
のシーケンスが開始される。 １．ＰＤＡＲＢ２００はその許可タイマを無視し、マス
タおよびスレーブＰＣＩＡＲＢアービタ２０４双方への
あらゆるアクティブな要求の保持を直ちに進める。

【００３６】２．ＰＣＩＡＲＢアービタ２０４は通常に
機能し、あらゆる最少許可時間を終了することを許され
る。

【００３７】３．ＰＣＩＡＲＢアービタ２０４は全ての
要求を遮蔽し、それ自体をＰＣＩバス１１２上に停留さ
せる。

【００３８】４．ＰＣＩＡＲＢアービタ２０４は、ＭＳ
ＩＯ１２４へのそれらの各アービタ・アイドル状態ビッ
トをアサートし、バスがアイドル状態にあり、ホット・
ドッキングの用意ができていることを示す。アービタ・
アイドル要求ビットがクリアされると、ＰＤＡＲＢ２０
０はアービタ・アイドル状態ビットをネゲートし、単に
バス制御をＭＩＳＣ−Ｌ１１８ａに許可し、通常のＰＣ
Ｉバス１１２のアクティビティを再開する。モードの組
み合わせによって、ホット・ドッキングに対する対応が
可能となり、ＭＩＳＣ１１８をラップトップ・コンピュ
ータＬおよび拡張ベースＥ双方において使用可能とな
る。

【００３９】次に図４を参照すると、ＰＤＡＲＢ２００
がより詳細に示されている。ＰＤＡＲＢ２００はＰＤＡ
ＲＢ状態機械４００、ＭＩＳＣ−ＬおよびＭＩＳＣ−Ｅ
許可タイマ４０４、許可タイマ・クロックを発生する８
分周回路４０２、パワー（電源）管理タイマおよびロジ
ック４０６、ならびにアービタ・アイドル・ロジック４
０８を含む。ＰＤＡＲＢ２００への入力および出力は、
以下の表にしたがって機能する。

【００４０】

【表１】

【００４１】ＰＤＡＲＢ状態マシン４００は、２つのＰ
ＣＩＡＲＢアービタ２０４ａまたは２０４ｂのどちら
が、アービタ２０４ａまたは２０４ｂのいずれかからの
要求に続いて、ＰＣＩバス１１２の制御を有するのかを
判定する。また、ＰＤＡＲＢ状態マシン４００は、いつ
ＰＣＩバスがアイドル状態になり許可を発行すべきでな
いかを判定する。ＰＤＡＲＢ状態マシン４００への制御
信号入力は、LAP_REQ、I_EXP_REQ、EXIT_PARK、RST、AR
B_MASTER、PCI_IDEL、及びARB_IDEL_REQ信号を含む。ラ
ップトップ・コンピュータＬの要求信号LAP_REQは、ロ
ーカルＰＣＩＡＲＢ２０４ａによってアサートされ、ラ
ップトップ装置がＰＣＩバス１１２の制御を求めている
ことを示す。同様に、拡張ベースＥの要求信号I_EXP_RE
Qは、拡張ベースＥのＰＣＩＡＲＢ２０４ｂがＰＣＩバ
スの制御を要求したときにアサートされる。EXIT_PARK
信号は、バスの停留が解かれたときに、タイマに再度ロ
ードするために用いられる。先の表１に示したように、
RST信号は、システム・レベル・リセットとして用いら
れる。

【００４２】ＰＤＡＲＢ状態マシン４００は、ARB_MAST
ER信号によってイネーブルされる。またこの信号は、ロ
ーカルＰＣＩＡＲＢ２０４ａをマスタ・モードにセット
し、通常ＭＩＳＣ−Ｌ１１８ａにおいてのみアサートさ
れる。PCI_IDLE信号は、ＰＣＩバスがアイドル状態にあ
ることを示すために用いられる。ＰＣＩバスがアイドル
状態にあるのは、通常のコンピュータ動作の大部分の時
間である。ARB_IDLE_REQ信号は、ＭＳＩＯ１２４がアー
ビタをアイドル・モードに移行させたいときにアサート
される。ＰＤＡＲＢ状態マシン４００に関する更なる詳
細は、以下の図５および図６に示す。

【００４３】８分周回路４０２は、ＰＣＩクロックの周
波数を１／８に分周した信号を発生する。このクロック
PCICLK_DIV8は、ＭＩＳＣ−Ｌ／Ｅ許可タイマ４０４に
よって用いられる。８分周回路４０２は、ＰＤＡＲＢ状
態マシン４００から受け取った状態信号に基づいてリセ
ットされ、JGI_MISCL信号およびJGI_MISCLE信号をＰＤ
ＡＲＢ状態マシン４００に供給する。８分周回路４０２
のこれ以上の詳細については、図７に関連付けて示すこ
とにする。

【００４４】ＭＩＳＣ−Ｌ／Ｅ許可タイマ・ブロック４
０４は、ＭＩＳＣ−Ｌ ＰＣＩＡＲＢ２０４に対して８
ビットの許可タイマMISCL_TMR[7:0]を、ＭＩＳＣ−Ｅ
ＰＣＩＡＲＢ２０４ｂに対して８ビット許可タイマMISC
E_TMR[7:0]を発生するために用いられる。タイマ・ブロ
ック４０４は、ＰＤＡＲＢ状態マシン４００からの許可
信号EXP_GNT、LAP_GNTによって制御される。ＭＩＳＣ−
Ｌ１１８ａまたはＭＩＳＣ−Ｅ１１８ｂのいずれかにＰ
ＣＩバス１１２の制御が許可されると、その要求がアサ
ートされている限り、プログラムされた期間中、各々が
許可を有することが保証される。MISC_TO信号は、許可
タイマ・ブロック４０４からＰＤＡＲＢ状態マシン４０
０に供給され、再ロードの後に許可タイマが減数され、
終了したことを示す。許可タイマ・ブロック４０４の詳
細を図８に示す。

【００４５】また、ＰＤＡＲＢ２００のトップ・レベル
（最高位）・アービタには、パワー管理タイマおよびロ
ジック・ブロック４０６も含まれている。この回路は、
EXIT_PARK信号が所定の状態の下でアサートされたとき
に、新たな許可が発行されるのを阻止する。信号S_EXP_
REQ、CLR_BLOCK_NEW_GNTS、SET)BLOCK_NEW_GNTS、およ
びBLOCK_NEW_GNTSが、パワー管理タイマおよびロジック
・ブロック４０６からＰＤＡＲＢ状態マシン４００に渡
される。パワー管理タイマロジック４０６への入力に
は、信号EXP_REQ、EXIT_PARK、PARK_CPU、SLEEP_REQ_、
I_IDLE_ACKが含まれる。これらの信号は、ＰＤＡＲＢ状
態マシン４００に送られる許可阻止信号を発生するため
に用いられる。パワー管理タイマおよびロジック・ブロ
ック４０６の詳細については、図９に示し、以下で論ず
ることにする。

【００４６】アービタ・アイドル・ロジック・ブロック
４０８は、ＰＤＡＲＢ２００にも含まれている。このブ
ロック４０８は、信号ARB_IDLE_STATUSを発生する。信
号ARB_IDLE_STATUSは、真のとき、アービタＰＤＡＲＢ
２００が現在アイドル状態にある（ＭＩＳＣが「停留」
されている）ことをＭＳＩＯ１２４に示す。図１０に詳
細を示すように、このブロックは、ＰＤＡＲＢ状態マシ
ン４００からの状態信号を利用する。信号ARB_MASTER、
PCI_IDLE、ARB_IDLE、REQ、およびPDARB_GNTも、ARB_ID
ELE_STATUSを発生するために利用される。

【００４７】ＰＤＡＲＢ状態マシン４００の動作を図５
に示す。ＰＤＡＲＢ状態マシン４００は、ＭＩＳＣ１１
８ａまたは１１８ｂがＰＣＩバスの制御を許可されてい
るか否かについて判定を行う。この説明の目的のため
に、「状態」とはＰＤＡＲＢ状態マシン４００の現在状
態を意味し、信号の前にある記号「！」は論理負を示す
ので、信号がローのとき表現はハイとなる。制御は、状
態IDELにおいて、リセット信号RSTの受信時に開始す
る。IDLE状態は、ＰＣＩバス１１２上に現在何もアクテ
ィビティがないことを示す。真の!ARB_IDLE_REQによっ
て示されるように、アイドル要求信号がＭＳＩＯ１２４
によって虚に駆動されると、制御は状態MISC_Lに移行
し、以下の図６において論ずるように、信号LAP_GNTが
アサートされる。これによって、ＰＣＩバス１１２の制
御は、ＰＣＩＡＲＢ２０４ａに許可される（ＭＩＳＣ−
Ｌ１１８ａに含まれているため）。信号ARB_IDLE_REQが
アサートされると、制御は状態IDLEに留まる。信号ARB_
IDEL_REQおよびPCI_IDELがアサートされると、制御は状
態MISC_Lから状態IDLEに移行し、一方信号LAP_REQはア
サートされない。PCI_IDLE信号は、ＰＣＩバス１１２が
アイドル状態にあることを示す。ラップトップ・コンピ
ュータＬ要求信号LAP_REQがアサートされない場合、拡
張ベースＥ要求信号EXP_REQまたは要求保持信号EXP_REQ
_HOLDのいずれかがアサートされ、制御は状態MISC_Lか
ら状態MISC_Eに移行する。EXP_REQ_HOLD信号は、Ｊ−Ｋ
型フリップ・フロップ６００（図６）の出力によって供
給される。

【００４８】図６を参照すると、フリップ・フロップ６
００へのＪ入力は、２入力ＡＮＤゲート６０２の出力に
よって供給される。ＡＮＤゲート６０２への入力は、EX
P_REQ信号およびLAP_REQ信号を受け取る。フリップ・フ
ロップ６００へのＫ入力は、LAP_REQ信号を反転させた
信号である。これによって、EXP_REQ_HOLD信号は、EXP_
REQ信号およびLAP_REQ信号双方のアサートの後、最初の
PCICLK信号の立ち上がりエッジにおいてアサートされ
る。このように、EXP_REQ信号がアサートされているがL
AP_REQ信号がアサートされていない場合、またはEXP_RE
Q信号およびLAP_REQ信号がPCICLK信号の直前の立ち上が
りエッジでアサートされ、続いてLAP_REQ信号がディア
サートされた場合、ＭＩＳＣ＿Ｅ１１８ｂにバスが許可
される。言い換えれば、MISC-L状態からMISC-E状態への
遷移が発生するのは、LAP_REQ信号がＰＣＩＡＲＢ２０
４Ａによってローとなり、EXP_REQ信号のアサートに続
いてＰＣＩバス１１２の制御を除去可能であることが確
認されたときである。

【００４９】NO_GRANT状態では、ＰＣＩバス１１２上で
実行が許されるサイクルはない。制御は、２つの条件の
下で、MISC_L状態からNO_GRANT状態に移行する。第１の
条件が起こるのは、信号BLOCK_NEW_GNTSまたはSET_BLOC
K_NEW_GNTSがアサートされ、かつPCI_IDLEがアサートさ
れて、ＭＰＣ１０８が休止中(asleep)であることが示さ
れた場合である。SLEEP_REQ信号がアサートされてから
最初のクロック上での許可を阻止するために、SET_BLOC
K_NEW_GNTS信号が含まれている。この信号およびBLOCK_
NEW_GNTS信号は、図９に詳細を示すように、パワー管理
タイマおよびロジック・ブロック４０６によって発生さ
れる。また、LAP_GNT信号およびEXP_REQ信号またはEXP_
REQ_HOLD信号がアサートされ、一方LAP_REQ信号がディ
アサートされた場合も、制御はMISC_L状態からNO_GRANT
状態に移行する。この第２の条件が必要なのは、LAP_GN
T信号およびEXP_GNT信号が同時に変化するのは望ましく
ないからである。何故なら、これによって、PCI_IDLE信
号がアサートされている間に、許可を変化させ得るから
である。拡張ベースＥの要求信号EXP_REQがディアサー
トされたときはいつでも、制御は状態MISC_Eから状態MI
SC_Lに戻る。したがって、拡張ベースＥがバスを要求し
ておらず、システムがアイドル・モードにない場合、MI
SC_Lはデフォルト状態となる。ARB_IDLE_REQおよびPCI_
IDLEがアサートされ、EXP_REQがデアサートされた場
合、制御は状態MISC_Eから状態IDLEに移行する。

【００５０】拡張ベースＥの許可信号EXP_GNTおよびラ
ップトップ・コンピュータＬ要求信号LAP_REQ信号がア
サートされ、拡張ベースＥ要求信号EXP_REQがデアサー
トされたとき、制御は状態MISC_Eから状態NO_GRANTに移
行する。S_EXP_REQ信号がアサートされ、LAP_GNT信号が
デアサートされた場合、制御はNO-GRANT状態からMISC_E
状態に戻る。S_EXP_REQ信号は、Ｄ型フリップ・フロッ
プ９００（図９）の出力において供給されるEXP_REQ信
号の同期化された信号であり、フリップ・フロップ９０
０のＤ入力は、EXP_REQ信号である。フリップ・フロッ
プ９００はPCICLK信号によって駆動される。SET_BLOCK_
NEW_GRANTS信号がアサートされたか、またはCLR_BLOCK_
NEW_GNTS信号がデアサートされた場合に、BLOCK_NEW_GN
TS信号がアサートされると、制御はNO_GRANT状態に留ま
る。CLR_BLOCK_NEW_GNTS信号を含ませることによって、
１クロック速く許可が可能となる。これら３つの信号は
全て、図９の回路で発生され、以下でより詳細に論ず
る。一旦NO_GRANT状態となると、この状態に留まるため
の条件またはMISC_E状態に移行するための条件を満足し
ない場合、制御は自動的にMISC_L状態に移る。

【００５１】再び図６を参照すると、ＰＤＡＲＢ状態マ
シン４００に関係する回路が更に詳細に示されている。
図５に関して上述したように、信号EXP_REQ_HOLDは、所
定の状況下において、MISC_L状態からMISC_E状態への遷
移に影響を与える。より具体的には、許可される前にEX
P_REQ信号がデアサートされた場合（例えば、ＰＣＩマ
スタによって誤ってアサートされた場合）、この条件
は、状態マシンがMISC_E状態に切り変わることを保証す
る。要求が再度アサートされなかったなら、制御は再び
MISC_L状態に切り替わり、ラップトップ・コンピュータ
Ｌの許可信号LAP_GNTが再びアサートされる。信号EXP_R
EQ_HOLDが必要とされるのは、許可タイマ（図８）によ
るタイムアウトに続いて、アサートされた要求信号EXP_
REQがラップトップ許可信号LAP_GNTをクリアするからで
あるが、EXP_REQがもはやアサートされていないのであ
れば、制御はMISC_E状態に移行することはない。

【００５２】ラップトップ許可信号は、Ｊ−Ｋ型フリッ
プ・フロップ６０４の出力において供給される。Ｊ−Ｋ
型フリップ・フロップ６０４は、PCICLK信号の立ち上が
りエッジで駆動される。フリップ・フロップ６０４のＪ
入力は、ＡＮＤゲート６０６の出力に接続されている。
ＡＮＤゲート６０６の一方の入力は、信号LAP_GNTの反
転された信号に接続され、他方の入力は信号JGI_MISCL
に接続されている。信号JGI_MISCL（図７）がアサート
されると、状態マシンが丁度MISC_L状態に移行したこと
を示す。フリップ・フロップ６０４のＫ入力は、ＡＮＤ
ゲート６１０の出力に接続されている。このＡＮＤゲー
ト６１０の一方の入力は、ＡＮＤゲート６０６の出力を
反転した信号に接続され、他方の入力は２入力ＯＲゲー
ト６１４の出力に接続されている。ＯＲ６１４の一方の
入力は、３入力ＡＮＤゲート６１６の出力に接続されて
おり、ＡＮＤゲート６１６の入力は、許可タイマ・タイ
ムアウト信号MISC_TO、拡張ベースＥの要求信号EXP_RE
Q、およびEXIT_PARK信号を反転した信号を含む。ＯＲゲ
ート６１４の他方の入力には、２入力ＡＮＤゲート６２
６の出力によって、信号JGO_MISCLが供給される。この
ＡＮＤゲート６２６の出力は、状態マシン４００が現在
MISC_L状態にあり、次の状態がMISC_L状態以外の状態で
ある場合、論理ハイとなる。したがって、LAP_GNT信号
がデアサートされている間に状態マシンが最初にMISC_L
状態に入ったとき、フリップ・フロップ６０４は１クロ
ック・サイクルの間LAP_GNT信号をアサートする。ま
た、信号LAP_GNTは、リセット信号RSTのアサートに続い
てデアサートされる。

【００５３】拡張ベースＥ許可信号EXP_GNTは、Ｊ−Ｋ
型フリップ・フロップ６１２の非反転出力によって供給
される。フリップ・フロップ６１２のＪ入力は、ＡＮＤ
ゲート６０８の出力を受け取る。このＡＮＤゲート６０
８の一方の入力は、拡張ベースＥ許可信号EXP_GNTを反
転した信号に接続されており、他方の入力は信号JGI_MI
SCE（図７）に接続されている。信号JGI_MISCEは、アサ
ートされると、状態マシンが丁度MISC_E状態に遷移した
ことを示す。フリップ・フロップ６１２へのＫ入力は、
ＡＮＤゲート６１８の出力によって供給される。ＡＮＤ
ゲート６１８の入力は、ＡＮＤゲート６０８の出力を反
転した信号、およびＯＲゲート６２０の出力を含む。Ｏ
Ｒゲート６２０への一方の入力は、２入力ＡＮＤゲート
６２４の出力によって供給される。この入力がアサート
されるのは、状態マシン４００の現状態がMISC_Eであ
り、次の状態が他のいずれかの状態である場合である。
ＯＲゲート６２０への第２の入力は、ＡＮＤゲート６２
２の出力に接続されている。ＡＮＤゲート６２２の入力
は、許可タイマ・タイムアウト信号MISC_TOおよびラッ
プトップ・コンピュータＬ要求信号LAP_REQを含む。し
たがって、EXP_GNT信号がデアサートされているときに
制御がMISC_E状態に移行した場合、拡張ベースＥの許可
信号EXP_GNTはアサートされる。

【００５４】拡張ベースＥ要求信号EXP_REQは、２入力
ＡＮＤゲート６２８の出力によって供給される。このＡ
ＮＤゲート６２８の一方の入力は信号I_EXP_REQに接続
されている。信号I_EXP_REQは、アサートされると、Ｍ
ＩＳＣ−Ｅ１１８ｂにおけるＰＣＩＡＲＢ２０４ｂから
の要求であることを示す。ＡＮＤゲート６２８の他方の
入力は信号ARB_MASTERに接続され、これがローカルＰＣ
ＩＡＲＢをマスタ・モードにセットし、ＰＤＡＲＢ状態
マシン４００をイネーブルするので、EXP_REQ信号は拡
張ベースＥ要求信号として認識される。PDARB_GNT信号
は、アクティブのとき、ローカルＰＣＩＡＲＢ２０４ａ
への許可を示し、２：１マルチプレクサ６３０の出力に
よって供給される。マルチプレクサ６３０の１入力は信
号LAP_GNTを受け取り、一方０入力は信号I_EXP_GNTを受
け取る。マルチプレクサ６３０への選択入力はARB_MAST
ER信号によって駆動されるので、この信号がアサートさ
れると、ＰＤＡＲＢのトップ・レベル・アービタ２００
がマスタ・モードにあり、LAP_GNT信号がPDARB_GNT信号
を駆動することを示す。ARB_MASTER信号がデアサートさ
れると、対象のＰＤＡＲＢ２００がスレーブ・モードに
あり、PDARB_GNT信号およびI_EXP_GNT信号は等しいこと
を示す。

【００５５】図７に移ると、８分周回路４０２が示され
ている。この回路はカウンタ７０８の出力において、３
入力ＡＮＤゲート７１０を用い、許可タイマ４０４によ
って用いられるクロック信号PCICLK_DIV8を供給する。
カウンタ７０８の出力CNTR[2:0]は、ＯＲゲート７０４
の３つの入力のいずれかがアサートされると、ゼロにリ
セットされる。これらの入力の内、第１の入力はＡＮＤ
ゲート７０３の出力によって供給される。ＡＮＤゲート
７０３の第１の入力は、ＰＤＡＲＢ状態マシン４００の
直前の状態がMISC_L状態であったときにアサートされた
信号を反転した信号によって駆動される。ＡＮＤゲート
７０３の第２の入力は信号JGI_MISCLによって駆動され
る。信号JGI_MISCLはＡＮＤゲート７００の出力によっ
て供給される。これは、ＰＤＡＲＢ状態マシン４００が
MISC_L状態に遷移しようとするときに、ハイに遷移する
（即ち、次の状態がMISC_Lであり、現状態がMISC_Lでな
い場合）。

【００５６】ＯＲゲート７０４の第２の入力は、ＡＮＤ
ゲート７０５の出力によって供給される。ＡＮＤゲート
７０５の第１の入力は、ＰＤＡＲＢ状態マシン４００の
直前の状態がMISC_Eであったときにアサートされた信号
を反転した信号によって駆動される。ＡＮＤゲート７０
５の第２の入力は、信号JGI_MISCEによって駆動され
る。信号JGI_MISCEは、ＡＮＤゲート７０２の出力によ
って供給され、状態マシンＰＤＡＲＢ４００がMISC_E状
態に遷移する準備ができたときに、アサートされる。Ｏ
Ｒゲート７０４の第３の入力は、信号EXT_PARKによって
駆動される。この信号は、ＣＰＵ１００が停留状態から
出つつあることを示す。

【００５７】ＯＲゲート７０４の出力は、PCICLK信号の
立ち上がりエッジにおいて、Ｄ型フリップ・フロップ７
０６によってラッチされる。このフリップ・フロップ７
０６の非反転出力Ｑは、カウンタ７０８の非同期ＣＬＲ
入力を駆動する。また、このカウンタはPCICLK信号によ
って駆動される。したがって、カウンタ７０８は、新し
いラップトップ・コンピュータＬまたは拡張ベースＥの
許可時に、即ち、ＣＰＵ１００が停留状態から出るとき
はいつでも、リセットされる。カウンタ・ビットCNTR
[2:0]は、３入力ＡＮＤゲート７１０の入力を駆動す
る。許可タイマ４０４のクロック信号PCICLK_DIV8は、
このＡＮＤゲート７１０の出力によって供給される。３
つのカウンタ出力ビットCNTR[2:0]が全て論理レベル
「１」に等しいとき、PCICLK_DIV8信号は、これによっ
てハイに駆動される。この状態が発生するのは、システ
ム・クロックPCICLKの８周期の後である。

【００５８】許可タイマ回路４０４の詳細構成図を図８
に示す。ＰＤＡＲＢは２つの許可タイマを用いて、ＭＩ
ＳＣ−Ｌ１１８ａおよびＭＩＳＣ−Ｅ１１８ｂ間で仲裁
すなわちアービトレーションを行う（正確には、２つの
値をロードされた１つのタイマ）。ＭＩＳＣ−Ｌ１１８
ａまたはＭＩＳＣ−Ｅ１１８ｂは、適切な要求信号がア
サートされている限り、プログラムされた時間の間それ
ぞれの許可を有することを保証される。一例として、以
下のシーケンスを検討する。 １．ＭＩＳＣ−Ｅ１１８ｂにＰＣＩバスが許可される。
その許可タイマがカウントを開始する。 ２．ＭＩＳＣ−Ｅ１１８ｂがサイクルを実行している
間、ＭＩＳＣ−Ｌ１１８ａはＰＤＡＲＢ２００へのLAP_
REQ信号をアサートする。 ３．ＭＩＳＣ−Ｅ１１８ｂは、そのタイマが終了し、EX
P_REQ信号をネゲートする前に終了する。 ４．ＰＤＡＲＢ２００は、次のクロック時に、EXP_GNT
をニゲートし、バスをＭＩＳＣ−Ｌ１１８ａに与える。
ＭＩＳＣ−Ｅの許可タイマをクリアする。

【００５９】公平な仲裁を行うためには、タイマは、Ｍ
ＩＳＣ−Ｌ１１８ａまたはＭＩＳＣ−Ｅ１１８ｂにおけ
る各マスタが、それぞれ、ＰＣＩＡＲＢ２０４ａまたは
２０４ｂに対する許可の間に１回、バスへのアクセスを
獲得できるようにプログラムすることが理想的である。
このタイミングは、◎ ＭＩＳＣ許可タイマ＝（ローカル・マスタの＃）×（マ
スタ当たり平均許可時間） によって近似することができる。いずれかの値を用い
て、一方のマスタ群を他方よりも優遇できるようにする
ことも考えられる。例えば、ＭＩＳＣ−Ｅ１１８ｂは、
ＩＳＡマスタおよび／またはＤＭＡに供する可能性があ
るので、大きな許可値を必要とする場合もある。このタ
イマをプログラムするときは、注意しなければならな
い。最も長いＰＣＩサイクルの長さ未満の値を選択する
と、中断状態(hang condition)を発生する原因となり得
る。値を余りに大きくし過ぎると、装置によってはレイ
テンシが過度に大きくなる可能性がある。現在、約３μ
ｓが適切な値であると考えられている。明確化のため
に、レジスタおよびロジックのプログラミングについて
は省略するが、タイマは、ＰＣＩコンフィギュレーショ
ン・サイクルを用いて、システムの初期化時にセットす
ることが好ましい。

【００６０】ＭＩＳＣ−Ｌ１１８ａまたはＭＩＳＣ−Ｅ
１１８ｂのいずれかの許可タイマが終了即ちタイムアウ
トした場合、MISC_TO信号がＰＤＡＲＢ状態マシン４０
０に対してアサートされる。タイムアウト時に、ＰＤＡ
ＲＢは適切な許可信号をネゲートする。次いで、ＭＩＳ
Ｃ−Ｌ１１８ａまたはＭＩＳＣ−Ｅ１１８ｂは、少なく
とも１クロック周期の間その要求をネゲートし、状態が
変化し、適切なＭＩＳＣ１１８に新しい許可を発行した
ことをＰＤＡＲＢ状態マシン４００に知らせる。ＰＤＡ
ＲＢ状態マシン４００に戻す要求ハンドシェークは、ア
クティブな最小許可タイマを有するマスタがそれらの許
可時間を終了するため、またはＤＭＡ／ＩＳＡバス・マ
スタを終了させるために必要である。

【００６１】減数カウンタ８００の出力MISC_GNT_TMR
[7:0]は、８入力ＮＯＲゲート８０２の入力に接続され
ている。このＮＯＲゲート８０２の出力は、ＰＤＡＲＢ
状態マシン４００に許可タイマ・タイムアウト信号MISC
_TOを供給する。全カウンタ出力ビットMISC_GNT_TMR[7:
0]が論理レベル「０」に等しいとき、これによって許可
タイマ・タイムアウト信号MISC_TOがアサートされる。
開示する実施例では、減数カウンタ８００の入力DIN[7:
0]におけるデータは、マルチプレクサ８０４の出力に連
結されている。マルチプレクサ８０４は、選択ビット
ａ、ｂによって決定される３つの別個の値の内１つを減
数カウンタ８００にロードすることができる。

【００６２】選択ビットａ、ｂ双方が論理ローレベルで
あるとき、マルチプレクサ８０４の「０」入力が選択さ
れ、減数カウンタ８００のDIN[7:0]入力に供給される。
尚、マルチプレクサへの０、１、および２入力は８ビッ
ト信号ラインであることを注記しておく。開示する実施
例では、マルチプレクサ８０４の０入力の全ビットは正
電源レールに結合されており、０入力が選択され、減数
カウンタ８０４のＬＯＡＤ入力がアサートされたとき
に、減数カウンタ８００には全て「１」がロードされる
ようになっている。マルチプレクサ８０４の１入力は、
ＭＩＳＣ−Ｅ１１８ｂに対する許可のために、８ビット
許可タイマ値MISCE_TMRによって駆動され、一方、マル
チプレクサ８０４の２入力は、ＭＩＳＣ−Ｌ１１８ａに
対する許可のために、８ビット許可タイマ値MISCL_TMR
によって駆動される。選択ビットａが論理ハイ・レベル
にあり、選択ビットｂが論理ロー・レベルにあるとき、
MISCE_TMRは減数カウンタ８００のDIN[7:0]入力に供給
される。同様に、選択ビットａが論理ロー・レベルにあ
り、選択ビットｂが論理ハイ・レベルにあるとき、MISC
L_TMRが減数カウンタ８００のDIN[7:0]入力に供給され
る。

【００６３】マルチプレクサ８０４の選択ビットａはＡ
ＮＤゲート８０６の出力を受け取る。このＡＮＤゲート
８０６への入力は、許可タイマ・イネーブル信号MISC_G
NT_TMR_ENおよび信号JGI_MISCEを含む。信号JGI_MISCE
は、ＰＤＡＲＢ状態マシン４００が丁度MISC_E状態に入
ったことを示す。したがって、ＰＤＡＲＢ状態マシン４
００がMISC_E状態に入り、許可タイマ４０４がイネーブ
ルされたとき、減数カウンタ８００にはタイマ値MISCE_
TMRがロードされる。マルチプレクサ８０４の選択ビッ
トｂは、三入力ＡＮＤゲート８０８の出力を受け取る。
ＡＮＤゲート８０８への入力は、信号MISC_GNT_TMR_E
N、JGI_MISCLおよびEXIT_PARKによって駆動される。し
たがって、ＰＤＡＲＢ状態マシン４００がMISC_L状態に
入り、許可タイマ４０４がイネーブルされると、減数カ
ウンタ８００にはタイマ値MISCL_TMRがロードされる。
タイマ値MISCL_TMRは、許可タイマ４０４がイネーブル
されている間にＣＰＵ１００が停留状態から出るとき
（およびデフォルトによってＭＩＳＣ＿Ｌ１１８ａに許
可するとき）にも用いられる。

【００６４】減数カウンタ８００のLOAD入力は、３入力
ＯＲゲート８１０の出力に連結されている。ＯＲゲート
８１０への入力は、EXIT_PARK信号、JGI_MISCE信号およ
びJGI_MISCL信号によって駆動される。これらの信号の
いずれかがアサートされたとき、減数カウンタ８００に
は、そのDIN[7:0]入力にあるタイマ値がロードされる。
３入力ＡＮＤゲート８１２の出力は、減数カウンタ８０
０のCOUNT ENABLE入力に接続されている。この入力がア
サートされると、許可タイマの減数がイネーブルされ
る。ＡＮＤゲート８１２の第１の入力は、ＯＲゲート８
１４の出力によって駆動される。ＯＲゲート８１４の入
力は、PCICLK_DIV8信号ラインおよびARBTEST_EN信号ラ
インに接続されている。ＡＮＤゲート８１２の第２の入
力は、もう１つのＯＲゲート８１６の出力によって駆動
される。一方、ＯＲゲート８１６の入力は、信号EXP_GN
TおよびLAP_GNTによって駆動される。ＡＮＤゲート８１
２の第３の入力は、MISC_TO信号を反転した信号によっ
て駆動される。したがって、減数カウンタ８００のクロ
ックキングをイネーブルするために、３つの条件が必要
となる。第１に、拡張ベースＥの許可信号EXP_GNTまた
はラップトップ・コンピュータＬの許可信号LAP_GNTの
いずれかをアサートしなければならない。第２に、PCIC
LK_DIV8（理想的には、図７の回路によってPCICLK信号
８つ毎にアサートされる）又はARB_TEST_EN信号のいず
れかをアサートしなければならない。上述のように、AR
B_TEST_EN信号は、各PCICLK毎に許可タイマ８００を増
分させ、検査の目的のために用いられる。最後に、タイ
ムアウト信号MISC_TOをデアサートしなければならな
い。３つの条件全てが満足された場合、減数カウンタ８
００はイネーブルされる。

【００６５】次に図９を参照すると、パワー管理タイマ
およびロジック・ブロック４０６の詳細が示されてい
る。このロジックは、以下の３つ状態の下で停留が解か
れたときに、新しい許可が発行されるのを阻止する。
（１）IDLE_ACK信号がアサートされている。（２）SLEE
P_REQ_信号がアサートされているが、IDLE_ACK信号は未
だアサートされていない。または（３）SLEEP_REQ_信号
がアサートおよびネゲートされ、IDLE_ACK信号はアサー
トされていない。状態（２）および（３）では、ＭＰＣ
１０８のクロックが停止され、これがバス（停留中）を
駆動しており、その内部クロックを起動しそれ自体を停
留から開放するために７クロック必要であるので、PCIC
LKの７クロック期間にわたって許可を阻止しなければな
らない。上述の状態（１）については、ＭＰＣ１０８は
そのクロックが動作していなければ、IDLE_ACK信号をネ
ゲートしないので、許可を阻止する必要はない。

【００６６】このため、減数カウンタ９０１へのLOAD入
力がハイにアサートされると、２進値１０１がDIN入力
にロードされる。カウンタ９０１のLOAD入力を駆動する
信号START_BLOCK_TMRが、ＡＮＤゲート９０２の出力に
よって供給される。ＭＰＣ１０８によって送出されるア
イドル承認信号である、信号I_IDLE_ACKを反転した信号
が、ＡＮＤゲート９０２の一方の入力を駆動する。アン
ドゲート９０２の他方の入力はＯＲゲート９０４の出力
によって駆動され、ＯＲゲート９０４の入力は３入力Ａ
ＮＤゲート９０６および２入力ＡＮＤゲート９０８によ
って駆動される。ＡＮＤゲート９０６の第１の入力はＯ
Ｒゲート９１０の出力によって駆動され、ＯＲゲート９
１０の２つの入力は、EXIT_PARKおよびPARK_CPUによっ
て駆動される。ＡＮＤゲート９０６の他の２つの入力
は、信号SLEEP_REQ_およびS_SLEEP_REQ_によって駆動さ
れる。SLEEP_REQ_信号は、ＭＳＩＯ１２４の電力管理ロ
ジックからのスリープ要求入力である。S_SLEEP_REQ_信
号は、Ｄ型フリップ・フロップ９１２の出力によって供
給されるSLEEP_REQ_信号を同期化したものであり、Ｄ型
フリップ・フロップ９１２の入力はSPEEP_REQ_信号であ
る。このフリップ・フロップ９１２はPCICLK信号によっ
て動作する。

【００６７】ＡＮＤゲート９０８の入力は、EXIT_PARK
信号およびSLEEP_REQ_信号を反転した信号によって駆動
される。ロジック・ゲート９０２、９０４、９０６、９
０８、９１０は、上述の状態（２）および（３）を得る
ためのものである。したがって、状態（２）および
（３）が検出されると、START_BLOCK_TMR信号がアサー
トされ、カウンタ９０１には二進値１０１がロードされ
る。減数カウンタ９０１はPCICLK信号によって動作し、
一方信号BLOCK_TMR_T0を反転した信号はこのカウンタを
イネーブルするために用いられる。後者の信号は、三入
力ＮＯＲゲート９１４の出力によって駆動される。この
ＮＯＲゲート９１４の３つの入力は、カウンタ９０１の
Ｑ０、Ｑ１およびＱ２出力である。一旦９０１が信号ST
ART_BLOCK_TMRによってアクティブ化されると、Ｑ０な
いしＱ２は、７周期のPCICLKクロック信号に続いて、二
進値０００に減数される。すると、ＮＯＲゲート９１４
の出力がアサートされ、カウンタ９０１へのクロックは
非アクティブ化される。

【００６８】信号CLR_BLOCK_NEW_GNTS、SET_BLOCK_NEW_
GNTS、およびBLOCK_NEW_GNTSは、パワー管理タイマおよ
びロジック・ブロック４０６からＰＤＡＲＢ状態マシン
４００（図５）に伝達される。信号BLOCK_NEW_GNTSは、
Ｊ−Ｋ型フリップ・フロップ９２０の非反転入力によっ
て供給される。このフリップ・フロップはPCICLK信号に
よって動作する。フリップ・フロップ９２０のＪ入力
は、ＡＮＤゲート９２２の出力によって駆動され、ＡＮ
Ｄゲート９２２の入力は、BLOCK_NEW_GNT信号を反転し
た信号および信号SET_BLOCK_NEW_GNTSである。信号SET_
BLOCK_NEW_GNTSは、２入力ＯＲゲート９２４の出力によ
って供給される。このＯＲゲート９２４の入力は、上述
の信号START_BLOCK_TMRおよび３入力ＡＮＤゲート９２
６の出力を受け取る。ＡＮＤゲート９２６の入力は、信
号I_IDEL_ACK、EXIT_PARK、およびBLOCK_TMR_T0によっ
て駆動される。ＰＣＩバスがアイドル状態にある間にBL
OCK_NET_GNTSまたはSET_BLOCK_NEW_GNTSのいずれかをア
サートすることによって、状態マシン４００は、MISC_L
状態からNO_GRANT状態に遷移する。SET_BLOCK_NEW_GNTS
信号は、カウンタ９０１がロードされたとき、または信
号I_IDLE_ACK、EXIT_PARK、およびBLOCK_TMR_Tが同時に
アサートされたときはいつでもアサートされる。

【００６９】信号CLR_BLOCK_NEW_GNTSは、ＡＮＤゲート
９１８の出力によって駆動される。ＡＮＤゲート９１８
の入力は、信号I_IDLE_ACKを反転した信号およびBLOCK_
TMR_T0信号を含む。したがって、クリア・ブロック新許
可信号CLR_BLOCK_NEW_GNTSは、I_IDLE_ACK信号がデアサ
ートされている間に、ブロック・タイマのタイムアウト
に続いてアサートされる。CLR_BLOCK_NEW_GNTS信号は、
フリップ・フロップ９２０の出力をクリアする（BLOCK_
NEW_GNTS信号をネゲートする）ために用いられ、ＡＮＤ
ゲート９２８の１つの入力に接続されている。このＡＮ
Ｄゲート９２８の他の入力は、ＡＮＤゲート９２２の出
力を反転した信号および信号BLOCK_NEW_GNTSを含む。し
たがって、フリップ・フロップ９２０のＫ入力は、Ｊ入
力が論理ロー・レベルにあり、出力BLOCK_NEW_GNTS信号
がアサートされたときにのみ、ハイ論理レベルとなる。

【００７０】アービタ・アイドル・ロジック・ブロック
４０８の詳細を図１０に示す。この回路は信号ARB_IDLE
_STATUSを生成する。この信号はアサートされると、ア
ービタがアイドル状態にある（ＭＩＳＣ−Ｌ１１８ａが
バス上で停留されている）ことをＭＳＩＯ１２４に知ら
せる。ARB_IDLE_STATUS信号は、Ｄ型フリップ・フロッ
プ９５０によって、PCICLK信号と同期を取られる。この
フリップ・フロップ９５０のＤ入力は、２入力マルチプ
レクサ９５０の出力に接続されている。このマルチプレ
クサ９５２の１入力はＡＮＤゲート９５４の出力に接続
されており、一方、０入力は３入力ＡＮＤゲート９５６
の出力に接続されている。信号S_IDLE_STATEおよびN_ST
ATE_IDLEは、ＡＮＤゲート９５４の入力を駆動する。Ａ
ＮＤゲート９５６の入力は、信号ARB_IDLE_REQ、PCI_ID
LE、およびPDARB_GNT信号を反転した信号によって駆動
される。マルチプレクサ９５２の選択入力は、信号ARB_
MSTERによって駆動される。上述のように、ARB_MASTER
信号は、ラップトップＭＩＳＣ−Ｌ１１８ａにおいての
みアサートされる。したがって、ARB_IDLE_STATUS信号
は、信号EXP_GNTがネゲートされているときに、ＭＩＳ
Ｃ−Ｌ１１８ｂにおいてのみアサートすることができ
る。ＭＩＳＣ−Ｌ１１８ａにおいては、ARB_IDLE_STATU
S信号は、２クロックだけ遅延され、ＣＰＵ１００が、
その許可が排除された後に、駆動を停止できるようにし
ている。

【００７１】以上のように、ラップトップＰＣＩアービ
タまたは拡張ベースＰＣＩアービタがＰＣＩバスへのア
クセスを有するか否かについて判定を行うトップ・レベ
ル・アービタについて説明した。各ＰＣＩアービタは、
サイクルを実行する前に、トップ・レベル・アービタか
ら許可を受けなければならない。ラップトップ・コンピ
ュータがドッキングされている間、トップ・レベル・ア
ービタは、本質的に時間多重化に基づいて、ＰＣＩアー
ビタ間で選択を行う。拡張ベースおよびラップトップ・
コンピュータがドッキングされていない場合、トップ・
レベル・アービタは常にバス・アクセスをラップトップ
ＰＣＩアービタに許可する。トップ・レベル・アービタ
と拡張ベース・ユニットのＰＣＩアービタとの間には、
要求信号および許可信号のみが伝達されればよい。本発
明の分散的アービトレーション（仲裁）方式は、こうす
ることにより、全体としてのアービトレーションを簡略
化し、ラップトップ・コンピュータおよび拡張ベース間
のインターフェースにおける複雑性を低下させる。

【００７２】これまでの本発明の開示および記載は本発
明の例示および説明であり、本発明の精神から逸脱する
ことなく、サイズ、形状、物質、構成要素、回路要素、
配線接続および接点における様々な変更、ならびに図示
した回路および構造ならびに処理方法の詳細における変
更が可能である。

【図面の簡単な説明】

【図１】本発明によるアービトレーション・ロジックを
含む、コンピュータ・システムの一例を示すブロック
図。

【図２】図１のコンピュータ・システムのＰＣＩ−ＩＳ
Ａブリッジ内に内蔵されているロジック、即ち、本発明
によるアービトレーション・ロジックのブロック図。

【図３】好適実施例によるアービトレーション階層を示
すフローチャート。

【図４】図２および図３のトップレベルの分散アービタ
ＰＤＡＲＢの詳細を示すブロック図。

【図５】どのＰＣＩ−ＩＳＡブリッジにＰＣＩバスの制
御を許可するかを判定するための状態マシンの状態遷移
図。

【図６】図５の状態マシンに関連するロジック回路図。

【図７】図４の８分周回路の回路図。

【図８】図４の許可タイマ回路の回路図。

【図９】図４のパワー管理タイマおよびロジック・ブロ
ックの回路図。

【図１０】図４のアービタ・アイドル・ロジック・ブロ
ックの回路図。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ジェームズ・アール・エドワーズ アメリカ合衆国コロラド州80501，ロング モント，チェリー・ウッド・ドライブ 536 (72)発明者 デーヴィッド・ジェイ・マグイリ アメリカ合衆国テキサス州77379，スプリ ング，サニー・ポイント・ドライブ 8806

Claims (18)

【特許請求の範囲】
1. 【請求項１】 コンピュータ・システムに用いるための
   最高位（トップレベル）アービタであって、前記コンピ
   ュータ・システムは、第１のバスと、該第１のバスに結
   合されている装置からのバス制御要求を仲裁する第１の
   アービタとを有する第１の部分と、第２のバスと、該第
   ２のバスに結合されている装置からのバス制御要求を仲
   裁する第２のアービタとを有する第２の部分とを含み、
   前記コンピュータ・システムの前記第１および第の２部
   分は更に前記第１のバスおよび第２のバスの共有バスを
   形成するためのインターフェースを含み、前記最高位ア
   ービタは、 前記第１の部分の第１のアービタからのバスコントロー
   ル要求を受ける第１の電気的インターフェースと、 前記第２の部分の第２のアービタからのバスコントロー
   ル要求を受ける第２の電気的インターフェースと、 前記第１および第２の電気的インターフェースに応答し
   て、前記第１の部分の前記第１のアービタおよび前記第
   ２の部分の前記第２のアービタによる共有バスへのアク
   セスに優先度を与える優先度決定回路と、 前記優先度決定回路に応答し、前記共有バスへのアクセ
   スを前記第１の部分内の前記第１のアービタに選択的に
   許可する第３の電気的インターフェースと、 前記優先度決定回路に応答し、前記共有バスへのアクセ
   スを前記第２の部分内の前記第２のアービタに選択的に
   許可する第４の電気的インターフェースとから成ること
   を特徴とする最高位アービタ。
2. 【請求項２】 請求項１記載の最高位アービタにおい
   て、前記優先度決定回路は、時間多重化に基づいて制御
   を許可する許可タイマを含むことを特徴とする最高位ア
   ービタ。
3. 【請求項３】 請求項１記載の最高位アービタにおい
   て、前記第１のアービタからのバスコントロール要求を
   受け取る前記第１の電気的インターフェース、及び前記
   第２のアービタからのバスコントロール要求を受け取る
   前記第２の電気的インターフェースの各々は、要求ライ
   ンから成り、前記第１のアービタに前記共有バスへのア
   クセスを選択的に許可する前記第３の電気的インターフ
   ェース、及び前記第２のアービタに前記共有バスへのア
   クセスを選択的に許可する前記第４の電気的インターフ
   ェースの各々は、許可ラインから成ることを特徴とする
   最高位アービタ。
4. 【請求項４】 請求項１記載の最高位アービタにおい
   て、前記コンピュータ・システムの前記第１の部分はラ
   ップトップ・コンピュータであり、前記コンピュータの
   前記第２の部分は拡張ベースであることを特徴とする最
   高位アービタ。
5. 【請求項５】 請求項４記載の最高位アービタにおい
   て、前記ラップトップ・コンピュータが前記拡張ベース
   から取り外されているとき、前記最高位アービタは、前
   記ラップトップ・コンピュータの前記第１のアービタに
   バス・アクセスを常に許可することを特徴とする最高位
   アービタ。
6. 【請求項６】 請求項１記載の最高位アービタにおい
   て、前記コンピュータ・システムの共有バスは周辺要素
   インターフェース（ＰＣＩ）バスであることを特徴とす
   る最高位アービタ。
7. 【請求項７】 請求項１記載の最高位アービタにおい
   て、前記コンピュータ・システムの前記第１および第２
   の部分の各々は、周辺要素インターフェース（ＰＣＩ）
   バスと、業界標準アーキテクチャ（ＩＳＡ）バスまたは
   拡張業界標準アーキテクチャ（ＥＩＳＡ）バスのいずれ
   かとを含むことを特徴とする最高位アービタ。
8. 【請求項８】 第１のバスと、該第１のバスに結合され
   た装置からのバス制御要求を仲裁する第１のアービタと
   を有する第１の部分と、第２のバスと、該第２のバスに
   接続された装置からのバス制御要求を仲裁する第２のア
   ービタとを有する第２の部分とを少なくとも有するコン
   ピュータ・システムにおいて、アービタの優先度を判定
   する方法であって、前記コンピュータ・システムの前記
   第１および第２の部分は更に、前記第１のバスおよび第
   ２のバスの共有バスを形成するインターフェースを含ん
   でおり、優先度判定方法は、 前記第１の部分の前記第１のアービタにおいて要求を監
   視し、潜在的なバス・マスタの前記共有バスへのアクセ
   スを許可するステップと、 前記第２の部分の前記第２のアービタにおいて要求を監
   視し、潜在的なバス・マスタの前記共有バスへのアクセ
   スを許可するステップと、 時間多重化に基づいて、前記共有バスへのアクセスの検
   出された要求に、選択的に優先度を与えると共に、該検
   出された要求を許可するステップとから成ることを特徴
   とする方法。
9. 【請求項９】 請求項８記載の方法において、前記要求
   に選択的に優先度を与えると共に、該検出された要求を
   許可するステップは、 前記第１の部分の前記第１のアービタおよび前記第２の
   部分の前記第２のアービタの各々に対して、所定の許可
   時間を確立するステップと、 前記共有バスへのアクセスに対する要求の検出に続い
   て、前記所定の許可時間の間前記共有バスへのアクセス
   を許可するために、カウンタを起動するステップと、 他のアービタに前記共有バスへのアクセスを許可した期
   間、またはその少し後に受け取られた要求の検出に対し
   て、前記カウンタを起動するステップを繰り返すステッ
   プとから成ることを特徴とする方法。
10. 【請求項１０】 請求項９記載の方法であって、該方法
    は更に、前記コンピュータ・システムがアイドル状態に
    あるとき、前記第１のアービタまたは第２のアービタの
    いずれかに、それ自体またはコンピュータ・システムの
    構成要素のいずれかを前記共有バス上に停留させるステ
    ップを含むことを特徴とする方法。
11. 【請求項１１】 コンピュータ・システムにおいて、 第１のバスと、 該第１のバスに電気的に結合され、前記第１のバスに結
    合された装置からのバスコントロール要求を仲裁する第
    １のアービタとから成る第１の部分と、 第２のバスと、 該第２のバスに電気的に結合され、前記第２のバスに結
    合された装置からのバスコントロール要求を仲裁する第
    ２のアービタとから成る第２の部分と、 前記第１の部分の前記第１のバスを、前記第２の部分の
    前記第２のバスに接続し、共有バスを形成するインター
    フェースと、 最高位アービタであって、 前記第１部分の前記第１のアービタからのバスコントロ
    ール要求を受け取る第１の電気的インターフェースと、 前記第２の部分の前記第２のアービタからのバスコント
    ロール要求を受け取る第２の電気的インターフェース
    と、 前記第１及び第２の電気的インターフェースに応答し
    て、前記第１の部分の前記第１のアービタ及び前記第２
    の部分の前記第２のアービタによる前記共有バスへのア
    クセスに優先度を与える優先度決定回路と、 前記優先度決定回路に応答し、前記共有バスへのアクセ
    スを、前記第１の部分内の前記第１のアービタに選択的
    に許可する第３の電気的インターフェースと、 前記優先度決定回路に応答し、前記共有バスへのアクセ
    スを、前記第２の部分内の前記第２のアービタに選択的
    に許可する第４の電気的インターフェースとから成る前
    記最高位アービタとから成ることを特徴とするコンピュ
    ータ・システム。
12. 【請求項１２】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記優先度決定回路は、時間多重化に基
    づいて制御を許可する許可タイマを含むことを特徴とす
    るコンピュータ・システム。
13. 【請求項１３】 請求項１１記載コンピュータ・システ
    ムにおいて、前記第１のアービタからのバスコントロー
    ル要求を受け取る前記第１の電気的インターフェース、
    および前記第２のアービタからのバスコントロール要求
    を受け取る前記第２の電気的インターフェースの各々
    は、本質的に要求ラインから成り、前記第１のアービタ
    に前記共有バスへのアクセスを選択的に許可する前記第
    ３の電気的インターフェース、及び前記第２のアービタ
    に前記共有バスへのアクセスを選択的に許可する前記第
    ４の電気的インターフェースの各々は、本質的に許可ラ
    インから成ることを特徴とするコンピュータ・システ
    ム。
14. 【請求項１４】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記コンピュータ・システムの前記第１
    の部分はラップトップ・コンピュータであり、前記コン
    ピュータの前記第２の部分は拡張ベースであることを特
    徴とするコンピュータ・システム。
15. 【請求項１５】 請求項１４記載のコンピュータ・シス
    テムにおいて、前記コンピュータ・システムの共有バス
    は周辺要素インターフェース（ＰＣＩ）バスであること
    を特徴とするコンピュータ・システム。
16. 【請求項１６】 請求項１４記載のコンピュータ・シス
    テムにおいて、前記第１の部分は、周辺要素インターフ
    ェース（ＰＣＩ）バスと、業界標準アーキテクチャ（Ｉ
    ＳＡ）バスまたは拡張業界標準アーキテクチャ（ＥＩＳ
    Ａ）バスのいずれかとを含み、前記第２の部分はＰＣＩ
    バスとＩＳＡまたはＥＩＳＡバスのいずれかとを含むこ
    とを特徴とするコンピュータ・システム。
17. 【請求項１７】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記第１のアービタ及び前記第２のアー
    ビタは、リースト・リーセント使用頻度アービトレーシ
    ョン方式を利用することを特徴とするコンピュータ・シ
    ステム。
18. 【請求項１８】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記第１及び第２の部分の各々は、前記
    最高位仲裁回路を含み、前記最高位仲裁回路は、前記第
    １及び第２の部分が前記共有バスによって接続されてい
    る間、前記第１の部分又は前記第２の部分の一方のみに
    おいてアクティブ状態となることを特徴とするコンピュ
    ータ・システム。