CN1327595A - 用于测试一个存储器阵列的方法和带有一个故障响应信号通知模式的可测试的基于存储器的设备,用于当在故障模式中发现预定的对应关系时仅以一个无损耗压缩响应的形式用信号通知这样一个故障模式 - Google Patents

Abstract

通过配对连接一个激励发生器和一个响应鉴别器测试一种存储器阵列,特别是一种嵌入式存储器阵列。在不处于测试状态时引导所述配对处于透明方式,并且在测试状态时分别处于一个激励发生方式和一个响应鉴别方式。在随后的阵列修理状态中允许建立行和/或列介入修理。特别是,鉴别器将鉴别连续的故障模式的对应关系,并且另外把一个故障响应通知信号模式到外部电路,仅以一个无损耗压缩响应模式的形式根据在一个早先的故障模式和一个随后的故障模式之间的预定对应关系向两个被比较的模式中的一个发送通知信号。

Description

用于测试一个存储器阵列的方法和带有一个故障响 应信号通知模式的可测试的基于存储器的设备，用 于当在故障模式中发现预定的对应关系时仅以一个 无损耗压缩响应的形式用信号通知这样一个故障模式

本发明涉及如权利要求1的前序中的一种方法。许多年来单独集成电路芯片存储器已经大规模增长。大容量存储器，特别是DRAM，遭受低的生产量。提供存储器阵列已经成为惯例，用测试后的多余的行和/或列分别替代有故障的行或列来修理一个故障阵列。在常规的制造生产中，多余的2％可以增加三倍的制造量。存储器的测试已经成为一种精细的技术，基于当前的阵列，用规定的内容和规定顺序的许多测试激励，随后把读出的存储的内容与期望的响应进行比较。激励和期望的响应的组合有时称为测试模式。

近来，处理或类似的其它电路已经大量地与所谓的嵌入式存储器相结合。这样一些电路系统的性质不会对本发明造成影响，因为本发明可以是基于一般结构的处理器，一个单一目的的数字逻辑电路，用于处理模拟信号的电路系统，以及多种其他的项目。对于数字处理，比起整个电路和数据通路宽度及每条线比特率的环境来说，一方面在逻辑另一方面在存储器经常允许设置一个增加的通信带宽。对于至少部分操作是模拟的也是同样的。通常，存储器很大程度上是隔离在芯片的周围。而且，与单独存储器阵列相比，嵌入式阵列比带有可用数据引脚的整个芯片有更大量的I/O比特端。因此，迅速访问阵列经常是不可实现的。

此外，由于需要大量的测试模式，为了内部的校验，完成响应模式的并联到串联的转换将相当的降低测试的运行。另一方面，限制了一种在芯片上花费不多的通过/错误确定，例如通过一种产生签名的结构方式或通过一种“暂停在第一次出错”，可以不允许执行修理操作。

另一方面，提供芯片电路系统的全部测试和修理相对是复杂的，并且因此是昂贵的，尤其因为测试结果应提供给芯片指示器需要修理的各种故障位置。因此，一种改进的折衷方案应该是仅仅需要适当的扩展芯片的功能，另一方面迫使与外界进行少量的通信，同时提供一种无损耗的压缩响应模式。

因此，在其他的事情之中，本发明的一个目的是提供一种用于产生基于识别许多被测地址的简写测试结果的设备，即使有故障，将引起同样的故障响应模式，因此将允许使用某些压缩或提取程序而不必丢失信息。

因此，按照本发明的一个方面，本发明的特征在于按照权利要求1的特征部分。本发明也涉及一种基于存储器的设备，被安排设计用于完成权利要求1中的方法。本发明其他的优点被列举在从属权利要求中。

参考公开的优选实施例，以下将对本发明这里和其他方面的优点进行详细论述，特别是参考显示的附图：

图1，一个本发明具体的集成电路结构；

图1A，图1结构的操作方式；

图2，一个执行9N匹配存储器测试的有限的机构组织状况；

图3A和图3B，一个故障图和相关的故障信息的示例；

图4，一个具体的响应鉴别器。

图1显示本发明一个具体的集成电路结构示范。捆束36显示集成电路芯片20带有外部插脚和焊接点，集成电路芯片可安排包含数字数据，模拟信号，控制，和功率信道在适当的路径宽度和幅度范围的各个子束中。在下文中，各种功率和内部连接控制被认为是标准的，并且不必详细地叙述和公开。同样适用于基本的电子存储器特征的操作。现在，经常的，芯片区域的相当大的部分被RAM24使用，RAM24可以是基于任意的技术，例如SRAM，DRAM，或其他的。

方框22象征除了存储外的其它功能性，可以包括一个任一特性的处理器装置，或其他另外的功能性。方框22代替较多或较少功能的标准处理器，可以包含没有存储功能的一些应用特性，例如单一目的的序列逻辑电路，模拟信号处理，可编程的逻辑阵列，和其他的，通常不统一建立布置存储器单元。然而，这种特性不应当作为表示一种限制；主要的是方框22是“不同于被测试的存储器”。在测试下的存储器可以在多个不同的物理的和/或逻辑的阵列上被分配，这种特点没有明确显示。

现在，不在测试条件下功能性22在方框28中与存储器24进行转换，30被控制在一种透明方式，以便信号系统的启动芯片条形命令执行字节CEB，允许写入条形带Bar WEB，地址A，进入数据DI，和输出数据DO无妨碍地充分地进行。

如展示的实施例方框22与未显示的捆束36上的外部电路传递单向和/或双向数据，其中传递可以具有一般的受方框22中固有设备支配的成份。此外，线路34传递故障信息原则上也通过方框22运行。目前，立刻引导所有的测试响应线路到外界通常花费很大。本发明的一个直接目的是，仅仅为了一般的大大减少数据流，对整个位图的通信提供一种带有压缩信息的外部设备，但是，如果可实行，要一直允许这样的外部设备精确决定必须要采取的修理测量。

已经在方框26中提供给存储器24内部自测的功能，特别是通过方框28和30。通过自己，内部自测存储器设备已经被VLSI Technology，Inc的美国专利5,568,437所公开。本发明的各种特性区别于在此参照上采用的隔离的或组合的便利方式。第一，只要外部设备提供一个特别的故障通知信号，本发明允许连续自动的进行测试。第二，不管在各个发生故障中的实际内部间距，把所有获得的故障信息能自动地发信号通知给外部设备。第三，如果不是最小限度的，用于本发明需要的设施是非常有限的。应该注意当前的测试方法是指向大量的测试并且必须查明所有被检测的故障。

图1A显示图1结构的工作方式。在方框50中，内部自测的控制信号控制工作的正常方式：内部自测处于空闲，各种内部自测的活动项目停止，并且内部自测的外壳是透明的，特别是方框28和30，以使至多对信号传输有很小的影响。这种状态可以胜过很长时间，特别是在生产制造的测试程序结束以后。内部自测的激励信号引导系统到52，54的工作方式。在激励发生52方式中，激励发生器28在控制之下，并且存储器的测试在进行中，例如按照所谓的匹配测试。一对地址A和数据DI序列的测试程序给到存储器24，从存储器24数据输出DO的最后结果是一个对应的序列。而且，激励发生器28发送地址A和一个相关联的期望响应ER到响应鉴别器30。尽管一般没有限制，期望响应ER是与一个相关联的最近已被写进地址的数据DI相一致。而且应注意，对于一系列地址的DI字码序列应该是相互一致的。现在，方框30接收从存储器24输出的数据DO，在响应鉴别器54中与适当的数据进行比较。图2注解了一个将被公开的有关完成多址测试序列过程。如果在输出数据和期望响应之间比较时没有发现差异，响应鉴别器30的暂停信号保持不出现，并且下一个测试循环进行。但是，如果比较发现差异，从响应鉴别器30上出现暂停信号，并且下一轮的测试暂停。在方框54中，为了芯片20外面的最后使用，在控制下的响应鉴别器30把故障信息传送给方框32，以便这些信息可以接着用于控制修理处理。如果传送完成，暂停信号再次消失，以便能按照先前规定的方法继续测试，并将最后完成测试。本发明没有规定一种物理地址序列，也没有规定测试模式的信息内容，应用指定的测试同样适用。

图2显示一个执行9N匹配存储器测试的有限的机构组织状况。为了简单，仅显示了状态。在初始化后，字码内容W0被写入循环测试的一个序列中，通常，为了所有可用的地址，每个循环与一个单一的字码位置有关。下一步，一个位置序列被读入操作R0，与那些早期写的所有的或部分的有关，R0有意再次产生字码W0，同时相同的寻址循环操作写字码W1进到所述的字码位置。这种循环的读/写然后再一次执行第三数据内容，表示为R1/W2。下一步，这种循环的读/写然后再一次执行按照R2/W3的第四数据内容，以后在写之后立即再读而不另外改变地址，如R3所表示的。下一步，所有的字码再一次由表示的R3A被读出，R3A用于检验实际存储的内容。在最后的步骤第9次得到了全部每个地址位置。用一个准备状态和一个空闲状态完成图表。9N匹配测试方案是目前使用的几种测试方案的其中一种，并且本发明没有特别的引用这样的方案。事实上，如果寻址序列改变，如果读出和写入不同，并且如果由预先指定的位模式写入一个序列的连续数据相互不同，本发明也同样适用。

图3A和图3B分别显示一个故障图的示例，和一个相关联的无损耗压缩信号通知模式。故障图是依据使用的地址序列的逻辑故障图。实例中显示的小存储器仅仅具有1-13行字码，每行仅有1-6位或列。在示例中由“1”表示，示例的故障图有一个故障列(#2)，一个故障行(#9)，和在行#5，列#4中的一个随机故障位。普遍的，从顶行到末行对当前的逻辑序列进行测试，但这是不受限制的。注意全面的测试可以使用不同地址序列的组合。参考图4论述对故障模式的评价。现在，图1中的方框30将陆续发现如显示的各种故障。在当前实施例中，使用在测试下的芯片的外部设备，第一行被信号全部通知，并且用一个引导信号“1”位进行补充，指示信号系统有故障至少存在一个不正确的位。只要序列行出现一个一致的故障模式，可以是任意的，响应通知信号将限制引导为“0”位，而实际行的剩余被抑制。然而，通过单一随机故障位第5行具有一种不同的故障模式，并且因此仅在第一行得到通知信号的扩充。不是在随机故障位上有故障的第6行也具有一种不同的故障模式，并且因此在此仅在第一行得到扩充的响应通知信号。第7和8行具有相同的故障模式，只能将引导信号限制为“0”。第9行有一个行错误并再次导致仅在第一行扩充信号通知，那样完成的故障模式被发送。第10行没有错误行，结果相同的再次出现通知信号扩充第一行，并且它的完成的故障模式被发送。这种故障模式在最后3行同样重复，并且它们得到引导信号“0”。如图中显示的，完成的故障位图需要传送6*13＝78位。本发明的实施例限制它仅为43位，或大约节省50％。对于象当前示例这样的有A行，B列并带有C行故障的大存储器，一个完成的故障图需要AB位，而在这样的实施例中使用压缩响应通知信号将大约限制为A＋B＋2BC位。对于除所显示的以外的其他故障布局，减少量是不同的。分析表达式也相当不同。

图4显示用于图3A，3B的一个具体的响应鉴别器。为了简单，电路的同步或其他的应用控制没有显示。在图的上端，当前实施例中的期望响应模式和实际响应模式都具有240位的长度，并且为了达到高速度，在方框60中平行的逐位进行比较。通过比较产生一个具体的240位当前故障字码，该当前故障字码用于产生一个循环的一个延迟并储存在寄存器64中，而且在方框62中用生成的一个240位不同矢量的先前的故障字码进行比较。方框66用于检查矢量的全零模式。如果是，暂停信号不表示，保持为“0”，并且用于当前地址的故障信息是一个压缩响应“0”。如果检测出不是全零模式，暂停信号表示为“1”，并且用于当前地址的故障信息是一个由一个故障通知信息“1”和当前故障字码组成的完整响应。应清楚完成的故障数据仅在异常情况才被输出。另外应注意，缺少用于一个单一地址和模式的故障检测仍然可由一个故障产生，该故障保持所述模式不被检测，例如一个阻塞故障。

从图3B同样清楚看出，在许多情况下，不符合先前的行是成对出现的行，例如第9行和第10行都不符合它们各自最近的前身，尽管第10行与第8行是一致的。这种特点将允许通过向那里分配一个特定的引导码进一步压缩响应通知信号，例如“01”。在本格式中，每行需要一个额外的位(+13)，并且全部响应节省两个6位(-12)。对于较长行的存储器，将有额外的节省。不过在图4的安排上这种特点将需要用于一个周期性额外行的故障模式缓冲器。另一个程序是比较三个连续的故障模式，并且输出用于一个特别故障模式的压缩通知信号，同时考虑一个随后的被检测的故障模式。

按照前面所述的程序可以接着进一步扩展。由于无损耗压缩响应通知信号模式可以出现在长的信息串中，每个时钟周期测试器在一预定周期仅接收一个单一位。即使检测出一些故障，整个运行将花费比最小值更少的时间。用于各种可修理的故障模式的额外时间是能够预算的，并因此可以预算出最大的运行测试的时间。现在，处于内部自测的存储器在这样预算的时间长度没有完成测试，则认为是不可修理的，从而中止所述测试并且电路被废弃。为了简单，这种额外的检验没有在图中显示。最大运行长度的选择是一个相关的参数。例如，在图3B中，不位于第一行的每个行故障将产生两个没有被提取的通知信号。这同样适用于一个随机错误。设置一个列故障，整个故障图每个表示“1”的列将共同产生两个不被提取的通知信号。存储器的设计应最大范围的规定可修理的故障模式，每个模式同通知信号的位长度相结合。出于保守以防某种危险，长度的最大值可以规定为一个稍低的值，例如比请求设置的描述的最大通知信号门限长度低10％。无论如何要注意，整个通知信号的长度不能超过外部测试器的存储器容量。

另外，万一在早的和以后故障模式之间没有预定的对应关系，由响应鉴别器产生的数据量可能还要更低。在图3B中同样能看出，许多不是压缩响应通知信号的模式仅仅包含一个或仅仅少数“1”位。这样，通过一种不同的编码特性可以降低发送的信息量，该编码特性规定实际的非压缩通知信号和最近的先前的非压缩通知信号是不同的。在图3B中，这将导致1，5，和6行与9和10行相结合，对于1，5，和6行，六个中没有一个，对于9和10行是一个“完整“模式。这将把位的数量从13＋30＝43降低到13＋3*3＋2*6＝34。对于较大的存储器节省更多。对于不均匀的列故障，这种节省比用于相同的阵列尺寸要少。这能迫使再需要额外的引导码位。此外，其他的用于鉴别故障模式没有对应关系的编码类型也可以利用。

另一个特点是面向地址排序的缺点。这种特点基于这样的事实，对于匹配测试，逻辑地址排序原则上是任意的。自由的程度可以选择许多连续的地址具有相同的故障模式这样一种地址排序方式。这种选择可以被做到而不用知道实际的故障。例如，由于双平面故障通常是最可能的一种故障，匹配测试的地址排序可以选择沿着存储器的共享物理位线的地址进行连续测试这样的方式。应注意在存储器内的物理地址不必与由地址位给的逻辑地址一致。假如有一个位线故障，将导致仅仅传送一个单一的用于特殊的位线故障的完整响应通知信号。特别是，对于某些确定的存储器工艺技术，已经发现列出错有更大的可能性。

一般的，对于给定的运行长度，减少了故障通知信号装置，内部自测将能够在更多的存储器上完成，并且因此，对于不合理的评估“不可修理”的概率将被减少。

Claims (11)

1.一种用于测试存储器阵列的方法，通过把一个激励发生器和一个响应鉴别器配对连接到所述阵列，同时在不处于测试状态时引导所述配对处于透明方式，在测试状态时引导所述配对分别处于一个激励发生方式和一个响应鉴别方式，并且在随后的阵列修理状态中允许建立行和/或列介入修理，

所述方法特征在于通过所述的鉴别器鉴别连续的故障模式中的对应关系，而且因此提供一个故障响应发送信号通知方式到外部电路，所述外部电路仅以一个无损耗压缩响应模式的形式根据在一个早先的故障模式和一个随后的故障模式之间的预定对应关系向所述两个模式中的一个发送通知信号。

2.如权利要求1中所述的方法，进一步特征在于所述的测试状态是交替的，一方面是所述的各自发生和鉴别方式，另一方面所述发生器和所述鉴别器的所述响应发送通知信号方式分别处于暂停方式。

3.如权利要求1中所述的方法，其中所述的早先的和随后的故障模式是暂时相邻的。

4.如权利要求1中所述的方法，其中所述的预定对应关系意味着早先的和随后的故障模式是相互一致的。

5.如权利要求4中所述的方法，其中所述的早先的和随后的故障模式共有一个或多个列故障。

6.如权利要求1中所述的方法，其中所述的压缩响应模式是独立的一个实际故障模式。

7.如权利要求1中所述的方法，其中用其他一对故障模式的比较关系根据不同的编码形成一个非压缩响应模式。

8.如权利要求1中所述的方法，其中所述激励发生器装置给出一个存储器地址的顺序，所述存储器地址的顺序是鉴于为提高得到一个相符故障模式的顺序的概率而被排序的。

9.一种基于存储器的设备，被安排用于实现如权利要求1中所述的方法，并且具有一个接口，用于把一个激励发生器(28)和一个响应鉴别器(30)配对连接到一个存储器阵列(24)，还具有一个引导电路(使能够内部自测)，用于在不处于测试状态时引导所述配对(28，30)处于一种透明方式，在测试状态时引导所述配对(28，30)分别处于一个激励发生方式和一个响应鉴别方式，特征在于所述的鉴别器(30)包括一个可操作于一对连续故障模式的对应关系鉴别设备(60，62，64)，此外还包括把一个故障响应通知信号输出(66)到的外部电路，用于通过所述鉴别设备(62)的检测，仅以一个无损耗压缩响应模式的形式根据在一个早先的故障模式和一个随后的故障模式之间的预定对应关系向所述故障模式中的一个发送通知信号。

10.如权利要求9中所述的设备，其中所述鉴别设备包括带有一个故障模式存储深度的存储器(64)。

11.如权利要求9中所述的设备，其中所述存储器是一个集成电路芯片(20)上的嵌入式存储器(24)，提供存储器(24)以及更多的(22)的功能。

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