JP2001266590A - 半導体装置とその製造方法及び計算機 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な欠陥救済を実現できると共に、回路規
模が低減された半導体装置とその製造方法及び該半導体
装置を含む計算機を提供する。 【解決手段】 それぞれがメモリセルアレイ３〜５と、
供給されるメモリセルアレイの欠陥データに応じてメモ
リセルアレイ７の欠陥を救済する冗長回路１５とを含
み、かつ互いに異なるチップ１上に形成された複数の半
導体装置を有する計算機であって、各々の半導体装置
は、電子ビーム露光装置により形成されたチップ１を識
別するためのチップコードを出力するチップコード出力
回路１９をさらに含み、それぞれのチップ１に対応づけ
て上記欠陥データを予め記憶するメモリ２５と、供給さ
れたチップコードに応じて、チップコードが出力された
チップに対応する欠陥データをメモリ２５から読み出し
冗長回路１５へ供給するＣＰＵ２３とを備えたことを特
徴とする計算機を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法及び計算機に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路は、大容量化と高
集積化及び高性能化が著しく進められているが、このよ
うな状況下において、回路規模の低減や、製造された回
路における試験時間の短縮が望まれる。

【０００３】ここで、半導体記憶装置の製造過程におけ
る、従来の冗長方式による欠陥救済方法を図１に示され
たフローチャートを参照しつつ説明する。図１に示され
るように、まずステップＳ１では、冗長試験により不具
合箇所を検出する。

【０００４】そして、その不具合箇所を含む記憶領域を
使用しないように、動作領域を変更することとなるが、
該変更はプログラマブルＲＯＭにおいてなされる。すな
わち、ステップＳ２においては、上記不具合箇所を示す
冗長情報に基づいてプログラマブルＲＯＭに含まれたレ
ーザヒューズが切断される。なお、該切断はレーザなど
を用いた物理的な切断とされる。

【０００５】その後、ステップＳ３において該半導体記
憶装置の動作確認がなされた後、ステップＳ４において
該半導体記憶装置が出荷される。

【０００６】しかしながら、上記のような欠陥救済にお
いて用いられる冗長回路は、回路規模が大きいため、半
導体記憶装置におけるチップ全体の面積を縮小する際の
妨げとなるという問題がある。またさらに、上記切断の
際に使用されるレーザブローにより、該チップ表面に損
傷を与えて耐食性を低下させてしまうという問題もあ
る。

【０００７】一方、上記のような従来の欠陥救済方法に
おいては、冗長試験の後にレーザを用いてフューズを切
断し、その後再試験するという手順を実行していたた
め、全体としての試験時間が長くなるという問題があっ
た。

【０００８】

【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたものであり、簡易な欠陥救済
を実現できると共に回路規模が低減された半導体装置と
その製造方法、及び該半導体装置を含む計算機を提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上記の目的は、チップ上
に形成された半導体装置であって、チップを識別する信
号を出力する識別信号出力手段を備えたことを特徴とす
る半導体装置を提供することにより達成される。このよ
うな手段によれば、電気信号によりチップが識別される
ため、欠陥の救済などチップ毎に異なる冗長救済処理を
容易に実行することができる。

【００１０】また、本発明の目的は、チップ上に半導体
装置を形成する半導体装置の製造方法であって、パター
ンがそれぞれ異なるマスクを用いて複数のチップを露光
することにより、チップ上にチップを識別する信号を出
力する識別信号出力手段を形成することを特徴とする半
導体装置の製造方法を提供することにより達成される。
このような手段によれば、異なるマスクを用いて複数の
チップを露光するだけで、異なる識別信号を出力する識
別信号出力手段がチップ毎に容易に生成される。

【００１１】ここで、少なくとも二つのチップにそれぞ
れ形成される識別信号出力手段を、共通の露光データに
より駆動される電子ビームを用いた露光により形成する
ものとすれば、同時に複数の識別信号出力手段を形成す
ることができる。

【００１２】また、本発明の目的は、それぞれがメモリ
セルアレイと、供給されるメモリセルアレイの欠陥デー
タに応じてメモリセルアレイの欠陥を救済する欠陥救済
手段とを含み、かつ互いに異なるチップ上に形成された
複数の半導体装置を有する計算機であって、各々の半導
体装置は、チップを識別するためのチップ識別信号を出
力するチップ識別信号出力手段をさらに含み、それぞれ
のチップに対応づけて欠陥データを予め記憶する記憶手
段と、供給されたチップ識別信号に応じて、チップ識別
信号が出力されたチップに対応する欠陥データを記憶手
段から読み出し、欠陥救済手段へ供給する救済制御手段
とを備えたことを特徴とする計算機を提供することによ
り達成される。このような手段によれば、記憶手段に記
憶された欠陥データに応じて欠陥が救済されるため、ヒ
ューズを用いる場合に比して回路規模を低減できると共
に、簡易な欠陥の救済を実現することができる。

【００１３】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。

【００１４】図２は、本発明の実施の形態に係る計算機
の基本構成を示す図である。図２に示されるように、本
実施の形態に係る計算機は、チップ１の上に形成された
半導体装置と、ＣＰＵ２３と、メモリ２５とを備える。
そして、上記半導体装置は、メモリセル３〜５と、冗長
セル９と、センスアンプ（ＳＡ）１１〜１４と、冗長回
路１５と、データラッチ回路１７と、内部クロック信号
生成回路１８と、チップコード出力回路１９と、シフト
レジスタ２１とを含む。なお、上記半導体装置には、不
良メモリセル７が含まれるものとして説明する。

【００１５】ここで、初期状態においては、メモリセル
３〜５及び不良メモリセル７はそれぞれ、対応するセン
スアンプ１１〜１４に１対１に接続されている。また、
センスアンプ１１〜１４は共に冗長回路１５に接続さ
れ、冗長回路１５はデータラッチ回路１７に接続され
る。

【００１６】一方、チップコード出力回路１９は、シフ
トレジスタ２１に接続され、シフトレジスタ２１は、Ｃ
ＰＵ２３に接続される。さらに、ＣＰＵ２３は、メモリ
２５に接続される。また、メモリ２５はデータラッチ回
路１７に接続される。

【００１７】ここで、上記のような構成を有する計算機
に係る欠陥救済方法を、図３に示されたフローチャート
を参照しつつ説明する。まず、ステップＳ１において
は、冗長試験が行われ、メモリセルの不具合箇所が検出
される。従って、例えば図２に示されたチップ１に形成
される半導体装置においては、該冗長試験の結果、不良
メモリセル７が不具合箇所として検出されることとな
る。

【００１８】その後、ステップＳ２においては、チップ
毎について、該チップに含まれるメモリセルの欠陥情報
（冗長情報）をメモリ２５に予め格納する。そして、ス
テップＳ３において動作確認がなされ、正常な動作を行
うことが確認された計算機がステップＳ４において出荷
される。

【００１９】以下において、図２に示された計算機の欠
陥救済動作の概要について説明する。まず、該計算機の
電源が投入されると、パワーオンリセット信号（図示し
ていない）に応じて、チップコード出力回路１９からシ
フトレジスタ２１を介してチップコードがＣＰＵ２３に
供給される。そして、ＣＰＵ２３は該チップコードによ
り特定されるチップに対応する冗長情報をメモリ２５か
ら読み出し、読み出した該チップ固有の冗長情報をデー
タラッチ回路１７へ供給する。

【００２０】次に、冗長回路１５は、データラッチ回路
１７にラッチされたデータに応じて冗長信号を生成し、
センスアンプ１１〜１４へ供給する。そしてこのとき、
各センスアンプ１１〜１４は、供給された冗長信号に応
じてデータの読み書き対象とするメモリセルを選択す
る。従って、図２に示されたチップ１における半導体装
置においては、初期状態において不良メモリセル７に接
続されていたセンスアンプ１２は、ハイレベル（Ｈ）の
冗長信号を受けて、隣接するメモリセル３をデータの読
み書き対象として選択し、同様にセンスアンプ１１は冗
長セル９を選択する。

【００２１】そして、このような切り替えがセンスアン
プ１１，１２においてなされることにより、不良メモリ
セル７に対するデータの読み書きが回避され、該不良メ
モリセル７の代わりに冗長セル９が使用されるため、該
欠陥が救済される。

【００２２】従って、図１に示された従来の欠陥救済方
法においては、冗長試験終了後にヒューズの切断を行う
ために、試験対象であるチップを冗長試験装置からレー
ザ装置へ載せ換える必要があったが、図３に示された本
実施の形態に係る欠陥救済方法によれば、電気信号であ
るチップ固有の冗長情報に応じて回路が切り替えられる
ため、冗長試験から該切り替え後の動作確認までを一つ
の試験装置により一貫して行うことができ、全体の試験
時間を短縮することができる。

【００２３】以下において、図２に示された計算機をよ
り詳しく説明する。図４は、図２に示されたチップコー
ド出力回路１９と、シフトレジスタ２１の構成を具体的
に示す図である。図４に示されるように、チップコード
出力回路１９は、電源電圧（Ｖｄｄ）ノード２７と、接
地電圧（Ｖｓｓ）ノード２９と、電極３１〜３３とを含
み、電極３１は配線３０により接地電圧（Ｖｓｓ）ノー
ド２９へ接続され、電極３２は電源電圧（Ｖｄｄ）ノー
ド２７に接続され、電極３３は接地電圧（Ｖｓｓ）ノー
ド２９に接続される。従って、電極３１と電極３３から
は情報として０に対応するロウレベルの信号が出力さ
れ、電極３２からは情報としての１に対応するハイレベ
ルの信号が出力される。

【００２４】また、図４に示されるように、シフトレジ
スタ２１には直列接続されたレジスタ３５が含まれ、各
レジスタ３５には対応する電極３１〜３３より上記０ま
たは１を示す信号が供給される。また、各レジスタ３５
には、内部クロック信号生成回路１８により外部クロッ
ク信号ＣＫに基づいて生成された内部クロック信号int.
ckが供給される。

【００２５】図５は、図４に示されたレジスタ３５の構
成を示す回路図である。図５に示されるように、レジス
タ３５は、ゲートＧＴ１と、クロックトインバータＣＩ
Ｖ１，ＣＩＶ２と、ラッチ回路ＬＣ１，ＬＣ２とを含
む。ここで、クロックトインバータＣＩＶ１とラッチ回
路ＬＣ１、クロックトインバータＣＩＶ２及びラッチ回
路ＬＣ２はこの順で直列接続される。また、ゲートＧＴ
１の入力端はチップコード出力回路１９の対応する電極
に接続され、出力端はラッチ回路ＬＣ１の入力ノードに
接続される。

【００２６】そして、上記のような構成を有するレジス
タ３５においては、開閉を制御するためのパワーオンリ
セット信号φ，／φがゲートＧＴ１へ供給され、活性・
不活性を制御するための信号φ_Ａ，／φ_Ａがクロックト
インバータＣＩＶ１へ供給され、同様に活性・不活性を
制御するための信号φ_Ｂ，／φ_Ｂがクロックトインバー
タＣＩＶ２へ供給される。なお、上記信号φ_Ａ，／φ_Ａ
と信号φ_Ｂ，／φ_Ｂは、それぞれ上記内部クロック信号
int.ckに基づいて生成される。

【００２７】以下において、図６に示された波形図を参
照しつつ、図５に示されたレジスタ３５の動作を説明す
る。まず、計算機の電源が投入されると、図６（ａ）に
示されるようなハイレベル（Ｈ）のパルスからなるパワ
ーオンリセット信号φが生成される。これにより、ゲー
トＧＴ１が開きチップコード出力回路１９からチップコ
ードがラッチ回路ＬＣ１に取り込まれる。

【００２８】なおこのとき、図６（ｂ）に示されるよう
に信号φ_Ａはロウレベル（Ｌ）であるため、クロックト
インバータＣＩＮＶ１は不活性化され、図６（ｃ）に示
されるように信号φ_Ｂもロウレベル（Ｌ）であるため、
クロックトインバータＣＩＮＶ２は活性化される。従っ
て、チップコードがラッチ回路ＬＣ１に取り込まれたと
きに、該チップコードはラッチ回路ＬＣ２へも取り込ま
れる。

【００２９】そして、時刻Ｔ１において信号φ_Ｂがハイ
レベル（Ｈ）となると、クロックトインバータＣＩＶ２
が不活性化され、時刻Ｔ２において信号φ_Ａがハイレベ
ル（Ｈ）となると、クロックトインバータＣＩＶ１が活
性化される。従って、時刻Ｔ２において前段のレジスタ
３５に含まれたラッチ回路ＬＣ２から供給された信号Ｉ
Ｎが、クロックトインバータＣＩＶ１を介してラッチ回
路ＬＣ１に取り込まれる。

【００３０】さらに、時刻Ｔ３においては、信号φ_Ａが
ロウレベル（Ｌ）となり、クロックトインバータＣＩＶ
１が不活性化される。そして、時刻Ｔ４において、信号
φ_Ｂがロウレベル（Ｌ）となり、クロックトインバータ
ＣＩＶ２が活性化されることにより、時刻Ｔ１にラッチ
回路ＬＣ２に保持されたチップコードが時刻Ｔ４におい
て次段のレジスタ３５に含まれたクロックトインバータ
ＣＩＶ１へ信号ＯＵＴとして出力される。

【００３１】以上より、各レジスタ３５が上記のような
動作を行うことにより、チップコード出力回路１９から
供給されたチップコードは、内部クロック信号int.ckに
応じてシリアルにＣＰＵ２３へ供給される。

【００３２】次に、図２に示された冗長回路１５につい
て説明する。図７は、該冗長回路１５の構成を示す回路
図である。図７に示されるように、冗長回路１５は同様
な構成を有するｎ個（ｎは自然数）の回路ユニットＵ１
〜Ｕｎを備え、回路ユニットＵ１においてはＮＡＮＤ回
路ＮＤ１とインバータＩＶ３、ＮＯＲ回路ＮＲ１及びイ
ンバータＩＶ４がこの順で直列接続された回路が含まれ
る。

【００３３】また、同様に回路ユニットＵ２においては
ＮＡＮＤ回路ＮＤ２とインバータＩＶ５、ＮＯＲ回路Ｎ
Ｒ２及びインバータＩＶ６がこの順で直列接続された回
路が含まれ、回路ユニットＵ３においてはＮＡＮＤ回路
ＮＤ３とインバータＩＶ７、ＮＯＲ回路ＮＲ３及びイン
バータＩＶ８がこの順で直列接続された回路が含まれ
る。さらに、回路ユニットＵ３においてはＮＡＮＤ回路
ＮＤ３とインバータＩＶ７、ＮＯＲ回路ＮＲ３及びイン
バータＩＶ８がこの順で直列接続された回路が含まれ、
回路ユニットＵｎにおいてはＮＡＮＤ回路ＮＤ４とイン
バータＩＶ９、ＮＯＲ回路ＮＲ４及びインバータＩＶ１
０がこの順で直列接続された回路が含まれる。

【００３４】ここで、各回路ユニットＵ１〜Ｕｎの出力
信号は、次段の回路ユニットに含まれたＮＯＲ回路の一
方の入力端に供給される。従って例えば、回路ユニット
Ｕ１の出力信号、すなわちインバータＩＶ４の出力信号
は、次段の回路ユニットＵ２に含まれたＮＯＲ回路ＮＲ
２の一方の入力端に供給される。また、回路ユニットＵ
１に含まれたＮＯＲ回路ＮＲ１の一方の入力端には接地
電圧が供給され、ＮＡＮＤ回路ＮＤ１〜ＮＤ４には、デ
ータラッチ回路１７から供給される信号が供給される。
そして、回路ユニットＵ１〜Ｕｎからの出力信号は、冗
長信号として端子３６〜３９から図２に示されたセンス
アンプ１１〜１４へ供給される。

【００３５】ここで、例えば図２に示されたチップ１に
おいては、回路ユニットＵ３に含まれたＮＡＮＤ回路Ｎ
Ｄ３の二つの入力端に、データラッチ回路１７からハイ
レベル（Ｈ）の信号が供給される。これにより、回路ユ
ニットＵ１から回路ユニットＵ２までにおいては、ロウ
（Ｌ）レベルの信号が出力されるが、回路ユニットＵ３
とそれに続く全回路ユニットからはハイレベル（Ｈ）の
信号が出力されることとなる。

【００３６】そして、図２に示された各センスアンプ１
１〜１４は、冗長回路１５よりロウレベルの信号を受け
た場合には初期設定された接続関係を維持するが、ハイ
レベルの信号を受けた場合には、上記のように、データ
を読み書きする対象とするメモリセルとして、初期設定
により接続されたメモリセルに隣接したメモリセルを選
択する。従って、図２に示されるように、冗長回路１５
からハイレベルの信号が供給されたセンスアンプ１１，
１２は、いずれも初期設定による接続を変更するため、
結果的には不良メモリセル７の代わりに冗長セル９が使
用されることとなり欠陥が救済される。

【００３７】以下において、図２及び図４に示されたチ
ップコード出力回路１９の製造方法について説明する。
上記のように、本実施の形態に係る欠陥救済方法におい
ては、各チップのデータラッチ回路１７へ該チップに対
応する冗長情報を供給することとするため、その前提と
して各チップの特定のため電気的な識別がなされる必要
がある。このためには、例えばチップ１上に半導体装置
を形成する際に、該電気的な識別のための回路を電子ビ
ーム（ＥＢ）露光又はＥＢ描画により作り込むことが有
効であると考えられる。

【００３８】すなわち、図８に示されるように、複数の
カラム例えばカラムＡ４３とカラムＢ４５とを備えたＥ
Ｂ露光装置４１に、カラムＡ用のステンシルマスク５１
とカラムＢ用のステンシルマスク５３を装着する。ここ
で、ステンシルマスク５１，５３には複数のブロックパ
ターン４９が形成されるが、カラムＡ用のステンシルマ
スク５１とカラムＢ用のステンシルマスク５３において
は、例えば対応するブロックパターン５４とブロックパ
ターン５５との間においてなど少なくとも一つのブロッ
クパターンが異なるものとされる。そして、図８に示さ
れるように、ＥＢ露光装置４１ではカラムＡ４３とカラ
ムＢ４５に共通の露光データが供給されることにより露
光がなされ、該共通データに基づいてチップ毎に異なる
パターンのチップコード出力回路１９が同時に形成され
る。なお、従来は上記のようなＥＢ露光装置４１におい
ては、カラムＡ用のステンシルマスクとカラムＢ用のス
テンシルマスクとのブロックパターンは完全に同じもの
とされていた。

【００３９】次に上記ブロックパターン５４，５５につ
いて、より具体的に説明する。上記のように本実施の形
態に係る欠陥救済方法では、チップの識別が重要である
が、かかるチップの識別における誤りを防ぐために、チ
ップコード出力回路１９の形成において、コード部分
と、パリティコードもしくはエラー訂正符号（ＥＣＣ）
に対応したコードとを同時に電子ビームを使用すること
により作り込むのが望ましい。

【００４０】ここで、より具体的な例を図９を参照しつ
つ説明する。なお、図９においては、４ビットの識別コ
ードと１ビットのパリティコードからなる「０１００
０」のチップコードを出力するチップコード出力回路
と、「０１０１１」のチップコードを出力するチップコ
ード出力回路が同時に作り込まれる場合が示される。

【００４１】まず、識別コードの上位３ビットは、共通
のコード「０１０」で構成される。また、図９（ａ）に
示されるように、識別コードの下位１ビットは電子ビー
ム露光において使用されるステンシルマスクのブロック
パターンの相違により、カラムＡに対応して「１」、カ
ラムＢに対応して「０」がそれぞれ構成要素とされる。
また、二つの識別コードのパリティは異なりカラムＡに
ついて「１」、カラムＢについて「０」となる。従っ
て、図９（ｂ）に示されるように、下２桁においてカラ
ムＡにより「１１」、カラムＢにより「００」となる信
号がそれぞれ出力されるような配線パターン５６，５７
が形成されるよう、該下位２ビットに対してそれぞれ一
つのブロックパターン５４，５５が選択される。

【００４２】そして、図９（ｂ）に示されるように、ブ
ロックパターン５４を含むカラムＡ用ステンシルマスク
５１がＥＢ露光におけるカラムＡ用として使用され、ブ
ロックパターン５５を含むカラムＢ用ステンシルマスク
５３がＥＢ露光におけるカラムＢ用として使用される。
なお、図９（ｂ）に示されるように、各ブロックパター
ン５４，５５には、複数のパターンが形成されている。

【００４３】これにより、カラムＡによる露光がなされ
るチップにおいては二つの電極５８が共に電源電圧ノー
ド２７に接続され、カラムＢによる露光がなされるチッ
プにおいては二つの電極５８が共に接地電圧ノード２９
に接続される。

【００４４】以上のような方法により、共通の露光デー
タを用いたＥＢ露光により、チップ毎に異なるチップコ
ードを出力するチップコード出力回路１９を容易に形成
することができる。

【００４５】なお、以上においては、便宜上メモリ２５
には一つのチップ１が接続されている形態について説明
したが、図１０に示されるように、メモリ２５にはチッ
プ１と同様な構成を有するチップが複数接続され、これ
らのチップにはそれぞれ対応する固有の冗長情報が選択
的にメモリ２５から供給される計算機とすることができ
る。そして、このような構成を有する計算機では、各チ
ップにおいて並列的にデータ処理が行われる。ここで該
メモリ２５は、予め全チップの冗長情報が記憶された不
揮発性メモリとしてもよい。そしてこの場合には、上記
全チップの冗長情報が、電源をオフすることにより消失
してしまうことが回避される。

【００４６】以上のように、本実施の形態に係る欠陥救
済方法と、該方法を実現する半導体装置及び該半導体装
置を含む計算機によれば、上記のように冗長試験から動
作確認までを一つの試験装置により一貫して行うことが
でき、全体の試験時間を短縮することができる。また、
回路規模を増大させるフューズを用いた冗長回路の必要
性がなくなるため、チップ面積を縮小して半導体装置及
び該半導体装置を含む計算機の回路規模を低減すること
ができる。さらには、フューズの切断などにおいてチッ
プ表面を破壊してしまうことも無くなるため、チップの
耐湿性を劣化させることを回避することができる。

【００４７】

【発明の効果】上述の如く、チップを識別する信号を出
力する識別信号出力手段を備えたことを特徴とする半導
体装置によれば、電気信号によりチップが識別されるこ
とから、欠陥の救済などチップ毎に異なる冗長救済処理
を容易に実行することができるため、該冗長救済処理に
要する時間を大幅に短縮することができる。

【００４８】また、パターンがそれぞれ異なるマスクを
用いて複数のチップを露光することにより、チップ上に
チップを識別する信号を出力する識別信号出力手段を形
成すれば、異なる識別信号を出力する識別信号出力手段
がチップ毎に容易に生成されるため、欠陥が簡易に救済
され得る半導体装置を容易に得ることができる。

【００４９】ここで、少なくとも二つのチップにそれぞ
れ形成される識別信号出力手段を、共通の露光データに
より駆動される電子ビームを用いた露光により形成する
ものとすれば、同時に複数の識別信号出力手段を形成す
ることができるため、欠陥が簡易に救済され得る半導体
装置の製造効率を高めることができる。

【００５０】また、供給される欠陥データに応じてメモ
リセルアレイの欠陥を救済する欠陥救済手段を含み、か
つ互いに異なるチップ上に形成された複数の半導体装置
を有する計算機であって、各々の半導体装置は、チップ
を識別するためのチップ識別信号を出力するチップ識別
信号出力手段をさらに含み、それぞれのチップに対応づ
けて欠陥データを予め記憶する記憶手段と、供給された
チップ識別信号に応じて、チップ識別信号が出力された
チップに対応する欠陥データを記憶手段から読み出し、
欠陥救済手段へ供給する救済制御手段とを備えたことを
特徴とする計算機を提供すれば、ヒューズを用いる場合
に比して回路規模が低減されると共に、簡易に欠陥が救
済されることにより製造コストや信頼性及び歩留まりが
向上された計算機を得ることができる。

【図面の簡単な説明】

【図１】従来の欠陥救済方法を説明するフローチャート
である。

【図２】本発明の実施の形態に係る計算機の基本構成を
示す図である。

【図３】本発明の実施の形態に係る欠陥救済方法を説明
するフローチャートである。

【図４】図２に示されたチップコード出力回路とシフト
レジスタの構成を示す図である。

【図５】図４に示されたシフトレジスタを構成するレジ
スタを示す回路図である。

【図６】図５に示されたレジスタの動作を示す図であ
る。

【図７】図２に示された冗長回路の構成を示す回路図で
ある。

【図８】図２に示されたチップコード出力回路の製造方
法を説明する第一の図である。

【図９】図２に示されたチップコード出力回路の製造方
法を説明する第二の図である。

【図１０】本発明の実施の形態に係る計算機の構成を示
す図である。

【符号の説明】

１ チップ ３〜５ メモリセル ７ 不良メモリセル ９ 冗長セル １１〜１４ センスアンプ １５ 冗長回路 １７ データラッチ回路 １８ 内部クロック信号生成回路 １９ チップコード出力回路 ２１ シフトレジスタ ２３ ＣＰＵ ２５ メモリ ２７ 電源電圧（Ｖｄｄ）ノード ２９ 接地電圧（Ｖｓｓ）ノード ３０ 配線 ３１〜３３，５８，５９ 電極 ３５ レジスタ ３６〜３９ 端子 ４１ 電子ビーム（ＥＢ）露光装置 ４３ カラムＡ ４５ カラムＢ ４７ ウェーハ ４９，５４，５５ ブロックパターン ５１ カラムＡ用ステンシルマスク ５３ カラムＢ用ステンシルマスク ５６，５７ 配線パターン ＧＴ１ ゲート ＬＣ１，ＬＣ２ ラッチ回路 ＣＩＶ１，ＣＩＶ２ クロックトインバータ ＩＶ３〜ＩＶ１０ インバータ ＮＤ１〜ＮＤ４ ＮＡＮＤ回路 ＮＲ１〜ＮＲ４ ＮＯＲ回路 Ｕ１〜Ｕｎ 回路ユニット

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Claims (4)

【特許請求の範囲】
1. 【請求項１】 チップ上に形成された半導体装置であっ
   て、 前記チップを識別する信号を出力する識別信号出力手段
   を備えたことを特徴とする半導体装置。
2. 【請求項２】 チップ上に半導体装置を形成する半導体
   装置の製造方法であって、 パターンがそれぞれ異なるマスクを用いて複数の前記チ
   ップを露光することにより、前記チップ上に前記チップ
   を識別する信号を出力する識別信号出力手段を形成する
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 少なくとも二つの前記チップにそれぞれ
   形成される前記識別信号出力手段を、共通の露光データ
   により駆動される電子ビームを用いた前記露光により形
   成する請求項２に記載の半導体装置の製造方法。
4. 【請求項４】 それぞれがメモリセルアレイと、供給さ
   れる前記メモリセルアレイの欠陥データに応じて前記メ
   モリセルアレイの欠陥を救済する欠陥救済手段とを含
   み、かつ互いに異なるチップ上に形成された複数の半導
   体装置を有する計算機であって、 各々の前記半導体装置は、前記チップを識別するための
   チップ識別信号を出力するチップ識別信号出力手段をさ
   らに含み、 それぞれの前記チップに対応づけて前記欠陥データを予
   め記憶する記憶手段と、 供給された前記チップ識別信号に応じて、前記チップ識
   別信号が出力された前記チップに対応する前記欠陥デー
   タを前記記憶手段から読み出し、前記欠陥救済手段へ供
   給する救済制御手段とを備えたことを特徴とする計算
   機。