KR980006867A - 풀-업 트랜지스터(Pull-Up Transistor)의 제어가 가능한 반도체 소자의 양방향 입/출력 핀(Bidirection I/O Pin) - Google Patents
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Abstract
본 발명은 반도체 소자의 입/출력 셀(I/O Cell)에 사용되는 양방향 입/출력 핀(Bidirection I/O Pin)의 풀-업 트랜지스터(Pull-Up Transistor)를 제어하여 출력 모드에서의 전류 손실을 방지하기 위한 양방향 입/출력 핀에 관한 것으로서, 입력 모드에서 입력 전압을 안정시켜 주기 위하여 접속된 풀-업 트랜지스터가 종래에는 입/출력 모드에서 항상 온 상태로 존재하기 때문에, 출력 차단(Output Disable)신호가 로우(Low)일 경우의 출력모드에서도 전류 경로가 형성되어 전류 손실이 심해지는 문제점을 해결하기 위하여, 풀-업 트랜지스터의 게이트에 출력 차단 신호 단자를 접속하여 풀-업 트랜지스터가 입력 모드에서만 동작하도록 함으로써 출력 모드에서는 전류 경로가 차단되어 전류 손실이 줄어들며, 풀-업 트랜지스터의 전류가 소자에 영향을 미치거나 입력누설에 의하여 데이터에 혼란을 야기하는 등의 문제점이 방지되는 반도체 소자의 양방향 입/출력 핀에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 풀-업 트랜지스터의 제어가 가능한 양방향 입/출력핀의 회로도.
Claims (17)
- 입/출력 패드(In/Out)와; 입력 신호 단자(A) 및 출력 차단 신호 단자(B)와; 상기 입/출력 패드(In/Out)에 출력단(E)이 접속되며, 상기 입력신호 단자(A) 및 출력 차단 신호 단자(B)에 입력단(C,D)이 접속되는 CMOS논리회로(Q1,Q2)와; 전원 단자 (VDD)와 소자 입력단(Input)사이에 소스·드레인 간의 전류 통로가 접속되며, 상기 드레인과 소자 입력단(Input)간의 접속점(F)이 상기 입/출력 패드(In/Out)에 접속되는 풀-업 트랜지스터(Q3);를 포함하며, 상기 풀-업 트랜지스터(Q3)의 게이트에 상기 출력 차단 신호 단자(B)가 접속되는 풀-업 트랜지스터를 제어하는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 1 항에 있어서, 상기 CMOS 논리회로(Q1,Q2)가 CMOS 인버터인 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 2 항에 있어서, 상기 CMOS 인버터(Q1,Q2)가 전원 단자(VDD)와 접지 단자(Vss)사이에 직렬 접속된 PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)고 구성되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제3 항에 있어서, 상기 PMOS 트랜지스터(Q1)의 입력단(C)에 상기 입력 신호단자(A) 및 인버터(11)가 접속된 출력 차단 신호 단자(B)를 입력단으로 하는 2입력 NAND 게이트(NA)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제3 항에 있어서, 상기 NMOS 트랜지스터(Q2)의 입력단(D)에 상기 입력 신호단자(A) 및 출력 차단 신호 단자 (B)를 입력단으로 하는 2입력 NOR 게이트(NO)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제1 항에 있어서, 상기 전원 단자(VDD)와 풀-업 트랜지스터(Q3)의 소스사이에 풀-업 저항(R)이 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 1항에 있어서, 상기 풀-업 트랜지스터(Q3)PMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 1항에 있어서, 상기 풀-업 트랜지스터(Q3)의 게이트와 출력 차단 신호 단자(B)사이에 인버터(13)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 1항에 있어서, 상기 풀-업 트랜지스터(Q3)의 드레인과 소자의 입력단(Input)사이에 인버터(12)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 입/출력 패드(In/Out)와; 입력 신호 단자(B) 및 출력 차단 신호 단자(B)와; 상기 입/출력 패드(In/Out)에 출력단(E)이 접속되며, 상기 입력신호 단자(A) 및 출력 차단 신호 단자(B)에 입력단(C,D)이 접속되는 CMOS논리회로(Q1,Q2)와; 전원 단자 (VDD)와 소자 입력단(Input)사이에 소스·드레인 간의 전류 통로가 접속되며, 상기 드레인과 소자 입력단(Input)간의 접속점(F)이 상기 입/출력 패드(In/Out)에 접속되는 풀-업 트랜지스터(Q3); 및 상기 풀-업 트랜지스터(Q3)의 게이트에 접속되어 풀-업 트랜지스터를 제어하는 풀-업 능동 신호 단자; 를 포함하는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 10 항에 있어서, 상기 CMOS 논리회로(Q1,Q2)가 CMOS 인버터인 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 11 항에 있어서, 상기 CMOS 인버터(Q1,Q2)가 전원 단자(VDD)와 접지 단자(Vss)사이에 직렬 접속된 PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)로 구성되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제12 항에 있엇서, 상기 PMOS 트랜지스터(Q1)의 입력단에(C)에 상기 입력 신호 단자(A) 및 인버터(11)가 접속된 출력 차단 신호 단자(B)를 입력단으로 하는 2입력 NAND 게이트(NA)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제12항에 있어서, 상기 NMOS 트랜지스터(Q2)의 입력단(D)에 상기 입력 신호단자(A)및 출력 차단 신호 단자(B)를 입력단으로 하는 2입력 NOR 게이트(NO)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 10항에 있어서, 상기 전원 단자(VDD)와 풀-업 트랜지스터(Q3)의 소스 사이에 풀-업 저항(R)이 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제 10항에 있어서, 상기 풀-업 트랜지스터(Q3)가 PMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.
- 제10항에 있어서, 상기 풀-업 트랜지스터(Q3)의 드레인과 소자의 입력단(Input)사이에 인버터(I2)가 접속되는 것을 특징으로 하는 반도체 소자의 양방향 입/출력 핀.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960021245A KR980006867A (ko) | 1996-06-13 | 1996-06-13 | 풀-업 트랜지스터(Pull-Up Transistor)의 제어가 가능한 반도체 소자의 양방향 입/출력 핀(Bidirection I/O Pin) |
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KR1019960021245A KR980006867A (ko) | 1996-06-13 | 1996-06-13 | 풀-업 트랜지스터(Pull-Up Transistor)의 제어가 가능한 반도체 소자의 양방향 입/출력 핀(Bidirection I/O Pin) |
Publications (1)
Publication Number | Publication Date |
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KR980006867A true KR980006867A (ko) | 1998-03-30 |
Family
ID=66287843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019960021245A KR980006867A (ko) | 1996-06-13 | 1996-06-13 | 풀-업 트랜지스터(Pull-Up Transistor)의 제어가 가능한 반도체 소자의 양방향 입/출력 핀(Bidirection I/O Pin) |
Country Status (1)
Country | Link |
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KR (1) | KR980006867A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100378193B1 (ko) * | 2001-02-14 | 2003-03-29 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 회로 및 전류제어 회로 |
KR100480563B1 (ko) * | 1997-08-26 | 2005-05-16 | 삼성전자주식회사 | 양방향핀의입력상태안정회로 |
-
1996
- 1996-06-13 KR KR1019960021245A patent/KR980006867A/ko not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100480563B1 (ko) * | 1997-08-26 | 2005-05-16 | 삼성전자주식회사 | 양방향핀의입력상태안정회로 |
KR100378193B1 (ko) * | 2001-02-14 | 2003-03-29 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 회로 및 전류제어 회로 |
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