KR20040008469A

KR20040008469A - 파워 온 리셋 회로

Info

Publication number: KR20040008469A
Application number: KR1020020042108A
Authority: KR
Inventors: 윤철수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-18
Filing date: 2002-07-18
Publication date: 2004-01-31

Abstract

본 발명은 파워 온 리셋회로에 관한 것으로서, 복수개의 저항을 직렬로 구비하여, 전원전압(VDD)을 분배하는 전압공급부와, 외부로부터 입력되는 입력신호(IN1, IN2)에 의해 제어되어 상기 전압공급부의 전압분배를 조정하는 전압제어부와, 상기 전압공급부에 의해 분배된 노드전압을 인가받아 상기 노드전압과 기준전압(Vref)을 비교하여 파워온리셋신호(POR)를 출력하는 POR출력부를 구비하는 것을 특징으로 한다.

따라서, 본 발명에 따른 파워 온 리셋 회로는, 전원전압(VDD)과 접지전압(VSS) 사이의 전압을 다양하게 분배하여 공급함으로써, 안정된 파워온리셋신호(POR)를 출력하는 효과가 있다.

Description

파워 온 리셋 회로{Power on Reset Circuit}

본 발명은 반도체 칩에서 널리 사용되고 있는 파워 온 리셋 회로로서, 파워 온 리셋 회로의 전원전압(VDD) 분배를 조정 가능하도록 구현한 파워 온 리셋 회로에 관한 것이다.

전원이 공급되기 전에 칩안의 레지스터들은 플로팅(floating)이 되어 있고, 이러한 상태에서 칩에 전원전압(VDD)이 공급되면 칩안의 레지스터가 원하지 않은 상태로 셋팅(setting)되어 전체 칩이 오동작하게 된다.

또한, 전원전압(VDD)이 일정전압 이하로 있게 되면 칩 내부의 매크로 블록(macro block)이 불안정하게 되어 칩의 오동작을 초래한다. 이러한 문제점을 해결하기 위해 파워 온 리셋 회로를 구비하여, 인터널 레지스터를 초기값으로 리셋시킨다. 또한, 전원전압(VDD)이 일정전압 이하로 다운될 때 칩을 리셋 시킨다.

이러한 파워 온 리셋(Power-On Reset) 회로를 내장한 칩은 그 칩을 이용하는 시스템으로부터 전원전압을 공급받아 구동되는데, 이때 파워 온 리셋 회로는 전원전압의 상승속도(rising speed)의 특성에 따라 달리 설계된다.

이는 전원전압의 상승속도에 비해 파워 온 리셋 회로의 속도가 느리게 설계되었을 경우, 외부의 노이즈에 의해 전원전압이 순간적으로 드롭(drop)하게 되면 파워 온 리셋 회로가 드랍(drop) 시의 속도를 따라 가지 못해 비정상적으로 동작하게 되기 때문이다.

종래의 파워 온 리셋회로를 설명하고자 도 1을 참조하면, 종래의 파워 온 리셋회로는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되는 트랜지스터(P1, N1, N2)와 엔모스 트랜지스터(N1, N2)의 공통 접점(Node1)이 접속되는 인버터(INV1)를 구비하여 파워 온 리셋 파워온리셋신호(POR)를 출력하는 출력단으로 구성한다.

이와같이 구성된 종래의 파워 온 리셋회로의 동작을 설명하면, 전원전압(VDD)과 접지전압(VSS) 사이의 전압은 피모스 트랜지스터(P1), 엔모스 트랜지스터(N1, N2)를 통해 분배된다. 전압전원(VDD)이 인가된 후 초기에 전압전원(VDD)이 상승함에 따라 노드(Node1)의 전압 또한 같은 비율로 상승하게 되고, 일정 전압에 도달하게 되면 인버터(INV1)의 임계전압(Threshold Voltage)에 도달하게 되어 인버터(INV1)가 동작하게 된다.

인버터(INV1)가 동작하면 파워 온 리셋 회로로부터 출력되는파워온리셋신호(POR)은 로우레벨에서 전압이 상승하다가 일정 전압에 도달하면, 전원전압(VDD)와 같은 비율로 로우레벨로 다시 떨어지게 된다.

그러나, 종래에는 전원전압(VDD)과 접지전압(VSS) 사이의 전압을 분배를 일정하게 설정한 파워 온 리셋회로를 내장하여 사용함으로써, 전압분배값을 다르게 설정하는 경우에 칩내의 파워 온 리셋회로를 대체해야 하는 문제점이 생겼다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 복수개의 저항을 직렬로 연결하여 구비하고, 저항 중 일부를 제어하는 전압제어부를 구비하여, 전원전압(VDD)과 접지전압(VSS) 사이의 전압을 다양하게 분배하여 안정된 파워온리셋신호(POR)를 출력하도록 하는 파워 온 리셋 회로를 제공하는 데 있다.

도 1은 종래의 파워 온 리셋 회로도.

도 2는 본 발명의 실시예에 따른 파워 온 리셋 회로도.

도 3a와 도 3b는 본 발명의 실시예에 따른 파워 온 리셋 회로의 동작 그래프.

상기 과제를 달성하기 위한 본 발명은 복수개의 저항을 직렬로 구비하여, 전원전압(VDD)을 분배하는 전압공급부; 외부로부터 입력되는 입력신호(IN1, IN2)에 의해 제어되어 상기 전압공급부의 전압분배를 조정하는 전압제어부; 및 상기 전압공급부에 의해 분배된 노드전압을 인가받아 상기 노드전압과 기준전압(Vref)을 비교하여 파워온리셋신호(POR)를 출력하는 POR출력부;를 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과같다.

도 2는 본 발명의 실시예에 따른 파워 온 리셋 회로도로서, 이 회로도의 자세한 동작 설명을 위해 회로도를 전압공급부(20), 전압제어부(22), POR출력부(24)로 나누어 설명하고자 한다.

전압공급부(20)는 저항(R0, R3, R2, R1, R4)들을 직렬로 연결하여, 전원전압(VDD)을 분배함으로써 일정 전압을 만들어 POR출력부(24)의 피모스 트랜지스터(P5)의 게이트에 인가한다.

전압제어부(22)는 낸드게이트(ND1, ND2)와 피모스 트랜지스터(P7, P8)를 구비하고, 입력신호(IN1, IN2)에 의해 제어되어 상술한 전압공급부(20)의 인가된 전원전압(VDD)의 분배를 제어함으로써 노드(Node3)의 전압을 제어한다.

[표 1]

IN1	IN2	/POR	트랜지스터(P7) 상태	트랜지스터(P8) 상태
1	1	1	턴온	턴온
0	1	1	턴오프	턴온
1	0	1	턴온	턴오프
0	0	1	턴오프	턴오프

표 1은 파워온리셋신호(POR)가 하이이면 트랜지스터(P7, P8)가 항상 턴오프되므로, 여기서는 파워온리셋신호(POR)가 로우인 경우에 전압제어부(22)의 동작 결과만을 나타낸다.

표 1에서 나타낸 바와 같이, 로우신호로 출력된 파워온리셋신호(POR)가 인버터(INV2)를 통해 반전되어 하이신호로 전압제어부(22)에 입력된다.

이때, 입력신호(IN1)와 입력신호(IN2)가 모두 로우신호이면, 전압제어부(22)의 트랜지스터(P7, P8)가 모두 턴오프되어 인가된 전원전압(VDD)을 분배할 때 저항(R0, R1, R2, R3, R4)을 이용하여 계산한다.

반면, 입력신호(IN1)와 입력신호(IN2)가 모두 하이신호이면, 트랜지스터(P7, P8)가 모두 턴온되어 인가된 전원전압(VDD)을 분배할 때 저항(R3, R4)을 제외한 저항(R0, R1, R2)만을 이용하여 전압분배를 계산한다.

또한, 입력신호(IN1)가 하이신호이고, 입력신호(IN2)가 로우신호인 경우에는, 트랜지스터(P7)는 턴온되고 트랜지스터(P8)는 턴오프되어, 인가된 전원전압(VDD)을 분배할 때 저항(R0, R1, R2, R3)을 이용하여 계산한다.

반면, 입력신호(IN1)가 로우신호이고, 입력신호(IN2)가 하이신호인 경우에는, 트랜지스터(P7)는 턴오프되고 트랜지스터(P8)는 턴온되어, 인가된 전원전압(VDD)을 분배할 때 저항(R0, R2, R1, R4)을 이용하여 계산한다.

이와같이, 입력신호(IN1, IN2)에 의해 전압분배를 다르게 설정할 수 있으며, 그 전압분배에 의해 노드(Node2) 전압이 결정된다.

POR출력부(24)는 피모스 트랜지스터(P3, P4, P5, P6)와, 엔모스 트랜지스터(N3, N4, N5)로 구성되는 오피앰프(OP-AMP)(26)와, 피모스 트랜지스터(P2)와 접지전압(VSS) 사이에 정전류원(current source)을 구비한다.

오피앰프(OP-AMP)(26)는 마이너스(-)단자에 노드(Node2) 전압을 입력으로 하고, 플러스(+)단자에 기준전압(Vref)을 입력으로 하여, 파워온리셋신호(POR)를 출력하며, 파워온리셋신호(POR)의 반전 신호를 전압제어부(22)의 입력으로 보내어 노드(Node2)의 전압을 제어하도록 한다. 이때, 차동증폭기(26)에 인가되는기준전압(Vref)은 1.2V로 하는 것이 바람직하다.

예를 들어, 기준전압(Vref)은 1.2V이고, 노드(Node2) 라인으로부터 입력되는 전압이 2.0V이면, 기준전압(Vref)이 노드(Node2) 전압보다 낮으므로, 피모스 트랜지스터(P6)가 동작되어, 노드(Node3) 라인에 하이신호가 인가되어, 그 하이신호에 의해 엔모스 트랜지스터(N3)가 턴온되어 로우신호를 노드(Node4)에 인가하여 파워온리셋신호(POR)이 로우상태로 출력된다.

반면, 기준전압(Vref)은 1.2V이고, 노드(Node2) 라인으로부터 입력되는 전압이 1.0V이면, 기준전압(Vref)이 노드(Node2) 전압보다 높으므로, 피모스 트랜지스터(P5)가 동작하고, 노드(Node4)를 통해 파워온리셋신호(POR)가 하이상태로 출력된다.

이와같이 동작하면, 전원전압(VDD)을 로우레벨에서 서서히 상승시키는 경우, 노드(Node2) 전압도 전원전압(VDD)과 같은 비율로 상승하게 되어, 결국 파워온리셋신호(POR)도 로우레벨에서 전원전압(VDD)과 같은 비율로 서서히 상승하다가 하이레벨이 되어 일정전압에 이르면, 다시 로우레벨로 떨어진다.

이와같이, 전원전압(VDD)이 로우레벨로 하강하게 되면 그 출력인 파워온리셋신호(POR)도 로우레벨로 하강하게 되고, 파워온리셋신호(POR)의 반전된 신호를 입력으로 하는 전압제어부(22)에는 하이레벨의 신호가 입력된다.

도3a와 도 3b는 본 발명의 실시예에 따른 파워 온 리셋 회로의 시물레이션 결과를 나타낸 그래프로서, 도 3a는 입력신호(IN1)가 로우신호, 입력신호(IN2)가 하이신호인 경우의 파워 온 리셋 회로의 동작 그래프이고, 도 3b는 입력신호(IN1)가 하이신호, 입력신호(IN2)가 로우신호인 경우의 파워 온 리셋 회로의 동작 그래프이다.

도 3a는 입력신호(IN1, IN2)가 모두 로우신호로 입력되어 트랜지스터(P7, P8) 모두 턴오프되어 노드(Node2) 전압을 결정하는데 있어, 모든 저항(R0, R3, R2, R1, R4)의 영향을 받게된다. 도 3a에서 도시한 바와 같이, 먼저 전원전압(VDD)은 서서히 상승했다가 다시 하락하고, 전원전압(VDD)에 따라 노드(Node2) 전압도 서서히 상승하다가 다시 하락하고, 기준전압은 일정 전압을 유지한다.

노드(Node2) 전압이 서서히 상승하다가 기준전압(Node)보다 높아지는 순간 파워온리셋신호(POR)가 하강되고, 노드(Node2) 전압이 기준전압(Node)보다 높으면 파워온리셋신호(POR)가 로우상태였다가, 노드(Node2) 전압이 다시 하강하여 기준전압(Vref)보다 낮아지는 순간 파워온리셋신호(POR)가 상승되었다가 노드(Node2) 전압이 다시 하강하여 기준전압(Vref)보다 낮아지면 노드(Node2) 전압은 다시 하강한다.

도 3b는 입력신호(IN1)가 하이신호이고, 입력신호(IN2)가 로우신호인 경우, 트랜지스터(P7)는 턴온되고 트랜지스터(P8)는 턴오프되어, (R0, R2, R1, R4)에 의해 전원전압(VDD)가 분배되어 노드(Node2) 전압을 결정한다.

이때, 결정되는 노드(Node2) 전압은 도 3a에서의 저항(R0, R3, R2, R1, R4)에 의해 분배되어 결정된 노드(Node2) 전압보다 높다.

도 3b는 도 3a에서와 같이, 먼저 전원전압(VDD)은 서서히 상승했다가 다시 하락하고, 전원전압(VDD)에 따라 노드(Node2) 전압도 서서히 상승하다가 다시 하락하고, 기준전압은 일정 전압을 유지한다.

노드(Node2) 전압이 서서히 상승하다가 기준전압(Vref)보다 높아지는 순간 파워온리셋신호(POR)가 하강되고, 노드(Node2) 전압이 기준전압(Vref)보다 높으면 파워온리셋신호(POR)가 로우상태였다가, 노드(Node2) 전압이 다시 하강하여 기준전압(Vref)보다 낮아지는 순간 파워온리셋신호(POR)가 상승되는데, 노드(Node2) 전압과 기준전압(Vref)의 차가 클수록 상승폭이 작다.

이와같이, 전압제어부(22)의 외부의 입력신호(IN1, IN2)에 의해 인가된 전원전압(VDD)를 분배하여 노드(Node2) 전압을 효율적으로 결정할 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 파워 온 리셋 회로는, 전원전압(VDD)과 접지전압(VSS) 사이의 전압을 다양하게 분배하여 공급함으로써, 안정된 파워온리셋신호(POR)를 출력하는 효과가 있다.

또한, 동작 전압의 조정이 가능하도록 하여, 반도체 칩의 개발 기간을 단축시키고, 내부 회로의 동작 전압을 테스트하기에 용이한 효과가 있다.

Claims

복수개의 저항을 직렬로 구비하여, 전원전압(VDD)을 분배하는 전압공급부;

외부로부터 입력되는 입력신호(IN1, IN2)에 의해 제어되어 상기 전압공급부의 전압분배를 조정하는 전압제어부; 및

상기 전압공급부에 의해 분배된 노드전압을 인가받아 상기 노드전압과 기준전압(Vref)을 비교하여 파워온리셋신호(POR)를 출력하는 POR출력부;를 포함하는 파워 온 리셋회로.
제 1 항에 있어서, 상기 전압제어부는,

상기 전압공급부의 저항을 사용할 지 여부를 결정하는 복수개의 트랜지스터; 및

상기 입력신호(IN1, IN2)와 상기 파워온리셋신호(POR)의 반전된 신호를 입력으로 하여 상기 복수개의 트랜지스터를 제어하는 복수개의 낸드게이트;를 구비하는 것을 특징으로 하는 파워 온 리셋회로.
제 1 항에 있어서, 상기 POR출력부는,

상기 파워온리셋신호(POR)를 반전시켜 상기 전압제어부의 입력으로 하는 것을 특징으로 하는 파워 온 리셋회로.
제 1 항에 있어서, 상기 POR출력부는,

상기 노드전압과 상기 기준전압(Vref)을 비교하여 상기 파워온리셋신호(POR)를 출력하는 오피앰프를 구비하는 것을 특징으로 하는 파워 온 리셋회로.