JP2011017794A - ゲート信号線駆動回路及び表示装置 - Google Patents

Abstract

【課題】長時間使用による素子の閾値電圧の抑制を実現するゲート信号線駆動回路及び表示装置。
【解決手段】長時間ハイ電圧が印加される素子について、複数個の素子を並列に接続し、スイッチング素子によって、複数個の素子のうち少なくともいずれかが駆動されるように制御し、素子が駆動されていない期間をフレーム表示期間より長く設ける。
【選択図】図４

Description

本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路におけるスイッチング素子の閾値電圧の抑制に関し、当該スイッチング素子を用いることにより、表示装置における表示性能の向上に関する。

従来より、例えば、液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。従来技術に係るシフトレジスタ回路として、特許文献１に記載されている。

ゲート信号線駆動回路に備えられたシフトレジスタ回路を構成する複数の基本回路それぞれは、１フレーム期間のうち、その基本回路からゲート信号が出力されるゲート信号線に対応するゲート走査期間（以下、信号ハイ期間と記す）にのみ、ハイ電圧がゲート信号Ｇ_ｏｕｔとしてゲート信号線に出力され、それ以外の期間（以下、信号ロー期間と記す）は、ロー電圧がゲート信号Ｇ_ｏｕｔとしてゲート信号線に出力される。

図１２は、従来技術に係るシフトレジスタ回路の基本回路の構成を、簡単に示した模式図である。シフトレジスタ回路の基本回路には、信号ロー期間に応じてゲート信号線にロー電圧を出力するロー電圧印加スイッチング素子ＳＷＡと、信号ハイ期間に応じてゲート信号線にハイ電圧を出力するハイ電圧印加スイッチング素子ＳＷＧとが備えられている。

ロー電圧印加スイッチング素子ＳＷＡの入力側には、ロー電圧線Ｖ_ＧＬが接続されている。ゲート信号Ｇ_ｏｕｔとして信号ロー期間にロー電圧が安定して出力されるよう、信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオンされ、ロー電圧線Ｖ_ＧＬの電圧であるロー電圧がゲート信号Ｇ_ｏｕｔとして出力される。また、信号ハイ期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオフされる。ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧をノードＮ２とする。ロー電圧印加スイッチング素子ＳＷＡがオンされている間、ノードＮ２はハイ電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチには、ハイ電圧が印加される。また、ロー電圧印加スイッチング素子ＳＷＡがオフされている間、ノードＮ２はロー電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチにはロー電圧が印加される。

ハイ電圧印加スイッチング素子ＳＷＧの入力側には、基本クロック信号ＣＬＫが接続されている。対応するゲート信号線に対して、信号ハイ期間にハイ電圧が出力されるよう、信号ハイ期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオンされ、基本クロック信号ＣＬＫの電圧がゲート信号Ｇ_ｏｕｔとして出力される。ここで、基本クロック信号ＣＬＫは、信号ハイ期間には、ハイ電圧となっている。また、信号ロー期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオフされ、基本クロック信号ＣＬＫの信号は遮断され出力されない。ハイ電圧印加スイッチング素子ＳＷＧのスイッチに印加される電圧をノードＮ１とする。ハイ電圧印加スイッチング素子ＳＷＧがオンされている間、ノードＮ１はハイ電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはハイ電圧が印加される。また、ハイ電圧印加スイッチング素子ＳＷＧがオフされている間、ノードＮ１はロー電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはロー電圧が印加される。

ハイ電圧印加スイッチング素子ＳＷＧのスイッチには、信号ロー期間に応じて、ロー電圧を供給するスイッチング信号供給スイッチング素子ＳＷＢが接続されている。スイッチング信号供給スイッチング素子ＳＷＢの入力側にはロー電圧線Ｖ_ＧＬが接続されていて、信号ロー期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオンされ、ノードＮ１はロー電圧となり、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧が印加される。また、信号ハイ期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオフされる。スイッチング信号供給スイッチング素子ＳＷＢのスイッチに印加される電圧は、ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧と導通しており、同じくノードＮ２である。スイッチング信号供給スイッチング素子ＳＷＢがオンされている間、上述の通り、ノードＮ２はハイ電圧となっており、スイッチング信号供給スイッチング素子ＳＷＢのスイッチにはハイ電圧が印加される。

図１３は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。図１３に示す通り、ロー電圧印加スイッチング回路２１１に備えられたトランジスタＴ６が、ロー電圧印加スイッチング素子ＳＷＡに相当している。同様に、ハイ電圧印加スイッチング回路２１２に備えたトランジスタＴ５が、ハイ電圧印加スイッチング素子ＳＷＧに相当している。また、スイッチング信号供給スイッチング回路２１３に備えられたトランジスタＴ２が、スイッチング信号供給スイッチング素子ＳＷＢに相当している。

信号ロー期間に応じて、ノードＮ２はハイ電圧に維持され、トランジスタＴ６はオンされ、ロー電圧線Ｖ_ＧＬのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。また、トランジスタＴ２もオンされ、ノードＮ１はロー電圧線Ｖ_ＧＬのロー電圧に維持される。

一方、入力端子ＩＮ３に前段の基本回路のゲート信号Ｇ_ｎ−１が入力されるが、ゲート信号Ｇ_ｎ−１により、信号ハイ期間に応じて、トランジスタＴ１がオンされ、ノードＮ１はハイ電圧となり、入力端子ＩＮ１より入力される基本クロック信号Ｖ_ｎの電圧が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。また、同時に、ゲート信号Ｇ_ｎ−１により、トランジスタＴ７がオンされることにより、ノードＮ２はロー電圧に変化する。その後、ノードＮ１がハイ電圧に変化するのに伴い、トランジスタＴ４がオンされることにより、ノードＮ２はロー電圧線Ｖ_ＧＬのロー電圧に維持される。

すなわち、信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持され、信号ハイ期間に応じて、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧に変化する。

特開２００７−９５１９０号公報

１フレーム期間のうち、信号ロー期間がほとんどの期間を占めているため、ロー電圧印加スイッチング素子ＳＷＡやスイッチング信号供給スイッチング素子ＳＷＢは、長時間にわたって、オンされた状態に保たれる。この間、ロー電圧印加スイッチング素子ＳＷＡやスイッチング信号供給スイッチング素子ＳＷＢのスイッチには、長時間にわたって、ハイ電圧が印加されることとなる。

回路において、特定の素子に長時間、ハイ電圧が印加されてしまうと、一般には、その素子の特性が早く劣化を始める。スイッチング素子が、オンやオフにする駆動能力が不十分になると、他所からノイズ信号を遮断出来ずに、ゲート信号Ｇ_ｏｕｔにノイズ信号が含まれてしまうなど、ゲート信号線駆動回路としての性能が劣化してしまう。

また、素子が長時間駆動されることにより、素子の特性が劣化し、駆動時間の限界を超えて駆動されると、素子としての寿命を迎えてしまう。特定の素子が寿命を迎え、駆動能力を発揮出来なくなると、その素子が原因となって、ゲート信号線駆動回路全体としての寿命を決定してしまうこととなる。

さらに、特定のスイッチング素子に長時間、正バイアスとなるハイ電圧が印加されてしまうと、そのスイッチング素子の閾値電圧Ｖ_ｔｈが高電圧側にシフトする。これは、Ｖ_ｔｈシフトと呼ばれている。そのスイッチング素子の閾値電圧Ｖ_ｔｈが臨界値を超えてしまうと、そのスイッチング素子は、十分にオンまたはオフされた状態が維持できなくなる。

例えば、ロー電圧印加スイッチング素子ＳＷＡの閾値電圧Ｖ_ｔｈが臨界値を超えてしまうと、信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡが十分にオンされず、ゲート信号に十分なロー電圧を印加出来なくなり、ゲート信号にノイズが印加されてしまう。また、スイッチング信号供給スイッチング素子ＳＷＢの閾値電圧Ｖ_ｔｈが臨界値を超えてしまうと、信号ロー期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢは十分にオンされず、ノードＮ１に十分なロー電圧を印加出来なくなり、トランジスタＴ５が十分にオフされず、ゲート信号に、基本クロック信号ＣＬＫの信号の一部がノイズとして印加されてしまう。

また、スイッチング素子の閾値電圧Ｖ_ｔｈが臨界値を超えていないとしても、閾値電圧Ｖ_ｔｈにより、スイッチング素子のオン状態からオフ状態（オフ状態からオン状態）への切り替えに有限の時間を要することになる。例えば、図１３に示す基本回路の場合、前段の基本回路のゲート信号Ｇ_ｎ−１により、同時に、トランジスタＴ１，Ｔ７がオンされ、それにより、それぞれ、ノードＮ１がハイ電圧に、ノードＮ２がロー電圧に、変化する。ノードＮ２がロー電圧に変化することにより、トランジスタＴ２がオフされるが、この変化には有限の時間がかかる。それゆえ、ノードＮ１は、トランジスタＴ２が十分にオフされる前に、トランジスタＴ１がオンされ、この期間には、トランジスタＴ１を介してハイ電圧線Ｖ_ＧＨと、トランジスタＴ２を介してロー電圧線Ｖ_ＧＬと、ともに導通する不具合も生じ、これもゲート信号にノイズが印加される原因となる。

ゲート信号に、ノイズが印加されると、信号ロー期間においても、ゲート信号線に接続された画素に、他の画素に書きこまれるべき表示データ電圧が、書きこまれてしまい、表示性能が低下してしまう。

本発明は、このような課題を鑑みて、長時間にわたってハイ電圧が印加されているスイッチング素子のＶ_ｔｈシフトを抑制し、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。

（１）本発明に係るゲート信号線駆動回路は、周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路であって、前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第１及び第２のロー電圧印加スイッチング素子と、を備え、順に到来する２以上の所定数の前記信号ハイ期間を含み前記信号ロー期間から始まる第１の期間において、前記第１のロー電圧印加スイッチング素子はオフ状態となり、前記第２のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、順に到来する前記所定数の前記信号ハイ期間を含み前記信号ロー期間から始まり前記第１の期間に続く第２の期間において、前記第２のロー電圧印加スイッチング素子はオフ状態となり、前記第１のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、ことを特徴とする。

（２）上記（１）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第２のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子の入力側にハイ電圧が印加されてもよい。

（３）上記（２）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のロー電圧印加スイッチング素子がオンされてもよい。

（４）上記（３）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子がオフされてもよい。

（５）上記（１）乃至（４）のいずれかに記載のゲート信号駆動回路であって、前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第１及び第２のスイッチング信号供給スイッチング素子とを、さらに備え、前記第１の期間において、前記第１のスイッチング信号供給スイッチング素子はオフ状態となり、前記第２のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第２の期間において、前記第２のスイッチング信号供給スイッチング素子はオフ状態となり、前記第１のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となるとしてもよい。

（６）上記（５）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第２のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加されてもよい。

（７）上記（６）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のスイッチング信号供給スイッチング素子がオンされてもよい。

（８）上記（７）に記載のゲート信号線駆動回路であって、前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子がオフされてもよい。

（９）本発明に係る表示装置は、上記（１）乃至（８）のいずれかに記載のゲート信号線駆動回路を備える表示装置としてもよい。

（１０）本発明に係る表示装置は、表示パネルと、前記表示パネルに延伸するゲート信号線を介してゲート信号を供給するゲート信号線駆動回路とを備える表示装置であって、前記ゲート信号線駆動回路は、前記表示パネルの１フレームを表示する期間であるフレーム期間毎にくり返し信号ハイ期間に前記ゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加し、前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第１及び第２のロー電圧印加スイッチング素子と、を備え、前記フレーム期間の２以上の所定数倍の長さとなる第１の期間において、前記第１のロー電圧印加スイッチング素子はオフ状態となり、前記第２のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第１の期間に続き前記フレーム期間の前記所定数倍の長さとなる第２の期間において、前記第２のロー電圧印加スイッチング素子はオフ状態となり、前記第１のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となることを特徴としてもよい。

（１１）上記（１０）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第２のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子の入力側にハイ電圧が印加されてもよい。

（１２）上記（１１）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のロー電圧印加スイッチング素子がオンされてもよい。

（１３）上記（１２）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子がオフされてもよい。

（１４）上記（１０）乃至（１３）のいずれかに記載の表示装置であって、前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第１及び第２のスイッチング信号供給スイッチング素子とを、さらに備え、前記第１の期間において、前記第１のスイッチング信号供給スイッチング素子はオフ状態となり、前記第２のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第２の期間において、前記第２のスイッチング信号供給スイッチング素子はオフ状態となり、前記第１のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となるとしてもよい。

（１５）上記（１４）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第２のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加されてもよい。

（１６）上記（１５）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のスイッチング信号供給スイッチング素子がオンされてもよい。

（１７）上記（１６）に記載の表示装置であって、前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子がオフされてもよい。

本発明により、長時間にわたってハイ電圧が印加されているスイッチング素子のＶ_ｔｈシフトを抑制し、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置が提供される。

本発明の実施形態に係る液晶表示装置の全体斜視図である。 本発明の実施形態に係る液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。 本発明の実施形態に係るシフトレジスタ回路のブロック図である。 本発明の実施形態に係るシフトレジスタ回路の基本回路の回路図である。 本発明の実施形態に係る２対の交流電圧線の電圧の時間変化を示す図である。 本発明の実施形態に係るｎ番目の基本回路に係る入力信号、ノード、ゲート信号の電圧の時間変化を示す図である。 本発明の実施形態に係る２対の交流電圧線の電圧の時間変化を示す図である。 本発明の実施形態に係る時間経過に対する閾値電圧の変化を表す図である。 本発明の実施形態の変形例１に係る２対の交流電圧線の電圧の時間変化を示す図である。 本発明の実施形態の変形例２に係る２対の交流電圧線の電圧の時間変化を示す図である。 本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。 従来技術に係るシフトレジスタ回路の基本回路の構成を示す模式図である。 従来技術に係るシフトレジスタ回路の基本回路を示す回路図である。

本発明の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、後述するゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１及びＴＦＴ１０９などが配置されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。

図２は、ＴＦＴ基板１０２の等価回路の概念図である。図２において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて、表示領域となる表示パネルの中を図中横方向に延びている。

ゲート信号線駆動回路１０４には、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。

シフトレジスタ回路１１２には、複数のゲート信号線１０５それぞれに対応して、基本回路１１３が複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられている。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。

また、データ駆動回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて、表示領域となる表示パネルの中を図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。これら画素領域により、表示領域となる表示パネルが構成される。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。

ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、対応するコモン信号線１０８に接続され、さらに、画素電極１１０に対向するように、コモン電極１１１が形成されている。

以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５に供給されたゲート信号により、ＴＦＴ１０９のゲート電極にゲート電圧が選択的に印加され、ＴＦＴ１０９を流れる電流が制御される。ゲート電極に選択的にゲート電圧が印加されたＴＦＴ１０９を介して、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。

図３は、シフトレジスタ回路１１２のブロック図である。例えば、ゲート信号線１０５が８００本ある場合、８００本のゲート信号線１０５にそれぞれ対応する８００個の基本回路１１３が、シフトレジスタ回路１１２に備えられている。図３には、８００個の基本回路１１３のうち、ｎ＝１からｎ＝５の５個の基本回路１１３について示してある。図３には、ｎ番目の基本回路が、基本回路１１３―ｎとして記されている。

シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５は、４相の互いに位相の異なる基本クロック信号Ｖ_１，Ｖ_２，Ｖ_３，Ｖ_４、ハイ電圧線Ｖ_ＧＨ、ロー電圧線Ｖ_ＧＬ、２対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}、補助信号Ｖ_ＳＴなどによって構成されている。

図３に示す基本回路１１３それぞれには、図の基本回路１１３―１に示す通り、４つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、１つの出力端子ＯＵＴとが備えられ、さらに、ハイ電圧線Ｖ_ＧＨ、ロー電圧線Ｖ_ＧＬ、２対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}とが、それぞれ接続されている。

ｎ番目の基本回路１１３―ｎの入力端子ＩＮ１，ＩＮ２について説明する。ｎ番目の基本回路１１３―ｎにおいて、基本クロック信号Ｖ_ｎ，Ｖ_ｎ＋２が、それぞれ、入力端子ＩＮ１，ＩＮ２に入力される。ここで、入力端子ＩＮ１，ＩＮ２には、４相からなる基本クロック信号のいずれかが接続されており、ｎの値を変化させた場合であっても、Ｖ_ｎ＋４＝Ｖ_ｎ＝Ｖ_ｎ−４などとすればよい。

ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴから出力されるゲート信号をＧ_ｎと定義する。ｎ番目の基本回路１１３―ｎの入力端子ＩＮ３には、ｎ−１番目の基本回路１１３―（ｎ−１）のゲート信号Ｇ_ｎ−１が、同じく入力端子ＩＮ４には、ｎ＋２番目の基本回路１１３―（ｎ＋２）のゲート信号Ｇ_ｎ＋２が、それぞれ、入力される。なお、１番目の基本回路１１３―１の入力端子ＩＮ３には、対応するゲート信号がないため、補助信号Ｖ_ＳＴが、同様に、７９９目の基本回路１１３―７９９の入力端子ＩＮ４には、８０１番目のダミー回路のゲート信号Ｇ_８０１が、８００番目の基本回路１１３―８００の入力端子ＩＮ４には、８０２番目のダミー回路のゲート信号Ｇ_８０２が、それぞれ入力され、８０１番目の基本回路１１３−８０１及び８０２番目の基本回路１１３−８０２の入力端子ＩＮ４には補助信号Ｖ_ＳＴが入力される。

図４は、シフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。図１３に示す従来技術に係るシフトレジスタ回路の基本回路との主な相違点として、従来技術に係る基本回路において、ロー電圧印加スイッチング回路２１１には、ロー電圧印加スイッチング素子ＳＷＡに相当するトランジスタＴ６が１個備えられているところ、本実施形態に係る基本回路１１３には、ロー電圧印加スイッチング回路１１に、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６と、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａとが、出力端子ＯＵＴに対して２個並列に接続されて設けられている。同様に、従来技術に係る基本回路において、スイッチング信号供給スイッチング回路２１３には、スイッチング信号供給スイッチング素子ＳＷＢに相当するトランジスタＴ２が１個備えられているところ、本実施形態に係る基本回路１１３には、スイッチング信号供給スイッチング回路１３に、第１のスイッチング信号供給スイッチング素子に相当するＴ２と、第２のスイッチング信号供給スイッチング素子に相当するＴ２Ａとが、ノードＮ１に対して２個並列に接続されて設けられている。

また、本実施形態に係る基本回路１１３において、ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４を介して、１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}に接続されている。また、トランジスタＴ２，Ｔ２Ａの入力側には、もう１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}それぞれに接続され、トランジスタＴ２，Ｔ２Ａの出力側は、ともにノードＮ１と接続されている。同様に、トランジスタＴ６，Ｔ６Ａの入力側には、この１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}それぞれに接続され、トランジスタＴ６，Ｔ６Ａの出力側は、ともに出力端子ＯＵＴと接続されている。

トランジスタＴＡ１，ＴＡ３のゲートは、１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}それぞれに接続されている。ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ３を介して、それぞれ、ノードＮ２Ａ，Ｎ２Ｂと接続されている。

トランジスタＴＡ４，ＴＡ２のゲートにも、同様に、１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}それぞれに接続されている。トランジスタＴＡ２を介して、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}とノードＮ２Ａが、また、トランジスタＴＡ４を介して、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}とノードＮ２Ｂが、それぞれ接続されている。

トランジスタＴ２，Ｔ２Ａのゲートには、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、同様に、トランジスタＴ６，Ｔ６Ａのゲートには、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、接続されている。

図５は、２対の交流電圧線の電圧の時間変化を、ある基本回路１１３−ｎのゲート信号Ｇ_ｎの電圧の時間変化とともに、示した図である。横軸方向は時間を表し、縦軸方向には、２対の交流電圧線及びゲート信号それぞれのハイ電圧（Ｈ）とロー電圧（Ｌ）が表されている。

図５に示す通り、１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}は互いにほぼ逆位相となっており、また、もう１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}も互いにほぼ逆位相となっている。さらに、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}と交流電圧線Ｖ_{ＧＬ＿ＡＣ２}も互いにほぼ逆位相となっている。

すなわち、図５に示す通り、第１の期間Ｐ_１において、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}はロー電圧となっており、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}はハイ電圧となっている。そして、第１の期間Ｐ_１に続く第２の期間Ｐ_２において、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}はハイ電圧となっており、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}はロー電圧となっている。そして、第１の期間Ｐ_１と第２の期間Ｐ_２が交互に繰り返される。

図５に示す通り、フレーム期間Ｐ_Ｆは、ゲート信号Ｇ_ｎがハイ電圧となる信号ハイ期間Ｐ_Ｈと、ゲート信号Ｇ_ｎがロー電圧となる信号ロー期間Ｐ_Ｌとによって構成しており、フレーム期間Ｐ_Ｆを１周期としてくり返されている。それゆえ、信号ハイ期間Ｐ_Ｈが時間とともに周期的にくり返され、ゲート信号Ｇ_ｎは周期的にハイ電圧となっている。

図５において、第１の期間Ｐ_１は、順に到来する２つの信号ハイ期間Ｐ_Ｈを含む期間であり、第１の期間Ｐ_１に続く第２の期間Ｐ_２も同じ数である２つの信号ハイ期間Ｐ_Ｈを含む期間である。第１の期間Ｐ_１と第２の期間Ｐ_２の長さは等しく、それぞれの長さは、フレーム期間Ｐ_Ｆの２倍の長さである。すなわち、これら２対の交流電圧線は、第１の期間Ｐ_１と第２の期間Ｐ_２を足した期間がフレーム期間Ｐ_Ｆの４倍の長さと等しく、それを１周期として、繰り返されている。また、第１の期間Ｐ_１と第２の期間Ｐ_２とのそれぞれの切り替えは、ゲート信号Ｇ_ｎがロー電圧となっている信号ロー期間Ｐ_Ｌの期間中に行われている。

ここで、表示領域となる表示パネルの１画面（フレーム）を表示する期間であるフレーム期間Ｐ_Ｆにおいて、各基本回路１１３より、順に、それぞれの信号ハイ期間Ｐ_Ｈにハイ電圧を出力するゲート信号が出力される。さらに、すべての基本回路１１３よりゲート信号が出力された後に、次のフレーム期間Ｐ_Ｆが始まるまでに、帰線期間（ブランキング期間）が設けられる。すなわち、フレーム期間Ｐ_Ｆとは、信号ハイ期間Ｐ_Ｈにゲート信号線１０５の総数を乗じた期間に、帰線期間を足したものである。これら２対の交流電圧線は、シフトレジスタ回路１１２を構成する各基本回路１１３に接続されているので、すべての基本回路１１３において、ゲート信号がロー電圧となっている期間である帰線期間に、第１の期間Ｐ_１と第２の期間Ｐ_２の切り替えがなされるのが望ましい。

さらに、図５に楕円（ａ）として示される第１の期間Ｐ_１から第２の期間Ｐ_２への切り替えの際に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}はともにロー電圧からハイ電圧に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}はともにハイ電圧からロー電圧に、変化しているが、この変化のタイミングには微小な遅延が存在している。図５に楕円（ｂ）として示される第２の期間Ｐ_２から第１の期間Ｐ_１への切り替えの際も同様である。これら微小な遅延についての詳細は、後に説明する。

第２の期間Ｐ_２において、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}はハイ電圧であり、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}はロー電圧である。このとき、図４に示す通り、トランジスタＴＡ１はオン状態であり、トランジスタＴＡ２はオフ状態である。それゆえ、ノードＮ２Ａは、トランジスタＴＡ１によりノードＮ２と導通されており、また、トランジスタＴＡ２により交流電圧線Ｖ_{ＧＬ＿ＡＣ１}とは遮断されている。また、ノードＮ２Ｂは、トランジスタＴＡ３によりノードＮ２から遮断されており、また、トランジスタＴＡ４により交流電圧線Ｖ_{ＧＬ＿ＡＣ１}のロー電圧がノードＮ２Ｂに印加される。同様に、第１の期間Ｐ_１において、ノードＮ２ＡはノードＮ２から遮断され、ロー電圧に維持され、ノードＮ２ＢはノードＮ２と導通している。

ここで、第２の期間Ｐ_２におけるｎ番目の基本回路１１３−ｎの駆動動作について説明する。前述の通り、トランジスタＴ２，Ｔ６のゲートには、ノードＮ２Ａが、トランジスタＴ２Ａ，Ｔ６Ａのゲートには、ノードＮ２Ｂが接続されており、第２の期間Ｐ_２には、ノードＮ２ＡはノードＮ２と導通し、ノードＮ２Ｂはロー電圧に維持されている。

ｎ番目の基本回路１１３―ｎには、ロー電圧印加スイッチング回路１１が備えられている。ロー電圧印加スイッチング回路１１に備えられ、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６の入力側には、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}が接続されている。それゆえ、第２の期間Ｐ_２において、信号ロー期間に応じて、ノードＮ２，Ｎ２Ａがハイ電圧となり、トランジスタＴ６がオンされ、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}のロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。信号ハイ期間に応じて、ノードＮ２，Ｎ２Ａはロー電圧となり、トランジスタＴ６はオフされる。第２の期間Ｐ_２において、ノードＮ２Ｂはロー電圧に維持されるので、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａはオフ状態で維持される。

また、ｎ番目の基本回路１１３―ｎには、ハイ電圧印加スイッチング回路１２が備えられており、ハイ電圧印加スイッチング回路１２には、ハイ電圧印加スイッチング素子ＳＷＧに相当するトランジスタＴ５と、昇圧容量Ｃ１が、備えられている。

トランジスタＴ５の入力側には、入力端子ＩＮ１が接続されており、入力端子ＩＮ１に基本クロック信号Ｖ_ｎが入力される。トランジスタＴ５のゲートには、ノードＮ１の電圧が印加される。ノードＮ１は、信号ハイ期間に応じて、ハイ電圧となり、この時、トランジスタＴ５のゲートには、ノードＮ１のハイ電圧が印加されるので、トランジスタＴ５はオンされ、基本クロック信号Ｖ_ｎの信号が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。また、ノードＮ１は、信号ロー期間に応じて、ロー電圧となり、この時、トランジスタＴ５はオフされる。

ノードＮ１をロー電圧に制御する回路が、スイッチング信号供給スイッチング回路１３である。スイッチング信号供給スイッチング回路１３に備えられ、第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２の入力側には、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}が接続されている。第２の期間Ｐ_２において、トランジスタＴ６と同様に、信号ロー期間に応じて、ノードＮ２，Ｎ２Ａがハイ電圧となり、トランジスタＴ２がオンされ、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}のロー電圧が、ノードＮ１に印加され、トランジスタＴ５はオフされる。また、信号ハイ期間に応じて、ノードＮ２，Ｎ２Ａはロー電圧となり、トランジスタＴ２はオフされる。第２の期間Ｐ_２において、ノードＮ２Ｂはロー電圧に維持され、第２のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２Ａは、オフ状態で維持される。

このように、信号ハイ期間に応じて、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧となり、信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持される。図４に示す他のトランジスタや容量は、これらノードを制御するために備えられている。

図６は、ｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２の電圧の時間的な変化を、入力信号である基本クロック信号Ｖ_ｎと、近傍の基本回路のゲート信号とともに示したものである。以下、図６に示す各信号の電圧の時間変化とともに、ｎ番目の基本回路１１３―ｎの駆動動作について説明する。

図４に示す通り、トランジスタＴ１のゲート及び入力側には、入力端子ＩＮ３が接続されており（ダイオード接続）、前段の基本回路１１３―（ｎ−１）からのゲート信号Ｇ_ｎ−１が入力端子ＩＮ３に入力される。図６に示す期間Ｐａに、ゲート信号Ｇ_ｎ−１がハイ電圧となるので、期間Ｐａに、トランジスタＴ１はオンされ、ノードＮ１にハイ電圧が印加される。

トランジスタＴ４のゲートには、ノードＮ１が接続され、期間ＰａにノードＮ１がハイ電圧となるので、トランジスタＴ４はオンされる。トランジスタＴ４の入力側には、ロー電圧線Ｖ_ＧＬが接続されているので、トランジスタＴ４がオンされると、ロー電圧線Ｖ_ＧＬのロー電圧がノードＮ２に印加される。

信号ハイ期間である期間Ｐｂにおいて、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオンされた状態で維持される。期間Ｐｂに、入力端子ＩＮ１に入力される基本クロック信号Ｖ_ｎは、ハイ電圧となる。よって、期間Ｐｂにおいて、基本クロック信号Ｖ_ｎのハイ電圧が、トランジスタＴ５を介して、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。

ここで、実際には、トランジスタＴ１に、閾値電圧Ｖ_ｔｈが存在するために、期間Ｐａにおいて、ノードＮ１の電圧は、前段の基本回路１１３―（ｎ−１）からのゲート信号Ｇ_ｎ−１のハイ電圧から、トランジスタＴ１の閾値電圧Ｖ_ｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐｂにおいて、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路１２には、昇圧容量Ｃ１がトランジスタＴ５と並列に接続されている。期間Ｐｂになると、ゲート信号Ｇ_ｎ−１がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオン状態を保つ。期間Ｐｂには、出力端子ＯＵＴに、入力端子ＩＮ１に入力される基本クロック信号Ｖ_ｎのハイ電圧が印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。

前述の通り、トランジスタＴ４のゲートにはノードＮ１が接続されているので、ノードＮ１がハイ電圧である期間、すなわち、期間Ｐａ，Ｐｂ，Ｐｃの間、トランジスタＴ４はオン状態に維持され、ロー電圧線Ｖ_ＧＬのロー電圧を出力し、ノードＮ２はロー電圧に維持される。

図４に示す通り、トランジスタＴ９の入力側には、ロー電圧線Ｖ_ＧＬが接続されており、トランジスタＴ９のゲートには入力端子ＩＮ４が接続されている。入力端子ＩＮ４に、次々段の基本回路１１３―（ｎ＋２）からのゲート信号Ｇ_ｎ＋２が入力される。

図６に示す通り、期間Ｐｄに、ゲート信号Ｇ_ｎ＋２がハイ電圧となるので、期間Ｐｄに、トランジスタＴ９はオンされ、ロー電圧線Ｖ_ＧＬのロー電圧がノードＮ１に印加される。これにより、トランジスタＴ５はオフされる。また、同時に、トランジスタＴ４もオフされる。

図４に示す通り、ロー電圧線Ｖ_ＧＬとハイ電圧線Ｖ_ＧＨの間には、保持容量Ｃ３及びトランジスタＴ３が直列に接続されている。トランジスタＴ３の出力側と保持容量Ｃ３の正極は、ノードＮ２に接続されている。また、保持容量のＣ３の負極にはロー電圧線Ｖ_ＧＬが、トランジスタＴ３の入力側にはハイ電圧線Ｖ_ＧＨが、それぞれ接続されている。トランジスタＴ３のゲートには、入力端子ＩＮ２が接続され、入力端子ＩＮ２に基本クロック信号Ｖ_ｎ＋２が入力される。

期間Ｐｄに、基本クロック信号Ｖ_ｎ＋２がハイ電圧となるので、期間Ｐｄに、トランジスタＴ３はオンされ、ノードＮ２の電圧をハイ電圧に変化させる。同時に、保持容量Ｃ３がハイ電圧に充電される。

その後、期間Ｐｅに、基本クロック信号Ｖ_ｎ＋２がロー電圧となり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧で維持される。さらに、基本クロック信号Ｖ_ｎ＋２は周期的にハイ電圧となり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧はハイ電圧に維持されることとなる。

以上により、信号ハイ期間に応じて、期間Ｐａ，Ｐｂ，Ｐｃの期間においては、ノードＮ１はハイ電圧となり、ハイ電圧印加スイッチング素子であるトランジスタＴ５はオンされ、この期間、基本クロック信号Ｖ_ｎの電圧が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。とくに、期間Ｐｂにおいて、基本クロック信号Ｖ_ｎはハイ電圧となるので、ゲート信号Ｇ_ｎもこの期間、ハイ電圧になる。また、この期間において、ノードＮ２はロー電圧となり、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６、及び、第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２は、オフされる。

また、信号ロー期間に応じて、１フレーム期間のうち、期間Ｐａ，Ｐｂ，Ｐｃ以外の期間においては、ノードＮ２がハイ電圧で維持され、トランジスタＴ２がオンされ、ノードＮ１はロー電圧で維持される。同じく、トランジスタＴ６がオンされ、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}のロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇ_ｎとして出力される。

以上、第２の期間Ｐ_２におけるｎ番目の基本回路１１３―ｎの駆動動作について、説明した。これに対して、第１の期間Ｐ_１においては、前述の通り、ノードＮ２ＡはノードＮ２から遮断され、ロー電圧に維持され、ノードＮ２ＢはノードＮ２と導通している。トランジスタＴ２Ａ，Ｔ６Ａのゲートには、ノードＮ２Ｂが接続されており、第１の期間Ｐ_１において、トランジスタＴ２，Ｔ６はオフ状態に保たれ、トランジスタＴ２Ａ，Ｔ６Ａは、信号ロー期間に応じて、オンされ、それぞれ、ノードＮ１及び出力端子ＯＵＴに、交流電圧線Ｖ_{ＧＬ＿ＡＣ２Ｂ}のロー電圧が印加される。

すなわち、信号ロー期間に応じて、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６の代わりに、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａが、第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２の代わりに、第２のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２Ａが駆動される。しかしながら、これ以外の駆動動作は、上述する駆動動作と同様である。そして、第１の期間Ｐ_１と第２の期間Ｐ_２が繰り返され、それに応じて、駆動されるスイッチング素子が順次、切り替えられる。

図７は、２対の交流電圧線の電圧の時間変化を示す図である。図５に示す２対の交流電圧線の電圧の時間変化のうち、図５に楕円で示す（ａ），（ｂ）の近傍の期間について詳細を示したものである。ここで、（ａ）は、第１の期間Ｐ_１から第２の期間Ｐ_２への切り替えのタイミングを、また、（ｂ）は、第２の期間Ｐ_２から第１の期間Ｐ_１への切り替えのタイミングを示している。図に矢印にて示される時刻を、それぞれ、ｔ１，ｔ２，ｔ３，ｔ４と定義する。

まずは、（ａ）について、すなわち、第１の期間Ｐ_１から第２の期間Ｐ_２への切り替えについて、説明する。

前述の通り、第１の期間Ｐ_１において、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}がロー電圧に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}はハイ電圧となっている。前述の通り、第１の期間Ｐ_１においては、ノードＮ２ＢがノードＮ２と導通し、ノードＮ２Ａがロー電圧に維持されているので、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａ及び第２のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２Ａが駆動される。このとき、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６及び第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２はオフ状態で維持される。

まず、時刻ｔ１に、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}がハイ電圧からロー電圧に変化する。これにより、トランジスタＴ６，Ｔ２の入力側がロー電圧に変化する。そのタイミングに遅れて、時刻ｔ２に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}がロー電圧からハイ電圧に変化する。これにより、トランジスタＴＡ１がオンされ、ノードＮ２は、ノードＮ２Ｂに加えて、ノードＮ２Ａとも導通する。また、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}のハイ電圧によってオン状態となっているトランジスタＴＡ２の入力側がハイ電圧に変化する。時刻ｔ２以前には、ノードＮ２Ａはロー電圧であり、ハイ電圧となっているノードＮ２が、トランジスタＴＡ１がオンされることにより、単に、ノードＮ２Ａと導通するだけならば、ノードＮ２の電圧が大きく低下してしまうところ、トランジスタＴＡ２により、ノードＮ２Ａがロー電圧からハイ電圧に変化するので、時刻ｔ２において、ノードＮ２の電圧の低下は抑制されている。そして、ノードＮ２ＡがノードＮ２と導通したことにより、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６及び第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２も駆動されることとなる。また、時刻ｔ２に、トランジスタＴＡ４もオンされる。

次に、時刻ｔ３に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}がハイ電圧からロー電圧に変化する。これにより、トランジスタＴＡ３がオフされ、ノードＮ２ＢがノードＮ２から遮断される。また、トランジスタＴＡ２もオフされ、ノードＮ２Ａが交流電圧線Ｖ_{ＧＬ＿ＡＣ１}から遮断される。さらに、時刻ｔ２よりオン状態となっているトランジスタＴＡ４の入力側がロー電圧に変化するので、ノードＮ２Ｂがハイ電圧からロー電圧に変化し、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａ及び第２のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２Ａがオフされる。その後、時刻ｔ４に、交流電圧線Ｖ_{ＧＬ＿ＡＣ２Ｂ}がロー電圧からハイ電圧に変化する。これにより、トランジスタＴ６Ａ，Ｔ２Ａの入力側がハイ電圧に変化する。

よって、第２の期間Ｐ_２において、トランジスタＴ６，Ｔ２が駆動され、トランジスタＴ６Ａ，Ｔ２Ａがオフ状態に維持される。

以上、（ａ）について、すなわち、第１の期間Ｐ_１から第２の期間Ｐ_２への切り替えについて、説明したが、（ｂ）について、すなわち、第２の期間Ｐ_２から第１の期間Ｐ_１への切り替えについても同様である。時刻ｔ１にトランジスタＴ６Ａ，Ｔ２Ａの入力側がロー電圧に変化する。その後、時刻ｔ２に、トランジスタＴＡ３，ＴＡ２がオンされ、ノードＮ２Ａは、ノードＮ２と導通し、ハイ電圧に変化することにより、トランジスタＴ６，Ｔ２が駆動される。次に、時刻ｔ３に、トランジスタＴＡ１，ＴＡ４がオフされ，ノードＮ２ＢがノードＮ２から遮断され、ロー電圧に変化することにより、トランジスタＴ６Ａ，Ｔ２Ａがオフされる。その後、時刻ｔ４に、トランジスタＴ６，Ｔ２の入力側がハイ電圧に変化する。

以上が、本発明の本実施形態に係るゲート線駆動回路及びそれを用いた表示装置の構成と駆動動作である。図１３に示す従来技術にかかるシフトレジスタ回路においては、トランジスタＴ２，Ｔ６のゲートに、信号ロー期間に応じて、長時間、ハイ電圧が印加されていたところ、図４に示す本実施形態に係る基本回路１１３において、トランジスタのゲートにハイ電圧が印加される時間が、トランジスタＴ２，Ｔ６と、トランジスタＴ２Ａ，Ｔ６Ａに、それぞれ分担されている。これにより、スイッチング素子の劣化への時間を遅らせることができ、また、長寿命化を実現させることが出来ている。

また、トランジスタのゲートにハイ電圧が印加される時間が、トランジスタＴ２，Ｔ６と、トランジスタＴ２Ａ，Ｔ６Ａに、それぞれ分担され、それぞれのトランジスタは、オフ状態となる期間が存在している。トランジスタのゲートにハイ電圧が印加され、トランジスタがオン状態になっているときに生じたＶ_ｔｈシフトが、そのトランジスタがオフ状態となっている期間に、緩和されている。それにより、スイッチング素子のＶ_ｔｈシフトが抑制されている。

特に、このトランジスタがＴＦＴであり、さらに、ＴＦＴにおける半導体薄膜が非晶質シリコン（Amorphous Silicon：以下、ａ―Ｓｉと記す）で構成されている場合、本発明の効果はさらに高まる。ａ―ＳｉのＴＦＴに正バイアス電圧が長時間印加された場合に、Ｖ_ｔｈシフトが顕著に表れるからである。たとえば、後述する通り、素子温度を７０℃の環境下で、ａ−ＳｉのＴＦＴに３０Ｖの正バイアス電圧が３時間印加されることにより、Ｖ_ｔｈシフトが１０Ｖ程度生じてしまう。

さらに、トランジスタがオフ状態になっているときに、逆バイアス電圧が印加される場合に、本発明の効果は高まる。例えば、第１の期間Ｐ_１において、トランジスタＴ２，Ｔ６のゲートにはロー電圧が印加され、トランジスタＴ２，Ｔ６はオフ状態に保たれる。このとき、トランジスタＴ２，Ｔ６の入力側には、それぞれ、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}のハイ電圧が印加される。すなわち、トランジスタＴ２，Ｔ６の入力側には、それぞれ、ゲートよりも高い電圧がかかっており、トランジスタＴ２，Ｔ６には、ともに逆バイアス電圧が印加されている。トランジスタに逆バイアス電圧が印加されると、Ｖ_ｔｈシフトが逆向きに進行するので、トランジスタがオフ状態になっているときに、逆バイアス電圧が印加されることにより、さらに、Ｖ_ｔｈシフトの抑制が大きく促進される。

従来技術に係るシフトレジスタ回路におけるトランジスタＴ２，Ｔ６のように、あるスイッチング素子に長時間ハイ電圧が印加される直流駆動（以下、ＤＣ駆動と記す）において生じるＶ_ｔｈシフトが問題となっている。これに対して、本発明に係るシフトレジスタ回路においては、２個のスイッチング素子があり、一方のスイッチング素子が駆動され、他方のスイッチング素子がオフされる状態を交互に繰り返す交流駆動（以下、ＡＣ駆動と記す）により、従来技術において問題となっていたＶ_ｔｈシフトが抑制されている。すなわち、ＤＣ駆動において生じていた問題を、ＡＣ駆動により抑制されており、ＡＣ駆動の中でも、出来る限り短期間ずつ、上記状態を交互に繰り返した方がよいと予想される。よって、前述の通り、帰線期間において交流電圧線がロー電圧からハイ電圧に（ハイ電圧からロー電圧）に変化する場合、１フレーム期間Ｐ_Ｆ毎に上記状態の切り替えをすると、Ｖ_ｔｈシフトが最も抑制されると予想される。

図８は、異なる電圧印加方式に対するＶ_ｔｈシフトと時間経過の関係を表す図である。図の縦軸は、トランジスタＴ２，Ｔ６などにおけるＶ_ｔｈシフトを表し、単位は最大シフト電圧に対するシフト電圧の比で表されている。図の横軸は、電圧印加時間を表している。４本の曲線は、ＤＣ駆動の場合と、異なる３つの周波数によるＡＣ駆動の場合とを表している。

図８に示す表示装置はすべて、画面（フレーム）表示周波数が６０Ｈｚ、すなわち、フレーム期間Ｐ_Ｆが１／６０秒となっている。ＡＣ駆動のうち、３０Ｈｚとは、ＡＣ駆動の周期が１／３０秒、すなわち、フレーム期間Ｐ_Ｆの２倍を意味する。２個のスイッチング素子のうち、第１のスイッチング素子がオフされ、第２のスイッチング素子が駆動される第１の期間Ｐ_１と、第１のスイッチング素子が駆動され、第２のスイッチング素子がオフされる第２の期間Ｐ_２との合計の期間を１周期としてＡＣ駆動されるので、第１の期間Ｐ_１及び第２の期間Ｐ_２はそれぞれ１フレーム期間Ｐ_Ｆとなっている。同様に、７．５Ｈｚとは、ＡＣ駆動の周期が、フレーム期間Ｐ_Ｆの８倍であり、第１の期間Ｐ_１及び第２の期間Ｐ_２はそれぞれ、フレーム期間Ｐ_Ｆの４倍である。また、１．９Ｈｚとは、ＡＣ駆動の周期が、フレーム期間Ｐ_Ｆの３２倍であり、第１の期間Ｐ_１及び第２の期間Ｐ_２はそれぞれ、フレーム期間Ｐ_Ｆの１６倍である。

図８が示す通り、ＤＣ駆動よりもＡＣ駆動の方が、Ｖ_ｔｈシフトがより抑制されている。ＡＣ駆動においては、ＡＣ駆動周波数が小さくなればなるほど、すなわち、第１の期間Ｐ_１及び第２の期間Ｐ_２それぞれが長くなればなるほど、Ｖ_ｔｈシフトがより抑制されている。これは、ＤＣ駆動との比較から予想に反する結果となっている。

第１の期間Ｐ_１及び第２の期間Ｐ_２それぞれが、１フレーム期間Ｐ_Ｆである時よりも、１フレーム期間Ｐ_Ｆより長い期間とした時の方が、Ｖ_ｔｈシフトの効果は高まることとなる。第１の期間Ｐ_１及び第２の期間Ｐ_２の切り替えは、フレーム期間Ｐ_Ｆのうち、シフトレジスタ回路のいずれの基本回路からもゲート信号が出力されない帰線期間に行われるのが望ましいので、この場合、第１の期間Ｐ_１及び第２の期間Ｐ_２それぞれは、フレーム期間Ｐ_Ｆの２以上の整数倍となる。

図８に示す通り、第１の期間Ｐ_１及び第２の期間Ｐ_２は１フレーム期間Ｐ_Ｆより長くすればするほど、Ｖ_ｔｈシフトがより抑制されている。第１の期間Ｐ_１及び第２の期間Ｐ_２の上限は、ＤＣ駆動において、Ｖ_ｔｈシフトが閾値電圧Ｖ_ｔｈの臨界値を超える電圧印加時間となるので、この時間以下となるよう第１の期間Ｐ_１及び第２の期間Ｐ_２を設定すると良い。

さらに、第１の期間Ｐ_１及び第２の期間Ｐ_２の切り替えのタイミングで、交流電圧線の電圧が図７に示す変化をしていることにより、２個のトランジスタＴ６，Ｔ６Ａにより、信号ロー期間に応じて、安定的に、出力端子ＯＵＴからゲート信号Ｇ_ｎとしてロー電圧が出力される。同様に、２個のトランジスタＴ２，Ｔ２Ａにより、安定的に、ノードＮ１にロー電圧が印加される。これにより、ゲート信号Ｇ_ｎに生じるノイズが抑制される。

例えば、図７に（ａ）として示す通り、第１の期間Ｐ_１から第２の期間Ｐ_２の切り替えのタイミングにおいて、時刻ｔ１に交流電圧線Ｖ_{ＧＬ＿ＡＣ２}がハイ電圧からロー電圧に変化し、そのタイミングに遅れて、時刻ｔ２に交流電圧線Ｖ_{ＧＬ＿ＡＣ１}がロー電圧からハイ電圧に変化している。これにより、第１のロー電圧印加スイッチング素子に相当するトランジスタＴ６及び第１のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２の入力側が時刻ｔ１にハイ電圧からロー電圧に変化したタイミングに遅れて、この２個のトランジスタＴ６，Ｔ２が、時刻ｔ２にオンされるので、トランジスタＴ６，Ｔ２から、安定的に、ロー電圧が出力される。

実際には、ノードＮ２Ａが安定的にハイ電圧になるまでには、時刻ｔ２からしばらくの時間を要するし、また、２個のトランジスタＴ６，Ｔ２それぞれが有する閾値電圧Ｖ_ｔｈにより、安定的にロー電圧が出力されるまでには、さらにしばらくの時間を要する。しかし、この間も、第２のロー電圧印加スイッチング素子に相当するトランジスタＴ６Ａ及び第２のスイッチング信号供給スイッチング素子に相当するトランジスタＴ２Ａはともにオン状態に維持され、安定的に、ロー電圧が出力されているので、出力端子ＯＵＴ及びノードＮ１それぞれに、安定的に、ロー電圧が印加されている。

その後、時刻ｔ３に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}がハイ電圧からロー電圧に変化し、トランジスタＴ６Ａ，Ｔ２Ａはオフされる。すなわち、トランジスタＴ６，Ｔ２がオンされるタイミングに遅れて、トランジスタＴ６Ａ，Ｔ２Ａがオフされることにより、時刻ｔ２と時刻ｔ３の間の期間に、トランジスタＴ６，Ｔ２が十分にオンされている状態により近づけることが出来る。

時刻ｔ３に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}がハイ電圧からロー電圧に変化し、トランジスタＴＡ３がオフされることにより、ノードＮ２ＢはノードＮ２から遮断される。これとともに、トランジスタＴＡ４により、ノードＮ２Ｂがロー電圧に変化する。ノードＮ２Ｂがロー電圧に変化することにより、２個のトランジスタＴ６Ａ，Ｔ２Ａはオフされる。実際には、ノードＮ２Ｂが安定的にロー電圧になるまでには、時刻ｔ３からしばらくの時間を要するし、また、２個のトランジスタＴ６Ａ，Ｔ２Ａそれぞれが有する閾値電圧Ｖ_ｔｈにより、安定的にオフされるまでには、さらにしばらくの時間を要する。しかし、このとき、交流電圧線Ｖ_{ＧＬ＿ＡＣ２Ｂ}はロー電圧で維持されているので、トランジスタＴ６Ａ，Ｔ２Ａが十分にオフされていない状態であっても、ロー電圧が出力される。

その後、時刻ｔ４に、交流電圧線Ｖ_{ＧＬ＿ＡＣ２Ｂ}がロー電圧からハイ電圧に変化する。すなわち、トランジスタＴ６Ａ，Ｔ２Ａがオフされるタイミングに遅れて、トランジスタＴ６Ａ，Ｔ２Ａの入力側がハイ電圧に変化することにより、時刻ｔ３と時刻ｔ４の間の期間に、トランジスタＴ６Ａ，Ｔ２Ａが十分にオフされている状態により近づけることが出来る。そして、時刻ｔ４以降、第２の期間Ｐ_２に、オフ状態となったトランジスタＴ６Ａ，Ｔ２Ａの入力側に、ハイ電圧が印加される。これはすなわち、トランジスタＴ６Ａ，Ｔ２Ａに逆バイアス電圧を印加することとなるので、Ｖ_ｔｈシフトがより抑制される。

以上、図７に（ａ）として示されている、第１の期間Ｐ_１から第２の期間Ｐ_２の切り替えのタイミングにおける交流電圧線の変化について説明したが、図７に（ｂ）として示されている、第２の期間Ｐ_２から第１の期間Ｐ_１の切り替えのタイミングにおける交流電圧線の変化も同様である。

図７に示すように、交流電圧線の電圧が時間変化することにより、第１の期間Ｐ_１及び第２の期間Ｐ_２の切り替えのタイミングにおいて、ロー電圧印加スイッチング回路１１から出力端子ＯＵＴに、より安定的にロー電圧が出力され、スイッチング信号供給スイッチング回路１３からノードＮ１に、より安定的にロー電圧が印加される。

信号ロー期間に応じて、ノードＮ１が十分にロー電圧に維持されないと、トランジスタＴ５が一部オンされることとなり、基本クロック信号Ｖ_ｎの信号を、信号ロー期間に応じて、十分に遮断されずに、ゲート信号Ｇｎにノイズとなって印加されてしまうところ、ノードＮ１が、信号ロー期間に応じて、安定的にロー電圧に維持されることにより、ゲート信号Ｇ_ｎにおけるノイズが抑制される。また、出力端子ＯＵＴに、信号ロー期間に応じて、安定的にロー電圧が印加されないと、トランジスタＴ５を介して発生したノイズや、基本回路外部に発生しているノイズを、吸収することが出来ないところ、出力端子ＯＵＴに、信号ロー期間に応じて、安定的にロー電圧が印加されることにより、ゲート信号Ｇ_ｎにおけるノイズがさらに抑制される。

［変形例１］
２対の交流電圧線は、図７に示す電圧の時間変化をするものの他、以下のように電圧が時間変化をするものであってもよい。図９は、本発明の本実施形態に係る２対の交流電圧線の電圧の時間変化の変形例１を示す図である。図に示す（ａ），（ｂ）は、図７と同様である。

図９に（ａ）として示される２対の交流電圧線の電圧の時間変化は、図７に（ａ）として示される２対の交流電圧線の変化と比較して、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}が変化する時刻ｔ２と、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}が変化する時刻ｔ３が、同じタイミングとなっている点が異なっている。

図７に（ａ）として示される２対の交流電圧線の電圧の時間変化と異なり、図９に（ａ）として示される２対の交流電圧線の電圧の時間変化においては、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}がロー電圧からハイ電圧に、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}がハイ電圧からロー電圧に、同時に変化している。これにより、トランジスタＴ６，Ｔ２がオンされるタイミングと、トランジスタＴ６Ａ，Ｔ２Ａがオフされるタイミングが同時となる。

この場合、実際には、このタイミングより後しばらくの間は、トランジスタＴ６，Ｔ２が徐々にオフ状態からオン状態に変化しつつ、トランジスタＴ６Ａ，Ｔ２Ａが徐々にオン状態からオフ状態に変化することとなる。しかし、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ}がともにロー電圧に維持されているので、これらのトランジスタの入力側はすべてロー電圧に維持されている。それゆえ、図７に示す２対の交流電圧線の電圧の時間変化と比較して、安定度は劣ってしまうものの、なお安定的に、ロー電圧印加スイッチング回路１１から出力端子ＯＵＴに、スイッチング信号供給スイッチング回路１３からノードＮ１に、なお安定的にロー電圧が印加される。図９に（ｂ）として示される交流電圧線の電圧の時間変化についても同様である。

図９に示す１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}は、完全に逆位相となっているため、図７に示す場合と比べて、回路設計が容易になるという利点を有している。

［変形例２］
図１０は、本発明の本実施形態に係る２対の交流電圧線の電圧の時間変化の変形例２を示す図である。図に示す（ａ），（ｂ）は、図７及び図９と同様である。

図１０に（ａ）として示される２対の交流電圧線の電圧の時間変化は、図７に（ａ）として示される２対の交流電圧線の電圧の時間変化と比較して、交流電圧線Ｖ_{ＧＬ＿ＡＣ２}が変化する時刻ｔ１と、交流電圧線Ｖ_{ＧＬ＿ＡＣ１}が変化する時刻ｔ２と、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}が変化する時刻ｔ３とが、すべて同じタイミングになっている点が異なっている。

図９に（ａ）として示される２対の交流電圧線の電圧の時間変化と同様に、トランジスタＴ６，Ｔ２がオンされるタイミングと、トランジスタＴ６Ａ，Ｔ２Ａがオフされるタイミングが同時となる。さらに、図９に（ａ）として示される２対の交流電圧線の電圧の時間変化と異なり、時刻ｔ１と時刻ｔ２が重なっていることにより、トランジスタＴ６，Ｔ２がオンされるタイミングと同時に、トランジスタＴ６，Ｔ２の入力側がハイ電圧からロー電圧に変化している。

この場合、トランジスタＴ６，Ｔ２がオンされるタイミングにおいて、トランジスタＴ６，Ｔ２より、安定的にロー電圧が出力されるとは言えない。しかし、実際には、このタイミングより後しばらくの間に、トランジスタＴ６，Ｔ２が徐々にオフ状態からオン状態に変化することとなるので、このタイミングにおけるトランジスタＴ６，Ｔ２の入力側の電圧変化の影響をあまり受けない。

（ａ）として示される２対の交流電圧線の電圧の時間変化において、最も重要なことは、交流電圧線Ｖ_{ＧＬ＿ＡＣ１Ｂ}がハイ電圧からロー電圧に変化するタイミングに遅れて、交流電圧線Ｖ_{ＧＬ＿ＡＣ２Ｂ}がロー電圧からハイ電圧に変化していること、すなわち、時刻ｔ３と時刻ｔ４のとの間に有限の期間が存在していることにある。これにより、トランジスタＴ６Ａ，Ｔ２Ａが十分にオフされている状態により近づけた後に、トランジスタＴ６Ａ，Ｔ２Ａの入力側がロー電圧からハイ電圧に変化することにより、トランジスタＴ６Ａ，Ｔ２Ａがオフされたタイミングの後に、ノイズとなる電圧が出力されることが抑制される。

それゆえ、図７及び図９に示す２対の交流電圧線の電圧の時間変化と比較して、安定度はさらに劣ってしまうものの、なお安定的に、ロー電圧印加スイッチング回路１１から出力端子ＯＵＴに、スイッチング信号供給スイッチング回路１３からノードＮ１に、なお安定的にロー電圧が印加される。図１０に（ｂ）として示される交流電圧線の電圧の時間変化についても同様である。

図１０に示す１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}により、図９に示す１対の交流電圧線Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}と同様に、回路設計が容易になるという利点を有している上に、第１期間Ｐ_１及び第２の期間Ｐ_２の切り替えを行うのが望ましい帰線期間の中で、時刻ｔ３と時刻ｔ４との間の期間を長く確保することが出来るという利点を有している。

以上、本発明の本実施形態に係るゲート信号線駆動回路及び表示装置について説明した。図４に示す基本回路１１３においては、ロー電圧印加スイッチング回路１１及びスイッチング信号供給スイッチング回路１３において、並列に接続されるトランジスタを、それぞれ２個のトランジスタとしている。これは、基本回路１１３において、ゲートにハイ電圧が長時間印加されているロー電圧印加スイッチング素子及びスイッチング信号供給スイッチング素子両方について、ハイ電圧が印加される時間をそれぞれ２個のトランジスタで分担している。基本回路１１３に備えられるトランジスタのうち、ゲートに長時間ハイ電圧が印加されるトランジスタすべてにおいて、Ｖ_ｔｈシフトの抑制などがされ、本発明の効果は高まっている。

しかしながら、ロー電圧印加スイッチング素子とスイッチング信号供給スイッチング素子のいずれかのみ、並列に接続された２個のトランジスタとしていてもよい。すなわち、図１３に示す従来技術に係る基本回路において、ロー電圧印加スイッチング回路に備えられるトランジスタを、２個のトランジスタＴ６，Ｔ６Ａとしても構わない。同様に、スイッチング信号供給スイッチング回路に備えられるトランジスタを、２個のトランジスタＴ２，Ｔ２Ａとしても構わない。いずれの場合であっても、回路に２個並列に備えられたトランジスタそれぞれにおいて、Ｖ_ｔｈシフトの抑制などがされ、本発明の効果は得られている。

また、図４に示す本実施形態に係る基本回路１１３においては、ロー電圧印加スイッチング回路１１及びスイッチング信号供給スイッチング回路１３に設けられたトランジスタが駆動されずオフ状態で維持される間、当該トランジスタには、逆バイアス電圧が印加されている。このことにより、Ｖ_ｔｈシフトはさらに抑制されることになるが、必ずしも逆バイアス電圧は必要ではない。当該トランジスタの入力側がロー電圧線Ｖ_ＧＬに接続されている場合であっても、Ｖ_ｔｈシフトの抑制の効果は得られる。

さらに、図４に示す本実施形態に係る基本回路１１３においては、ロー電圧印加スイッチング回路１１及びスイッチング信号供給スイッチング回路１３それぞれに、２個のトランジスタが並列に備えられているが、２個に限定されることはない。３個、４個とさらに、増加させてもよい。その場合、それぞれのノードに対応して接続される３対、４対の交流電圧線とさらに、増加させることとなる。例えば、３個のトランジスタが設けられる場合、３個のトランジスタのうち、１個のトランジスタが駆動されて他の２個のトランジスタがオフされる場合や、２個のトランジスタが駆動されて他の１個のトランジスタがオフされる場合などが考えられる。しかし、いずれの場合においても、駆動されるスイッチング素子の切り替えの前後において、前の期間を第１の期間とし、後の期間を第２の期間とし、前に駆動されるスイッチング素子を第１のスイッチング素子と、後に駆動されるスイッチング素子を第２のスイッチング素子とすれば、本実施形態に係る場合と同様に、本発明は説明され、なおかつ、本発明の効果が得られている。

なお、本発明の実施形態に係るシフトレジスタ回路１１２は、図２に示す通り、表示領域の片側にすべての基本回路１１３が配置されているが、この場合に限られない。例えば、基本回路１１３が表示領域の左右両側に配置されていてもよい。例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ４００個ずつ基本回路１１３が配置され、例えば、右側の基本回路１１３は奇数番目の信号線に、左側の基本回路１１３は偶数番目の信号線に、それぞれゲート信号を供給するとしてもよい。

また、上記では、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１１は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。

１１ ロー電圧印加スイッチング回路、１２ ハイ電圧印加スイッチング回路、１３ スイッチング信号供給スイッチング回路、１４ 制御電圧出力回路、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０４ ゲート信号線駆動回路、１０５ ゲート信号線、１０６ データ駆動回路、１０７ 映像信号線、１０８ コモン信号線、１０９ ＴＦＴ、１１０ 画素電極、１１１ コモン電極、１１２ シフトレジスタ回路、１１３ 基本回路、１１４ シフトレジスタ制御回路、１１５ 制御信号、２１１ ロー電圧印加スイッチング回路、２１２ ハイ電圧印加スイッチング回路、２１３ スイッチング信号供給スイッチング回路、Ｃ１ 昇圧容量、Ｃ３ 保持容量、ＣＬＫ 基本クロック信号、ＣＬＫＳ 補助信号、Ｇ_ｎ，Ｇ_ｏｕｔ ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４ 入力端子、Ｎ１，Ｎ２，Ｎ２Ａ，Ｎ２Ｂ ノード、ＯＵＴ 出力端子、ＳＷＡ ロー電圧印加スイッチング素子、ＳＷＢ スイッチング信号供給スイッチング素子、ＳＷＧ ハイ電圧印加スイッチング素子、ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，Ｔ１，Ｔ２，Ｔ２Ａ，Ｔ５，Ｔ６，Ｔ６Ａ，Ｔ７ トランジスタ、Ｖ_ＧＨ ハイ電圧線、Ｖ_ＧＬ ロー電圧線、Ｖ_{ＧＬ＿ＡＣ１}，Ｖ_{ＧＬ＿ＡＣ１Ｂ}，Ｖ_{ＧＬ＿ＡＣ２}，Ｖ_{ＧＬ＿ＡＣ２Ｂ} 交流電圧線、Ｖ_ＳＴ 補助信号、Ｖ_ｎ，Ｖ_１，Ｖ_２，Ｖ_３，Ｖ_４ 基本クロック信号。

Claims (17)

1. 周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路において、
   前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、
   前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第１及び第２のロー電圧印加スイッチング素子と、
   を備え、
   順に到来する２以上の所定数の前記信号ハイ期間を含み前記信号ロー期間から始まる第１の期間において、前記第１のロー電圧印加スイッチング素子はオフ状態となり、前記第２のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
   順に到来する前記所定数の前記信号ハイ期間を含み前記信号ロー期間から始まり前記第１の期間に続く第２の期間において、前記第２のロー電圧印加スイッチング素子はオフ状態となり、前記第１のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
   ことを特徴とする、ゲート信号線駆動回路。
2. 請求項１に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第２のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子の入力側にハイ電圧が印加される、
   ことを特徴とするゲート信号線駆動回路。
3. 請求項２に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のロー電圧印加スイッチング素子がオンされる、
   ことを特徴とするゲート信号線駆動回路。
4. 請求項３に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子がオフされる、
   ことを特徴とするゲート信号線駆動回路。
5. 請求項１乃至請求項４のいずれかに記載のゲート信号駆動回路であって、
   前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第１及び第２のスイッチング信号供給スイッチング素子とを、
   さらに備え、
   前記第１の期間において、前記第１のスイッチング信号供給スイッチング素子はオフ状態となり、前記第２のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
   前記第２の期間において、前記第２のスイッチング信号供給スイッチング素子はオフ状態となり、前記第１のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
   ことを特徴とする、ゲート信号線駆動回路。
6. 請求項５に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第２のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加される、
   ことを特徴とするゲート信号線駆動回路。
7. 請求項６に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のスイッチング信号供給スイッチング素子がオンされる、
   ことを特徴とするゲート信号線駆動回路。
8. 請求項７に記載のゲート信号線駆動回路であって、
   前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子がオフされる、
   ことを特徴とするゲート信号線駆動回路。
9. 請求項１乃至請求項８のいずれかに記載のゲート信号線駆動回路を備える表示装置。
10. 表示パネルと、
    前記表示パネルに延伸するゲート信号線を介してゲート信号を供給するゲート信号線駆動回路とを備える表示装置において、
    前記ゲート信号線駆動回路は、
    前記表示パネルの１フレームを表示する期間であるフレーム期間毎にくり返し信号ハイ期間に前記ゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加し、
    前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、
    前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第１及び第２のロー電圧印加スイッチング素子と、
    を備え、
    前記フレーム期間の２以上の所定数倍の長さとなる第１の期間において、前記第１のロー電圧印加スイッチング素子はオフ状態となり、前記第２のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    前記第１の期間に続き前記フレーム期間の前記所定数倍の長さとなる第２の期間において、前記第２のロー電圧印加スイッチング素子はオフ状態となり、前記第１のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
    ことを特徴とする、表示装置。
11. 請求項１０に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第２のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とする表示装置。
12. 請求項１１に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のロー電圧印加スイッチング素子がオンされる、
    ことを特徴とする表示装置。
13. 請求項１２に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第１のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第２のロー電圧印加スイッチング素子がオフされる、
    ことを特徴とする表示装置。
14. 請求項１０乃至請求項１３のいずれかに記載の表示装置であって、
    前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第１及び第２のスイッチング信号供給スイッチング素子とを、
    さらに備え、
    前記第１の期間において、前記第１のスイッチング信号供給スイッチング素子はオフ状態となり、前記第２のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    前記第２の期間において、前記第２のスイッチング信号供給スイッチング素子はオフ状態となり、前記第１のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
    ことを特徴とする、表示装置。
15. 請求項１４に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第２のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とする表示装置。
16. 請求項１５に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第１のスイッチング信号供給スイッチング素子がオンされる、
    ことを特徴とする表示装置。
17. 請求項１６に記載の表示装置であって、
    前記第２の期間の始まりに応じて、前記第１のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第２のスイッチング信号供給スイッチング素子がオフされる、
    ことを特徴とする表示装置。

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